TW299484B - - Google Patents

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經濟部中央樣準局員工消費合作社印裝 A7 B7___ 五、發明説明（1 ) ^ '~" 發明之領域 本發明係概括關於半導髏元件之製造，尤指在半導髖元 件上之諸層導禮間之自動對準速接。 發明之背景 半導體廣爲用於供電子裝置諸如電腦及電視之積體電路 。此等半導體一般將很多電晶體結合在單一矽晶片上’以 執行複雜之功能及儲存資料。增加一既定電路之功能或容一 量’通常需對應增加在單一晶片上所必須匯集之半導體之 數。此種增加常藉減少晶片上所包含半導體及其他元件之 禮積所達成。晶片上諸個别元件之體積及其間距離縮小時 ’與電路之設計及生產有關之技術挑戰便行倍增。 將超大型積雜（Very large scale integration，簡稱 VLSI)電路設計比例縮小，其挑戰之一爲克服減少之掩模 對準容差。一般電路上之諸元件係由二或更多有圖案之導 禮層予連接，每一層藉絶緣層或中間層介質與其他諸層 隔開。通道爲形成於中間層介質上之孔，允許電連接至絶 緣禮下面之導體或元件。掩模用以造成供^一層導體之圖 案’並造成圖案供通過中間層介質之通道。如果諸掩模未 被此對準’通道可能僅使希望之導體或元件部份露出。如 果不對準嚴重，有些連接將會短路至其他導體或保持斷開 ’電路將會不操作。習知爲將容差設計至通道連接（此在 晶片上需要較多空間），或使用更完善之掩模對準程序及 設備，而藉以解決此問題。 VLSI設計上之第二項挑戰，爲控制相鄰導體間之電容。 本紙張尺度適用中國國 )Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
，1T 經濟部中央標準局貝工消费合作社印裝 299 物 A7 _ B7 五、發明説明（2 ) 在一方面’電容爲信號沿一導體進行而能在相鄰導體產生 不希望信號（串擾〉之一種度量。除别項外，這可能導致 對元件最後速度之限制。通常，在绝緣體所隔開之任何二 導電部位之間，均存在電容效應。電容係與導電部位之共 同面積，及與其間之絶緣體介電常數成正比。電容也随二 導電部位間之距離減少而增加。 習知之半導體製法使用二氧化矽或類似絶緣材料，作爲一 在同一層次之相鄰導體間之間隙填料，及作爲中間層絶緣 雜。二氧化矽之介電常數約爲3.9。此常數係依據標準爲 10表示空氣之介電常數。不同之材料呈現介電常數自極 近於1.0至值以百計。本文中所稱低k 一詞，將指材料具 有介電常數小於3.5。 吾人需要能以一種令人滿意之低k材料，在相鄰導體之 間作爲絶緣體，製成半導體元件之方法。不幸的是，除介 電常數外’很多其他因素影響此種方法之臻於成熟。例如 ，結構剛性，施用方法，溫度限制，對蝕刻劑之響應，熱 傳遞，周圍結構之污染，便爲選擇新介電^料或方法時， 所必須考慮之若干因素。人們曾嘗試若干技術致力解決此 問題。所提出之一項技術使用一種含中空球體之材料，球 内之空氣用以減少材料之介電常數。此項技術之主要問題 之一，爲製造髏積足夠小之此等球體，以易於在間開幾分 之一微米之導體間流動。所提出之另一技術使用多孔材料 ，包括多孔氧化物。此等材料之蝕刻因爲其固有之滲透性 而很難控制。再者，其會具有不良結構特性。由聚合物或 -4 - 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央樣準局員工消費合作社印製 A7 _ B7 五、發明説明（3 ) 有機物所形成之介質具有若干缺勘，包括可能限制另外處 理步味之低&限制’缺少結構剛性不良之熱傳遞，及杜 刻問題。特别是，若干有希望之候選材料曾受蚀刻過程之 不可控制性所影響。 發明之概述 以上已説明與積髖電路繼續微型化相關之若干問題，包 括減少掩模對準容差，增如相鄰導禮間之電容，以及低此^ 候選材料之不良熱傳遞及結構剛性。本發明顯然爲同時結 合很多此等問題之解決方法之第一種半導鱧製造程序：使 用含有機物之低k介電材料作爲水平相鄰導體間之空隙填 料，藉以減少線至線電容；該同一含有機物層具有可用以 捕償通道不對準問題之蝕刻阻止特性；以及中間層介質之 大部份係由具有良好傳熱及結構特性之氧化物或其他常用 介質所構成。 本發明爲一種製造通道供半導體元件上之諸層間電連接 之方法。該方法可包含形成一層有圖案之導體，以及形成 一含有機物之介質層跨越至少二有圖案導^間之至少50% 空間’含有機物層之厚度爲在有圖案導體厚度5〇%與150¾ 之間’以及介電常數小於3.5。該方法可另包含敷著一無 機介電層，覆蓋含有機物介電層及有國案導鳢之任何露出 部份’以及用一種對含有機物層具有選擇性之蝕刻劑，蝕 刻通道通過無機介質。在此種方法，含有機物介電層作用 如蚀刻止擋，防止由於通道與有圖案導體間之不對準，或 半導體元件之不平整外形所致之過度蝕刻，同時較之二氧 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝- 訂 經濟部中央標準局貝工消費合作 2994S4 at B7 五、發明説明（4 ) 化矽介質減低線至線電容。 本發明之方法可應用於半導體元件上之有圖案導體之任 何相互連接層。其也可應用於有圖案導體爲多晶矽層之一 部份，其也形成匯集於半導體元件之場效應電晶髋之閘頂 板之情形。較佳爲，無機介質層由超過95%二氧化矽，氡 化你，或其组合所構成。較隹爲，含有機物層係由一種以 重量計含10¾至100¾有機材料之材料所構成，有機材科爲X 一種聚合物，諸如聚链亞胺。含有機物層可代之爲由至^ 二層構成，包括一有機次層在一低k無機次層上，其1 k無機次層例如爲一種矽化物。 & 附圖之簡要説明 請參照下列附圓，可最佳瞭解本發明，包括其諸多特色 及優點，在附圖中： 圖1A〜1D爲剖面圖，示製造有圈案導鱧之互相連接層， 含有機物及無機介質層，及一至導體之一之通道，其喂序 步驟，其中含有機物層完全覆蓋有圖案導體； 圖2爲另一實施例之剖面圖，其中含有铋物層實際填滿 有圖案導體間之空間，但不將其覆蓋； 圈3爲又一實施例之剖面圖，其採用三介質層，每〜覆 蓋層可被一種對底層具有選擇性之蝕刻劑蚀刻； 圖4爲又一實施例之剖面圖，其例示一在含有機物介質 層前所施加之薄鈍化層覆蓋有圖案導體及下面結構； 圖5爲再一實施例之剖面圖，其例示一施加至多晶發及 場氧化物上之保形含有機物層及一平面化無機介質層，具 息用中國國家標準（CNS)八4规格（2〖〇Χ297公嫠） (請先聞讀背面之注意事頊再填寫本頁) % 、1T· 五、發明説明（ 五、發明説明（ 經濟部中央橾準局貝工消費合作社印繁 有通過無機介質層向多晶閘蝕刻成之通道，及一在較低高 度之源極/洩極部位； 圈6爲圈5之實施例之剖面明，在通道已通至矽化觸點 ’填滿導電材料，並且電連接至第二層彳圈案導禮後；以 及 圖7爲一在同一半導髏元件上含有保形及平面化含有機 物層之實施例之剖面圖。 較佳實施例之詳細説明 在一種實施例，本發明提供一種方法，使用一層含有機 物材料，塡滿導體間之空間，並將其完全覆蓋，而在一半 導體元件上之有圖案導體相互連接層之間製成自動對準通 道。圖1中例示此實施例之方法。請參照圖U，在一絶緣 層10上塗敷一導電層12。導電層12可通過絶緣層1〇連接至 下面結構（未示）。將一薄層光敏抗蝕劑14旋壓於導電層 12上，使通過一掩模國案露出，並予以顯參，以便光敏抗 姓劑層14包含有將行除掉導電層12之間隙16。現請參照圈 1B，已用一種蝕刻法除掉導電材料，其除•去光敏抗蝕劑層 上之間隙下面之材料，以造成被間隙20所分開之有國案導 體18。圖1A之光敏抗蝕劑14也已去除，並且未示於圈1B中 。圈1C示加至該結構之另外諸層。一含有機物介質層22填 滿圈1B之間隙20，並且覆蓋有圖案導體18，至厚度约爲其 高度10¾。此含有機物介質層可由一種含衆合物（例如 Al 1 ied Signal 500系列）之旋麼玻璃（spun-on glass， 簡稱SOG)，在溫度約400。C退火30分鐘所製成。將一例 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） ---II 裝"™ I訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貞工消費合作社印製 Α7 Β7 五、發明説明（6 ) 如以二氧化矽製成之無機介質層24塗敷於含有機物介質層 22上，然後例如使用一種化學機械拋光機予以平面化。然 後蔣一新層光敏抗蝕劑26塗敷於無機介質層24上。圈示一 通道28爲在作掩模圖案及光敏抗蝕劑層26顯像後，及在無 機介質層24各向異性蝕刻後。重要的是，以一種將會類著 蝕刻含有機物介質層22之蝕刻過程，諸如在高密度等離子 體中之碳氟化合物蝕刻劑，供含有機物實例Allied SignaL 500系列，完成此步驟。最後，請參照圖ID，含有機物介 質層22之一段短各向異性蝕刻使通道28向下伸延至有圈案 導體18。通道28特意繪示爲略微不對準至導體18之左邊， 以例證本發明之優點之一。無含有機物介質層22作用如蝕 刻止擋，通過較厚無機介質層24之蝕刻通常將會已造成沿 導體18之側面伸延之大空隙。此空隙可能不僅導致機械性 問題’如果隨後塡滿金屬，也可能減少導雅與其相鄰者間 之距離（並因此增加電容>。通過厚無機介質之蝕刻被含 有機物介質所阻止，繼之爲含有機物介質之一段可控制之 短蝕刻，即使不對準，這也產生一基本上¥止在導體頂部 高度之通道。本發明之此一自動對準特色，配合相鄰導體 間低k材料之另加優點，產生相鄰導體間之較低電容，以 及總體金屬系統之較高可靠性。 由於若干原因，無機介質層之介電常數不如在導髏之間 在同一層次所保持者具有關鍵性。首先，與在同一層次之 導體間之間距比較，無機介質層可作成相當厚。第二，通 常可將二層導體製成爲致使彼此上下重疊之導體不平行伸 本紙張尺度適用中國國家標準（CNS > Μ規格（2丨〇><297公釐） ---------ί 裝------訂------ί.^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明（7 ) 延很長距離。此項觀察導致本發明之另一優點，可基本上 全部爲中間層介質之無機介質層，可由一種並非低k之材 料（例如二氧化矽）構成，以提供極佳之導熱及結構剛性 ，同時仍保持諸層導體間之適當電隔離。 圈2示一種替代性實施例，其中處理步驟經予改變，以 產生一種不同之結構。在此實施例，在含有機物層22已塗 敷及退火後，將其反向蝕刻，以便使導體18之頂部露出。. 含有機物層22之厚度較佳爲保持接近導體18之厚度，或許 爲90¾，以使導髏間之電容保持爲低。除了現在無機介質 層之蝕刻將被含有機物層22及導體18所阻止外，和在第一 實施例一樣塗敷及蝕刻無機介層層24。仍保有第一實施例 之優點，但無需各向異性蝕刻含有機物層便完成通道。 圈3例示另一實施例，其中將一種無機低k介質32 (例 如一種多孔矽化物塗敷在有圖案導體18之間。將一可爲相 當薄之含有機物蓋層34塗敷在此結構上。料一無機介質層 36塗敷在含有機物蓋層34上，以完成中間層介質。在此種 安排’含有機物蓋層34作用如供蝕刻無機>質層36之蝕刻 止擋。無機介質32也可作用如供蓋層34之蚀刻止擋（不過 如果蓋層34夠薄，此可不必要）。此實施例之另外優點包 括甚至更低之中間層介電常數及放寬無機低k介質層32之 蚀刻特性，而同時保持其他先前所述之諸優點。 圖4示本發明之又一實施例，其中導體18及絶緣層1〇被 一相當薄之鈍化層38所覆蓋。和在圖2之實施例一樣完成 塗敷其餘材料及形成通道30。不過，含有機物層22可僅跨 本紙張尺度適用中國國家樣準（CNS ) A4規格（21〇χ297公釐） II I I 1 I I I —訂— I I I n 線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（8 ) 越導體18間之水平間隙之一部份，因爲圖示鈍化層38覆蓋 導髏之側面。也在此實施例，在蝕刻無機介質層24後，可 能需要钱化層38之一小段蝕刻，以清除元件之底部，並使 導體18露出。 圈5示另一實施例，其中應用本發明對元件諸器件在基 片/多晶矽層次形成通道及接觸孔。電晶鱧以習知方式形 成在基片40上’其示爲具有場氧化物42，閘氧化物47，_一_ 多晶閘44有側壁氧化物46，並有自動對準之矽化物48諸如 形成於元件之源極/洩極及閘部位之矽化鈦。在此結構上 ，構成一種材料諸如TEOS (四乙氧基矽垸）之阻擋層50， 及一種材料諸如BPSG(碉矽酸磷玻璃）之消氣層52。最後， 以保形方式塗敷含有機物層54,較佳爲至厚度將會足以填 滿相鄰多晶矽導體間之空間。在整個結構上無機介質層56 並予平面化。圈示一部份構成之源極/洩極接觸孔6〇及多 晶矽接觸孔58，以例證此實施例之另外優稗。閘觸點通常 將作在場氧化物上，至雙極多晶矽射極之觸點則常直接作 在有源元件部位。含有機物層54之蝕刻止^特性使無機介 質層56之蝕刻能形成不相等長度之接觸孔（如一般由於固 有元件外形所致之情形）。例如，在蚀刻時，多晶觸點58 將會完全在源極/洩極接觸孔60之前達到含有機物層54， 但多晶觸點58之蝕刻將會停止，而非將層54深度過度蝕刻 (甚至進入多晶閘）。然後可進行隨後之蝕刻，通過含有 機物層54之實際相等厚度，以完成接觸孔。此實施例將該 方法延伸，以例證另一優點，在相鄰多晶矽導體間在閘層 (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 」 本紙張尺度適用中國國家標準（CNS ) M規格（210X297公釐} A7
五、發明説明（9 ) 次減低電容。 圖6示圈5之結構，有通過含有機物層54 ’消氣層52及 阻擋層50所蝕刻之通道58及接觸孔60,以使接觸廣梦化物 48露出。在接觸孔塗敷一種導電材料（例如一 AlCu合金），將矽化物觸點48電連連至形成爲覆蓋無機介 質層56之浪圈案導體18。 圖7示本發明之一種實施例，其例證本發明之各種特色-及優點可如何用於多層有圖案導體。在圖7左邊，爲一與 圖6者相似之結構。在右邊’圖示另一多晶石夕導雜44在場 氧化物42上面，而有保形含有機物層54實際填滿二導體間 之空間。無機介質層56圖示爲有若干不同長度之觸點穿過 該層〇互相連接層之有圈案導體18圈示爲覆蓋無機介質層 56,而有充塡之觸點將有圖案導體18向下連接至矽化觸點 48，並填滿將導體18向上連接至第三層有圈案導體（未示 )之通道。有圈案導體18間之間隙實際填洚一含有機物介 質層22，並蓋以一無機中間層介質24。 下列之表爲若干實施例及圖示之概要 ％ (请先閲讀背面之注意事項再填寫本f ) -裝·
.1T 經濟部中央樣準局貝工消費合作社印製 -11 - 本紙張尺度適用中關家樣準（CNS ) A4規格（21()><297公楚） 五、發明説明（10 ) A7 B7 經濟部中央樣準局員工消費合作社印製 表 圖式元件 較佳或 特定實例 通 稱 其他替代性實例 10 二氧化矽 中間層介質 本發明先前應用之 其他氧化物，Ρ-玻 璃，無機介質 12,18 AlCu合金， 有Ti及（或） TiN底層 有圖案導體 ΑΙ ,Cu,Mo,W,Ti,>?L 其合金 多晶矽，矽化物， 氮化物，碳化物 14,26 光敏抗蝕劑 ^3,34,54 聚合S0G(旋 壓玻璃），聚 合物 含有機物介 質層 Allied Signal 500 系列，鐵氟龍，聚 對苯二甲基，聚醯 亞胺 24,36,56 二氧化矽 無機介質層 其他氧化物，摻雜 之SiO 2，P-玻璃， 氮化矽 32 多孔氧化物 低k無機介 質層 多孔矽化物，其他 多孔介質 38 氮化矽 鈍化層 氧化物，氮氧化合 物 40 矽 基片 複合半導體（例如 GaAs, InP, Si/Ge ，SiC)，陶瓷基片 ----------^------iT------線- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） A7 B7 五、發明説明（11 )
42 Si02 場氧化物 其他氧化物 - 44 多晶發 多晶矽 Polycide,財火金屬 46 Si02 閘側氧化物 Si 3 N4 47 Si〇2 閘氧化物 氮氧化合物 48 二矽化鈦 接觸層 其他矽化物 50 TE0S 阻擋層 氧化物，氮化物' 氮氧化合物 52 BPSG 消氣層 PSG, BSG (請先閲讀背面之注意事項再填寫本頁) 裝. 本發明並不闡釋爲限於本文所述之諸特定實例，因爲其 係視爲例證性而非限制性。本發明意味涵蓋不偏離本發明 之精神及範圍之所有方法。例如，精於此項技藝者將會立 刻明白，可改變諸實例中所示之相對厚度及間隔，以增強 本發明之某些方面，或可藉類似處理增加另外數層。有些 特定實例之特性可予合併，而不偏離本發明之本質。 訂 _線· 經濟部中央標準局員工消費合作杜印製 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）

Claims (1)

  1. 經濟部中央梂準局負工消費合作社印裝 A8 B8 C8 D8 ' 1 1 -......- -- _ ‘申請專利範圍 h一種製成通道供在半導艘元件上之諸層間電連接之方法 ’該方法包含： (a) 在一基片上形成一層有圖案導髏； (b) 形成一含有機物介層層，跨越至少二上述有圈案 導體間之至少50¾空間，該含有機物層之厚度，如在上 迷有圖案導體間之間隙所量計，在該等導嫌之5〇$舆15〇 %厚度之間，該含有機物層之介電常數小於3 5 ; (c) 塗敷一無機介質層，覆蓋上述含有機物介質層及 上述導體之任何露出部份；以及 (d) 以一種對上述含有機物層具選擇性之蝕刻，蝕刻 通道通過上述無機介質，從而含有機物介質層作用如蝕 刻止播，並防止由於掩模不對準或不平整元件外形所致 之過度蝕刻，並且從而較之二氧化矽介質減低相鄰成對 導體間之電容。 2. 根據申請專利範圍第1項之方法，其中占述有圖案導體 層爲一互相連接層。 3. 根據申請專利範圍第2項之方法，其中i述互相連接層 係由選自鋁，铜，鈦，鉑，金，鎢，多晶矽，鉅，TiN ，TiSi2，及其組合之類組之材料所構成。 4·根據申請專利範園第2項之方法，其中上述形成含有機 物介質層之步驟，包含將一種含有機物材料塗敷至上述 元件，並反向蝕刻該材料，至在導體間之間隙所量計之 厚度爲上述有圖案導體之50%至95¾厚度。 5.根據申請專利範園第2項之方法，其中上述形成含有機 -14 本紙張尺度逋用中國國家標準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· •1T 線 299484 A8 Βδ C8 D8 六、申請專利範圍 物介質層之步驟，包含將一種含有機物材料塗敷至上述 元件，並反向蝕刻該材料，至在導體間之間隙所量計之 厚度爲上迷有圈案導體之90S；厚度。 6. 根據申請專利範团第2項之方法，其中上述形成含有機 物介質層之步驟，包含將一種低k材料塗敷至上述元件 ，其方式爲致使該低k層之如在導體間之間隙所量計之 最後厚度爲在上述有圖案導體之105¾輿150%厚度之間。_ 7. 根據申請專利範固第2項之方法，其中上述形成低k介 質層之步驟，包含將一種含有機物材料塗敷至上述元件 ’其方式爲致使該含有機物層之如在導鱧間之間隙所量 計之最後厚度實際爲上述有圖案導體之110%厚度。 8. 根據申請專利範園第7項之方法，其中塗敷上述含有機 物材料之步驟，包含旋壓一種以重量計含10%至100%衆 合物’並在溫度高於30(Tc退火之SOG。 9·根據申請專利範固第1項之方法，其中丰述含有機物介 質層由一種以重量計含10¾至100¾衆合物之材料所構成。 10.根據申請專利範園第9項之方法，其+上述無機介質 層由超過95%二氧化矽，氮化矽，或其组合所構成。 η·根據申請專利範圍第1項之方法，其中上述含有機物 層由至少二次層所構成，包括一含有機物次層在無機次 層上’該無機次層之介電常數小於3.0。 12. 根據申請專利範圍第11項之方法，其中上述無機低k 次層由一種多孔矽化物所構成。 13. 根據申請專利範園第11項之方法，另包含以一種對上 本紙張认適用中®國家樣準（CNS ) A4^_ ( 21QX297公董） I HI - HI---^1τI n-^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 經濟部中央揲準局貝工消費合作社印装 A8 B8 C8 D8 六、申請專利範圍 述無機次層具選擇性之第二蝕刻劑蝕刻上述通道通過含 有機物次層，從而上述無機次層作用如蝕刻止擋。 14. 根據申請專利範固第i項之方法，另包含在形成上述 含有機物介質層前，在有圖案導髏上形成一層或多層相當 薄之鈍化層〇 15. 根據申請專利範囲第【項之方法，其中上述有圈案導 體層爲一多晶矽層，該多晶矽層也在匯集至半導體元件_ 之場效應電晶醴上形成諸閘之頂板。 16_根據申請專利範囲第15項之方法，其中上述含有機物 介質層係予保形塗敷於有圖案導鱧及基片上β 17·根據申請專利範圍第15項之方法’其中在上述通道形 成導體，以提供電觸點至多晶矽層，以及至半導體元件 之源極/洩極部位。 18. —種半導體元件，其包含： U)—層有圖案導體形成於一基片上； (b)—含有機物介層層，其厚度如在導體間之間隙所 量計爲上述有圖案導體之50%至150%厚凌，該含有機物 層跨越至少二有圖案導體間之至少50%空間，該含有機 物層之介電常數小於3.5 ; (0—無機介質層，覆蓋上述含有機物介質層及導體 之任何露出部份； (d)至少二通道，藉一種選擇性蝕刻上述無機介質而 不實際蝕刻含有機物介質之處理，予以形成通過無機介 質層；以及 表紙張尺度逋用中國國家標隼（CNS ) A4規格（210X297公釐） 1111111 - I 1 I i I 訂·~ ! 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局負工消費合作社印製 A8 B8 C8 D8 申請專利範圍 (e)至少二電連接，藉一種導電材料填滿上述通道所 形成，該等電連接將有圈案導體連接至一塗敷於無機介 質層上之第二層次有圖案導體。 根據申請專利範囷第18項之半導體元件，其中上迷有 圈案導體層爲一多晶矽層，該多晶矽層也在匯集至半導 雅元件之場效應電晶體上形成諸開之頂板，並且其中上 述含有機物介質層係予保形塗敷於有圖案導體及基片上 〇 2〇‘根據申請專利範圍第19項之半導體元件，其中上述諸 通道用以形成觸點至多晶矽層以及至半導體元件之源極 /洩極部位。 17 - 本紙張尺度.適用中國國家榡率（CNS ) A4規格（210X297公釐）
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278174B1 (en) * 1994-04-28 2001-08-21 Texas Instruments Incorporated Integrated circuit insulator and structure using low dielectric insulator material including HSQ and fluorinated oxide
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US6716769B1 (en) 1995-06-02 2004-04-06 Micron Technology, Inc. Use of a plasma source to form a layer during the formation of a semiconductor device
US7294578B1 (en) * 1995-06-02 2007-11-13 Micron Technology, Inc. Use of a plasma source to form a layer during the formation of a semiconductor device
JPH0936226A (ja) * 1995-07-18 1997-02-07 Nec Corp 半導体装置およびその製造方法
TWI228625B (en) * 1995-11-17 2005-03-01 Semiconductor Energy Lab Display device
TW391048B (en) * 1996-04-29 2000-05-21 Texas Instruments Inc Intergrated circuit insulator and method
US5854131A (en) * 1996-06-05 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having horizontally and vertically offset interconnect lines
KR100192589B1 (ko) * 1996-08-08 1999-06-15 윤종용 반도체 장치 및 그 제조방법
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact
US6303488B1 (en) 1997-02-12 2001-10-16 Micron Technology, Inc. Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed
US6849557B1 (en) 1997-04-30 2005-02-01 Micron Technology, Inc. Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide
US6010957A (en) * 1997-06-25 2000-01-04 Advanced Micro Devices Semiconductor device having tapered conductive lines and fabrication thereof
JP3390329B2 (ja) * 1997-06-27 2003-03-24 日本電気株式会社 半導体装置およびその製造方法
GB2350931B (en) * 1997-06-27 2001-03-14 Nec Corp Method of manufacturing semiconductor device having multilayer wiring
US6048803A (en) * 1997-08-19 2000-04-11 Advanced Microdevices, Inc. Method of fabricating a semiconductor device having fluorine bearing oxide between conductive lines
US6875681B1 (en) * 1997-12-31 2005-04-05 Intel Corporation Wafer passivation structure and method of fabrication
US6143649A (en) * 1998-02-05 2000-11-07 Micron Technology, Inc. Method for making semiconductor devices having gradual slope contacts
KR100283028B1 (ko) * 1998-03-19 2001-03-02 윤종용 디램 셀 캐패시터의 제조 방법
EP1070346A1 (en) 1998-04-02 2001-01-24 Applied Materials, Inc. Method for etching low k dielectrics
US6287751B2 (en) * 1998-05-12 2001-09-11 United Microelectronics Corp. Method of fabricating contact window
US6175147B1 (en) * 1998-05-14 2001-01-16 Micron Technology Inc. Device isolation for semiconductor devices
JP3208376B2 (ja) * 1998-05-20 2001-09-10 株式会社半導体プロセス研究所 成膜方法及び半導体装置の製造方法
TW389988B (en) * 1998-05-22 2000-05-11 United Microelectronics Corp Method for forming metal interconnect in dielectric layer with low dielectric constant
US6019906A (en) * 1998-05-29 2000-02-01 Taiwan Semiconductor Manufacturing Company Hard masking method for forming patterned oxygen containing plasma etchable layer
US6007733A (en) * 1998-05-29 1999-12-28 Taiwan Semiconductor Manufacturing Company Hard masking method for forming oxygen containing plasma etchable layer
US6492276B1 (en) 1998-05-29 2002-12-10 Taiwan Semiconductor Manufacturing Company Hard masking method for forming residue free oxygen containing plasma etched layer
US6232235B1 (en) 1998-06-03 2001-05-15 Motorola, Inc. Method of forming a semiconductor device
US6323118B1 (en) 1998-07-13 2001-11-27 Taiwan Semiconductor For Manufacturing Company Borderless dual damascene contact
US6440863B1 (en) * 1998-09-04 2002-08-27 Taiwan Semiconductor Manufacturing Company Plasma etch method for forming patterned oxygen containing plasma etchable layer
US6174800B1 (en) 1998-09-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Via formation in a poly(arylene ether) inter metal dielectric layer
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6245663B1 (en) * 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
US6228758B1 (en) * 1998-10-14 2001-05-08 Advanced Micro Devices, Inc. Method of making dual damascene conductive interconnections and integrated circuit device comprising same
US6165898A (en) * 1998-10-23 2000-12-26 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
US6004883A (en) * 1998-10-23 1999-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene patterned conductor layer formation method without etch stop layer
US6265308B1 (en) 1998-11-30 2001-07-24 International Business Machines Corporation Slotted damascene lines for low resistive wiring lines for integrated circuit
US6495468B2 (en) 1998-12-22 2002-12-17 Micron Technology, Inc. Laser ablative removal of photoresist
US6417090B1 (en) * 1999-01-04 2002-07-09 Advanced Micro Devices, Inc. Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer
US6255232B1 (en) 1999-02-11 2001-07-03 Taiwan Semiconductor Manufacturing Company Method for forming low dielectric constant spin-on-polymer (SOP) dielectric layer
US6114253A (en) * 1999-03-15 2000-09-05 Taiwan Semiconductor Manufacturing Company Via patterning for poly(arylene ether) used as an inter-metal dielectric
US6211063B1 (en) 1999-05-25 2001-04-03 Taiwan Semiconductor Manufacturing Company Method to fabricate self-aligned dual damascene structures
US20030205815A1 (en) * 1999-06-09 2003-11-06 Henry Chung Fabrication method of integrated circuits with borderless vias and low dielectric constant inter-metal dielectrics
JP2001007202A (ja) * 1999-06-22 2001-01-12 Sony Corp 半導体装置の製造方法
US6498399B2 (en) * 1999-09-08 2002-12-24 Alliedsignal Inc. Low dielectric-constant dielectric for etchstop in dual damascene backend of integrated circuits
JP3430091B2 (ja) * 1999-12-01 2003-07-28 Ｎｅｃエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
US6432833B1 (en) 1999-12-20 2002-08-13 Micron Technology, Inc. Method of forming a self aligned contact opening
US6531389B1 (en) 1999-12-20 2003-03-11 Taiwan Semiconductor Manufacturing Company Method for forming incompletely landed via with attenuated contact resistance
AU2761301A (en) 2000-01-03 2001-07-16 Micron Technology, Inc. Method of forming a self-aligned contact opening
US6348706B1 (en) * 2000-03-20 2002-02-19 Micron Technology, Inc. Method to form etch and/or CMP stop layers
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
JP5350571B2 (ja) * 2000-08-21 2013-11-27 ダウ グローバル テクノロジーズ エルエルシー マイクロ電子デバイス製造に使用する有機ポリマー絶縁膜用ハードマスクとしての有機シリケート樹脂
US6617239B1 (en) 2000-08-31 2003-09-09 Micron Technology, Inc. Subtractive metallization structure and method of making
US7172960B2 (en) * 2000-12-27 2007-02-06 Intel Corporation Multi-layer film stack for extinction of substrate reflections during patterning
US6803314B2 (en) * 2001-04-30 2004-10-12 Chartered Semiconductor Manufacturing Ltd. Double-layered low dielectric constant dielectric dual damascene method
US6989108B2 (en) 2001-08-30 2006-01-24 Micron Technology, Inc. Etchant gas composition
US20030096090A1 (en) * 2001-10-22 2003-05-22 Boisvert Ronald Paul Etch-stop resins
KR100704469B1 (ko) * 2001-12-14 2007-04-09 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP2004071705A (ja) * 2002-08-02 2004-03-04 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造
KR100480636B1 (ko) * 2002-11-22 2005-03-31 삼성전자주식회사 반도체 장치의 제조방법
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7183187B2 (en) * 2004-05-20 2007-02-27 Texas Instruments Incorporated Integration scheme for using silicided dual work function metal gates
US7235489B2 (en) * 2004-05-21 2007-06-26 Agere Systems Inc. Device and method to eliminate shorting induced by via to metal misalignment
JP5134193B2 (ja) * 2005-07-15 2013-01-30 株式会社東芝 半導体装置及びその製造方法
KR100685735B1 (ko) * 2005-08-11 2007-02-26 삼성전자주식회사 폴리실리콘 제거용 조성물, 이를 이용한 폴리실리콘 제거방법 및 반도체 장치의 제조 방법
EP3217425B1 (en) 2016-03-07 2021-09-15 IMEC vzw Self-aligned interconnects and corresponding method

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3345C (de) * HÜSMERT & CO. in Wald bei Solingen Bügelverschlufs an Handtaschen etc
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4576900A (en) * 1981-10-09 1986-03-18 Amdahl Corporation Integrated circuit multilevel interconnect system and method
US4432035A (en) * 1982-06-11 1984-02-14 International Business Machines Corp. Method of making high dielectric constant insulators and capacitors using same
DE3234907A1 (de) * 1982-09-21 1984-03-22 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer monolithisch integrierten schaltung
DE3345040A1 (de) * 1983-12-13 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung einer eingeebneten, die zwei metallisierungen trennenden anorganischen isolationsschicht unter verwendung von polyimid
US4683024A (en) * 1985-02-04 1987-07-28 American Telephone And Telegraph Company, At&T Bell Laboratories Device fabrication method using spin-on glass resins
JPH0715938B2 (ja) * 1985-05-23 1995-02-22 日本電信電話株式会社 半導体装置およびその製造方法
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4723978A (en) * 1985-10-31 1988-02-09 International Business Machines Corporation Method for a plasma-treated polysiloxane coating
JPH0612790B2 (ja) * 1987-02-24 1994-02-16 日本電気株式会社 半導体装置
JPS63276246A (ja) * 1987-05-08 1988-11-14 Nec Corp 半導体装置
US5110712A (en) * 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
EP0296707A1 (en) * 1987-06-12 1988-12-28 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5141817A (en) * 1989-06-13 1992-08-25 International Business Machines Corporation Dielectric structures having embedded gap filling RIE etch stop polymeric materials of high thermal stability
JP2556146B2 (ja) * 1989-09-19 1996-11-20 日本電気株式会社 多層配線
US5198298A (en) * 1989-10-24 1993-03-30 Advanced Micro Devices, Inc. Etch stop layer using polymers
US5143820A (en) * 1989-10-31 1992-09-01 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal linens to contact windows
JPH04174541A (ja) * 1990-03-28 1992-06-22 Nec Corp 半導体集積回路及びその製造方法
JPH04127454A (ja) * 1990-09-18 1992-04-28 Nec Corp 半導体装置
JPH04311059A (ja) * 1991-04-09 1992-11-02 Oki Electric Ind Co Ltd 配線容量の低減方法
US5246883A (en) * 1992-02-06 1993-09-21 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5393712A (en) * 1993-06-28 1995-02-28 Lsi Logic Corporation Process for forming low dielectric constant insulation layer on integrated circuit structure

Also Published As

Publication number Publication date
KR950034532A (zh) 1995-12-28
DE69528409T2 (de) 2003-08-21
US5565384A (en) 1996-10-15
JPH0851154A (ja) 1996-02-20
EP0680084A1 (en) 1995-11-02
DE69528409D1 (de) 2002-11-07
EP0680084B1 (en) 2002-10-02

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