TW202410639A - 具有輸入選擇和暫存器的高速緊湊型查找表 - Google Patents

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TW202410639A
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顯榮 趙
尤諾歐德 魏迪傑
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美商季諾半導體股份有限公司
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Abstract

提供了一種可重構裝置組件，諸如查找表(LUT)、D型正反器暫存器和用於邏輯的可編程陣列(PLA)、可編程邏輯陣列(PLA)、可編程邏輯裝置(PLD)、複雜PLD(CPLD)、現場可編程閘陣列(FPGA)、eASIC、結構化的ASIC、嵌入式FPGA和其他可編程硬體裝置的內部開關設計。

Description

具有輸入選擇和暫存器的高速緊湊型查找表
本發明係關於可重構硬體邏輯裝置和架構。
許多計算裝置是特殊應用積體電路(ASIC)。ASIC是積體電路和線路的永久佈局，其執行具有特定面積、功率和速度特性的特定功能。雖然設計ASIC的一次性工程(NRE)成本往往很高，但對於大量應用，每個晶片的成本可能非常低。另一方面，諸如現場可編程閘陣列(FPGA)的可重構邏輯裝置提供可重構硬體邏輯和線路，其被設計成在晶片製造過程之後進行配置，以提供各種定制的硬體解決方案。雖然可重構裝置提供了靈活的硬體平台和較低的NRE成本(假設可以將多個定制的硬體設計映射到同一裝置)，但這些優勢是以更大的晶粒面積、更高的單晶片價格、更高的功耗以及更低的速度為代價的。硬體開發人員在設計新的晶片時已充份理解和考慮了ASIC和FPGA之間的這些差異。
因此，需要一種提供比傳統可重構電路(諸如FPGA)更低的晶片面積和功率的新的可重構硬體裝置和架構，以實現具有更高靈活度而無使用傳統FPGA的功率和面積負擔的計算裝置。
公開了一種可重構硬體邏輯裝置和架構，包括例如可重構查找表(look-up table，LUT)、D型正反器(D-Flip Flop)或暫存器，以及用於例如內部開關設計的最小佔用面積(footprint)多工器。
根據本發明的一個態樣，提供了一種查找表，其包括：複數個可編程記憶體單元(memory cell)；以及以多級連接以形成樹狀結構的複數個多工器，其中該多級中的第一級連接到該複數個可編程記憶體單元並且具有該全部多級中最多數量的多工器；其中該多級中的最後一級具有最少數量的多工器並且被配置成轉發係該複數個記憶體單元之一的選定記憶體狀態的查找表輸出；其中該多工器包括至少兩個電晶體；以及至少一個反相器連接到該些多工器之至少一者的輸出；以及該些多工器的輸入選擇接腳被配置成連接到輸入來源以向查找表提供輸入。
在至少一個實施例中，該查找表包括複數個反相器，其中該多級中每一級的輸出連接到該些反相器的輸入；以及該些反相器的輸出連接到後一級的多工器的輸入，除了該些反相器中連接到最後一級的多工器的反相器。
在至少一個實施例中，提供給輸入選擇接腳的輸入都是相互獨立的。
在至少一個實施例中，該查找表進一步包括 在多級中的至少兩個級的多工器之間的緩衝器。
在至少一個實施例中，緩衝器包括該些反相器中的額外反相器。
在至少一個實施例中，複數個可編程記憶體單元中的至少一個包括靜態隨機存取記憶體位元單元。
在至少一個實施例中，複數個可編程記憶體單元中的至少一個包括單電晶體雙穩態靜態隨機存取記憶體位元單元。
在至少一個實施例中，複數個可編程記憶體單元中的至少一個包括電阻變化元件。
在至少一個實施例中，複數個可編程記憶體單元中的至少一個包括單一磁阻隨機存取記憶體位元單元。
在至少一個實施例中，複數個可編程記憶體單元中的至少一個包括相變材料。
在至少一個實施例中，複數個可編程記憶體單元中的至少一個包括金屬-氧化物-金屬系統。
在至少一個實施例中，複數個可編程記憶體單元中的至少一個包括單一動態隨機存取記憶體位元單元。
在至少一個實施例中，在轉發記憶體單元狀態之前，將查找表輸出預充電至預定狀態。
在至少一個實施例中，查找表還包括電晶體，以將查找表輸出設置為預定狀態。
在至少一個實施例中，查找表輸出被配置成寫入可編程記憶體單元的狀態。
在至少一個實施例中，該查找表進一步包括控制電路，以啟用對可編程記憶體單元的寫入。
在至少一個實施例中，複數個多工器包括雙輸入對一輸出多工器，以及樹狀結構是二元樹排列，複數個多工器被排列並配置成轉發一個記憶體單元狀態；其中每個多工器包括一個p通道金屬氧化物半導體場效電晶體和一個n通道金屬氧化物半導體場效電晶體；以及其中該查找表包括查找表輸入接腳，每個查找表輸入接腳連接到每一級中的多工器的選擇輸入信號。
在至少一個實施例中，每個多工器包括一或多個記憶體單元，具有用於對兩個或更多個查找表輸入進行多工的狀態輸出；每個記憶體單元輸出連接到多工器樹之其中一級中的多工器的選擇輸入信號。
在至少一個實施例中，多工器是雙輸入對一輸出多工器，每個多工器包括一個p通道金屬氧化物半導體場效電晶體和一個n通道金屬氧化物半導體場效電晶體；以及其中一個記憶體單元狀態輸出連接到p通道和n通道電晶體的閘極以轉發兩個輸入之一。
根據本發明的另一態樣，一種雙輸入對一輸出可編程開關模組包括：一個p通道金屬氧化物半導體場效電晶體，具有閘接腳；以及一個n通道金屬氧化物半導體場效電晶體，連接到該閘接腳；其中可編程記憶體單元的狀態連接到該閘接腳；以及該開關模組被配置成選擇兩個輸入之一。
在至少一個實施例中，各個可編程記憶體單元是靜態隨機存取記憶體位元單元。
在至少一個實施例中，各個可編程記憶體單元是單電晶體雙穩態靜態隨機存取記憶體位元單元。
在至少一個實施例中，每個可編程記憶體單元包括電阻變化元件。
在至少一個實施例中，每個可編程記憶體單元是單一磁阻隨機存取記憶體位元單元。
在至少一個實施例中，每個可編程記憶體單元包括相變材料。
在至少一個實施例中，每個可編程記憶體單元包括金屬-氧化物-金屬系統。
在至少一個實施例中，每個可編程記憶體單元是單一動態隨機存取記憶體位元單元。
根據本發明的另一態樣，一種邊緣觸發的D型正反器包括：D型正反器輸入；依次串聯的第一和第二多工器，該第一多工器包括多個第一輸入和一第一輸出，該第二多工器包括多個第二輸入和一第二輸出；其中D型正反器輸入連接到第一輸入之一，第一輸出被反饋到第一輸入中的另一者，以及第一輸出亦連接到第二輸入之一；以及其中第二輸出被反饋到第二輸入中的另一者，第二輸出是D型正反器的輸出。
根據本發明的另一態樣，一種邊緣觸發的D型正反器包括：D型正反器輸入和D型正反器輸出；依次串聯的第一和第二多工器，該第一多工器包括多個第一輸入和一第一輸出，該第二多工器包括多個第二輸入和一第二輸出；第一和第二電容器；第一反相器，具有一第一反相器輸入和一第一反相器輸出；以及第二反相器，具有一第二反相器輸入和一第二反相器輸出；其中所述D型正反器輸入連接到第一輸入之一，第一輸出被反饋到第一輸入中的另一者，以及第一輸出亦連接到第一電容器和第一反相器輸入；其中第一反相器輸出連接到第二輸入之一，第二輸出被反饋到第二輸入中的另一者，以及第二輸出亦連接到第二電容器和第二反相器輸入；以及其中第二輸出亦連接到D型正反器輸出。
根據本發明的另一態樣，一種位準觸發的D型正反器包括：第一雙輸入查找表，具有兩個第一輸入和一第一輸出；第二雙輸入查找表，具有兩個第二輸入和一第二輸出；第三雙輸入查找表，具有兩個第三輸入和一第三輸出；第四雙輸入查找表，具有兩個第四輸入和一第四輸出；D型正反器輸入連接到第一輸入之一和第二輸入之一；時鐘輸入連接到第一輸入中的另一者和第二輸入中的另一者；第一輸出連接到第三輸入之一；第二輸出連接到第四輸入之一；第三輸出連接到第四輸入中的另一者和位準觸發的D型正反器的第一輸出；以及第四輸出連接到第三輸入中的另一者和位準觸發的D型正反器的第二輸出。
根據本發明的另一態樣，一種位準觸發的D型正反器包括：第一查找表，具有三個或更多個第一輸入和一第一輸出；第二查找表，具有三個或更多個第二輸入和一第二輸出；D型正反器輸入連接到第一輸入之一和第二輸入之一；時鐘輸入連接到第一輸入中的另一者和第二輸入中的另一者；第一輸出連接到第二輸入的又另一者和位準觸發的D型正反器的第一輸出；以及第二輸出連接到第一輸入的又另一者和位準觸發的D型正反器的第二輸出。
根據本發明的另一態樣，一種邊緣觸發的D型正反器包括：基於第一查找表的位準觸發的D型正反器模組，具有至少兩個第一輸入和一第一輸出；基於第二查找表的位準觸發的D型正反器模組，具有至少兩個第二輸入和一第二輸出；D型正反器輸入連接到第一輸入之一；時鐘輸入連接到第一輸入中的另一者和第二輸入之一；第一輸出連接到第二輸入中的另一者；以及第二輸出是邊緣觸發的D型正反器的輸出。
根據本發明的另一態樣，一種邊緣觸發的D型正反器包括：第一查找表，具有三個或更多個第一輸入和一第一輸出；第二查找表，具有三個或更多個第二輸入和一第二輸出，該第一和第二查找表被連接以啟用D型正反器功能；D型正反器輸入連接到第一輸入之一；D型正反器觸發輸入連接到第一輸入中的另一者和第二輸入之一；第一輸出被反饋到第一輸入中的又另一者並且被輸入到第二輸入之另一者；以及第二輸出被反饋到第二輸入中的又另一者並且被輸出作為D型正反器輸出。
將在下面的詳細描述中提供本發明的這些和其他態樣及優點。
在描述本裝置之前，應當理解本發明不限於所述的特定實施例，因為這些當然可以變化。還應理解本文使用的術語僅用於描述特定實施例的目的，而不旨在限制，因為本發明的範圍將僅由所附的申請專利範圍限制。
在提供一列值的情況下，應當理解，還具體公開了該範圍的上限和下限之間的每個中間值，至下限單元的十分之一，除非上下文另有明確規定。規定範圍內的任何規定值或中間值與該規定範圍內的任何其他規定值或中間值之間的每個更小的範圍均包含在本發明內。這些更小範圍的上限和下限可以獨立地包括在該範圍內或排除在該範圍內，並且其上下限之一、上下限均無、上下限皆包括在該更小範圍內的每個範圍亦包含在本發明內，取決於規定範圍內任何具體排除的限制。在規定範圍包括上下限其中一或二者的情況下，排除該些被包括的上下限其中一或二者的範圍亦包含在本發明中。
除非另有定義，否則本文使用的所有技術和科學術語都與本發明所屬領域中具有普通技術者通常理解的含義相同。儘管與本文所述的那些方法和材料相似或等同的任何方法和材料都可以用於實施或測試本發明，但現在說明的是優選的方法和材料。本文提及的所有出版物均透過引用併入本文以公開和描述與所引用之出版物相關的方法及/或材料。
必須注意的是，如本文和所附申請專利範圍中所使用的，單數形式“一(a)”、“一(an)”和“該(the)”包括複數指代物，除非上下文另有明確規定。因此，例如，對“表(a table)”的引用包括複數個此類表，以及對“該輸入(the input)”的引用包括對一或多個輸入及其之本領域技術人士已知的等同物的引用等等。
本文討論的出版物僅針對它們在本申請案的申請日之前公開。所提供的公開日期可能與實際的公開日期不同，可能需要獨立確認。
傳統FPGA的可重構結構通常由一邏輯塊陣列和將它們互連的開關盒組成。圖1示出可重構邏輯塊105的範例，其包括可重構閘(其可以使用查找表來實現)102、D型正反器或暫存器120、多工器101和啟用多個有用的硬體配置的其他離散組件(未示出)。傳統可重構閘通常由一個1位元記憶體組件陣列後接一個提供閘輸出的解碼器組成。可重構閘102的此類實現通常稱為查找表(LUT)。
圖2示出通用LUT 102的範例，其包括記憶體組件104a-104n的陣列和解碼器106，其中輸入信號為80a-80m以及LUT的輸出為信號108。輸入信號80a-80m連接到輸入接腳81a-81m，其然後成為解碼器106的輸入選擇信號82a-82m。可重構閘設計的大小和功率取決於閘102(其可以被實現為LUT)的輸入接腳81a-81m的數量，並且通常每增加一個接腳就會加倍。此外，由於對記憶體組件104a-104n的輸出進行多工所需的解碼器的級別增加，通過閘的等待時間亦隨著附加的接腳而增加。記憶體組件104a-104n可以由例如6個電晶體靜態隨機存取記憶體(SRAM)、單電晶體/單電容器動態隨機存取記憶體(DRAM)、電阻變化元件、磁阻元件、電熔絲(eFuse)、反熔絲、直接電連接、利用本徵垂直雙極電晶體特性的單電晶體SRAM(例如，描述於授予Widjaja等人的美國專利號8,130,548，標題為『具有浮體電晶體的半導體記憶體和操作方法』(“Semiconductor Memory Having Floating Body Transistor and Method of Operating”)(“Widjaja-1”)、美國專利號8,077,536『使用可控矽整流器原理操作帶有浮體電晶體之半導體記憶體裝置的方法』(“Method of Operating Semiconductor Memory Device with Floating Body Transistor Using Silicon Controlled Rectifier Principle”) (“Widjaja-2”)、美國專利號9,230,651『具有電浮體電晶體的記憶體裝置』(“Memory Device Having Electrically Floating Body Transistor”)(“Widjaja-3”)，所有這些的全部內容透過引用併入本文)及/或其他記憶體元件組成。
圖3示出根據本發明之實施例的2對1多工器(MUX)106M21的示例性實施例。來自輸入接腳81的信號成為2對1 MUX的輸入選擇信號82。根據輸入選擇信號82，2對1 MUX選擇輸入信號84a(來自記憶體組件104a)和84b(來自記憶體組件104b)之一並將其轉發到輸出節點86。2對1 MUX包括一個p通道金屬氧化物半導體場效電晶體(MOSFET)和一個n通道MOSFET。從這裡開始，閘的輸入信號80和MUX的輸入選擇信號82可以互換使用，並且在圖式中可以不示出MUX的輸入接腳81。
在本發明的一個實施例中，2對1 MUX 106M21可以多級連接以形成樹狀結構以分別轉發許多記憶體單元104的許多記憶體狀態之一，其作為查找表輸入提供，例如在圖4中所示雙輸入查找表(LUT2)102L2中所示。LUT2 102L2包括四個記憶體組件104a、104b、104c和104d以及三個2對1 MUX 106M21a、106M21b、和106M21c。LUT2 102L2的輸入信號80a和80b連接到接腳81a和81b，其然後成為MUX 106M21a和MUX 106M21b的輸入選擇信號82a和82b。為簡單起見，未示出從接腳81a和81b到MUX 106M21a和MUX 106M21b內部電晶體的閘極的輸入選擇信號82a和82b之間的連接。然而，具有相同標籤的信號被理解為是相同的。MUX 106M21a和MUX 106M21b被佈置在樹結構的第一級，以及MUX 106M21c被佈置在樹結構的第二級。根據提供給輸入接腳81a的輸入信號80a(其然後成為第一級中的106M21a和106M21b的輸入選擇信號82a)和提供給輸入接腳81b的輸入信號80b(其然後成為第二級中的106M21c的輸入選擇信號82b)以及儲存在記憶體元件104a-104d中的狀態或資料，LUT2 102L2透過選擇由施加如所述輸入選擇信號82a和82b決定的適當的記憶體元件104a、104b、104c或104d的記憶體狀態或資料來產生輸出信號86。在本實施例中的第一級，施加如所述輸入選擇信號82a到106M21a係用於決定是要選擇104a或選擇104b的狀態作為輸出87，以及施加如所述輸入選擇信號82a到106M21b係用於決定是要選擇104c或選擇104d的狀態作為輸出89。在第二級，施加如所述輸入選擇信號82b到106M21c係用於決定是要選擇輸出87或選擇輸出89(二者均已被輸入到106M21c)作為輸出86。
LUT2 102L2可以可選地包括反相器150以產生輸出信號88，如圖5A所示。進一步可選地，反相器150可以在一個以上的MUX級(多達以及包括所有級)之間連接，並且連接到最後一級的輸出。圖5B示出反相器150連接到第一級MUX(106M21a和106M21b)的輸出，這些反相器的輸出連接到第二級MUX 106M21c的輸入的實施例。反相器150可以用來恢復跨MUX級的電位降。在圖5A的實施例中，連接到第二級MUX(106M21c)的輸出的反相器150導致邏輯反相的輸出信號88。在圖5B的實施例中，連接到第一級MUX(106M21a和106M21b)的輸出的反相器150和連接到第二級MUX(106M21c)的輸出的反相器150導致邏輯非反相的輸出88。如果在LUT的輸入和輸出之間***奇數級的反相器，則最終輸出將會是邏輯反相的，諸如圖5A所示。解碼器的這種反相輸出可以透過邏輯反轉該查找表的記憶體組件的狀態來進行補償。然而，當反相器150的級數為偶數時(如圖5B中所示的兩級反相器150)，則最終輸出將不會反相。
LUT2 102L2還可以在MUX級之間包括一或多個緩衝器150B及/或用以產生輸出信號88。圖5C示出緩衝器150B位在具有MUX 106M21c的級之後的範例，其中其被用來產生輸出信號88。進一步替代或附加地，緩衝器150B可以用於恢復跨一或多個MUX級的電位降。可選地，緩衝器150B可以使用如圖5D中所示的兩個反相器150來實現。
LUT 102L2(以及其他實施例)的輸出信號可以可選地被預充電至預定位準。圖6示出本發明的示例性實施例，顯示一預充電電晶體154先將節點86預充電至大約0V，並且相應地將輸出節點88預充電至大約供電電壓VDD位準的高電位。
在圖4至6中示出的實施例中，被連接作為MUX 106M21a(106M21b)和106M21c的選擇信號82a、82b的LUT2 102L2的輸入80a、80b是獨立的，即，沒有輸入信號被產生作為其他輸入信號的反相值，這與將一些輸入作為其他輸入的反相信號發送以驅動NMOS和PMOS的一些習知技術裝置不同。圖4-6中所示的LUT2 102L2架構可以縮放為m輸入LUT表，如圖2中示意性所示。於圖7中說明m輸入LUTm 102Lm的示例性實現。此實施例包括“n”個記憶體組件104a、104b,… … 104n，其中“n”為正整數，其為2的指數值(即，2 m)，例如2、4、8、16等。LUTm 102Lm還包括“m”級MUX 106M21以形成圖7中所示的樹狀結構，具有m級MUX 106M21，其中第一級MUX具有n/2個MUX 106M21，並且每個後續級具有該數量的一半，其中最終級m僅有一個MUX 106M21，總共有n-1個，共2 m-1個MUX 106M21。根據輸入選擇信號82a-82m(源自輸入信號80a-80m(未示出))，LUTm 102Lm將根據儲存在記憶體元件104a-104n中的狀態或資料產生輸出信號88。本發明的其他實施例中，與前面的實施例一樣，除了圖7中b級和c級之間所示的反相器之外，LUTm 102Lm還可以在MUX級之間包括額外的反相器。
多工器可用於形成可編程開關盒。開關盒的作用是在可重構結構的其他組件之間提供靈活的互連。圖8A示出開關盒107，其包括MUX，例如2對1 MUX 106M21。至多工器的輸入選擇信號82可以從其他電路產生，或者可以使用記憶體元件104。當使用記憶體元件104時，由記憶體元件104儲存的狀態被用作輸入到多工器106M21的位元/輸入選擇信號82，使其根據多工器106M21接收到的選擇位元/輸入選擇信號82的值，將輸入信號108a或108b之一轉發到輸出端子110。同樣的，當使用其他電路時，其他電路提供位元/輸入選擇信號82，並且位元/輸入選擇信號82被輸入到多工器106M21，使多工器106M21根據多工器106M21接收到的選擇位元/輸入信號82的值將輸入信號108a或108b之一轉發到輸出端子110。如圖8B所示，可以可選地添加反相器150以產生開關盒107’的反相輸出信號112。
如圖9所示，每個記憶體組件104可以連接到控制電路103，其寫入儲存在記憶體組件104中的狀態或資料。要儲存在記憶體組件104中的資料被提供作為輸入信號103D。輸入信號103D可以源自外部儲存或可重構邏輯晶片中的嵌入式非揮發性記憶體，或者也可以源自其他可重構邏輯結構的輸出，諸如其他查找表。
例如圖3中所示的多工器架構也可以用於設計根據本發明之實施例的緊湊D型正反器。圖10示出邊緣觸發的D型正反器109，其包括兩個依次串聯的多工器106M21。D型正反器109的輸入D(111)連接到第一多工器106M21的輸入之一。第一多工器106M21的輸出130被反饋到同一多工器106M21的第二輸入。第一多工器106M21的輸出亦連接到第二多工器106M21的輸入之一。第二多工器106M21的輸出131被反饋到第二多工器106M21的第二輸入。第二多工器106M21的多工器輸出是D型正反器109的輸出，在圖10中表示為Q(131)。
當CLK信號113為高時，輸入信號D(111)將首先被傳播到節點130。此時，輸出信號Q(131)將被保持在其先前的狀態。當CLK信號113變為低時，106M21將節點130(其儲存輸入信號D)的電位轉發到輸出Q(131)。可以可選地將反相器添加到多工器的輸出以恢復或增加D型正反器的驅動。圖11A示出D型正反器109’的示例性實施例，其包括連接到多工器106M21的輸出的反相器150，其中輸出130’是圖10中的輸出130的反相值。多工器1062M21的輸出可以可選地連接到電容器150C，如圖11B所示。
也可以使用多個查找表來提供D型正反器功能。圖12和14中描述位準和邊緣觸發的D型正反器的範例。
圖12示出根據本發明的位準觸發的D型正反器L2DFF的實施例。圖12中的L2DFF設計有四個連接起來以啟用D型正反器功能的雙輸入查找表(LUT2)。L2DFF的輸入D(111)和時鐘信號CLK 113分別連接到第一級的雙輸入查找表(LUT2)102L2a和102L2b。第一級中的雙輸入查找表(LUT2)102L2a和102L2b的輸出140和142分別連接到第二級中的兩個雙輸入查找表(LUT2)102L2c和102L2d。第二級中的兩個雙輸入查找表(LUT2)102L2c、102L2d的輸出144、146被轉發到第二級中相對的雙輸入查找表(LUT2)102L2d、102L2c的輸入。圖13示出LUT2 102L2a-d可以如何配置以創建D型正反器L2DFF的範例。如前所述，例如在圖4-6中，LUT2 102L2a-d中的每一個包括記憶體元件104以儲存LUT2 102L2a-d的配置。為簡單起見，圖12和LUT的後續圖示中未示出記憶體元件104。
圖14示出根據本發明之另一實施例的位準觸發的D型正反器L3DFF，其包括兩個查找表(LUT3) 102L3a、102L3b，每個查找表具有三個以上連接起來以啟用D型正反器功能的輸入。D型正反器L3DFF的輸入信號D(111)和時鐘信號CLK(113)分別被連接到查找表102L3a和102L3b二者。兩個查找表102L3a、102L3b的輸出148、149被轉發到相對查找表的輸入。圖15示出LUT3 102L3a和102L3b可以如何配置以創建根據圖14中所示實施例的D型正反器L3DFF的範例。
圖16示出根據本發明之實施例的邊緣觸發的D型正反器L2DFFE。輸入信號D(111)作為輸入被連接到第一查找表L2DFFa，以及時鐘信號CLK(113)被連接到查找表L2DFFa和L2DFFb二者。L2DFFa的輸出152被輸入到L2DFFb，以及L2DFFb的輸出156是L2DFFE的輸出。
在邊緣觸發的D型正反器中，輸出僅在CLK轉換期間發生變化。邊緣觸發的D型正反器L2DFFE可以被配置成在CLK信號113上升時或在CLK信號113下降時改變輸出。邊緣觸發的D型正反器L2DFFE包括一基於查找表的位準觸發的D型正反器模組L2DFFa，與第二個基於查找表的位準觸發的D型正反器模組L2DFFb串聯，其中第一模組L2DFFa的輸出152作為輸入被連接到第二模組L2DFFb。可以配置基於查找表的位準觸發的D型正反器L2DFFa在CLK信號113為高時改變輸出152，以及可以配置L2DFFb在CLK信號113為低時改變輸出156，反之亦然。結果，L2DFFE的輸出將僅在CLK信號113的上升(或正)邊緣或者CLK信號113的下降(或負)邊緣處改變。
圖17示出根據本發明之另一實施例的邊緣觸發的D型正反器L3DFFE。本實施例中的L3DFFE包括兩個基於LUT3的位準觸發的D型正反器L3DFFa和L3DFFb。輸入信號D(111)作為輸入被連接到第一個基於LUT3的位準觸發的D型正反器L3DFFa，以及時鐘信號CLK(113)被連接到基於LUT3的位準觸發的D型正反器L3DFFa和L3DFFb二者。L3DFFa的輸出162被輸入到L3DFFb，以及L3DFFb的輸出166是L3DFFE的輸出。
邊緣觸發的D型正反器L3DFFE可以被配置成在CLK信號113上升時或在CLK信號113下降時改變輸出。邊緣觸發的D型正反器L3DFFE包括一基於查找表的位準觸發的D型正反器模組L3DFFa，與第二個基於查找表的位準觸發的D型正反器模組L3DFFb串聯，其中第一模組L3DFFa的輸出162作為輸入被連接到第二模組L3DFFb。可以配置基於查找表的位準觸發的D型正反器L3DFFa在CLK信號113為高時改變輸出162，以及可以配置L3DFFb在CLK信號113為低時改變輸出166，反之亦然。結果，L3DFFE的輸出將僅在CLK信號113的上升(或正)邊緣或者CLK信號113的下降(或負)邊緣處改變。
圖18示出根據本發明之另一實施例的邊緣觸發的D型正反器MDFF(基於多工器的D型正反器(multiplexer-based D-Flip Flop))。邊緣觸發的D型正反器MDFF包括兩個查找表LUT3a、LUT3b，每個查找表具有三個(或更多)輸入。MDFF D型正反器輸入D(111)連接到第一查找表LUT3a的輸入之一。D型正反器觸發輸入(即，時鐘信號CLK(113))連接到第一查找表LUT3a的另一輸入和第二查找表LUT3b的輸入之一。第一查找表LUT3a的輸出172被反饋到第一查找表LUT3a的第三輸入。輸出172還被連接到第二查找表LUT3b的輸入之一。第二查找表LUT3b的輸出174被反饋到第二查找表LUT3b的第三輸入。輸出174也是D型正反器MDFF的輸出。
上面的一些可編程邏輯結構(可重構邏輯的組件、元件或單元)可以組合以創建其他的可編程邏輯單元。圖19示出根據本發明之實施例的可編程邏輯單元200的範例，其中2對1 MUX 106M21被用來根據106M21接收到的輸入選擇信號82選擇輸入LUTinA0(211)和LUTinA1(213)之一。106M21的輸出215連接到雙輸入查找表LUT2的輸入，其中輸出217是選自106M21的輸出215(也可以稱為LUTinA)和輸入LUTinB(219)。
圖20示出根據本發明之另一實施例的可編程邏輯單元300。在此實施例中，輸入信號LUTinA(311)被輸入到邊緣觸發的D型正反器MDFF以及2對1 MUX 106M21。時鐘信號313亦被輸入到MDFF。MDFF的輸出315被輸入到106M21。106M21的輸出302係根據至MUX 106M21的輸入選擇信號82選自311和315，並且是查找表LUT2的第一輸入。輸入信號LUTinB(317)是查找表LUT2的第二輸入。可編程邏輯單元300的輸出304是LUT2的輸出，其係選自106M21的輸出302和LUTinB(317)。
圖21示出根據本發明之另一實施例的可編程邏輯單元400。可編程邏輯單元400包括邊緣觸發的D型正反器MDFF、兩個2對1 MUX 106M21(106M21a和106M21b，具有相應的輸入選擇信號82a和82b)以及雙輸入查找表LUT2。在此實施例中，輸入信號LUTinA(411)被輸入到邊緣觸發的D型正反器MDFF以及2對1 MUX 106M21a。時鐘信號CLK(413)亦被輸入到MDFF。MDFF的輸出401被輸入到106M21a。106M21a的輸出402是查找表LUT2的第一輸入。第二和第三輸入LUTinB0(415)和LUTinB1(417)是第二個2對1 MUX 106M21b的輸入。MUX 106M21b的輸出404是LUT2的第二輸入。可編程邏輯單元400的輸出406是LUT2的輸出，其係選自106M21a的輸出和106M21b的輸出。
圖22示出根據本發明之另一實施例的可編程邏輯單元500。可編程邏輯單元500包括2對1 MUX 106M21，其用於根據輸入選擇信號82選擇輸入LUTinA0(511)和LUTinA1(513)之一。106M21的輸出502連接到3輸入查找表LUT3的輸入。LUT3的另外兩個輸入為LUTinB(515)和LUTinC(517)。可編程邏輯單元500的輸出504是LUT3的輸出504，其係選自106M21的輸出502、LUTinB(515)和LUTinC(517)。
圖23示出根據本發明之另一實施例的可編程邏輯單元600。可編程邏輯單元600包括邊緣觸發的D型正反器MDFF、2對1 MUX 106M21和3輸入查找表LUT3。在此實施例中，輸入信號LUTinA(611)被輸入到邊緣觸發的D型正反器MDFF以及具有輸入選擇信號82的2對1 MUX 106M21。時鐘信號613亦被輸入到MDFF。106M21的輸出602係選自輸入611和MDFF的輸出615，並且為3輸入查找表LUT3的第一輸入。輸入信號LUTinB(617)和LUTinC(619)是LUT3的第二和第三輸入。可編程邏輯單元600的輸出604是LUT3的輸出，其係選自106M21的輸出602、LUTinB(617)和LUTinC(619)。
圖24示出根據本發明之另一實施例的可編程邏輯單元700。可編程邏輯單元700包括邊緣觸發的D型正反器MDFF；兩個2對1 MUX 106M21a、106M2b，具有相應的輸入選擇信號82a和82b；以及3輸入查找表LUT3。在此實施例中，輸入信號LUTinA(711)被輸入到邊緣觸發的D型正反器MDFF以及2對1 MUX 106M21a。時鐘信號CLK 713亦被輸入到MDFF。106M21a的輸出702係選自LUTinA 711和MDFF的輸出715，並且為查找表LUT3的第一輸入。輸入信號LUTinB0(717)和LUTinB1(719)是第二個2對1 MUX 106M21b的輸入。MUX 106M21b的輸出704是LUT3的第二輸入。輸入信號LUTinC(721)是LUT3的第三輸入。可編程邏輯單元700的輸出706是LUT3的輸出，其係選自106M21a的輸出702、106M21b的輸出704和LUTinC(721)。
圖25示出根據本發明之實施例的4輸入查找表102L4的範例。4輸入查找表102L4包括十六個記憶體元件104a-p、2對1多工器106M21和連接在第二和第三級多工器106M21之間以及第四級多工器106M21的輸出的反相器150。四輸入查找表102L4可以可選地進一步包括在其他級的多工器之間的額外反相器150、及/或以先前例如在圖5A、5B和6的實施例中所述的方式的預充電電晶體154。
102L4的輸入80a-d可以源自其他可編程邏輯單元。圖26A-26D示出可以產生圖25之實施例的輸入80a-80d的來源的非限制性範例。當然，這只是一個範例，輸入80a-80d之來源的許多其他變體可以取代。在本範例中，輸入80a由可編程邏輯單元產生，其中輸入LUTinA(811)被輸入到邊緣觸發的D型正反器MDFF以及具有輸入選擇信號82a的2對1 MUX 106M21。時鐘信號813亦被輸入到MDFF。輸出80a是106M21的輸出，其係選自811和MDFF的輸出815。輸入80b是透過將輸入信號LUTinB0(817)和LUTinB1(819)輸入到2對1 MUX 106M21產生的。輸出80b是106M21的輸出，其係根據輸入選擇信號82b從LUTinB0(817)和LUTinB1(819)之一中選擇。本範例中的輸入80c是LUTinC的直接輸入，以及本範例中的輸入80d是LUTinD的直接輸入。
圖27是可用於本文所述之記憶體組件104的SRAM記憶體單元50(單電晶體雙穩態靜態隨機存取記憶體位元單元)的一個非限制性範例的示意圖。應當理解，本發明不限於使用記憶體單元50作為記憶體組件104，因為可以替代地使用其他類型的記憶體單元，包括其他類型的SRAM單元，以及上面已經描述的任何其他類型的記憶體單元。
單元50包括例如具有第一導電類型(諸如p型導電類型)的基底12。基底12通常由矽製成，但可以包括鍺、矽鍺、砷化鎵、奈米碳管或本領域中已知的其他半導體材料。基底12具有表面14。具有第二導電類型(諸如n型)的第一區域16例如被設置在基底12中，並且暴露於表面14處。具有第二導電類型的第二區域18亦被設置在基底12中，其暴露於表面14處並且與第一區域16間隔開。第一和第二區域16和18根據本領域中已知和通常使用的任何植入製程，透過植入製程形成在組成基底12的材料上。替代地，可以使用固態擴散製程來形成第一和第二區域16和18。
第二導電類型的埋層22亦被設置在基底12中，埋入基底12中，如所示。埋層22也可以透過離子植入製程形成在基底12的材料上。替代地，埋層22可以外延生長。基底12之具有諸如p型導電類型之第一導電類型的浮體區域24由表面、第一和第二區域16、18、絕緣層26和埋層22界定。浮體區域24可以透過植入製程形成在組成基底12的材料上，或者可以外延生長。絕緣層26(例如，淺溝槽隔離(STI))例如可以由氧化矽製成。當多個單元50連接成陣列以製造記憶體裝置時，絕緣層26使單元50與相鄰的單元50絕緣。閘極60位在區域16和18之間，並且在表面14之上。閘極60透過絕緣層62與表面14絕緣。絕緣層62可以由氧化矽及/或其他介電材料製成，包括高K介電材料，例如但不限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿及/或氧化鋁。閘極60可以由多晶矽材料或金屬閘電極製成，諸如鎢、鉭、鈦及其氮化物。
單元50可以進一步包括電連接至閘極60的字線(WL)端子70、電連接到區域16和18之一(如所示連接到16，但可以替代地連接到18)的源極線(SL)端子72、電連接到區域16和18之另一個(如所示連接到18，但當72連接到18時可以替代地連接到16)的位元線(BL)端子74以及電連接到基底12的基底端子78。
在另一實施例中，記憶體單元50具有作為第一導電類型的n型導電類型和作為第二導電類型的p型導電類型，如上所述。
圖28A示意性地示出可以在可編程記憶體單元中使用的電阻變化元件40的一個非限制性範例，電阻變化元件40係例如描述於『ReRAM：歷史、現狀和未來』(“ReRAM: History, Status, and Future”，Y. Chen，公開於2020年4月4日發行之IEEE Transactions on Electron Devices期刊第67卷，第1420-1433頁，其全部內容透過引用併入本文)。如圖28B所示，電阻變化元件40可以表示為可變電阻器，並且可以由諸如硫屬化物的相變記憶體材料形成，或者可以採用金屬-絕緣體-金屬結構的形式，其中過渡金屬氧化物或鈣鈦礦金屬氧化物與任何合理的良導體結合使用。電阻變化元件40可以由頂部電極48、底部電極44和電阻變化材料46形成。電極44、48可以由一或多個導電材料形成，包括但不限於，氮化鈦、氮化鈦鋁或氮化鈦矽。電阻變化材料46是一種可以使用電信號改變諸如電阻之類特性的材料。對於相變記憶體元件，電阻率取決於材料的晶相，而對於金屬氧化物材料，電阻率通常取決於導電燈絲的存在與否。相變型電阻變化材料的晶相呈現低電阻率(例如，~1 kΩ)狀態，以及該材料的非晶相呈現高電阻率狀態(例如，＞100 kΩ)。相變材料的範例包括含有來自週期表第VI縱列元素的合金，例如GeSbTe合金。金屬-絕緣體-金屬電阻變化材料的範例包括各種氧化物，諸如Nb 2O 5、Al 2O 3、Ta 2O 5、TiO 2和NiO，以及鈣鈦礦金屬氧化物，諸如SrZrO 3、(Pr,Ca)MnO 3和SrTiO 3:Cr。電阻變化材料46還可以包括鐵電及/或鐵磁材料。
圖29是可用於本文所述之記憶體組件104的單一磁阻隨機存取記憶體(magneto-resistive random-access memory，MRAM)位元單元299的一個非限制性範例的示意圖，例如在『MRAM作為22FFL FinFET技術之嵌入式非揮發性記憶體解決方案』(“MRAM as Embedded Non-Volatile Memory Solution for 22FFL FinFET Technology”，O. Golonzka等人，18.1, 2018 IEEE International Electron Devices Meeting (IEDM)、『磁阻隨機存取記憶體：現在和未來』(“Magnetoresistive Random Access Memory: Present and Future”，S. Ikegawa等人，公開於2020年4月4日發行之IEEE Transactions on Electron Devices期刊第67卷，第1407-1419頁)中描述的，其全部內容透過引用併入本文。應當理解，本發明並不限於使用圖29中所示的記憶體單元，因為可以替代地使用其他類型的記憶體單元，包括其他類型的單一磁阻隨機存取記憶體單元，以及上面已經描述的任何其他類型的記憶體單元。MRAM位元單元299可以包括頂部電極290、底部電極292、固定或參考層294、自由層298和穿隧阻障(tunnel barrier)296。
圖30A是單一動態隨機存取記憶體位元單元51的一個非限制性範例的示意圖，其可用於本文所述的記憶體組件104，並且在例如『1T-1C動態隨機存取記憶體之現狀、挑戰和前景』(“1T-1C Dynamic Random Access Memory Status, Challenges, and Prospects”，A. Spessot和H. Oh，公開於2020年4月4日發行之IEEE Transactions on Electron Devices期刊第67卷，第1382-1393頁，其全部內容透過引用併入本文)中進一步描述。記憶體位元單元51包括一個選擇電晶體302和一個電容器304(1T-1C)。應當理解，本發明並不限於使用記憶體單元51作為記憶體組件104，因為可以替代地使用其他類型的記憶體單元，包括其他類型的DRAM單元，以及上面已經描述的任何其他類型的記憶體單元。
圖30B示出可用於本文所述之記憶體組件104的單一動態隨機存取記憶體位元單元55的另一範例。記憶體位元單元55是基於電浮體效應，其消除了1T-1C DRAM單元中使用的電容器，並且已在例如『具有浮體電晶體的半導體記憶體和操作方法』(“Semiconductor Memory Having Floating Body Transistor and Method of Operating”)、『採用CMOS 90nm技術構建的用於低成本eDRAM應用的縮小的1T-Bulk裝置』(“Scaled 1T-Bulk Devices Built with CMOS 90nm Technology for Low-Cost eDRAM Applications”，Ranica等人公開於2005 Symposium on VLSI Technology，Digest of Technical Papers (“Ranica”))和美國專利號6,937,516『半導體裝置』(“Semiconductor Device”，作者為Fazan和Okhonin (“Fazan”))中描述，其各者的全部內容均透過引用併入本文。記憶體位元單元55可以被製造於塊狀矽基底中和絕緣體上矽(SOI)基底上。圖30B中所示的記憶體位元單元55被製造於絕緣體上矽(SOI)基底10上，並且記憶體狀態由浮體20中的不同電荷位準表示。浮體20由掩埋氧化物(buried oxide)12、源極和汲極區域18和22各者以及閘極介電質26界定。閘極介電質26使浮體20與閘極電極28絕緣。
記憶體組件104還可以包括具有揮發性和非揮發性功能二者的記憶體單元54(圖31)，例如美國專利號7,760,548中所述，其全部內容透過引用併入本文。應當理解，本發明並不限於使用記憶體單元54作為記憶體組件104，因為可以替代地使用其他類型的記憶體單元。
圖31中的單元54包括例如具有第一導電類型(諸如p型導電類型)的基底12。基底12通常由矽製成，但可以包括鍺、矽鍺、砷化鎵、奈米碳管或本領域中已知的其他半導體材料。基底12具有表面14。具有諸如n型之第二導電類型的第一區域16例如被設置在基底12中，並且暴露於表面14處。具有第二導電類型的第二區域18亦被設置在基底12中，其暴露於表面14處並且與第一區域16間隔開。第一和第二區域16和18根據本領域中已知和通常使用的任何植入製程，透過植入製程形成在組成基底12的材料上。
第二導電類型的埋層22亦被設置在基底12中，埋入基底12中，如所示。區域22亦透過離子植入製程形成在基底12的材料上。基底12的體區24由表面14、第一和第二區域16、18和絕緣層26(例如，淺溝槽隔離(STI))界定，其例如可以由氧化矽製成。當多個單元50連接成陣列以製造記憶體裝置時，絕緣層26使單元50與相鄰的單元50絕緣。浮閘或陷層(trapping layer)60位於區域16和18之間，並且在表面14之上。陷層/浮閘60透過絕緣層62與表面14絕緣。絕緣層62可以由氧化矽及/或其他介電材料製成，包括高K介電材料，例如但不限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿及/或氧化鋁。浮閘/陷層60可以由多晶矽材料製成。若選擇陷層，則陷層可以由氮化矽或矽奈米結晶等製成。無論使用浮閘60還是陷層60，其功能都是相同的，因為它們在沒有電源的情況下保持資料。浮閘60和陷層60的主要區別在於浮閘60是導體，而陷層60是絕緣層。因此，在裝置50中通常採用陷層60和浮閘60中的一者，但不是二者。
控制閘66位於浮閘/陷層60上方並且透過絕緣層64與其絕緣，使得浮閘/陷層60位於絕緣層62和浮閘/陷層60下方的表面14之間，並且絕緣層64和控制閘66位於浮閘/陷層60之上，如所示。控制閘66電容耦合到浮閘/陷層60。控制閘66通常由多晶矽材料或金屬閘電極製成，諸如鎢、鉭、鈦及其氮化物。浮閘/陷層60和控制閘66之間的關係類似於非揮發性堆疊閘浮閘/陷層記憶體單元的關係。浮閘/陷層60作用於儲存非揮發性記憶體資料，而控制閘66係用於記憶體單元選擇。
單元54包括四個端子：字線(WL)端子70、源極線(SL)端子72、位元線(BL)端子74和埋井(buried well) (BW)端子76。端子70連接到控制閘66。端子72連接到第一區域16，而端子74連接到第二區域18。替代地，端子72可以連接到第二區域18，而端子74可以連接到第一區域16。端子76連接到埋層22。
當供電給單元54時，單元54像當前可用的無電容器DRAM單元那樣運作。在無電容器DRAM裝置中，記憶體資訊(即，儲存在記憶體中的資料)作為電荷儲存在電晶體的浮體中，即，儲存在單元50的體24中。浮體24中的電荷的存在對單元50的閾值電壓進行調變，其確定單元50的狀態。
記憶體組件104還可以包括具有揮發性和非揮發性功能二者的記憶體單元52，其中電阻變化記憶體元件用於儲存非揮發性記憶體資料，諸如舉例來說美國專利號9,025,358中所述。美國專利號9,025,358的全部內容透過引用併入本文。應當理解，本發明不限於使用記憶體單元52作為記憶體組件104，因為可以替代地使用其他類型的記憶體單元。此外，可以用與所公開的電阻變化元件不同類型的電阻變化元件來替代。
單元52(圖32)形成在例如具有第一導電類型(諸如p型導電類型)的基底12中及/或其上。基底12可以包括任何合適的基底，其說明性、非排他性的範例包括矽、鍺、矽鍺、砷化鎵、奈米碳管及/或其他半導體材料。
基底12具有表面14並且包括具有第二導電類型(諸如n型導電類型)的埋層22。埋層區域22可以使用在基底12的材料上執行的任何合適的製程及/或方法來形成，其說明性、非排他性的範例包括離子植入製程及/或外延生長。
記憶體單元52包括形成在基底12中的具有第二導電類型(諸如n型導電類型)的第一區域16，以及形成在基底12中並與第一區域16間隔開的具有第二導電類型的第二區域18。第一和第二區域16和18分別暴露於表面14處，並且可以使用任何合適的方法及/或製程來形成，其說明性、非排他性的範例包括離子植入、固態擴散及/或外延生長。
基底12之具有第一導電類型(諸如p型導電類型)的浮體區域24由表面14、第一和第二區域16和18、埋層22和絕緣層26界定。浮體區域24可以使用任何合適的方法及/或製程來形成，諸如離子植入、固態擴散及/或外延生長。絕緣層26可以由任何合適的絕緣及/或介電材料來形成，其說明性、一個非排他性的範例包括二氧化矽。當多個單元50連接成陣列以形成記憶體裝置時，絕緣層26可以使單元50與相鄰的單元50絕緣。
閘極60可以位於區域16和18之間，並且在表面14之上。閘極60透過絕緣層62與表面14絕緣。絕緣層62可以由任何合適的介電材料形成，其說明性、非排他性的範例包括氧化矽、高K介電材料、過氧化鉭、氧化鈦、氧化鋯、氧化鉿及/或氧化鋁。閘極60可以由任何合適的導電材料製成，其說明性、非排他性的範例包括多晶矽材料、金屬閘電極、鎢、鉭、鈦及/或其氮化物。
電阻變化記憶體元件40位於具有第二導電類型的區域之一的上方。電阻變化記憶體元件在圖32中被示出為可變電阻器，並且可以由雙極電阻記憶體元件形成，諸如過渡金屬氧化物、鐵電及/或鐵磁材料。然而，可以用其他類型的電阻變化元件來替代，包括但不限於電極和雙極電阻變化材料，或相變記憶體材料，諸如硫屬化物或導電橋接記憶體或金屬氧化物記憶體，例如美國專利號8,194,451中所述，並且可以採用金屬-絕緣體-金屬結構的形式，其中過渡金屬氧化物或鈣鈦礦金屬氧化物與任何合理的良導體結合使用。美國專利號8,194,451的全部內容透過引用併入本文。
雙極電阻記憶體元件的電阻率狀態取決於電位差的極性或流過該雙極電阻記憶體元件的電流。電阻變化記憶體元件40在圖32中被示出為電連接到源極線區域16。替代地，電阻變化記憶體元件40可以連接到位元線區域18。電阻變化記憶體元件40電連接到包括第一區域16、浮體區域24、第二區域18及閘極電極60的浮體電晶體，揮發性記憶體(即，浮體電晶體)和非揮發性記憶體(即，電阻變化記憶體元件40)之間的間隔距離可以很小，例如，若電阻變化元件40位於表面14和用於28奈米技術的最底部(或第一)金屬層之間，則間隔距離從約90nm至約1µm，較佳地從約90nm至約500nm，更佳地從約90nm至約100nm，或者若電阻變化元件40位於28奈米技術製程的第四金屬層下方，則間隔距離小於1um，或者間隔距離小於10um，這取決於例如可定址線(例如，源極線72)在哪一層金屬層實現以及製程技術節點。單元50進一步包括電連接至閘極60的字線(WL)端子70、電連接至區域16的源極線(SL)端子72、電連接至區域18的位元線(BL)端子74、電連接至埋層區域22的埋井(BW)端子76和電連接至基底12的基底端子78。替代地，SL端子72可以電連接到區域18，而BL端子74可以電連接到區域16。
如本文中更詳細討論的，上述導電類型是示例性的導電類型，而其他導電類型及/或相關導電類型亦落入本公開之範圍內。作為說明性的、非排他性的範例，記憶體單元52可以具有及/或包括作為第一導電類型的p型導電類型以及作為第二導電類型的n型導電類型。
從前述內容可以看出，已經描述了可重構邏輯裝置和架構。還描述了使用諸如查找表、D型正反器和多工器等可重構結構來配置的其他可編程邏輯裝置的範例。雖然本發明的前述書面描述使普通技術人員能夠製造和使用目前被認為是其最佳模式的技術，但是普通技術人員將理解和明白本文中的特定實施例、方法和範例的變化、組合和等同物的存在。因此，本發明不應受限於上面描述的實施例、方法和範例，而應受限於落入本發明要求保護的範圍和精神內的所有實施例和方法。
雖然已經參考本發明的特定實施例描述了本發明，但是本領域之技術人員應當理解，在不脫離本發明的真實精神和範圍的情況下，可以進行各種改變並且可以用等同物替換。此外，可以進行許多修改以使特定情況、材料、物質組成、過程、過程步驟或多個步驟適應本發明的目標、精神和範圍。所有這些修改旨在落入所附申請專利範圍的範圍內。
80a~80m:輸入信號 81(81a~81m):輸入接腳 82(82a~82m):輸入選擇信號 84a~84n:輸入信號 86:輸出信號/節點 87:輸出 88:輸出信號/節點 89:輸出 101:多工器 102:可重構閘/查找表(LUT) 102L2(102L2a~102L2d):雙輸入查找表(LUT2) 102L3a~102L3b:查找表(LUT3) 102L4:4輸入查找表 102Lm:m輸入查找表 103:控制電路 103D:輸入信號 104(104a~104n):記憶體單元/記憶體組件 105:可重構邏輯塊 106:解碼器 106M21(106M21a~106M21c):2對1多工器(MUX) 107:開關盒 107’:開關盒 108:信號 108a,108b:輸入信號 109:D型正反器 109’:D型正反器 110:輸出端子 111:輸入信號D 112:反相輸出信號 113:時鐘信號CLK 120:D型正反器/暫存器 130:輸出/節點 130’:輸出 131:輸出 140:輸出 142:輸出 144:輸出 146:輸出 148:輸出 149:輸出 150:反相器 150B:緩衝器 150C:電容器 152:輸出 154:預充電電晶體 156:輸出 162:輸出 166:輸出 172:輸出 174:輸出 L2DFF:位準觸發的D型正反器 L3DFF:位準觸發的D型正反器 L2DFFE:邊緣觸發的D型正反器 L2DFFa~L2DFFb:查找表 L3DFFE:邊緣觸發的D型正反器 L3DFFa~L3DFFb:基於LUT3的位準觸發的D型正反器 MDFF:基於多工器的D型正反器 LUT3a~LUT3b:查找表 200:可編程邏輯單元 211:輸入 213:輸入 215:輸出 217:輸出 219:輸入 300:可編程邏輯單元 302:輸出 304:輸出 311:輸入信號 313:時鐘信號 315:輸出 317:輸入信號 400:可編程邏輯單元 401:輸出 402:輸出 404:輸出 406:輸出 411:輸入信號 413:時鐘信號 415:輸入 417:輸入 500:可編程邏輯單元 502:輸出 504:輸出 511:輸入 513:輸入 515:輸出 517:輸出 600:可編程邏輯單元 602:輸出 604:輸出 611:輸入 613:時鐘信號 615:輸出 617:輸入信號 619:輸入信號 700:可編程邏輯單元 702:輸出 704:輸出 706:輸出 711:輸入信號 713:時鐘信號 715:輸出 717:輸入信號 719:輸入信號 721:輸入信號 811:輸入 813:時鐘信號 815:輸出 817:輸入信號 819:輸入信號 10:絕緣體上矽(SOI)基底 12:基底(圖27,31,32)、掩埋氧化物(圖30B) 14:表面 16:第一區域 18:第二區域(圖27,31)、源極區域(圖30B)、位元線區域(圖32) 20:浮體 22:埋層(圖27,31,32)、汲極區域(圖30B) 24:浮體區域 26:絕緣層(圖27,31,32)、閘極介電質(圖30B) 28:閘極電極 40:電阻變化記憶體元件 42:導電元件 44:底部電極 46:電阻變化材料 48:頂部電極 50:SRAM記憶體單元 51:動態隨機存取記憶體位元單元 52:記憶體單元 54:記憶體單元 55:動態隨機存取記憶體位元單元 60:浮閘或陷層 62:絕緣層 66:控制閘 70:字線(WL)端子 72:源極線(SL)端子 74:位元線(BL)端子 76:埋井(BW)端子 78:基底端子 290:頂部電極 292:底部電極 294:固定或參考層 296:穿隧阻障 298:自由層 299:磁阻隨機存取記憶體(MRAM)位元單元 302:選擇電晶體 304:電容器
[圖1]示出包括可重構閘極、D型正反器或暫存器以及多工器的邏輯塊的範例。
[圖2]是可重構查找表的示意圖。
[圖3]是根據本發明之實施例的2對1多工器的示意圖。
[圖4]是根據本發明之實施例的雙輸入查找表的示意圖。
[圖5A]是根據本發明之實施例的雙輸入查找表的示意圖。
[圖5B]是根據本發明之實施例的雙輸入查找表的示意圖。
[圖5C]是根據本發明之實施例的雙輸入查找表的示意圖。
[圖5D]是根據本發明之實施例的雙輸入查找表的示意圖。
[圖6]是根據本發明之實施例的雙輸入查找表的示意圖。
[圖7]是根據本發明之實施例的m輸入查找表的示意圖。
[圖8A]是根據本發明之實施例的包括可重構2對1多工器的開關盒的示意圖。
[圖8B]是根據本發明之實施例的包括可重構2對1多工器的開關盒的示意圖。
[圖9]根據本發明之實施例示出連接到控制電路的記憶體組件。
[圖10]是使用根據本發明之實施例的多工器配置的邊緣觸發的D型正反器的示意圖。
[圖11A]是使用根據本發明之實施例的多工器配置的邊緣觸發的D型正反器的示意圖。
[圖11B]是使用根據本發明之實施例的多工器配置的邊緣觸發的D型正反器的示意圖。
[圖12]是使用根據本發明之實施例的可重構查找表配置的位準觸發的D型正反器的示意圖。
[圖13]是圖12中所示之查找表的示例性配置。
[圖14]是使用根據本發明之實施例的可重構查找表配置的位準觸發的D型正反器的示意圖。
[圖15]是圖14中所示之查找表的示例性配置。
[圖16]是使用根據本發明之實施例的位準觸發的D型正反器配置的邊緣觸發的D型正反器的示意圖。
[圖17]是使用根據本發明之實施例的位準觸發的D型正反器配置的邊緣觸發的D型正反器的示意圖。
[圖18]是使用根據本發明之實施例的3輸入查找表(LUT3)配置的邊緣觸發的D型正反器的示意圖。
[圖19]根據本發明之實施例示出可編程邏輯單元的範例。
[圖20]根據本發明之另一實施例示出可編程邏輯單元。
[圖21]根據本發明之另一實施例示出可編程邏輯單元。
[圖22]根據本發明之另一實施例示出可編程邏輯單元。
[圖23]根據本發明之另一實施例示出可編程邏輯單元。
[圖24]根據本發明之另一實施例示出可編程邏輯單元。
[圖25]根據本發明之實施例示出4輸入查找表。
[圖26A-26D]示出針對圖25的實施例可以從其產生輸入80a-80d的來源的非限制性範例。
[圖27]是可以用於根據本發明之實施例的記憶體組件的SRAM記憶體單元(單電晶體雙穩態靜態隨機存取記憶體位元單元)的一個非限制性範例的示意圖。
[圖28A]示意性地示出可以在本發明之實施例中使用的電阻變化元件的一個非限制性範例。
[圖28B]示出可以在本發明的實施例中使用的被表示為可變電阻器的電阻變化元件。
[圖29]是可以在本發明的實施例中使用的單一磁阻隨機存取記憶體(MRAM)位元單元的一個非限制性範例的示意圖。
[圖30A]是可以在本發明的實施例中使用的單一隨機存取記憶體位元單元的一個非限制性範例的示意圖。
[圖30B]示出可以在本發明的實施例中使用的單一動態隨機存取記憶體位元單元的另一範例。
[圖31]示出可以在本發明的實施例中使用的具有揮發性和非揮發性功能二者的記憶體單元的範例。
[圖32]示出可以在本發明的實施例中使用的具有揮發性和非揮發性功能二者的記憶體單元，其中電阻變化記憶體元件用於儲存非揮發性記憶體資料。
82a,82b:輸入選擇信號
86:輸出信號/節點
88:輸出信號/節點
102L2:雙輸入查找表(LUT2)
104a~104d:記憶體單元/記憶體組件
106M21a~106M21c:2對1多工器(MUX)
150:反相器

Claims (33)

  1. 一種查找表，包括： 複數個可編程記憶體單元(memory cell)；以及 複數個多工器，以多級連接以形成樹狀結構， 其中所述多級的第一級連接到所述複數個可編程記憶體單元，並且具有所述全部多級中最多數量的所述多工器； 其中所述多級的最後一級具有最少數量的所述多工器，並且被配置成轉發係所述複數個記憶體單元之一的選定記憶體狀態的查找表輸出； 其中每個所述多工器包括至少兩個電晶體；以及 至少一個反相器，連接到至少一個所述多工器的輸出； 以及所述多工器的輸入選擇接腳被配置成連接到輸入來源以向所述查找表提供輸入。
  2. 如請求項1的查找表，包括複數個所述反相器， 其中所述多級中的每一級的輸出連接到所述反相器的輸入；以及所述反相器的輸出連接到後一級的多工器的輸入，除了所述反相器中連接到所述最後一級中的所述多工器的反相器。
  3. 如請求項1或請求項2的查找表，其中提供給所述輸入選擇接腳的輸入都是相互獨立的。
  4. 如請求項1或請求項2的查找表，還包括在所述多級中的至少兩個所述級的多工器之間的緩衝器。
  5. 如請求項4的查找表，其中所述緩衝器包括所述反相器中的額外反相器。
  6. 如請求項1或請求項2的查找表，其中所述複數個可編程記憶體單元中的至少一個包括靜態隨機存取記憶體位元單元。
  7. 如請求項1或請求項2的查找表，其中所述複數個可編程記憶體單元中的至少一個包括單電晶體雙穩態靜態隨機存取記憶體位元單元。
  8. 如請求項1或請求項2的查找表，其中所述複數個可編程記憶體單元中的至少一個包括電阻變化元件。
  9. 如請求項1或請求項2的查找表，其中所述複數個可編程記憶體單元中的至少一個包括單一磁阻隨機存取記憶體位元單元。
  10. 如請求項1或請求項2的查找表，其中所述複數個可編程記憶體單元中的至少一個包括相變材料。
  11. 如請求項1或請求項2的查找表，其中所述複數個可編程記憶體單元中的至少一個包括金屬-氧化物-金屬系統。
  12. 如請求項1或請求項2的查找表，其中所述複數個可編程記憶體單元中的至少一個包括單一動態隨機存取記憶體位元單元。
  13. 如請求項1或請求項2的查找表，其中在轉發該記憶體單元狀態之前，將所述查找表輸出預充電至預定狀態。
  14. 如請求項13的查找表，還包括電晶體以將所述查找表輸出設置為所述預定狀態。
  15. 如請求項1或請求項2的查找表，其中該查找表輸出被配置成寫入該可編程記憶體單元的該狀態。
  16. 如請求項1或請求項2的查找表，還包括控制電路以啟用對該可編程記憶體單元的寫入。
  17. 如請求項1或請求項2的查找表，其中所述複數個多工器包括雙輸入對一輸出多工器，並且所述樹狀結構是二元樹排列，所述複數個多工器被排列並配置成轉發一個記憶體單元狀態； 其中每個所述多工器包括一個p通道金屬氧化物半導體場效電晶體和一個n通道金屬氧化物半導體場效電晶體；以及 其中所述查找表包括查找表輸入接腳，每個所述查找表輸入接腳被連接到每個所述級中的所述多工器的所述選擇輸入信號。
  18. 如請求項1或請求項2的查找表，其中每個所述多工器包括一或多個記憶體單元，具有用於對兩個或更多個查找表輸入進行多工的狀態輸出；每個記憶體單元輸出連接到在所述樹狀結構之其中一級中的多工器的選擇輸入信號。
  19. 如請求項18的查找表，其中所述多工器是雙輸入對一輸出多工器，每個所述多工器包括一個p通道金屬氧化物半導體場效電晶體和一個n通道金屬氧化物半導體場效電晶體；以及 其中一個記憶體單元狀態輸出連接到所述p通道和n通道電晶體的閘極以轉發兩個輸入之一。
  20. 一種雙輸入對一輸出(two-input to one-output)可編程開關模組，包括： 一個p通道金屬氧化物半導體場效電晶體，具有閘接腳；以及 一個n通道金屬氧化物半導體場效電晶體，連接到所述閘接腳； 其中可編程記憶體單元的狀態連接到所述閘接腳；以及 所述開關模組被配置成選擇兩個輸入之一。
  21. 如請求項20的開關模組，其中每個所述可編程記憶體單元包括靜態隨機存取記憶體位元單元。
  22. 如請求項20的開關模組，其中每個所述可編程記憶體單元包括單電晶體雙穩態靜態隨機存取記憶體位元單元。
  23. 如請求項20的開關模組，其中每個所述可編程記憶體單元包括電阻變化元件。
  24. 如請求項20的開關模組，其中每個所述可編程記憶體單元包括單一磁阻隨機存取記憶體位元單元。
  25. 如請求項20的開關模組，其中每個所述可編程記憶體單元包括相變材料。
  26. 如請求項20的開關模組，其中每個所述可編程記憶體單元包括金屬-氧化物-金屬系統。
  27. 如請求項20的開關模組，其中每個所述可編程記憶體單元包括單一動態隨機存取記憶體位元單元。
  28. 一種邊緣觸發的D型正反器，包括： D型正反器輸入； 依次串聯的第一和第二多工器，所述第一多工器包括多個第一輸入和一第一輸出，所述第二多工器包括多個第二輸入和一第二輸出； 其中所述D型正反器輸入連接到所述第一輸入之一，所述第一輸出被反饋到所述第一輸入中的另一者，以及所述第一輸出亦連接到所述第二輸入之一；以及 其中所述第二輸出被反饋到所述第二輸入中的另一者，所述第二輸出是該D型正反器的輸出。
  29. 一種邊緣觸發的D型正反器，包括： D型正反器輸入和D型正反器輸出； 依次串聯的第一和第二多工器，所述第一多工器包括多個第一輸入和一第一輸出，所述第二多工器包括多個第二輸入和一第二輸出； 第一和第二電容器； 第一反相器，具有一第一反相器輸入和一第一反相器輸出；以及 第二反相器，具有一第二反相器輸入和一第二反相器輸出； 其中所述D型正反器輸入連接到所述第一輸入之一，所述第一輸出被反饋到所述第一輸入中的另一者，以及所述第一輸出亦連接到所述第一電容器和所述第一反相器輸入； 其中所述第一反相器輸出連接到所述第二輸入之一，所述第二輸出被反饋到所述第二輸入中的另一者，以及所述第二輸出亦連接到所述第二電容器和所述第二反相器輸入；以及 其中所述第二輸出亦連接到所述D型正反器輸出。
  30. 一種位準觸發的D型正反器，包括： 第一雙輸入查找表，具有兩個第一輸入和一第一輸出； 第二雙輸入查找表，具有兩個第二輸入和一第二輸出； 第三雙輸入查找表，具有兩個第三輸入和一第三輸出； 第四雙輸入查找表，具有兩個第四輸入和一第四輸出； D型正反器輸入，連接到所述第一輸入之一和所述第二輸入之一； 時鐘輸入，連接到所述第一輸入中的另一者和所述第二輸入中的另一者； 所述第一輸出連接到所述第三輸入之一； 所述第二輸出連接到所述第四輸入之一； 所述第三輸出連接到所述第四輸入中的另一者和所述位準觸發的D型正反器的第一輸出；以及 所述第四輸出連接到所述第三輸入中的另一者和所述位準觸發的D型正反器的第二輸出。
  31. 一種位準觸發的D型正反器，包括： 第一查找表，具有三個或更多個第一輸入和一第一輸出； 第二查找表，具有三個或更多個第二輸入和一第二輸出； D型正反器輸入，連接到所述第一輸入之一和所述第二輸入之一； 時鐘輸入，連接到所述第一輸入中的另一者和所述第二輸入中的另一者； 所述第一輸出連接到所述第二輸入中的又另一者和所述位準觸發的D型正反器的第一輸出；以及 所述第二輸出連接到所述第一輸入中的又另一者和所述位準觸發的D型正反器的第二輸出。
  32. 一種邊緣觸發的D型正反器，包括： 基於第一查找表的位準觸發的D型正反器模組，具有至少兩個第一輸入和一第一輸出； 基於第二查找表的位準觸發的D型正反器模組，具有至少兩個第二輸入和一第二輸出； D型正反器輸入連接到所述第一輸入之一； 時鐘輸入連接到所述第一輸入中的另一者和所述第二輸入之一； 所述第一輸出連接到所述第二輸入中的另一者；以及 所述第二輸出是所述邊緣觸發的D型正反器的輸出。
  33. 一種邊緣觸發的D型正反器，包括： 第一查找表，具有三個或更多個第一輸入和一第一輸出； 第二查找表，具有三個或更多個第二輸入和一第二輸出，所述第一和第二查找表被連接以啟用D型正反器功能； D型正反器輸入連接到所述第一輸入之一； D型正反器觸發輸入連接到所述第一輸入中的另一者和所述第二輸入之一； 所述第一輸出被反饋到所述第一輸入中的又另一者，並且被輸入到所述第二輸入中的另一者；以及 所述第二輸出被反饋到所述第二輸入中的又另一者並且被輸出為D型正反器輸出。
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