TW202410141A - 具有突出物的導電墊的半導體結構及其製備方法 - Google Patents

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die
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Abstract

本揭露提供一種具有突出物的導電墊的半導體結構以及該半導體結構的製備方法。該半導體結構包括一第一晶粒以及一第二晶粒；該第一晶粒具有一第一基底、一第一介電層、一第一導電墊、一第一接合層以及一第一通孔，該第一介電層設置在該第一基底上，該第一導電墊經過該第一介電層而至少部分暴露，該第一接合層設置在該第一介電層上，該第一通孔延伸經過該第一接合層並耦接到該第一導電墊；該第二晶粒具有一第二接合層、一第二基底以及一第二通孔，該第二接合層接合到該第一接合層，該第二基底設置在該第一接合層上，該第二通孔延伸經過該第二基底與該第二接合層；其中在該第一接合層與該第二通孔之間的一第一接觸表面積大致大於在該第一通孔與該第二通孔之間的一第二接觸表面積。

Description

具有突出物的導電墊的半導體結構及其製備方法
本申請案主張美國第17/889,485號專利申請案之優先權（即優先權日為「2022年8月17日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構以及一種該半導體結構的製備方法。特別是有關於一種具有一導電墊且該導電墊具有從該導電墊突伸的一突出物的半導體結構，以及一種具有形成該突出物在該導電墊上的該半導體結構的製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的製造依序包含將不同材料層沉積在一半導體晶圓上，以及使用微影以及蝕刻製程而圖案化該等不同材料層以形成多個微電子元件在該半導體晶圓中或是在該半導體晶圓上，該等微電子元件則包括電晶體、二極體、電阻器及/或電容器。
半導體產業藉由不斷縮減最小特徵尺寸來繼續提高微電子元件的積體密度，其允許將更多元件整合到一給定區域中。為了便於不同尺寸的元件的形成與整合，其開發具有更小覆蓋區(footprints)的更小封裝結構來封裝半導體元件。然而，這樣的形成與整合可能增加製造流程的複雜性。因此，希望開發解決上述挑戰的改進。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一第一晶粒以及一第二晶粒；該第一晶粒具有一第一基底、一第一介電層、一第一導電墊、一第一接合層以及一第一通孔，該第一介電層設置在該第一基底上，該第一導電墊經過該第一介電層而至少部分暴露，該第一接合層設置在該第一介電層上，該第一通孔延伸經過該第一接合層並耦接到該第一導電墊；該第二晶粒具有一第二接合層、一第二基底以及一第二通孔，該第二接合層接合到該第一接合層，該第二基底設置在該第一接合層上，該第二通孔延伸經過該第二基底與該第二接合層；其中在該第一接合層與該第二通孔之間的一第一接觸表面積大致大於在該第一通孔與該第二通孔之間的一第二接觸表面積。
在一些實施例中，該第一通孔設置在該第二通孔與該第一導電墊之間。
在一些實施例中，該第二通孔接觸該第一接合層。
在一些實施例中，該第一接合層的至少一部分設置在該第一導電墊與該第二通孔之間。
在一些實施例中，該第二接觸表面積具有一圓形、四邊形或是多邊形形狀。
在一些實施例中，該第一通孔的一第一寬度大致小於該第二通孔的一第二寬度。
在一些實施例中，該第一通孔的該第一寬度大致小於2μm。
在一些實施例中，該第二通孔的該第二寬度大約為5μm。
在一些實施例中，該第一導電墊的一寬度大致大於該第一通孔的該第一寬度與該第二通孔的該第二寬度。
在一些實施例中，該半導體結構，還包括一第一互連結構，設置在該第一介電層內以及在該第一導電墊下方；一第二介電層，設置在該第二基底上；以及一第二導電墊，設置在該第二通孔上且經過該第二介電層而至少部分暴露。
在一些實施例中，該第二通孔經由一第二互連結構而電性連接到該第二導電墊。
在一些實施例中，該第一互連結構耦接到該第一導電墊且電性連接到該第一通孔。
本揭露之另一實施例提供一種半導體結構。該半導體元件結構包括一第一晶粒，具有一第一基底、一第一介電層、一第一導電墊、一第一接合層以及多個第一通孔，該第一介電層設置在該第一基底上，該第一導電墊經過該第一介電層而至少部分暴露，該第一接合層設置在該第一介電層上，該多個第一通孔延伸經過該第一接合層並耦接到該第一導電墊；以及一第二晶粒，具有一第二接合層、一第二基底以及一第二通孔，該第二接合層接合到該第一接合層，該第二基底設置在該第二接合層上，該第二通孔延伸經過該第二基底與該第二接合層；其中該多個第一通孔的每一個的一第一寬度大致小於該第二通孔的一第二寬度。
在一些實施例中，在該第一接合層與該第二通孔之間的一接觸表面積大致大於或等於在該多個第一通孔與該第二通孔之間的多個接觸表面積的一總和。
在一些實施例中，該第一接合層的至少一部分位在二相鄰的第一通孔之間。
在一些實施例中，該多個第一通孔在該第一導電墊與該第二通孔之間延伸。
在一些實施例中，該多個第一通孔的每一個的一剖面具有一圓形、四邊形或多邊形形狀。
在一些實施例中，該多個第一通孔呈一矩陣設置。
在一些實施例中，該多個第一通孔的一數量為兩個。
在一些實施例中，該半導體結構還包括一模製物，圍繞該第一晶粒與該第二晶粒設置。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一第一晶粒、形成一第二晶粒以及將該第二晶粒接合在該第一晶粒上。形成該第一晶粒包括提供一第一基底以及在該第一基底上的一第一介電層；形成一第一導電墊以經過該第一介電層而至少部分暴露；將一第一接合層設置在該第一介電層上；移除該第一接合層的一部分以形成一第一開口；以及將一導電材料設置進入該第一開口以形成一第一通孔。形成該第二晶粒包括提供一第二基底、在該第二基底上的一第二接合層以及延伸經過該第二基底且部分經過該第二接合層的一第二通孔；以及移除該第二接合層的一部分以暴露該第二通孔。
在一些實施例中，將該第二晶粒接合到該第一晶粒上包括將該第二通孔接合到該第一通孔。
在一些實施例中，將該第二晶粒接合到該第一晶粒上包括將該第一接合層接合到該第二接合層。
在一些實施例中，在形成該第二晶粒之後以及在將該第二晶粒接合到該第一晶粒上之前翻轉該第二晶粒。
在一些實施例中，將該第二晶粒接合到該第一晶粒上是一混合接合。
在一些實施例中，該第二通孔的一部分接合到該第一接合層。
在一些實施例中，移除設置在該第一接合層上的該導電材料，以經過該第一接合層而暴露該第一通孔。
在一些實施例中，該導電材料的設置包括化學氣相沉積(CVD)、物理氣相沉積(PVD)或噴濺。
在一些實施例中，該第一開口的一寬度大致小於2μm。
在一些實施例中，該第一開口具有一圓形、四邊形或多邊形形狀。
在一些實施例中，在形成該第一開口之後，該第一導電墊的至少一部分經過該第一接合層而暴露。
在一些實施例中，在形成該第二晶粒之前執行形成該第一晶粒。
在一些實施例中，形成該第一晶粒以及形成該第二晶粒是分開執行的。
在一些實施例中，該第一通孔與該第二通孔包括一相同材料。
在一些實施例中，該製備方法還包括形成一模製物以圍繞該第一晶粒與該第二晶粒。
總之，一第一晶粒藉由混合接合而接合到一第二晶粒，且該第一晶粒經由在該第一晶粒中的一導電墊、在該第二晶粒中的一貫穿矽通孔(TSV)以及在該導電墊與該TSV之間的一突出物而電性連接到該第二晶粒。因為該突出物大致小於該導電墊與該TSV，所以該突出物的製作技術可包含沉積，而不是藉由一電鍍製程。由於沉積可以形成具有一更小晶粒尺寸的該突起，因此該第一晶粒與該第二晶粒之間的混合接合可以在一相對較低的溫度下進行退火。此外，該相對小的突出物不會顯著增加該導電墊與該TSV之間的一電阻。因此，與該導電墊以及該TSV之間的直接接觸相比，在該導電墊與該TSV之間形成該突出物是有利的。結果，該突出物的形成可以改善該半導體結構的整體結構以及可靠度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是剖視示意圖，例示本揭露一些實施例的第一半導體結構100。在一些實施例中，第一半導體結構100是一晶粒、一封裝或一元件的一部分。在一些實施例中，第一半導體結構100是一晶粒、一封裝或一元件。在一些實施例中，第一半導體結構100是一接合結構。
在一些實施例中，第一半導體結構100包括第一晶粒101以及堆疊在第一晶粒101上的一第二晶粒102。在一些實施例中，第一晶粒101與第二晶粒102包括各種已知類型的半導體元件中的任何一種，例如加速處理單元(APU)、記憶體、動態隨機存取記憶體(DRAM)、NAND快閃記憶體、中央處理單元(CPU)、圖形處理單元(GPU)、微處理器、專用積體電路(ASIC)、數位訊號處理器(DSP)或類似物。在一些實施例中，第一晶粒101與第二晶粒102是DRAM晶粒。
在一些實施例中，第一晶粒101包括一第一基底101a、一第一互連層101b以及一第一接合層101h，第一互連層101b設置在第一基底101a上，第一接合層 101h設置在第一互連層101b上。在一些實施例中，第一基底101a是一半導體層。在一些實施例中，第一基底101a包括半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，第一基底101a是一矽基底。
在一些實施例中，電子元件或組件(例如不同的N型金屬氧化物半導體(NMOS)及/或P型金屬氧化物半導體(PMOS)元件、電阻器、二極體、光二極體、熔絲及/或類似物依序形成在第一基底101a中或在第一基底101a上，且經配置以電性連接到一外部電路。
在一些實施例中，第一互連層101b設置在第一基底101a的一正面上。在一些實施例中，第一互連層101b包括一第一介電層101c以及一第一互連結構101d，第一互連結構101d被第一介電層101c所圍繞。在一些實施例中，第一介電層101c設置在第一基底101a上。在一些實施例中，第一介電層101c包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第一介電層101c包括多個彼此堆疊的介電層。在一些實施例中，每一個介電層包括與其他介電層中的材料相同或不同的材料。
在一些實施例中，第一互連結構101d包括一第一墊部101e、一第一通孔部101f以及一第一導電墊101g。在一些實施例中，第一墊部101e與第一通孔部101f嵌設在第一介電層101c中。在一些實施例中，第一墊部101e在第一介電層101c內橫向延伸，而第一通孔部101f在第一介電層101c內垂直延伸。在一些實施例中，第一通孔部101f電性耦接到第一墊部101e。在一些實施例中，第一墊部101e與第一通孔部101f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。
在一些實施例中，第一導電墊101g設置在第一墊部101e與第一通孔部101f上。在一些實施例中，第一導電墊101g被第一介電層101c所圍繞並且經過第一介電層101c而至少部分暴露。在一些實施例中，第一導電墊101g經由第一通孔部101f而電性連接盜第一墊部101e。在一些實施例中，第一導電墊101g接觸第一通孔部101f。在一些實施例中，第一導電墊101g包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第一導電墊101g的一上表面具有一圓形、四邊形或多邊形形狀。
在一些實施例中，第一接合層101h設置在第一互連層101b與第一基底101a上。在一些實施例中，第一接合層101h包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第一接合層101h經配置以與另一接合層形成一接合。在一些實施例中，第一導電墊101g的一上表面暴露並接觸第一接合層101h。在一些實施例中，第一導電墊101g被第一接合層101h部分覆蓋。
在一些實施例中，第一通孔101i被第一接合層101h所圍繞。在一些實施例中，第一通孔101i延伸經過第一接合層101h並接觸第一導電墊101g。在一些實施例中，第一通孔101i從第一導電墊101g突伸。在一些實施例中，第一通孔101i包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第一通孔101i沿垂直於第一導電墊101g的一方向延伸。
在一些實施例中，第一通孔101i的一剖面具有一圓形、四邊形或多邊形形狀。圖6至圖8顯示各種形狀的第一導電墊101g與第一通孔101i。如圖6及圖7所示，第一導電墊101g的一剖面與第一通孔101i的一剖面具有不同的形狀。如圖8所示，第一導電墊101g的剖面與第一通孔101i的剖面具有一相同形狀。
請往回參考圖1，第二晶粒102設置在第一晶粒102上。在一些實施例中，第二晶粒102包括一第二基底102a、一第二互連層102b、一第二接合層102h、一第三接合層102j以及一第三通孔102k，第二互連層102b設置在第二基底102a上，第二接合層102h設置在第二互連層102b上，第三接合層102j設置在第二基底102a下，第三通孔102k延伸經過第二基底102a與第三接合層102j。在一些實施例中，第二基底102a是一半導體層。在一些實施例中，第二基底102a包括半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，第二基底102a是一矽基底。
在一些實施例中，第三接合層102j接合到第一接合層101h。在一些實施例中，第三接合層102j包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，藉由將第一接合層101h接合到第三接合層102j以將第二晶粒102接合到第一晶粒101。
在一些實施例中，第三通孔102k至少部分被第三接合層102j所圍繞。在一些實施例中，第三通孔102k至少部分暴露以接觸第一通孔101i。在一些實施例中，第三通孔102k至少部分接觸第一接合層101h。在一些實施例中，第一接合層101h的至少一部分設置在第一導電墊101g與第三通孔102k之間。在一些實施例中，第三通孔102k經由第二互連結構102d而電性連接到第二導電墊102g。在一些實施例中，第一通孔101i設置在第三通孔102k與第一導電墊101g之間。
在一些實施例中，第三通孔102k是一貫穿基底通孔(TSV)。在一些實施例中，第三通孔102k包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第三通孔102k的一剖面具有一圓形、四邊形或多邊形形狀。在一些實施例中，第三通孔102k具有一圓柱形狀。
在一些實施例中，第一接合層101h與第三通孔102k之間的一第一接觸表面積A1大致大於第一通孔101i與第三通孔102k之間的一第二接觸表面積A2。在一些實施例中，第二接觸表面積A2具有一圓形、四邊形或多邊形形狀。在一些實施例中，第一通孔101i的一第一寬度W1大致小於第三通孔102k的一第三寬度W3。在一些實施例中，第一通孔101i的第一寬度W1大致小於2μm。在一些實施例中，第三通孔102k的第三寬度W3大約為5μm。在一些實施例中，第一導電墊101g的一第二寬度W2大致大於第一通孔101i的第一寬度W1與第三通孔102k的第三寬度W3。
在一些實施例中，第二互連層102b包括一第二介電層102c以及一第二互連結構102d，第二互連結構102d被第二介電層102c圍繞。在一些實施例中，第二介電層102c設置在第二基底102a上。在一些實施例中，第二介電層102c包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第二介電層102c包括多個彼此堆疊的介電層。在一些實施例中，每一個介電層包括與其他介電層中的材料相同或不同的材料。
在一些實施例中，第二互連結構102d包括一第二墊部102e、一第二通孔部102f以及一第二導電墊102g。在一些實施例中，第二墊部102e與第二通孔部102f嵌設在第二介電層102c中。在一些實施例中，第二墊部102e在第二介電層102c內橫向延伸，而第二通孔部102f在第二介電層102c內垂直延伸。在一些實施例中，第二通孔部102f電性耦接到第二墊部102e。在一些實施例中，墊部102e經過第二介電層102c而至少部分暴露。在一些實施例中，第二墊部102e與第二通孔部102f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。
在一些實施例中，第二導電墊102g設置在第二墊部102e與第二通孔部102f上。在一些實施例中，第二導電墊102g被第二介電層102c所圍繞並且經過第二介電層102c而至少部分暴露。在一些實施例中，第二導電墊102g經由第二通孔部102f而電性連接到第二墊部102e。在一些實施例中，第二導電墊102g接觸第二通孔部102f。在一些實施例中，第二導電墊102g包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第二導電墊102g的一上表面具有一圓形、四邊形或多邊形形狀。
在一些實施例中，第二接合層102h設置在第二互連層102b與第二基底102a上。在一些實施例中，第二接合層102h包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第二接合層102h經配置以與另一接合層形成一接合。在一些實施例中，第二導電墊102g的一上表面暴露並接觸第二接合層102h。在一些實施例中，第二導電墊102g部分地被第二接合層102h所覆蓋。
在一些實施例中，第二通孔102i被第二接合層102h所圍繞。在一些實施例中，第二通孔102i延伸經過第二接合層102h並接觸第二導電墊102g。在一些實施例中，第二通孔102i從第二導電墊102g突伸。在一些實施例中，第二通孔102i包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第二通孔102i在與第二導電墊102g正交的一方向上延伸。
在一些實施例中，第一半導體結構100還包括一第三晶粒103，堆疊在第二晶粒102與第一晶粒101上。在一些實施例中，第三晶粒103以類似於將第二晶粒102接合在第一晶粒101上的方式而接合在第二晶粒102上。在一些實施例中，第三晶粒103具有類似於第二晶粒102或第一晶粒101的配置。在一些實施例中，第三晶粒103包括一第三介電層103c、一第三互連結構103d、一第三墊部103e以及一第三通孔部103f，其類似於在第一晶粒101或第二晶粒102中的各元件。
在一些實施例中，一導電凸塊104設置在第三晶粒103上。在一些實施例中，第三晶粒103的第三導電墊103g經過鈍化層103h而暴露以接收導電凸塊104。在一些實施例中，導電凸塊104經配置以連接到一外部電路或一外部互連結構。在一些實施例中，導電凸塊104經過第一通孔101i、第二通孔102i與第三通孔102k而電性連接到第一晶粒101、第二晶粒102與第三晶粒103。
在一些實施例中，導電凸塊104包括低溫可回流材料。在一些實施例中，導電凸塊104包括焊接材料，例如錫、鉛、銀、銅、鎳、鉍或其組合。在一些實施例中，導電凸塊104包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，導電凸塊104是一球狀柵格陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊、一微凸塊或類似物。
圖2是剖視示意圖，例示本揭露一些實施例的第二半導體結構200。在一些實施例中，第二半導體結構200具有類似於第一半導體結構100的配置，除了第二半導體結構200包括多於一個的第一通孔101i。每一個第一通孔101i延伸經過第一接合層101h。在一些實施例中，第一通孔101i在第一導電墊101g與第三通孔102k之間延伸。
在一些實施例中，每個第一通孔101i的第一寬度W1大致小於第三通孔102k的第三寬度 W3。在一些實施例中，第一接合層101h與第三導孔102k之間的第一接觸面積A1大致大於或等於該等第一導孔101i與第三導孔102k之間的第二接觸面積A2的總和。在一些實施例中，第一接合層101h的至少一部分位在兩個相鄰的第一通孔101i之間。圖9及10顯示各種配置的第一通孔101i。如圖9所示，兩個第一通孔101i水平相互對準。如圖10所示，第一通孔101i呈一矩陣配置。在一些實施例中，每一個第一通孔101i的一剖面具有一圓形、四邊形或多邊形形狀。
圖3是剖視示意圖，例示本揭露一些實施例的第三半導體結構300。在一些實施例中，第三半導體結構300具有類似於第一半導體結構100或第二半導體結構200的配置，除了包括一第一對準標記101m及/或一第二對準標記102m之外。
在一些實施例中，第一對準標記101m被第一接合層101h所圍繞並且在第三接合層102j與第一導電墊101g之間延伸。在一些實施例中，第一對準標記101m圍繞第一通孔101i設置。在一些實施例中，第一接合層101h的一部分設置在第一通孔101i與第一對準標記101m之間。在一些實施例中，第二對準標記102m具有類似於第一對準標記101m的配置。
在一些實施例中，第一對準標記101m與第二對準標記102m經配置以在一接合製程期間將第一晶粒101與第二晶粒102對準或是將第二晶粒102與第三晶粒103對準。在一些實施例中，第一對準標記101m與第二對準標記102m包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。
圖4是剖視示意圖，例示本揭露一些實施例的第四半導體結構400。在一些實施例中，第四半導體結構400具有類似於第一半導體結構100、第二半導體結構200或第三半導體結構300的配置，除了第四半導體結構400包括一模製物105。在一些實施例中，模製物105圍繞第一晶粒101與第二晶粒102設置。在一些實施例中，模製物105包括模塑化合物(molding compound)、環氧樹脂或類似物。
圖5是剖視示意圖，例示本揭露一些實施例的第五半導體結構500。第五半導體結構500為倒置的第四半導體結構400。
圖11是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法S600。圖12到圖36是剖視示意圖，例示本揭露一些實施例製備半導體元件100的各中間階段。
圖12到圖36中所示的各階段也示意地顯示在圖11中的流程圖中。在下面的描述中，參考圖11所示的製程步驟以討論圖12到圖36所示的各製造階段。製備方法S600包括多個步驟，描述與圖式並不視為對步驟順序的限制。製備方法S600包括多個步驟(S601、S602、S603、S604、S605、S606、S607、S608、S609以及S610)。
請參考圖12到圖15，根據圖11中的步驟S601，形成一第一晶粒101。請參考圖12，第一晶粒101的形成包括根據圖11中的步驟S602，提供一第一基底101a以及在第一基底101a上的一第一介電層101c。在一些實施例中，第一基底101a是一半導體層。在一些實施例中，第一基底101a包括半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，第一基底101a是一矽基底。
在一些實施例中，第一介電層101c設置在第一基底101a上。在一些實施例中，第一介電層101c包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第一介電層101c包括多個彼此堆疊的介電層。在一些實施例中，每一個介電層包括與其他介電層中的材料相同或不同的材料。在一些實施例中，第一介電層101c的製作技術包含沉積、化學氣相沉積(CVD)或其他合適的製程。
在一些實施例中，第一互連結構101d形成在第一介電層101c內。在一些實施例中，第一互連結構101d包括一第一墊部分101e以及一第一通孔部101f。在一些實施例中，第一墊部101e與第一通孔部101f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第一墊部101e與第一通孔部101f的製作技術包含移除第一介電層101c的若干部分以形成多個凹陷，以及設置導電材料來填充該等凹陷以形成第一墊部101e與第一通孔部101f。在一些實施例中，導電材料藉由電鍍、噴濺或其他合適的製程而設置。
請參考圖12，根據圖11中的步驟S603，形成一第一導電墊101g。在一些實施例中，第一互連結構101d包括第一導電墊101g。在一些實施例中，第一導電墊101g經過第一介電層101c而至少部分暴露。在一些實施例中，第一導電墊101g的製作技術包含移除第一介電層101c的一部分以形成一凹陷，然後設置導電材料來填充該凹陷以形成第一導電墊101g。在一些實施例中，導電材料藉由電鍍、噴濺或其他合適的製程而設置。
請參考圖12，根據圖11中的步驟S604，一第一接合層101h設置在第一介電層101c上。在一些實施例中，第一接合層101h包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第一導電墊101g的一上表面完全被第一接合層101h所覆蓋並接觸第一接合層101h。在一些實施例中，第一接合層101h藉由沉積、化學氣相沉積(CVD)或其他合適的製程而設置。
請參考圖13，根據步驟S605，移除第一接合層101h的一部分以形成一第一開口106。在一些實施例中，第一開口106延伸經過第一接合層101h以暴露第一導電墊101g的上表面的至少一部分。在一些實施例中，藉由蝕刻或任何其他合適的製程而移除第一接合層101h的該部分。在一些實施例中，第一開口106的一第一寬度W1大致小於2μm。在一些實施例中，第一開口106具有一圓形、四邊形或多邊形形狀。
請參考圖14到圖15，根據圖11中的步驟S606，將一導電材料101i’設置到第一開口106中以形成一第一通孔101i。在一些實施例中，如圖14所示，導電材料101i’設置在第一接合層101h上並進入到第一開口106中。在一些實施例中，導電材料101i’包括金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，導電材料101i’藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、噴濺或其他合適的製程而設置。
如圖14所示設置導電材料101i’之後，移除導電材料101i’在第一接合層101h上的一部分以形成如圖15所示的第一通孔101i。在一些實施例中，藉由平坦化、蝕刻、化學機械平坦化(CMP)或其他合適的製程以移除導電材料101i’的該部分。在一些實施例中，第一通孔101i延伸經過第一接合層101h並接觸第一導電墊101g。在一些實施例中，第一通孔101i從第一導電墊101g突伸。在一些實施例中，如圖15所示形成第一晶粒101。
請參考圖16到圖21，根據圖11中的步驟S607，形成一第二晶粒102。在一些實施例中，根據圖4中的步驟S608，第二晶粒102的形成包括提供一第二基底102a、第二基底102a上的一第三接合層102j，以及延伸經過第二基底102a且部分經過第三接合層102j的一第三通孔102k。
請參考圖16，第二晶粒102包括第二基底102a上的一第二互連層102b以及在第二互連層102b上的一第二接合層102h。在一些實施例中，第二基底102a是一半導體層。在一些實施例中，第二基底102a包括半導體材料，例如矽、鍺、鎵、砷或其組合。在一些實施例中，第二基底102a是一矽基底。
在一些實施例中，第三通孔102k部分延伸經過第二基底102a。在一些實施例中，第三通孔102k是一貫穿基底通孔(TSV)。在一些實施例中，第三通孔102k包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第一通孔101i與第三通孔102k包括一相同的材料。
在一些實施例中，第二介電層102c設置在第二基底102a上。在一些實施例中，第二介電層102c包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第二介電層102c包括多個彼此堆疊的介電層。在一些實施例中，每一個介電層包括與其他介電層中的材料相同或不同的材料。在一些實施例中，第二介電層102c的製作技術包含沉積、化學氣相沉積(CVD)或其他合適的製程。
在一些實施例中，第二互連結構102d形成在第二介電層102c內。在一些實施例中，第二互連結構102d包括一第二墊部102e以及一第二通孔部102f。在一些實施例中，第二墊部102e與第二通孔部102f包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，第二墊部102e與第二通孔部102f的製作技術包含移除第二介電層102c的若干部分以形成多個凹陷，以及設置導電材料填充該等凹陷以形成第二墊部102e與第二通孔部102f。在一些實施例中，導電材料藉由電鍍、噴濺或其他合適的製程而設置。
在一些實施例中，形成一第二導電墊102g。在一些實施例中，第二互連結構102d包括第二導電墊102g。在一些實施例中，第二導電墊102g經過第二介電層102c而至少部分暴露。在一些實施例中，第二導電墊102g的製作技術包含移除第二介電層102c的一部分以形成一凹陷，以及設置導電材料以填充該凹陷以形成第二導電墊102g。在一些實施例中，導電材料藉由電鍍、噴濺或其他合適的製程而設置。
在一些實施例中，第二接合層102h設置在第二介電層102c上。在一些實施例中，第二接合層102h包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第二導電墊102g的一上表面完全被第二接合層102h所覆蓋並接觸第二接合層102h。在一些實施例中，第二接合層102h藉由沉積、化學氣相沉積(CVD)或其他合適的製程而設置。
在一些實施例中，移除第二接合層102h的一部分以形成一第二開口107。在一些實施例中，第二開口107延伸經過第二接合層102h以暴露第二導電墊102g的上表面的至少一部分。在一些實施例中，第二接合層102h的該部分藉由蝕刻或任何其他合適的製成而移除。
在一些實施例中，導電材料設置到第二開口107中以形成第二通孔102i。在一些實施例中，導電材料設置在第二接合層102h上並進入第二開口107中。在一些實施例中，導電材料包括金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，導電材料藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、噴濺或其他合適的製程而設置。
設置導電材料之後，移除導電材料在第二接合層102h上的一部分以形成第二通孔102i。在一些實施例中，導電材料的一部分藉由平坦化、蝕刻、化學機械平坦化(CMP)或其他合適的製程而移除。在一些實施例中，第二通孔102i延伸經過第二接合層102h並接觸第二導電墊102g。在一些實施例中，第二通孔102i從第二導電墊102g突伸。
在一些實施例中，如圖16所示的中間結構被翻轉並藉由如圖17所示的一黏著劑109而貼附到一載體基底108。在一些實施例中，載體基底108是用於支撐中間結構以進行進一步處理的一空白(blank)或虛擬(dummy)基底。在一些實施例中，中間結構從載體基底108是可分離的。在一些實施例中，第二接合層102h面向載體基底108。
在一些實施例中，移除第二基底102a的一部分以暴露第三通孔102k的至少一部分，如圖18所示。在一些實施例中，第二基底102a的該部分藉由平坦化、蝕刻、化學機械平坦化(CMP)或其他合適的製程而移除。在一些實施例中，第三通孔102k的至少一部分從第二基底102a突伸。
在一些實施例中，第三接合層102j設置在第二基底102a與第三通孔102k上，如圖19所示。在一些實施例中，第三接合層102j包括介電材料，例如氧化物、氮化物、二氧化矽、氮化矽、氮氧化矽、碳化矽、聚合物或類似物。在一些實施例中，第二基底102a與第三通孔102k完全被第三接合層102j所覆蓋。在一些實施例中，第三接合層102j藉由沉積、化學氣相沉積(CVD)或其他合適的製程而設置。
參照圖20，根據圖11中的步驟S609，移除第三接合層102j的一部分以暴露第三通孔102k的一上表表面的至少一部分。在一些實施例中，第三接合層102j的該部分藉由平坦化、蝕刻、化學機械平坦化(CMP)或其他合適的製程而移除。在一些實施例中，第三通孔102k延伸經過第二基底102a與第三接合層102j。在一些實施例中，如圖21所示移除載體基底108。在一些實施例中，如圖21所示形成第二晶粒102。
請參考圖22，分別形成第一晶粒101與第二晶粒102。在一些實施例中，在第二晶粒102的形成之前或之後執行第一晶粒101的形成。在一些實施例中，第一晶粒101的形成與第二晶粒102的形成同時或分開執行。在一些實施例中，在形成第二晶粒102之後並且在第二晶粒102接合在第一晶粒101上之前翻轉第二晶粒102。
請參考圖23，根據圖11中的步驟S610，將第二晶粒102接合在第一晶粒101上。在一些實施例中，在第一晶粒101與第二晶粒102之間形成一混合接合。在一些實施例中，混合接合包括將第三通孔102k接合到第一通孔101i，以及將第一接合層101h接合到第三接合層102j。在一些實施例中，第三通孔102k的一部分接合到第一接合層101h。
在一些實施例中，第三晶粒103接合在第二晶粒102上，如圖24所示。第三晶粒103以類似於形成第二晶粒102的方式所形成，且第三晶粒103以類似於將第二晶粒102接合在第一晶粒101上的方式接合在第二晶粒102上。
在一些實施例中，如圖25到圖26所示，形成一導電凸塊104。在一些實施例中，如圖25所示，移除鈍化層103h的一部分以暴露第三導電墊103g的一部分，然後如圖26所示，導電凸塊104形成在第三導電墊103g上。在一些實施例中，導電凸塊104電性連接到第一晶粒101、第二晶粒102以及第三晶粒103。
在一些實施例中，導電凸塊104包括低溫可回流材料。在一些實施例中，導電凸塊104包括焊接材料，例如錫、鉛、銀、銅、鎳、鉍或其組合。在一些實施例中，導電凸塊104包括導電材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金或類似物。在一些實施例中，導電凸塊104是一球狀柵格陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊、一微凸塊或類似物。在一些實施例中，形成如圖1所示的第一半導體結構100。在一些實施例中，形成模製物105以圍繞第一晶粒101、第二晶粒102與第三晶粒103，如圖27所示。
在一些實施例中，如圖28到圖36所示，形成第三晶粒103、第二接合層102h以及第二通孔102i。在一些實施例中，第三晶粒103的形成包括提供一第三基底103a與在第三基底103a上的一第四接合層103j，以及部分延伸經過第三基底103a的一第四通孔103k，如圖28所示。在一些實施例中，第二接合層102h設置在第四接合層103j上。
在一些實施例中，移除第二接合層102h的一部分以形成一第三開口110，如圖29所示。在一些實施例中，第四通孔103k的一上表面的一部分經過第二接合層102h而暴露。在形成第三開口110之後，導電材料102i’設置在第二接合層102h上以及在第三開口110內，如圖30所示。在一些實施例中，移除設置在第二接合層102h上的導電材料102i’以在第三開口110內形成第二通孔102i，如圖31所示。在一些實施例中，第二通孔102i接觸第四通孔103k。
在一些實施例中，移除第三基底103a的一部分以暴露第四通孔103k的一下表面的至少一部分，如圖32所示。在一些實施例中，第三互連層103b形成在第三基底103a下，如圖33所示。在一些實施例中，第三互連層103b以與上述第二互連層102b的形成類似的方式所形成。在一些實施例中，在第三互連層103b形成之後，第五接合層103h設置在第三互連層103b下。
在一些實施例中，在設置第五接合層103h之後，移除第五接合層103h的一部分以暴露第三導電墊103g的至少一部分，如圖34所示。在一些實施例中，導電凸塊104設置在第三導電墊103g上，如圖34所示。在一些實施例中，第二晶粒102接合在第三晶粒103上，並且第一晶粒101接合在第二晶粒102上，如圖35所示。如圖35所示，形成倒裝配置的圖1中所示的第一半導體結構100。在一些實施例中，模製物105形成為圍繞第一晶粒101、第二晶粒102與第三晶粒103，如圖36所示。在一些實施例中，如圖36所示，形成圖5所示的第五半導體結構500。
總之，第一晶粒藉由混合接合而接合到第二晶粒，其中，第一晶粒經由在第一晶粒中的一導電墊、在第二晶粒中的一貫穿矽通孔(TSV)以及在導電焊盤與TSV之間的一突出物而電性連接到第二晶粒。由於突出物大致小於導電墊與TSV，所以突出物的製作技術可包含沉積，而不是電鍍製程。由於沉積可以形成具有更小晶粒尺寸的突出物，所以第一晶粒與第二晶粒之間的混合接合可以在一相對較低的溫度下退火。此外，應當認識到，相對小的突出物不會顯著增加導電墊與TSV之間的電阻。因此，與導電墊以及TSV之間的直接接觸相比，在導電墊與TSV之間形成突出物是有利的。結果，突出物的形成可以改善半導體結構的整體結構以及可靠度。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一第一晶粒以及一第二晶粒；該第一晶粒具有一第一基底、一第一介電層、一第一導電墊、一第一接合層以及一第一通孔，該第一介電層設置在該第一基底上，該第一導電墊經過該第一介電層而至少部分暴露，該第一接合層設置在該第一介電層上，該第一通孔延伸經過該第一接合層並耦接到該第一導電墊；該第二晶粒具有一第二接合層、一第二基底以及一第二通孔，該第二接合層接合到該第一接合層，該第二基底設置在該第一接合層上，該第二通孔延伸經過該第二基底與該第二接合層；其中在該第一接合層與該第二通孔之間的一第一接觸表面積大致大於在該第一通孔與該第二通孔之間的一第二接觸表面積。
本揭露之另一實施例提供一種半導體結構。該半導體元件結構包括一第一晶粒，具有一第一基底、一第一介電層、一第一導電墊、一第一接合層以及多個第一通孔，該第一介電層設置在該第一基底上，該第一導電墊經過該第一介電層而至少部分暴露，該第一接合層設置在該第一介電層上，該多個第一通孔延伸經過該第一接合層並耦接到該第一導電墊；以及一第二晶粒，具有一第二接合層、一第二基底以及一第二通孔，該第二接合層接合到該第一接合層，該第二基底設置在該第二接合層上，該第二通孔延伸經過該第二基底與該第二接合層；其中該多個第一通孔的每一個的一第一寬度大致小於該第二通孔的一第二寬度。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一第一晶粒、形成一第二晶粒以及將該第二晶粒接合在該第一晶粒上。形成該第一晶粒包括提供一第一基底以及在該第一基底上的一第一介電層；形成一第一導電墊以經過該第一介電層而至少部分暴露；將一第一接合層設置在該第一介電層上；移除該第一接合層的一部分以形成一第一開口；以及將一導電材料設置進入該第一開口以形成一第一通孔。形成該第二晶粒包括提供一第二基底、在該第二基底上的一第二接合層以及延伸經過該第二基底且部分經過該第二接合層的一第二通孔；以及移除該第二接合層的一部分以暴露該第二通孔。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100:第一半導體結構 101:第一晶粒 101a:第一基底 101b:第一互連層 101c:第一介電層 101d:第一互連結構 101e:第一墊部 101f:第一通孔部 101g:第一導電墊 101h:第一接合層 101i:第一通孔 101i’:導電材料 101m:第一對準標記 102:第二晶粒 102a:第二基底 102b:第二互連層 102c:第二介電層 102d:第二互連結構 102e:第二墊部 102f:第二通孔部 102g:第二導電墊 102h:第二接合層 102i:第二通孔 102i’:導電材料 102j:第三接合層 102k:第三通孔 102m:第二對準標記 103:第三晶粒 103a:第三基底 103b:第三互連層 103c:第三介電層 103d:第三互連結構 103e:第三墊部 103f:第三通孔部 103g:第三導電墊 103h:鈍化層 103j:第四接合層 103k:第四通孔 104:導電凸塊 105:模製物 106:第一開口 107:第二開口 108:載體基底 109:黏著劑 110:第三開口 200:第二半導體結構 300:第三半導體結構 400:第四半導體結構 500:第五半導體結構 A1:第一接觸表面積 A2:第二接觸表面積 S600:製備方法 S601:步驟 S602:步驟 S603:步驟 S604:步驟 S605:步驟 S606:步驟 S607:步驟 S608:步驟 S609:步驟 S610:步驟 W1:第一寬度 W2:第二寬度 W3:第三寬度
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。 圖1是剖視示意圖，例示本揭露一些實施例的第一半導體結構。 圖2是剖視示意圖，例示本揭露一些實施例的第二半導體結構。 圖3是剖視示意圖，例示本揭露一些實施例的第三半導體結構。 圖4是剖視示意圖，例示本揭露一些實施例的第四半導體結構。 圖5是剖視示意圖，例示本揭露一些實施例的第五半導體結構。 圖6到圖10是剖視示意圖，例示本揭露一些實施例的導電墊與第一通孔的不同實施例。 圖11是流程示意圖，例示本揭露一些實施例的半導體結構的製備方法。 圖12到圖36是剖視示意圖，例示本揭露一些實施例製備半導體元件的各中間階段。
100:第一半導體結構
101:第一晶粒
101a:第一基底
101b:第一互連層
101c:第一介電層
101d:第一互連結構
101e:第一墊部
101f:第一通孔部
101g:第一導電墊
101h:第一接合層
101i:第一通孔
102:第二晶粒
102a:第二基底
102b:第二互連層
102c:第二介電層
102d:第二互連結構
102e:第二墊部
102f:第二通孔部
102g:第二導電墊
102h:第二接合層
102i:第二通孔
102j:第三接合層
102k:第三通孔
103:第三晶粒
103a:第三基底
103b:第三互連層
103c:第三介電層
103d:第三互連結構
103e:第三墊部
103f:第三通孔部
103g:第三導電墊
103h:鈍化層
103j:第四接合層
103k:第四通孔
104:導電凸塊
A1:第一接觸表面積
A2:第二接觸表面積
W1:第一寬度
W2:第二寬度
W3:第三寬度

Claims (20)

  1. 一種半導體結構，包括： 一第一晶粒，具有一第一基底、一第一介電層、一第一導電墊、一第一接合層以及一第一通孔，該第一介電層設置在該第一基底上，該第一導電墊經過該第一介電層而至少部分暴露，該第一接合層設置在該第一介電層上，該第一通孔延伸經過該第一接合層並耦接到該第一導電墊；以及 一第二晶粒，具有一第二接合層、一第二基底以及一第二通孔，該第二接合層接合到該第一接合層，該第二基底設置在該第一接合層上，該第二通孔延伸經過該第二基底與該第二接合層； 其中在該第一接合層與該第二通孔之間的一第一接觸表面積大致大於在該第一通孔與該第二通孔之間的一第二接觸表面積。
  2. 如請求項1所述之半導體結構，其中該第一通孔設置在該第二通孔與該第一導電墊之間。
  3. 如請求項1所述之半導體結構，其中該第二通孔接觸該第一接合層。
  4. 如請求項1所述之半導體結構，其中該第一接合層的至少一部分設置在該第一導電墊與該第二通孔之間。
  5. 如請求項1所述之半導體結構，其中該第二接觸表面積具有一圓形、四邊形或是多邊形形狀。
  6. 如請求項1所述之半導體結構，其中該第一通孔的一第一寬度大致小於該第二通孔的一第二寬度。
  7. 如請求項6所述之半導體結構，其中該第一通孔的該第一寬度大致小於2μm。
  8. 如請求項6所述之半導體結構，其中該第二通孔的該第二寬度大約為5μm。
  9. 如請求項6所述之半導體結構，其中該第一導電墊的一寬度大致大於該第一通孔的該第一寬度與該第二通孔的該第二寬度。
  10. 如請求項1所述之半導體結構，還包括： 一第一互連結構，設置在該第一介電層內以及在該第一導電墊下方； 一第二介電層，設置在該第二基底上；以及 一第二導電墊，設置在該第二通孔上且經過該第二介電層而至少部分暴露。
  11. 如請求項10所述之半導體結構，其中該第二通孔經由一第二互連結構而電性連接到該第二導電墊。
  12. 如請求項10所述之半導體結構，其中該第一互連結構耦接到該第一導電墊且電性連接到該第一通孔。
  13. 一種半導體結構，包括： 一第一晶粒，具有一第一基底、一第一介電層、一第一導電墊、一第一接合層以及多個第一通孔，該第一介電層設置在該第一基底上，該第一導電墊經過該第一介電層而至少部分暴露，該第一接合層設置在該第一介電層上，該多個第一通孔延伸經過該第一接合層並耦接到該第一導電墊；以及 一第二晶粒，具有一第二接合層、一第二基底以及一第二通孔，該第二接合層接合到該第一接合層，該第二基底設置在該第二接合層上，該第二通孔延伸經過該第二基底與該第二接合層； 其中該多個第一通孔的每一個的一第一寬度大致小於該第二通孔的一第二寬度。
  14. 如請求項13所述之半導體結構，其中在該第一接合層與該第二通孔之間的一接觸表面積大致大於或等於在該多個第一通孔與該第二通孔之間的多個接觸表面積的一總和。
  15. 如請求項13所述之半導體結構，其中該第一接合層的至少一部分位在二相鄰的第一通孔之間。
  16. 如請求項13所述之半導體結構，其中該多個第一通孔在該第一導電墊與該第二通孔之間延伸。
  17. 如請求項13所述之半導體結構，其中該多個第一通孔的每一個的一剖面具有一圓形、四邊形或多邊形形狀。
  18. 如請求項13所述之半導體結構，其中該多個第一通孔呈一矩陣設置。
  19. 如請求項13所述之半導體結構，其中該多個第一通孔的一數量為兩個。
  20. 一種半導體結構的製備方法，包括： 形成一第一晶粒，包括： 提供一第一基底以及在該第一基底上的一第一介電層； 形成一第一導電墊以經過該第一介電層而至少部分暴露； 將一第一接合層設置在該第一介電層上； 移除該第一接合層的一部分以形成一第一開口；以及 將一導電材料設置進入該第一開口以形成一第一通孔； 形成一第二晶粒，包括： 提供一第二基底、在該第二基底上的一第二接合層以及延伸經過該第二基底且部分經過該第二接合層的一第二通孔；以及 移除該第二接合層的一部分以暴露該第二通孔；以及 將該第二晶粒接合在該第一晶粒上。
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