TW202401662A - 半導體元件及其製作方法 - Google Patents

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呂典陽
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Abstract

本發明揭露一種製作半導體元件的方法，其主要先形成一閘極結構於基底上，然後形成一接觸洞蝕刻停止層於該閘極結構上，形成一層間介電層於該接觸洞蝕刻停止層上，形成一接觸插塞於閘極結構旁之層間介電層內，形成第一停止層於該層間介電層上，再去除閘極結構周圍之第一停止層以及層間介電層以形成一氣孔暴露該接觸洞蝕刻停止層。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件的方法，尤指一種於閘極結構周圍形成氣孔的方法。
隨著半導體元件尺寸的逐漸縮小，內連線結構的線寬的逐漸變窄也使得傳輸訊號的線阻值(line resistance, R)變大。此外，導線間的間距縮小也使得寄生電容(parasitic capacitance, C)變大。因此，使得訊號因RC延遲的狀況增加，導致晶片運算速度減慢，降低了晶片的效能。
寄生電容(C)係與介電層之介電常數或k值(k-value)呈線性相關。低介電常數介電材料可降低晶片上整個內連線結構的電容值、降低訊號的RC延遲以及增進晶片效能。降低整體的電容同時降低了耗電量。對於超大型積體電路(ULSI)的設計而言，採用低介電常數材料以及低阻值的金屬材料，可以使得整個內連線結構達到最佳效能。因此，習知技術通常試圖藉由將金屬間的間隙以低介電常數材料填滿以降低RC延遲。
一般常用氧化矽材料(SiO 2) 作為介電材料，雖然其具有相對高的介電常數值(4.1-4.5)，但由於其具有良好的熱穩定性與化學穩定性，再加上容易藉由一般的氧化物蝕刻製程形成高深寬比(high aspect ratio)的接觸窗與介層洞，因此仍被廣泛的採用。然而，隨著元件尺寸縮小以及封裝密度增高，勢必需要縮減金屬導線間的間距，以有效的連結整個積體電路。因此，目前也研發出多種低介電常數之材料以進一步降低晶片的RC值。諸如氟化二氧化矽(fluorinated SiO 2)、氣溶膠(aerogel)、聚合物等等。另一種降低內連線間的介電常數值之方法則是在結構中形成氣隙(air gap)。一般氧化矽材料的介電常數約介於4或更高，而空氣的介電常數則約為1左右。
雖然對於降低RC值而言空氣為最佳的介電材料，然而要實際在積體電路製程中引入氣隙結構仍面臨許多問題。例如：不具支撐力的氣隙結構會造成半導體裝置整體的結構應力強度隨之減弱，可能使得結構變形，且弱化的結構更可能在後續的積體電路製程中遭遇各種不同的問題。因此如何改良現有製程來克服上述問題即為現今一重要課題。
本發明一實施例揭露一種製作半導體元件的方法，其主要先形成一閘極結構於基底上，然後形成一接觸洞蝕刻停止層於該閘極結構上，形成一層間介電層於該接觸洞蝕刻停止層上，形成一接觸插塞於閘極結構旁之層間介電層內，形成第一停止層於該層間介電層上，再去除閘極結構周圍之第一停止層以及層間介電層以形成一氣孔暴露該接觸洞蝕刻停止層。
本發明另一實施例揭露一種半導體元件，其主要包含一閘極結構設於基底上，一接觸洞蝕刻停止層設於該閘極結構上，一層間介電層設於接觸洞蝕刻停止層上，一接觸插塞設於閘極結構旁之層間介電層內，第一停止層設於層間介電層上以及一氣孔環繞閘極結構並暴露接觸洞蝕刻停止層。
請參照第1圖至第4圖，第1圖至第4圖為本發明一實施例製作半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其上可定義有一電晶體區，例如一PMOS電晶體區或一NMOS電晶體區，且基底12內可設有複數個由氧化矽所構成作為電性隔離之用的淺溝渠隔離(shallow trench isolation, STI)。需注意的是，本實施例雖以製作一般平面型(planar)場效電晶體為例，但在其他變化實施例中，本發明之半導體製程亦可應用於非平面型場效電晶體(non-planar)例如鰭狀結構場效電晶體。此時，第1圖所標示之基底12即相對應代表為形成於基底12上的鰭狀結構。
依據本發明一實施例，鰭狀結構較佳透過側壁圖案轉移(sidewall image transfer, SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構。另外，鰭狀結構之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構。這些形成鰭狀結構的實施例均屬本發明所涵蓋的範圍。
接著可於基底12上形成至少一閘極結構14或虛置閘極。在本實施例中，閘極結構14之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程以及後閘極製程之後高介電常數介電層(high-k last)製程等方式製作完成。以本實施例之先閘極製程為例，可先依序形成一閘極介電層16或介質層、一由多晶矽所構成之閘極材料層18以及一選擇性硬遮罩20於基底12上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分硬遮罩20、部分閘極材料層18以及部分閘極介電層16，然後剝除圖案化光阻，以於基底12上形成由圖案化之閘極介電層16、圖案化之閘極材料層18以及圖案化之硬遮罩20所構成的閘極結構14。
然後在閘極結構14側壁形成至少一側壁子22，接著於側壁子22兩側的基底12中形成一源極/汲極區域24及/或磊晶層(圖未示)，並選擇性於源極/汲極區域24及/或磊晶層的表面形成一金屬矽化物(圖未示)。在本實施例中，側壁子22可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子以及一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。源極/汲極區域24可依據所置備電晶體的導電型式而包含不同摻質，例如可包含P型摻質或N型摻質。
接著可先形成一接觸洞蝕刻停止層26於基底12表面與閘極結構14上，再形成一層間介電層28於接觸洞蝕刻停止層26上。然後可進行一圖案轉移製程，例如可利用一圖案化遮罩去除部分層間介電層28及部分接觸洞蝕刻停止層26以形成複數個接觸洞(圖未示)暴露出源極/汲極區域24。然後再於各接觸洞中填入所需的導電材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層30以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide, CoWP)等低電阻材料或其組合的金屬層32。之後進行一平坦化製程，例如以化學機械研磨製程去除部分金屬材料以分別形成接觸插塞34於各接觸洞內電連接源極/汲極區域24。
需注意的是，本實施例雖以由多晶矽所構成的閘極結構為例，但不侷限於此，依據本發明其他實施例又可於前述層間介電層28形成後以及接觸插塞34形成前選擇性進行一金屬閘極置換(replacement metal gate, RMG)製程將閘極結構14轉換為金屬閘極。舉例來說，可先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide, NH 4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide, TMAH)等蝕刻溶液來去除閘極結構14中的硬遮罩20、閘極材料層18甚至閘極介電層16，以於層間介電層28中形成凹槽(圖未示)。之後依序形成一選擇性介質層或閘極介電層、一高介電常數介電層、一功函數金屬層以及一低阻抗金屬層於凹槽內，然後進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing, CMP)製程去除部分低阻抗金屬層、部分功函數金屬層以及部分高介電常數介電層以形成金屬閘極。若以利用後高介電常數介電層製程所製作的金屬閘極為例，閘極結構14或金屬閘極較佳包含一介質層或閘極介電層、一U型高介電常數介電層、一U型功函數金屬層以及一低阻抗金屬層。
依據本發明一實施例，高介電常數介電層包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide，HfO 2)、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO 4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al 2O 3)、氧化鑭(lanthanum oxide, La 2O 3)、氧化鉭(tantalum oxide, Ta 2O 5)、氧化釔(yttrium oxide, Y 2O 3)、氧化鋯(zirconium oxide, ZrO 2)、鈦酸鍶(strontium titanate oxide, SrTiO 3)、矽酸鋯氧化合物(zirconium silicon oxide, ZrSiO 4)、鋯酸鉿(hafnium zirconium oxide, HfZrO 4)、鍶鉍鉭氧化物(strontium bismuth tantalate, SrBi 2Ta 2O 9, SBT)、鋯鈦酸鉛(lead zirconate titanate, PbZr xTi 1-xO 3, PZT)、鈦酸鋇鍶(barium strontium titanate, Ba xSr 1-xTiO 3, BST)、或其組合所組成之群組。
功函數金屬層較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層可選用功函數為3.9電子伏特(eV)～4.3 eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC (碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層可選用功函數為4.8 eV～5.2 eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層與低阻抗金屬層之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由於依據金屬閘極置換製程將虛置閘極轉換為金屬閘極乃此領域者所熟知技藝，在此不另加贅述。
然後於層間介電層28上形成金屬內連線結構電連接前述之接觸插塞34，其中金屬內連線結構包含一停止層36、一金屬間介電層38以及金屬內連線40鑲嵌於金屬間介電層38中。在本實施例中，金屬內連線結構中的金屬內連線40較佳包含一溝渠導體(trench conductor)，其中金屬內連線結構中的各金屬內連線40均可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層38中並彼此電連接。例如各金屬內連線40可更細部包含一阻障層30以及一金屬層32，其中阻障層30可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層32可選自由鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(CoWP)等所構成的群組，但不侷限於此。由於單鑲嵌或雙鑲嵌製程乃本領域所熟知技藝，在此不另加贅述。
此外在本實例中金屬層32較佳包含銅、金屬間介電層38較佳包含氧化矽或超低介電常數介電層、而停止層36則包含氮摻雜碳化物層(nitrogen doped carbide, NDC)、氮化矽、或氮碳化矽(silicon carbon nitride, SiCN)，但不侷限於此。
接著依序形成另一停止層42以及一硬遮罩44於金屬間介電層38與金屬內連線40上，再進行一微影曁蝕刻製程或更具體而言一非等向性蝕刻如乾蝕刻製程，例如可先形成一圖案化遮罩(圖未示)如圖案化光阻於硬遮罩44上，再利用圖案化遮罩為遮罩利用含氟氣體依序去除部分硬遮罩44、部分停止層42、部分金屬間介電層38以及部分停止層36，以形成一開口46暴露出層間介電層28頂表面及金屬間介電層38側壁。在本實施例中，停止層42與下方的停止層36較佳包含相同材料例如均由氮碳化矽所構成，硬遮罩44較佳由金屬氮化物如氮化鈦所構成，其中停止層36的厚度較佳小於上方停止層42的厚度如停止層36厚度較佳介於270至330埃或更佳300埃，停止層42厚度較佳介於480至600埃或更佳540埃，而硬遮罩44厚度則較佳介於270至330埃或更佳300埃。
如第2圖所示，隨後進行另一微影曁蝕刻製程或更具體而言一等向性蝕刻例如濕蝕刻製程，利用例如稀釋氫氟酸(diluted hydrofluoric acid, dHF)來去除層間介電層28並暴露出閘極結構14上方的接觸洞蝕刻停止層26。從細部來看，本階段所進行的蝕刻製程較佳去除閘極結構14周圍或更具體而言閘極結構14兩側接觸插塞34之間的所有層間介電層28並將上方的開口46延伸至閘極結構14周圍形成氣孔48，其中氣孔48較佳暴露出接觸洞蝕刻停止層26及接觸插塞34側壁但不暴露出任何閘極結構14，包括硬遮罩20以及/或側壁子22等元件。另外需注意的是，本階段所進行的蝕刻製程於形成氣孔48時較佳去除較多上方的停止層42但較少下方的停止層36，因此在此階段被圖案化停止層42之間的開口46寬度較佳大於下方被圖案化停止層36之間的開口46寬度，形成上寬下窄的氣孔48或開口46。此外本階段所使用的蝕刻劑有可能同時去除停止層36、金屬間介電層38以及停止層42的側壁使三者的側壁形成約略弧面而非垂直側壁。
然後如第3圖所示，進行一蝕刻或清洗製程於不形成任何圖案化遮罩的情況下利用如標準清洗溶液(SC1)等清洗劑來完全拔除硬遮罩44並暴露出下方的停止層42。
第4圖所示，接著形成另一金屬間介電層50於停止層42上，其中金屬間介電層50較佳不填滿下方被圖案化停止層42與金屬間介電層38之間的空間並形成一氣孔52，氣孔52的下半部54呈現約略倒U形而上半部56則呈現約略水滴狀。從細部來看，氣孔52包含下半部54較佳暴露出接觸洞蝕刻停止層26及接觸插塞側壁26但不暴露出任何閘極結構14，包括硬遮罩20以及/或側壁子22等元件，上半部56則暴露停止層36側壁、金屬間介電層38側壁、停止層42側壁以及金屬間介電層50底表面，上半部56底表面切齊停止層36底表面，且上半部56頂表面略高於停止層42頂表面。在本實施例中，金屬間介電層50可包含氧化矽或超低介電常數介電層，且金屬間介電層50厚度可藉於3000埃至5000埃。至此即完成本發明一實施例之半導體元件的製作。
另外需注意的是，本實施例所揭露的接觸插塞34較佳為條狀型接觸插塞(slot contact)而非傳統柱狀型接觸插塞，其中接觸插塞34是沿著與閘極結構14同樣方向延伸於閘極結構14兩側的基底12上，因此當前述利用蝕刻掏空閘極結構14周圍的層間介電層28時，僅有接觸插塞34內側例如閘極結構14與接觸插塞34之間的層間介電層28會被去除，接觸插塞34外側的層間介電層28則由於接觸插塞34的阻隔被留下來。從第4圖的剖面來看，本實施例僅掏空閘極結構14周圍的部分層間介電層28如兩個接觸插塞34之間的所有層間介電層28形成氣孔52，但接觸插塞34兩側包括左側接觸插塞34左邊的層間介電層28與右側接觸插塞34右邊的層間介電層28均不會被去除。
請繼續參照第5圖至第7圖，第5圖至第7圖為本發明一實施例製作半導體元件之方法示意圖。如第5圖所示，本實施例可先比照第1圖製程先形成閘極結構14、側壁子22、源極/汲極區域24、接觸洞蝕刻停止層26以及層間介電層28於基底12上，形成接觸插塞34於層間介電層28內，再形成停止層36於層間介電層28上並覆蓋接觸插塞34。如同前述實施例，停止層36較佳由氮碳化矽所構成且停止層36厚度較佳介於270至330埃或更佳300埃。
接著如第6圖所示，進行一微影曁蝕刻製程或更具體而言一乾蝕刻製程，例如可先形成一圖案化遮罩(圖未示)如圖案化光阻於停止層36上，再利用圖案化遮罩為遮罩利用含氟氣體依序去除部分部分停止層36暴露出層間介電層28。緊接著利用同一道圖案化遮罩為遮罩進行另一蝕刻製程如濕蝕刻製程，利用例如稀釋氫氟酸(diluted hydrofluoric acid, dHF)來去除層間介電層28並暴露出閘極結構14上方的接觸洞蝕刻停止層26。
如同前述實施例，本階段所進行的蝕刻製程較佳去除閘極結構14周圍或更具體而言閘極結構14兩側接觸插塞34之間的所有層間介電層28形成氣孔48但不去除接觸插塞34兩側包括左側接觸插塞34左邊的層間介電層28與右側接觸插塞34右邊的層間介電層28，其中氣孔48較佳暴露出接觸洞蝕刻停止層26及接觸插塞34側壁但不暴露出任何閘極結構14，包括硬遮罩20以及/或側壁子22等元件。
隨後如第7圖所示，先於停止層36上形成金屬間介電層38將前述氣孔48進行封口，再形成金屬內連線40於金屬間介電層38內，停止層42於金屬間介電層38與金屬內連線40上，以及另一金屬間介電層50於停止層42上。如同前述實施例，停止層36與停止層42可包含相同材料例如均由氮碳化矽所構成，金屬間介電層38與金屬間介電層50可包含相同或不同材料如氧化矽或超低介電常數介電層。至此即完成本發明另一實施例之半導體元件的製作。
從結構上來看，相較於前述實施例中的氣孔52包含上下兩部分，本實施例的氣孔48僅包含一倒U形部分設於閘極結構14周圍且氣孔48頂表面約略高於層間介電層28頂表面但低於金屬間介電層38底表面。需注意的是，為了避免金屬間介電層38填入閘極結構14周圍的氣孔48內，氣孔48與金屬間介電層38之間作為阻隔的停止層36開口必需小於兩個接觸插塞34之間的距離，或更佳小於兩個接觸插塞34之間距離的二分之一、三分之一、或四分之一以上，甚至小於閘極結構14本身的寬度或閘極結構14寬度的二分之一、三分之一、或四分之一以上。
綜上所述，本發明主要於閘極結構上形成層間介電層之後先形成至少一層停止層以及/或金屬間介電層，然後進行一道或多道微影暨蝕刻製程去除閘極結構周圍，特別是閘極結構兩側連接源極/汲極區域之接觸插塞之間的所有層間介電層以形成氣孔。經由此方式擴大氣孔的整體線寬與充填空間，本發明可大幅改善元件的電阻電容延遲(RC delay)。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底 14:閘極結構 16:閘極介電層 18:閘極材料層 20:硬遮罩 22:側壁子 24:源極/汲極區域 26:接觸洞蝕刻停止層 28:層間介電層 30:阻障層 32:金屬層 34:接觸插塞 36:停止層 36:金屬間介電層 40:金屬內連線 42:停止層 44:硬遮罩 46:開口 48:氣孔 50:金屬間介電層 52:氣孔 54:下半部 56:上半部
第1圖至第4圖為本發明一實施例製作半導體元件之方法示意圖。 第5圖至第7圖為本發明一實施例製作半導體元件之方法示意圖。
12:基底
14:閘極結構
16:閘極介電層
18:閘極材料層
20:硬遮罩
22:側壁子
24:源極/汲極區域
26:接觸洞蝕刻停止層
28:層間介電層
30:阻障層
32:金屬層
34:接觸插塞
36:停止層
36:金屬間介電層
40:金屬內連線
42:停止層
50:金屬間介電層
52:氣孔
54:下半部
56:上半部

Claims (15)

  1. 一種製作半導體元件的方法，其特徵在於，包含： 形成一閘極結構於一基底上； 形成一接觸洞蝕刻停止層於該閘極結構上； 形成一層間介電層於該接觸洞蝕刻停止層上； 形成一接觸插塞於該閘極結構旁之該層間介電層內； 形成一第一停止層於該層間介電層上；以及 去除該閘極結構周圍之該第一停止層以及該層間介電層以形成一氣孔暴露該接觸洞蝕刻停止層。
  2. 如申請專利範圍第1項所述之方法，另包含： 形成一側壁子於該閘極結構旁； 形成一源極/汲極區域於該側壁子旁； 形成該接觸洞蝕刻停止層於該閘極結構以及該源極/汲極區域上； 形成該層間介電層於該接觸洞蝕刻停止層上； 形成該接觸插塞連接該源極/汲極區域； 去除該閘極結構周圍之該層間介電層； 形成一金屬間介電層於該第一停止層上以形成該氣孔；以及 形成一金屬內連線於該金屬間介電層內。
  3. 如申請專利範圍第1項所述之方法，另包含形成該氣孔暴露該接觸插塞。
  4. 如申請專利範圍第1項所述之方法，另包含： 形成一側壁子於該閘極結構旁； 形成一源極/汲極區域於該側壁子旁； 形成該接觸洞蝕刻停止層於該閘極結構以及該源極/汲極區域上； 形成該層間介電層於該接觸洞蝕刻停止層上； 形成該接觸插塞連接該源極/汲極區域； 形成一金屬間介電層於該第一停止層上； 形成一金屬內連線於該第一金屬間介電層內； 形成一第二停止層於該第一金屬間介電層以及該金屬內連線上； 形成一硬遮罩於該第二停止層上； 進行一第一蝕刻製程去除該硬遮罩、該第二停止層、該第一金屬間介電層以及該第一停止層上； 進行一第二蝕刻製程去除該層間介電層； 去除該硬遮罩；以及 形成一第二金屬間介電層於該第一金屬間介電層上以形成該氣孔。
  5. 如申請專利範圍第4項所述之方法，其中該第一蝕刻製程包含乾蝕刻製程。
  6. 如申請專利範圍第4項所述之方法，其中該第二蝕刻製程包含濕蝕刻製程。
  7. 如申請專利範圍第4項所述之方法，其中該氣孔包含： 下半部暴露該接觸洞蝕刻停止層；以及 上半部暴露該第一金屬間介電層、該第二停止層以及該第二金屬間介電層。
  8. 如申請專利範圍第4項所述之方法，其中該硬遮罩包含金屬氮化物。
  9. 如申請專利範圍第4項所述之方法，其中該第一停止層厚度小於該第二停止層厚度。
  10. 一種半導體元件，其特徵在於，包含： 一閘極結構設於一基底上； 一接觸洞蝕刻停止層設於該閘極結構上； 一層間介電層設於該接觸洞蝕刻停止層上； 一接觸插塞設於該閘極結構旁之該層間介電層內； 一第一停止層設於該層間介電層上；以及 一氣孔環繞該閘極結構並暴露該接觸洞蝕刻停止層。
  11. 如申請專利範圍第10項所述之半導體元件，另包含： 一側壁子設於該閘極結構旁； 一源極/汲極區域設於該側壁子旁； 該接觸洞蝕刻停止層設於該閘極結構以及該源極/汲極區域上； 該層間介電層設於該接觸洞蝕刻停止層上； 該接觸插塞連接該源極/汲極區域； 一金屬間介電層設於該第一停止層上；以及 一金屬內連線設於該金屬間介電層內。
  12. 如申請專利範圍第11項所述之半導體元件，其中該氣孔暴露該接觸插塞以及該第一停止層。
  13. 如申請專利範圍第10項所述之半導體元件，另包含： 一側壁子設於該閘極結構旁； 一源極/汲極區域於該側壁子旁； 該接觸洞蝕刻停止層設於該閘極結構以及該源極/汲極區域上； 該層間介電層設於該接觸洞蝕刻停止層上； 該接觸插塞連接該源極/汲極區域； 一金屬間介電層設於該第一停止層上； 一金屬內連線設於該第一金屬間介電層內； 一第二停止層設於該第一金屬間介電層以及該金屬內連線上；以及 一第二金屬間介電層設於該第一金屬間介電層上。
  14. 如申請專利範圍第13項所述之半導體元件，其中該氣孔包含： 下半部暴露該接觸洞蝕刻停止層；以及 上半部暴露該第一金屬間介電層、該第二停止層以及該第二金屬間介電層。
  15. 如申請專利範圍第13項所述之半導體元件，其中該第一停止層厚度小於該第二停止層厚度。
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