TW202349569A - 具有擴散中斷的閘極環繞背側電力軌 - Google Patents

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TW202349569A
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偉雄 楊
班傑明 哥倫布
巴拉薩拉瑪年 普蘭薩西哈蘭
艾爾梅蒂 巴吉吉
阿希什 帕爾
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美商應用材料股份有限公司
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Abstract

描述了半導體元件及其製造方法。該方法包括在背側上形成擴散中斷開口並填充擴散中斷材料以用作平坦化停止件。在一些實施例中，形成單擴散中斷開口。在其他實施例中，形成混合擴散中斷開口。

Description

具有擴散中斷的閘極環繞背側電力軌
本揭露的實施例大體而言係關於半導體元件。更特定言之，本揭露的實施例係關於環繞式閘極(gate-all-around, GAA)元件，該等GAA元件包含擴散中斷材料作為用於GAA背側電力軌形成的平坦化停止件。
電晶體是大多數積體電路的關鍵部件。由於電晶體的驅動電流以及因此速度與電晶體的閘極寬度成比例，因此更快的電晶體通常需要更大的閘極寬度。因此，在電晶體大小與速度之間存在折衷，並且已經開發了「鰭式」場效電晶體(fin field-effect transistor, finFET)來解決電晶體具有最大驅動電流和最小大小的相互矛盾的目標。FinFET的特徵在於鰭狀通道區，該鰭狀通道區在不顯著增加電晶體佔地面積的情況下大大增加了電晶體的大小，並且現在被應用於許多積體電路中。然而，finFET有其自身的缺陷。
隨著電晶體元件的特徵大小持續縮小以實現更大的電路密度和更高的效能，需要改進電晶體元件結構以改善靜電耦合並降低負面影響，諸如寄生電容和關閉狀態洩漏等。電晶體元件結構的實例包括平面結構、鰭式場效電晶體(fin field effect transistor, FinFET)結構和環繞式閘極(GAA)結構。GAA元件結構包括以堆疊配置懸掛並藉由源極/汲極區連接的幾個晶格匹配的通道。GAA結構提供良好的靜電控制，並且可在互補金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)晶圓製造中得到廣泛採用。
將半導體連接到電力軌通常在電池的正面上完成，此需要很大的電池面積。對於背側電力軌形成，在沒有蝕刻停止層的情況下使用化學機械平坦化(chemical mechanical planarization, CMP)製程進行正面處理後，晶圓厚度會減小。此會導致在CMP期間出現過度拋光和若干晶圓厚度表征的問題。對於背側電力軌形成，從晶圓背側穿過矽執行通孔蝕刻以接近源極磊晶。此製程沒有蝕刻停止層，此會導致過度蝕刻，從而導致短路；或者其會導致蝕刻不足，從而導致開路。因此，需要改進的半導體元件和製造方法。
本揭露的一或多個實施例係關於形成半導體元件的方法。在一或多個實施例中，一種形成半導體元件的方法包括：在超晶格結構上形成閘極結構，該超晶格結構在基板上的淺溝槽隔離上，該超晶格結構包括複數個水平通道層和以複數個堆疊對交替佈置的對應複數個半導體材料層；在該基板上鄰近該超晶格結構形成複數個源極溝槽和複數個汲極溝槽；在該複數個源極溝槽和該複數個汲極溝槽中沉積底部介電隔離層；在該閘極結構上形成光阻劑；圖案化該光阻劑以形成擴散中斷開口；在該擴散中斷開口中沉積擴散中斷材料；平坦化該元件；蝕刻以形成延伸至該底部介電隔離層的複數個通孔開口；以及在該複數個通孔開口中並在該開口中沉積金屬以形成複數個通孔。
本揭露的額外實施例係關於形成半導體元件的方法。在一或多個實施例中，一種形成半導體元件的方法包括：在基板上形成與超晶格結構相鄰的複數個源極溝槽和複數個汲極溝槽，該超晶格結構包括複數個水平通道層和以複數個堆疊對交替佈置的對應複數個半導體材料層；在該超晶格結構的頂表面上形成閘極結構；擴展該複數個源極溝槽中的至少一個源極溝槽和該複數個汲極溝槽中的至少一個汲極溝槽以形成源極空腔和汲極空腔；在該源極空腔和該汲極空腔中沉積底部隔離介電層；在閘極結構上形成光阻劑；圖案化該光阻劑以形成至少一個擴散中斷開口；在該至少一個擴散中斷開口中沉積擴散中斷材料；將該半導體元件旋轉180度；平坦化該半導體元件；在該基板中形成通往該底部介電隔離層的背側電力軌通孔；以及在該背側電力軌通孔中沉積金屬。
在描述本揭示案的幾個示例性實施例之前，應當理解的是，本揭示案不限於以下描述中闡述的構造或處理步驟的細節。本揭示案能夠具有其他實施例，並且能夠以各種方式實踐或進行。
如在本說明書和所附申請專利範圍中所使用的，術語「基板」是指製程作用於的表面或表面的一部分。本領域技藝人士亦將理解，除非上下文明確指出，否則提及基板亦可僅指基板的一部分。此外，提及在基板上沉積可以指裸基板和其上沉積或形成有一或多個膜或特徵的基板兩者。
如本文所用的「基板」是指在製造製程期間對其執行膜處理的任何基板或基板上形成的材料表面。例如，取決於應用，可以在其上執行處理的基板表面包括諸如矽、氧化矽、應變矽、絕緣體上矽(silicon on insulator, SOI)、碳摻雜氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石的材料，以及諸如金屬、金屬氮化物、金屬合金和其他導電材料的任何其他材料。基板包括但不限於半導體晶圓。可以將基板暴露於預處理製程，以拋光、蝕刻、還原、氧化、羥基化（或以其他方式產生或接枝靶化學部分以賦予化學官能性）、退火及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理之外，在本揭露中，所揭示的膜處理步驟中的任何膜處理步驟亦可以在基板上形成的底層上執行，如下面更詳細揭示的，並且術語「基板表面」意欲包括如上下文所示的此類底層。因此，例如，在膜/層或部分膜/層已經沉積到基板表面上時，新沉積的膜/層的暴露表面變成基板表面。給定的基板表面包含什麼將取決於要沉積什麼膜，以及所使用的特定化學品。
如在本說明書和所附申請專利範圍中所使用的，術語「前驅物」、「反應物」、「反應性氣體」等可互換使用，以代表任何可與基板表面反應的氣態物質。
電晶體是往往在半導體元件上形成的電路部件或元件。取決於電路設計，除了電容器、電感器、電阻器、二極體、導電線或其他元件之外，電晶體亦形成在半導體元件上。通常，電晶體包括形成在源極區與汲極區之間的閘極。在一或多個實施例中，源極區和汲極區包括基板的摻雜區並且表現出適用於特定應用的摻雜分佈。閘極位於通道區上方並且包括插置在基板中的閘電極與通道區之間的閘極介電質。
如本文所用，術語「場效電晶體」或「FET」係指使用電場來控制元件的電氣行為的電晶體。增強模式場效電晶體通常在低溫下顯示出非常高的輸入阻抗。汲極端子與源極端子之間的導電性由元件中的電場控制，該電場由元件的主體與閘極之間的電壓差產生。FET的三個端子是源極(S)，載流子經由該源極進入通道；汲極(D)，載流子經由該汲極離開通道；以及閘極(G)，該端子調變通道電導率。習知地，在源極(S)處進入通道的電流被指定為I S，並且在汲極(D)處進入通道的電流被指定為I D。汲極至源極電壓被指定為V DS。藉由向閘極(G)施加電壓，可以控制在汲極處進入通道的電流（即，I D）。
金氧半導體場效應電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)是一種類型的場效電晶體(field-effect transistor, FET)。其具有有絕緣閘極，該絕緣閘極的電壓確定了元件的導電性。此種隨所施加的電壓量改變電導率的能力用於放大或切換電子信號。MOSFET基於由在主體電極與位於該主體上方並藉由閘極介電層與所有其他元件區域隔離的閘電極之間的金氧半導體(metal-oxide-semiconductor, MOS)電容對電荷濃度進行調變。與MOS電容器相比，MOSFET包括兩個額外的端子（源極和汲極），每個端子都連接到由主體區域分隔的個別高摻雜區域。該等區域可為p型或n型的，但是其皆屬於同一類型，並且與主體區域屬於相反類型。源極和汲極（與主體不同）係高度摻雜的，如摻雜類型後的「+」符號所示。
若MOSFET是n通道或nMOS FET，則源極和汲極是n+區並且主體是p區。若MOSFET是p通道或pMOS FET，則源極和汲極是p+區並且主體是n區。源極之所以如此命名是因為其是流經通道的電荷載流子（對於n通道為電子，對於p通道為電洞）的來源；同樣，汲極是電荷載流子離開通道的地方。
如本文所用，術語「鰭式場效電晶體(FinFET)」係指構建在基板上的MOSFET電晶體，其中閘極被放置在通道的兩側或三側上，從而形成雙閘極或三閘極結構。FinFET元件已被給予通用名稱FinFET，因為通道區域在基板上形成「鰭片」。FinFET元件具有快速切換時間和高電流密度。
如本文所用，術語「閘極環繞(gate all-around, GAA)」用於代表電子元件，例如電晶體，在該電子元件中閘極材料環繞通道區域的所有側面。GAA電晶體的通道區域可以包括奈米線或奈米板或奈米層片、條形通道、或本領域技藝人士已知的其他合適的通道配置。在一或多個實施例中，GAA元件的通道區域具有多個豎直間隔的水平奈米線或水平條，使得GAA電晶體成為堆疊的水平閘極環繞(horizontal gate-all-around, hGAA)電晶體。
如本文所用，術語「奈米線」係指奈米結構，該奈米結構的直徑為奈米量級（10 -9公米）。奈米線亦可以定義為長寬比大於1000。或者，奈米線可以定義為厚度或直徑限制為幾十奈米或更小且長度不受限制的結構。奈米線用於電晶體和一些雷射應用，並且在一或多個實施例中，由半導體材料、金屬材料、絕緣材料、超導材料或分子材料製成。在一或多個實施例中，奈米線用於邏輯CPU、GPU、MPU和揮發性（例如，DRAM）和非揮發性（例如，NAND）元件的電晶體中。如本文所用，術語「奈米層片」係指厚度標度範圍為約0.1 nm至約1000 nm的二維奈米結構。
本揭露的實施例藉由附圖進行描述，該等附圖圖示了根據本揭露的一或多個實施例的元件（例如，電晶體）和用於形成電晶體的製程。所示製程僅是所揭示的製程的說明性可能用途，並且技藝人士將認識到所揭示的製程不限於所說明的應用。
參考附圖描述了本揭露的一或多個實施例。在一或多個實施例的方法中，使用標準製程流程來製造電晶體，例如閘極環繞電晶體。在一些實施例中，擴散中斷填充件被用作背側晶圓拋光的平坦化停止層以實現背側電力軌。在一或多個實施例中，擴散中斷填充材料用作背側晶圓拋光製程的有效蝕刻停止層，連接NMOS和PMOS源極磊晶的底部。結果，BPR-通孔的高度和深寬比降低，此有助於BPR-通孔蝕刻和填充製程。
在一或多個實施例的方法中，使用標準製程流程來製造電晶體，例如閘極環繞電晶體，如第2A圖和第2H圖所示。製造以內部間隔物形成、源極/汲極磊晶、層間介電質形成進行。然後沉積光阻劑並圖案化，之後沉積擴散中斷材料。然後製造以形成替代金屬閘極、CT、V0、M0、M xV x等繼續進行。然後將基板翻轉和平坦化，平坦化在擴散中斷填充材料上停止。然後對背側電力軌通孔進行圖案化。在一些實施例中，擴散中斷是單擴散中斷。在其他實施例中，擴散中斷是混合擴散中斷。
在一或多個實施例中，術語「擴散中斷」係指設置在兩個主動區之間的隔離材料。如本文所用，「雙擴散中斷(double diffusion break, DDB)」係指在兩個主動區之間具有橫向寬度的隔離結構，該橫向寬度大致對應於FET元件（例如，諸如GAA元件）的源極和汲極結構的橫向寬度。如本文所用，術語「單擴散中斷(single diffusion break, SDB)」係指在兩個主動區之間具有小於FET元件的閘極結構的橫向寬度的橫向寬度的隔離結構。如本文所用，術語「混合擴散中斷(mixed diffusion break, MDB)」是指在製程流程中在晶圓的不同位置處SDB和DDB的組合使用。
第1A圖圖示了根據本揭露的一些實施例的用於形成半導體元件的方法6A的標準製程流程圖。第2A圖至第2H圖描繪了根據第1A圖的標準製程流程製造半導體結構的各階段。第1B圖圖示了根據本揭露的一些實施例的用於形成半導體元件的方法6B的製程流程圖，其中使用單擴散中斷。第3A圖至第3J圖描繪了根據第1B圖的半導體結構的各製造階段，其中使用單擴散中斷。第1C圖圖示了根據本揭露的一些實施例的用於形成半導體元件的方法6C的製程流程圖，其中使用混合擴散中斷。第4A圖至第4J圖描繪了根據第1C圖的半導體結構的各製造階段，其中使用混合擴散中斷。
方法6A、6B和6C將在下面參考第2A圖至第2H圖、第3A圖至第3J圖、和第4A圖至第4J圖進行描述。第2A圖至第2H圖、第3A圖至第3J圖、和第4A圖至第4J圖是根據一或多個實施例的電子元件（例如，GAA）的剖視圖。方法6A、6B和6C可以是半導體元件的多步製造製程的一部分。因此，方法6A、6B和6C可以在耦接至群集工具的任何合適的處理腔室中執行。群集工具可包括用於製造半導體元件的處理腔室，諸如被配置用於蝕刻、沉積、物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、氧化的腔室，或用於製造半導體元件的任何其他合適的腔室。
第2A圖至第2I圖是第1A圖中的操作8至30的製造步驟。參考第1A圖，形成元件100的方法6A在操作8處藉由提供基板102開始。在一些實施例中，基板102可以是塊狀半導體基板。如本文所用，術語「塊狀半導體基板」係指其中整個基板由半導體材料構成的基板。塊狀半導體基板可包括用於形成半導體結構的任何合適的半導體材料和/或半導體材料組合。例如，半導體層可包含一或多種材料，例如結晶矽（例如，Si＜100＞或Si＜111＞）、氧化矽、應變矽、矽鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圓、圖案化或非圖案化的晶圓、摻雜矽、鍺、砷化鎵、或其他合適的半導體材料。在一些實施例中，半導體材料是矽(Si)。在一或多個實施例中，半導體基板102包括半導體材料，例如矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、其他半導體材料或其任何組合。在一或多個實施例中，基板102包含矽(Si)、鍺(Ge)、鎵(Ga)、砷(As)或磷(P)中的一者或多者。儘管本文描述了可以形成基板的材料的一些實例，但是可以用作可以構建被動和主動電子元件（例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子元件，或任何其他電子元件）的基礎的任何材料都落在本揭示案的精神和範疇內。
在一些實施例中，半導體材料可以是經摻雜的材料，例如n摻雜矽(n-Si)或p摻雜矽(p-Si)。在一些實施例中，可以使用諸如離子注入製程的任何合適的製程來摻雜基板。如本文所用，術語「n型」係指在製造期間藉用電子供體元素摻雜本征半導體而產生的半導體。術語n型來自電子的負電荷。在n型半導體中，電子是多數載流子並且電洞是少數載流子。如本文所用，術語「p型」是指阱（或電洞）的正電荷。與n型半導體相反，p型半導體的電洞濃度大於電子濃度。在p型半導體中，電洞是多數載流子並且電子是少數載流子。在一或多個實施例中，摻雜劑選自硼(B)、鎵(Ga)、磷(P)、砷(As)、其他半導體摻雜劑或其組合中的一或多者。
參考第1A圖和第2A圖，在一些實施例中，在操作10處，可以在基板的頂表面上形成蝕刻停止層103。蝕刻停止層103可包含技藝人士已知的任何合適的材料。在一或多個實施例中，蝕刻停止層103包含矽鍺(SiGe)。在一或多個實施例中，蝕刻停止層103具有高鍺(Ge)含量。在一或多個實施例中，鍺的量在30%至50%的範圍內，包括35%至45%的範圍。不欲受理論束縛，認為鍺含量在30%至50%的範圍內會導致蝕刻停止層的選擇性增加並使應力缺陷最小化。在一或多個實施例中，蝕刻停止層的厚度在5 nm至30 nm的範圍內。蝕刻停止層103可以用作背側處理期間平坦化（例如，CMP）、乾法蝕刻或濕法蝕刻的蝕刻停止件。
在一或多個未圖示的實施例中，在操作12處，可以在蝕刻停止層103上沉積磊晶層，例如磊晶矽。磊晶層的厚度可在20 nm至100 nm的範圍內。
參考第1A圖和第2A圖，在一或多個實施例中，在操作14處，在基板102的頂表面上或蝕刻停止層103和磊晶層的頂表面上形成至少一個超晶格結構101。該超晶格結構101包括複數個半導體材料層104和以複數個堆疊對交替佈置的對應複數個水平通道層106。在一些實施例中，該複數個堆疊的層群組包含矽(Si)和矽鍺(SiGe)群組。在一些實施例中，該複數個半導體材料層104包含矽鍺(SiGe)，並且該複數個水平通道層106包含矽(Si)。在其他實施例中，該複數個水平通道層106包含矽鍺(SiGe)，並且該複數個半導體材料層106包含矽(Si)。
在一些實施例中，該複數個半導體材料層104和對應的複數個水平通道層106可包含任意數量的適用於形成超晶格結構204的晶格匹配材料對。在一些實施例中，該複數個半導體材料層104和對應的複數個水平通道層106包含約2個至約50個晶格匹配材料對。
在一或多個實施例中，該複數個半導體材料層104和該複數個水平通道層106的厚度在約2 nm至約50 nm的範圍內，在約3 nm至約20 nm的範圍內，或在約2 nm至約15 nm的範圍內。
參考第1A圖和第2B圖，在一或多個實施例中，在操作16處，圖案化超晶格結構101以在相鄰堆疊105之間形成開口108。可以藉由本領域技藝人士已知的任何合適的方式進行圖案化。如在此方面所使用的，術語「開口」係指任何故意的表面不規則性。開口的合適實例包括但不限於具有頂部、兩個側壁和底部的溝槽。開口可以具有任何合適的深寬比（特徵的深度與特徵的寬度之比）。在一些實施例中，深寬比大於或等於約5:1、約10:1、約15:1、約20:1、約25:1、約30:1、約35:1或約40:1。
參考第1A圖和第2C圖，在操作18處，形成淺溝槽隔離(shallow trench isolation, STI) 110。如本文所用，術語「淺溝槽隔離(STI)」係指防止電流洩漏的積體電路特徵。在一或多個實施例中，藉由沉積一或多種介電材料（諸如二氧化矽）以填充溝槽或開口108並使用諸如化學機械平坦化的技術移除過量介電材料來創建STI。
參考第1A圖和第2D圖，在一些實施例中，在超晶格結構101上方並鄰近其形成虛擬閘極結構113。虛擬閘極結構113限定電晶體元件的通道區。可以使用本領域已知的任何合適的習知沉積和圖案化製程來形成虛擬閘極結構113。
在一或多個實施例中，虛擬閘極結構113包含閘極材料114和多晶矽層112中的一或多者。在一些實施例中，虛擬閘極結構113亦可包括在超晶格結構與多晶矽層112之間的介電層109。
參考第1A圖和第2E圖，在一些實施例中，在操作22處，沿著虛擬閘極結構113的外側壁並且在超晶格101上形成側壁間隔件116。側壁間隔件116可以包含本領域已知的任何合適的絕緣材料，例如，氮化矽、氧化矽、氧氮化矽、碳化矽等。在一些實施例中，側壁間隔件是使用本領域已知的任何合適的習知沉積和圖案化製程形成的，諸如原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、低壓化學氣相沉積或各向同性沉積。
參考第1A圖和第2F圖，在操作24處，在一或多個實施例中，鄰近超晶格結構101（亦即，在該超晶格結構的任一側上）形成源極/汲極溝槽118。
參考第1A圖和第2G圖，在操作26處，在一或多個實施例中，藉由橫向蝕刻加深和擴展源極/汲極溝槽118，以在超晶格結構101下方形成空腔120。空腔119可具有任何合適的深度和寬度。在一或多個實施例中，空腔119延伸穿過淺溝槽隔離110進入基板102中。在一或多個實施例中，蝕刻停止層103在空腔119蝕刻的形成期間被移除，使得空腔119延伸至基板102。
空腔119可以藉由本領域技藝人士已知的任何合適的手段形成。操作26的蝕刻製程可以包括任何合適的對源極/汲極溝槽118具有選擇性的蝕刻製程。在一些實施例中，操作26的蝕刻製程包括濕法蝕刻製程或乾法蝕刻製程中的一或多者。蝕刻製程可以是定向蝕刻。
在一些實施例中，乾法蝕刻製程可包括習知電漿蝕刻或遠程電漿輔助乾法蝕刻製程，諸如可從加利福尼亞州聖克拉拉市的應用材料公司(Applied Materials, Inc., located in Santa Clara, Calif)獲得的SiCoNi TM蝕刻製程。在SiCoNi TM蝕刻製程中，將元件暴露於H 2、NF 3、和/或NH 3電漿物質，例如電漿激發的氫和氟物質。例如，在一些實施例中，可將元件同時暴露於H 2、NF 3和NH 3電漿。SiCoNiTM蝕刻製程可在SiCoNi TM預清潔腔室中執行，該預清潔腔室可整合到多種多處理平臺中的一種多處理平臺中，該等多處理平臺包括可從Applied Materials ®獲得的Centura ®、Dual ACP、Producer ®GT和Endura ®平臺。濕法蝕刻製程可以包括氫氟(hydrofluoric, HF)酸最後製程，亦即所謂的「HF最後」製程，在該製程中執行表面的HF蝕刻，使表面氫封端。或者，可以採用任何其他基於液體的預磊晶預清潔製程。在一些實施例中，該製程包括用於天然氧化物移除的昇華蝕刻。蝕刻製程可以是基於電漿或熱的。電漿製程可以是任何合適的電漿（例如，傳導耦合電漿、電感耦合電漿、微波電漿）。
參考第1A圖和第2H圖，在操作28處，在空腔119中沉積底部介電隔離(bottom dielectric isolation, BDI)層120。底部介電隔離(BDI)層120可以包含本領域技藝人士已知的任何合適的材料。在一或多個實施例中，底部介電隔離(BDI)層120可以包含具有與淺溝槽隔離110不同的蝕刻速率的任何合適的材料，以及結晶矽和結晶矽鍺(SiGe)。在一或多個實施例中，底部介電隔離(BDI)層120包含介電材料。如本文所用，術語「介電材料」係指可在電場中極化的電絕緣體。在一些實施例中，介電材料包括氧化物、碳摻雜的氧化物、二氧化矽(SiO)、多孔二氧化矽(SiO 2)、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、碳氧化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃或有機矽酸鹽玻璃(SiOCH)中的一或多者。在一或多個實施例中，底部介電隔離(BDI)層120包含氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)、硼摻雜的矽、矽摻雜的硼、金屬、金屬氧化物、金屬矽化物、金屬碳化物和高介電常數材料中的一或多者。在一些實施例中，高介電常數材料選自氧化鋁(Al 2O 3)、氧化鉿(HfO 2)等中的一或多者。在一或多個特定實施例中，底部介電隔離(BDI)層120包含氧化矽(SiO x)。
在一些實施例中，底部介電隔離(BDI)層120是使用習知的化學氣相沉積方法沉積在基板102上。
參考第2I圖和第1A圖，在操作30處，在一些實施例中，在源極/汲極溝槽118中形成嵌入的源極/汲極121a、121b區域。在一些實施例中，嵌入的源極121a鄰近超晶格結構101的第一端形成，並且汲極121b鄰近超晶格結構101的相對的第二端形成。在一些實施例中，源極/汲極121a、121b區域由任何合適的半導體材料形成，諸如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、矽磷(SiP)、矽砷(SiAs)等。在一些實施例中，源極/汲極121a、121b區域可以使用任何合適的沉積製程，諸如磊晶沉積製程形成。在一些實施例中，源極/汲極121a、121b區域獨立地摻雜有磷(P)、砷(As)、硼(B)和鎵(Ga)中的一或多者。
參考第1A圖和第2J圖，在操作32處，在基板102、虛擬閘極結構113和側壁間隔件116上方毯覆沉積層間介電質(inter-layer dielectric, ILD)層122。ILD層122可以使用習知化學氣相沉積方法（例如，電漿增強化學氣相沉積和低壓化學氣相沉積）來沉積。在一或多個實施例中，ILD層122由任何合適的介電材料形成，諸如但不限於未摻雜的氧化矽、摻雜的氧化矽（例如，BPSG、PSG）、氮化矽和氧氮化矽。在一或多個實施例中，然後使用習知化學機械平坦化方法回拋光ILD層122，以暴露虛擬閘極結構113的頂部。在一些實施例中，拋光ILD層122以暴露虛擬閘極結構113的頂部和側壁間隔件116的頂部，如第3A圖所示。
第3A圖至第3J圖是第1B圖中的操作32至52的製造步驟，並且圖示了單擴散中斷(SDB)的形成。
參考第1B圖和第3B圖，在操作34處，在虛擬閘極結構113的頂表面上形成光阻劑材料124，並進行圖案化以形成單擴散中斷開口126。
參考第1B圖和第3C圖，在操作36處，在一或多個實施例中，可以蝕刻虛擬閘極結構101和光阻劑材料124以暴露超晶格結構101。ILD層122在移除虛擬閘極結構113期間保護源極區和汲極區。可以使用諸如電漿乾法蝕刻或濕法蝕刻的任何習知蝕刻方法移除虛擬閘極結構113。在一些實施例中，虛擬閘極結構113包含多晶矽，並且藉由選擇性蝕刻製程移除虛擬閘極結構113。在一些實施例中，虛擬閘極結構113包含多晶矽並且超晶格結構101包含矽(Si)和矽鍺(SiGe)的交替層。
參考第1B圖和第3D圖，在操作38處，藉由剝離移除光阻劑材料124，以暴露元件100的頂表面。參考第1B圖和第3E圖，在操作40處，在與超晶格結構101相鄰的單擴散中斷開口126中沉積擴散中斷填充材料128。擴散中斷填充材料128可包含本領域技藝人士已知的任何合適的材料。在一或多個實施例中，擴散中斷材料128包括介電材料。在其他實施例中，擴散中斷填充材料128包括介電材料和金屬中的一或多者。在擴散中斷填充材料128包括介電材料和金屬的此類實施例中，金屬的厚度/高度在約5 nm至約60 nm的範圍內，或在約10 nm至約50 nm的範圍內，並且金屬位於擴散中斷填充材料128的底部上。換言之，金屬定位為與STI層110接觸並且與基板102接觸。在一或多個實施例中，介電材料包括其餘的擴散中斷填充材料128，使得介電材料的厚度在80 nm至90 nm的範圍內。
在一或多個未圖示的實施例中，半導體元件（例如，GAA）的形成根據利用奈米層片釋放和替代金屬閘極形成的傳統工序繼續。特別地，在一或多個未圖示的實施例中，在超晶格結構101中的複數個水平通道層106之間選擇性地蝕刻複數個半導體材料層104。例如，在超晶格結構101由矽(Si)層和矽鍺(SiGe)層構成的情況下，選擇性地蝕刻矽鍺(SiGe)以形成通道奈米線。複數個半導體材料層104，例如矽鍺(SiGe)，可以使用任何眾所周知的對複數個水平通道層106具有選擇性的蝕刻劑移除，其中蝕刻劑以相比複數個水平通道層106顯著更高的速率蝕刻複數個半導體材料層104。在一些實施例中，可以使用選擇性乾法蝕刻或濕法蝕刻製程。在一些實施例中，在複數個水平通道層106是矽(Si)並且複數個半導體材料層104是矽鍺(SiGe)的情況下，矽鍺層可以使用濕法蝕刻劑選擇性地移除，該濕法蝕刻劑為諸如但不限於僅限於羧酸/硝酸/HF水溶液和檸檬酸/硝酸/HF水溶液。複數個半導體材料層104的移除在複數個水平通道層106之間留下空隙。複數個水平通道層106之間的空隙的厚度為約3 nm至約20 nm。剩餘的水平通道層106形成耦接至源極/汲極121a、121b區域的豎直通道奈米線陣列。通道奈米線平行於基板102的頂表面延伸並且彼此對準以形成單行通道奈米線。
在一或多個未圖示的實施例中，形成高介電常數介電質。高介電常數介電質可以是藉由技藝人士已知的任何合適的沉積技術沉積的任何合適的高介電常數介電材料。一些實施例的高介電常數介電質包括氧化鉿。在一些實施例中，將諸如氮化鈦(TiN)、鎢(W)、鈷(Co)、鋁(Al)等的導電材料沉積在高介電常數介電質上以形成替代金屬閘極。導電材料可以使用諸如但不限於原子層沉積(atomic layer deposition; ALD)的任何合適沉積製程形成，以確保在複數個通道層中的每個通道層周圍形成具有均勻厚度的層。
在一或多個未圖示的實施例中，形成汲極與電晶體的觸點(contact to transistor, CT)和與閘極的觸點(contact to gate, CG)。另外，形成金屬(M0)線和金屬(M1)線並電連接到通孔(V1)。
參考第3F圖，在第1B圖的操作42處，使元件100旋轉或翻轉180度，使得基板102現在位於圖示的頂部處。
參考第1B圖和第3H圖，在操作44處，平坦化元件100，在擴散中斷填充材料128處停止並且不平坦化基板102和底部介電隔離層120。平坦化可以是技藝人士已知的任何合適的平坦化製程，包括但不限於化學機械平坦化(CMP)。在一些實施例中，高級化學機械平坦化(CMP)製程以擴散中斷填充材料128作為背側晶圓拋光的蝕刻停止層進行處理，以實現背側電力軌。高級CMP使用端點偵測(end-point detection, EDP)。需要精確的製程控制和EPD來最小化結構中的凹陷形成和侵蝕。傳統CMP不使用端點偵測(EDP)。在一或多個實施例中，若擴散中斷填充材料128包括金屬，則在平坦化之後移除金屬，留下包括介電材料的擴散中斷填充材料128。
如第3H圖所示，在第1B圖的操作44處，在一或多個實施例中，在基板102的背側上和擴散中斷材料128上沉積層間介電材料130。層間介電材料130可藉由本領域技藝人士已知的任何合適的手段沉積。層間介電材料130可包括本領域技藝人士已知的任何合適的材料。在一或多個實施例中，層間介電材料130包括氮化矽(SiN)、碳化物或碳化硼中的一或多者，以允許高深寬比蝕刻和金屬化。
在一或多個實施例中，在操作46處，圖案化背側通孔152。通孔152可以藉由本領域技藝人士已知的任何合適的手段形成。在一或多個實施例中，通孔152可以藉由圖案化和蝕刻層間介電材料130形成。當通孔152被圖案化時，該通孔從層間介電材料130的頂表面延伸到底部介電隔離(BDI)層120。在一或多個實施例中，底部介電隔離(BDI)層120因此用作蝕刻停止層。在一些實施例中，通孔152的深寬比大於或等於約5:1、約10:1、約15:1、約20:1、約25:1、約30:1、約35:1或約40:1。
在第1B圖的操作48處，如第3I圖中所示，矽化元件100並且在通孔152中沉積阻障層158。阻障層158可包含本領域技藝人士已知的任何合適的材料。在一些實施例中，阻障層158包含氮化鈦(TiN)或氮化鉭(TaN)。在操作50處，在阻障層158上的通孔152中沉積金屬160。金屬160可包括本領域技藝人士已知的任何合適的金屬。在一或多個實施例中，金屬160選自鎢(W)、鉬(Mo)、鈷(Co)、銅(Cu)、釕(Ru)等中的一或多者。
參考第1B圖和第3J圖，在操作52處，形成背側金屬線(M0) 162。不欲受理論束縛，認為將電力軌定位在背側上允許電池面積增加的範圍為20%至30%。
第4A圖至第4J圖是第1C圖中的操作54至74的製造步驟，該等製造步驟可在第1A圖和第2A圖至第2H圖所示的標準製造步驟之後發生並且涉及混合擴散斷裂(MDB)的形成。
參考第1C圖和第4A圖，在操作54處，在基板102、虛擬閘極結構113和側壁間隔件116上方毯覆沉積層間介電質(inter-layer dielectric, ILD)層122。ILD層122可以使用習知化學氣相沉積方法（例如，電漿增強化學氣相沉積和低壓化學氣相沉積）來沉積。在一或多個實施例中，ILD層122由任何合適的介電材料形成，諸如但不限於未摻雜的氧化矽、摻雜的氧化矽（例如，BPSG、PSG）、氮化矽和氧氮化矽。在一或多個實施例中，然後使用習知化學機械平坦化方法回拋光ILD層122，以暴露虛擬閘極結構113的頂部。在一些實施例中，拋光ILD層122以暴露虛擬閘極結構113的頂部和側壁間隔件116的頂部。
參見第1C圖和第4B圖，在操作56處，在虛擬閘極結構113的頂表面上形成光阻劑材料144，並進行圖案化以形成混合擴散中斷開口140、142。在一或多個實施例中，在超晶格結構101附近形成單擴散阻障層開口142，並且在源極/汲極區上方形成雙擴散阻障層開口140。
參見第1C圖和第4C圖，在操作58處，在一或多個實施例中，可以蝕刻虛擬閘極結構101和光阻劑材料144，以暴露超晶格結構101的通道區域並且使雙擴散阻障層開口140在源極/汲極區上方延伸以延伸至BDI層120並形成經延伸的雙擴散阻障層開口148。
光阻劑材料144在移除虛擬閘極結構113期間保護源極區和汲極區。可以使用諸如電漿乾法蝕刻或濕法蝕刻的任何習知蝕刻方法移除虛擬閘極結構113。在一些實施例中，虛擬閘極結構113包含多晶矽，並且藉由選擇性蝕刻製程移除虛擬閘極結構113。在一些實施例中，虛擬閘極結構113包含多晶矽並且超晶格結構101包括矽(Si)和矽鍺(SiGe)的交替層。
參考第1C圖和第4D圖，在操作60處，藉由剝離移除光阻劑材料144，以暴露元件100的頂表面。
參考第1C圖和第4E圖，在操作62處，在鄰近超晶格結構101的單擴散中斷開口142中並且在經延伸的雙擴散阻障層開口148中沉積混合擴散中斷填充材料150。混合擴散中斷填充材料150可包含技藝人士已知的任何合適的材料。在一或多個實施例中，混合擴散中斷材料150包括介電材料。在其他實施例中，混合擴散中斷填充材料150包括介電材料和金屬中的一或多者。在擴散中斷填充材料150包括介電材料和金屬的此類實施例中，金屬的厚度/高度在約5 nm至約60 nm的範圍內，或在約10 nm至約50 nm的範圍內，並且金屬位於擴散中斷填充材料150的底部上。換言之，金屬定位為與STI層110接觸並且與基板102接觸。在一或多個實施例中，介電材料包括擴散中斷填充材料150的剩餘部分，使得介電材料的厚度在80 nm至90 nm的範圍內。
在一或多個未圖示的實施例中，半導體元件（例如，GAA）的形成根據利用奈米層片釋放和替代金屬閘極形成的傳統工序繼續。特別地，在一或多個未圖示的實施例中，在超晶格結構101中的複數個水平通道層106之間選擇性地蝕刻複數個半導體材料層104。例如，在超晶格結構101由矽(Si)層和矽鍺(SiGe)層構成的情況下，選擇性地蝕刻矽鍺(SiGe)以形成通道奈米線。複數個半導體材料層104，例如矽鍺(SiGe)，可以使用任何眾所周知的對複數個水平通道層106具有選擇性的蝕刻劑移除，其中蝕刻劑以相比複數個水平通道層106顯著更高的速率蝕刻複數個半導體材料層104。在一些實施例中，可以使用選擇性乾法蝕刻或濕法蝕刻製程。在一些實施例中，在複數個水平通道層106是矽(Si)並且複數個半導體材料層104是矽鍺(SiGe)的情況下，矽鍺層可以使用濕法蝕刻劑選擇性地移除，該濕法蝕刻劑為諸如但不限於僅限於羧酸/硝酸/HF水溶液和檸檬酸/硝酸/HF水溶液。複數個半導體材料層104的移除在複數個水平通道層106之間留下空隙。複數個水平通道層106之間的空隙的厚度為約3 nm至約20 nm。剩餘的水平通道層106形成耦接至源極/汲極121a、121b區域的豎直通道奈米線陣列。通道奈米線平行於基板102的頂表面延伸並且彼此對準以形成單行通道奈米線。
在一或多個未圖示的實施例中，形成高介電常數介電質。高介電常數介電質可以是藉由技藝人士已知的任何合適的沉積技術沉積的任何合適的高介電常數介電材料。一些實施例的高介電常數介電質包括氧化鉿。在一些實施例中，將諸如氮化鈦(TiN)、鎢(W)、鈷(Co)、鋁(Al)等的導電材料沉積在高介電常數介電質上以形成替代金屬閘極。導電材料可以使用諸如但不限於原子層沉積(ALD)的任何合適沉積製程形成，以確保在複數個通道層中的每個通道層周圍形成具有均勻厚度的層。
在一或多個未圖示的實施例中，形成汲極與電晶體的觸點(contact to transistor, CT)和與閘極的觸點(contact to gate, CG)。另外，形成金屬(M0)線和金屬(M1)線並電連接到通孔(V1)。
參考第4F圖，在第1C圖的操作64處，使元件100旋轉或翻轉180度，使得基板102現在位於圖示的頂部處。
參考第1C圖和第4G圖，在操作64處，平坦化元件100，在混合擴散中斷填充材料150處停止。平坦化可以是技藝人士已知的任何合適的平坦化製程，包括但不限於化學機械平坦化(CMP)。在一些實施例中，高級化學機械平坦化(CMP)製程以混合擴散中斷填充材料150作為背側晶圓拋光的蝕刻停止層進行處理，以實現背側電力軌。高級CMP使用端點偵測(end-point detection, EDP)。需要精確的製程控制和EPD來最小化結構中的凹陷形成和侵蝕。傳統CMP不使用端點偵測(EDP)。
參考第4H圖，在操作66處，在背側上沉積層間介電材料130。層間介電材料130可藉由本領域技藝人士已知的任何合適的手段沉積。層間介電材料130可包括本領域技藝人士已知的任何合適的材料。在一或多個實施例中，層間介電材料130包括氮化矽(SiN)、碳化物或碳化硼中的一或多者，以允許高深寬比蝕刻和金屬化。
如第4H圖所示，在第1C圖的操作68處，在一或多個實施例中，圖案化背側通孔152。通孔152可以藉由本領域技藝人士已知的任何合適的手段形成。在一或多個實施例中，通孔152可以藉由圖案化和蝕刻層間介電材料130形成。當通孔152被圖案化時，該通孔從層間介電材料130的頂表面延伸到底部介電隔離(BDI)層120。在一或多個實施例中，底部介電隔離(BDI)層120因此用作蝕刻停止層。在一些實施例中，通孔152的深寬比大於或等於約5:1、約10:1、約15:1、約20:1、約25:1、約30:1、約35:1或約40:1。
在第1C圖的操作70處，如第4I圖中所示，矽化元件100並且在通孔152中沉積阻障層158。阻障層158可包含本領域技藝人士已知的任何合適的材料。在一些實施例中，阻障層158包含氮化鈦(TiN)或氮化鉭(TaN)。在操作72處，在阻障層158上的通孔152中沉積金屬160。金屬160可包括本領域技藝人士已知的任何合適的金屬。在一或多個實施例中，金屬160選自鎢(W)、鉬(Mo)、鈷(Co)、銅(Cu)、釕(Ru)等中的一或多者。
參考第1C圖和第4J圖，在操作74處，形成背側金屬線(M0) 162。不欲受理論束縛，認為將電力軌定位在背側上允許電池面積增加的範圍為20%至30%。
本揭露的額外實施例涉及用於形成所描述的GAA元件和方法的處理工具300，如第5圖所示。可以利用各種多處理平臺，包括可從AppliedMaterials ®購得的Reflexion ®CMP、Selectra ®蝕刻、Centura ®、雙重ACP、Producer ®GT和Endura ®平臺，以及其他處理系統。群集工具300包括具有複數個側面的至少一個中央傳送站314。機器人316定位在中央傳送站314內並且被配置為將機器人葉片和晶圓移動到複數個側面中的每個側面。
群集工具300包括連接到中央傳送站的複數個處理腔室308、310和312，亦稱為處理站。各種處理腔室提供與相鄰處理站分離的單獨處理區域。處理腔室可以是任何合適的腔室，包括但不限於預清潔腔室、沉積腔室、退火腔室、蝕刻腔室等。處理腔室和部件的特定佈置可以取決於群集工具而變化，並且不應被視為限制本揭露的範疇。
在第5圖所示的實施例中，工廠介面318連接至群集工具300的前面。工廠介面318包括用於在工廠介面318的前面319上裝載和卸載的腔室302。
裝載腔室和卸載腔室302的大小和形狀可以取決於例如在群集工具300中處理的基板而變化。在所示的實施例中，裝載腔室和卸載腔室302經定大小為保持晶圓盒，其中複數個晶圓定位在該盒內。
機器人304在工廠介面318內並且可以在裝載腔室與卸載腔室302之間移動。機器人304能夠經由工廠介面318將晶圓從裝載腔室302中的盒轉移到裝載閘腔室320。機器人304亦能夠經由工廠介面318將晶圓從裝載閘腔室320轉移到卸載腔室302中的盒中。
一些實施例的機器人316是能夠一次獨立地移動多於一個晶圓的多臂機器人。機器人316被配置為在轉移腔室314周圍的腔室之間移動晶圓。單獨晶圓被承載在位於第一機器人機構遠端處的晶圓傳送葉片上。
系統控制器357與機器人316和複數個處理腔室308、310和312通訊。系統控制器357可以是可控制處理室和機器人的任何合適的部件。例如，系統控制器357可以是包括中央處理單元(central processing unit, CPU) 392、記憶體394、輸入/輸出端396、合適的電路398和儲存裝置的電腦。
製程通常可作為軟體常式儲存在系統控制器357的記憶體中，該軟體常式當由處理器執行時，使處理腔室執行本揭露的製程。軟體常式亦可以由定位於處理器控制的硬體遠端的第二處理器（未圖示）儲存及/或執行。本揭示案的方法中的一些或所有方法亦可以在硬體中執行。如此，製程可以在軟體中實施並使用電腦系統在硬體中執行為例如特殊應用積體電路或其他類型的硬體實施，或者作為軟體和硬體的組合。當由處理器執行時，軟體常式將通用電腦轉換成控制腔室操作的專用電腦（控制器），使得製程被執行。
在一些實施例中，系統控制器357具有控制快速熱處理腔室以使模板材料結晶的配置。
在一或多個實施例中，處理工具包括：中央傳送站，該中央傳送站包括被配置為移動晶圓的機器人；複數個處理站，每個處理站連接至中央傳送站並提供與相鄰處理站的處理區域分開的處理區域，該複數個處理站包括模板沉積腔室和模板結晶腔室；以及控制器，該控制器連接到中央傳送站和該複數個處理站，該控制器被配置為啟動機器人以在處理站之間移動晶圓，並控制在處理站中的每個處理站中發生的製程。
在描述本文所論述的材料和方法的上下文中（特別是在以下申請專利範圍的上下文中），術語「一(a)」、「一(an)」和「該」以及類似指示物的使用應被解釋為涵蓋單數和複數兩者，除非本文另有說明或與上下文明顯矛盾。除非本文中另有說明，否則本文中數值範圍的敘述僅意欲用作單獨提及落入該範圍內的每個單獨值的速記方法，並且每個單獨值都被結合到說明書中，如同該單獨值在本文中被單獨敘述一般。除非本文另有說明或與上下文明顯矛盾，否則本文所述的所有方法都可以以任何合適的次序執行。本文提供的任何和所有實例或例示性語言（例如，「諸如」）的使用僅意欲更好地闡明材料和方法，並且除非另有聲明，否則不對範疇構成限制。說明書中的任何語言都不應被解釋為表示任何未要求保護的元素對於實踐所揭示的材料和方法是必不可少的。
在整個說明書中對「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」的提及意謂結合該實施例描述的特定特徵、結構、材料或特性包括在本揭示案的至少一個實施例中。因此，諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」的用語在本說明書各處的出現不一定指本揭示案的同一實施例。此外，在一或多個實施例中，特定特徵、結構、材料或特性可以以任何合適的方式組合。
儘管已經參考特定實施例描述了本文的揭示內容，但是本領域技藝人士將理解，所描述的實施例僅僅是本揭示案的原理和應用的說明。對於本領域技藝人士而言將顯而易見的是，在不脫離本揭露的精神和範疇的情況下，可以對本揭露的方法和裝置進行各種修改和變化。因此，本揭示案可包括在所附申請專利範圍及其等同物的範疇內的修改和變化。
6A:方法 6B:方法 6C:方法 8:操作 10:操作 12:操作 14:操作 16:操作 18:操作 20:操作 22:操作 24:操作 26:操作 28:操作 30:操作 32:操作 34:操作 36:操作 38:操作 40:操作 42:操作 44:操作 46:操作 48:操作 50:操作 52:操作 54:操作 56:操作 58:操作 60:操作 62:操作 64:操作 66:操作 68:操作 70:操作 72:操作 74:操作 100:元件 101:超晶格結構 102:基板 103:蝕刻停止層 104:半導體材料層 105:堆疊 106:水平通道層 108:開口 109:介電層 110:淺溝槽隔離(STI)/STI層 112:多晶矽層 113:虛擬閘極結構 114:閘極材料 116:側壁間隔件 118:源極/汲極溝槽 119:空腔 120:底部介電隔離(BDI)層 121a:源極/汲極 121b:源極/汲極 122:層間介電質(ILD)層 124:光阻劑材料 126:單擴散中斷開口 128:擴散中斷填充材料 130:層間介電材料 140:雙擴散阻障層開口 142:單擴散阻障層開口 144:光阻劑材料 148:雙擴散阻障層開口 150:擴散中斷填充材料 152:背側通孔 158:阻障層 160:金屬 162:背側金屬線(M0) 300:處理工具 302:裝載腔室/卸載腔室 304:機器人 308:處理腔室 310:處理腔室 312:處理腔室 314:中央傳送站 316:機器人 318:工廠介面 319:前面 320:裝載閘腔室 357:系統控制器 392:中央處理單元(CPU) 394:記憶體 396:輸入/輸出端 398:電路
為了能夠詳細理解本揭示案的上述特徵，可以參考實施例對以上簡要概述的本揭露案進行更特別的描述，實施例中的一些實施例在附圖中圖示。然而，應當注意的是，附圖僅圖示了本揭露的典型實施例，因此不應被認為是對其範疇的限制，因為本揭露可以允許其他同等有效的實施例。
第1A圖至第1C圖是根據一或多個實施例的方法的流程圖；
第2A圖至第2J圖圖示了根據一或多個實施例的方法的元件的剖視圖；
第3A圖至第3J圖圖示了根據一或多個實施例的方法的元件的剖視圖；
第4A圖至第4J圖圖示了根據一或多個實施例的方法的元件的剖視圖；以及
第5圖圖示了根據一或多個實施例的群集工具。
為了促進理解，在可能的情況下，使用相同的附圖標記來表示附圖中共用的元件。附圖不是按比例繪製的，並且為了清楚起見可以簡化。一個實施例的元件和特徵可以有益地結合到其他實施例中，而無需進一步敘述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:元件
102:基板
110:淺溝槽隔離(STI)/STI層
120:底部介電隔離(BDI)層
128:擴散中斷填充材料
130:層間介電材料
158:阻障層
160:金屬
162:背側金屬線(M0)

Claims (20)

  1. 一種形成一半導體元件的方法，該方法包括以下步驟： 在一超晶格結構上形成一閘極結構，該超晶格結構在一基板上的一淺溝槽隔離上，該超晶格結構包括複數個水平通道層和以複數個堆疊對交替佈置的對應複數個半導體材料層； 在該基板上鄰近該超晶格結構形成複數個源極溝槽和複數個汲極溝槽； 在該複數個源極溝槽和該複數個汲極溝槽中沉積一底部介電隔離層； 在該閘極結構上形成一光阻劑； 圖案化該光阻劑以形成一擴散中斷開口； 在該擴散中斷開口中沉積一擴散中斷材料； 平坦化該元件； 蝕刻以形成延伸至該底部介電隔離層的複數個通孔開口；以及 在該複數個通孔開口中並在該開口中沉積一金屬以形成複數個通孔。
  2. 如請求項1所述之方法，其中該擴散中斷材料包括一介電材料和一金屬中的一或多者。
  3. 如請求項1所述之方法，其中該擴散中斷開口包括一單擴散中斷開口。
  4. 如請求項1所述之方法，其中該擴散中斷開口包括一單擴散中斷開口和一雙擴散中斷開口。
  5. 如請求項2所述之方法，其中該介電材料的一厚度在80 nm至90 nm的一範圍內並且其中該金屬的一厚度在10 nm至50 nm的一範圍內。
  6. 如請求項1所述之方法，進一步包括以下步驟：擴展該複數個源極溝槽中的至少一個源極溝槽和該複數個汲極溝槽中的至少一個汲極溝槽。
  7. 如請求項6所述之方法，其中擴展之步驟包括橫向蝕刻。
  8. 如請求項1所述之方法，其中該複數個半導體材料層包含矽鍺(SiGe)並且該複數個水平通道層包含矽(Si)。
  9. 如請求項1所述之方法，其中該複數個半導體材料層包含矽(Si)，並且該複數個水平通道層包含矽鍺(SiGe)。
  10. 如請求項1所述之方法，其中該閘極結構包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl）和n型摻雜的多晶矽中的一或多者。
  11. 如請求項1所述之方法，其中該方法在不破壞真空的一處理腔室中執行。
  12. 一種形成一半導體元件的方法，該方法包括以下步驟： 在一基板上鄰近一超晶格結構形成複數個源極溝槽和複數個汲極溝槽，該超晶格結構包括複數個水平通道層和以複數個堆疊對交替佈置的對應複數個半導體材料層； 擴展該複數個源極溝槽中的至少一個源極溝槽和該複數個汲極溝槽中的至少一個汲極溝槽以形成一源極空腔和一汲極空腔； 在該源極空腔和該汲極空腔中沉積一底部隔離介電層； 在一閘極結構上形成一光阻劑，該閘極結構鄰近該基板上的該超晶格結構； 圖案化該光阻劑以形成至少一個擴散中斷開口； 在該至少一個擴散中斷開口中沉積一擴散中斷材料； 將該半導體元件旋轉180度； 平坦化該半導體元件； 在該基板中形成通往該底部介電隔離層的一背側電力軌通孔；以及 在該背側電力軌通孔中沉積一金屬。
  13. 如請求項12所述之方法，其中該擴散中斷材料包括一介電材料和一金屬中的一或多者。
  14. 如請求項12所述之方法，其中該至少一個擴散中斷開口包括一單擴散中斷開口。
  15. 如請求項12所述之方法，其中該至少一個擴散中斷開口包括一單擴散中斷開口和一雙擴散中斷開口。
  16. 如請求項13所述之方法，其中該介電材料的一厚度在80 nm至90 nm的一範圍內並且其中該金屬的一厚度在10 nm至50 nm的一範圍內。
  17. 如請求項12所述之方法，擴展該複數個源極溝槽中的至少一個源極溝槽和該複數個汲極溝槽中的至少一個汲極溝槽之步驟包括橫向蝕刻。
  18. 如請求項12所述之方法，其中該複數個半導體材料層包含矽鍺(SiGe)並且該複數個水平通道層包含矽(Si)，或者其中該複數個半導體材料層包含矽(Si)並且該複數個水平通道層包含矽鍺(SiGe)。
  19. 如請求項12所述之方法，其中該閘極結構包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl）和n型摻雜的多晶矽中的一或多者。
  20. 如請求項12所述之方法，其中該方法在不破壞真空的一處理腔室中執行。
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