TW202349392A - 具有掃描模式的靜態隨機存取記憶體 - Google Patents

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Abstract

一種記憶體設置有時鐘電路，該時鐘電路被配置為在掃描操作模式期間同時斷言寫入多工器時鐘信號和讀取多工器時鐘信號。在掃描操作模式下，當寫入多工器時鐘信號被斷言時，掃描輸入信號經由寫入多工器路由到第一位元線。類似地，當讀取多工器時鐘信號被斷言時，掃描輸入信號從第一位元線路由經由讀取多工器。

Description

具有掃描模式的靜態隨機存取記憶體
本申請案關於記憶體，並且更特定地關於具有掃描操作模式的靜態隨機存取記憶體（SRAM）。
在習知靜態隨機存取記憶體（SRAM）中，在讀取操作期間，位元單元經由對應的一對存取電晶體連接到一對位元線。為了在讀取操作期間導通存取電晶體，自定時時鐘電路控制連接到每個存取電晶體的閘極的字線的電壓的斷言。因此，該對存取電晶體和對應位元線可以被視為位元單元的單個讀取埠和單個寫入埠。該對位元線由其他位元單元及其對應存取電晶體共享。由其公共位元線對連結的所得到的位元單元組通常表示為位元單元列。由於該列只有一個位元線對，所以每次字線被斷言時只能發生單個讀取操作或單個寫入操作。
為了適應諸如視訊處理的需要至少兩個存取埠的應用，已經開發了三埠SRAM。一個處理器可以經由第一讀取存取埠存取三埠SRAM，而另一處理器經由第二讀取存取埠存取三埠SRAM。在三埠SRAM中，每列具有用於寫入操作的一對寫入位元線和兩條單獨的讀取位元線，每個讀取埠一條讀取位元線。每個位元單元因此可以具有一對存取電晶體用於耦合到寫入位元線，並且具有另外兩個附加存取電晶體，每個讀取埠一個附加存取電晶體。儘管此種三埠SRAM能夠同時進行讀取/寫入操作，但每個位元單元的額外存取電晶體產生較低密度（可以在晶粒空間的給定區域中實現的位元單元的數目）。
根據本揭示的第一態樣，提供了一種記憶體，該記憶體包括：被配置為在掃描操作模式期間回應於掃描操作模式期間的掃描輸入信號的二進位狀態而控制寫入驅動器位元線的二進位狀態的寫入驅動器；被配置為回應於寫入多工器時鐘信號的斷言而將寫入驅動器位元線耦合到第一位元線的寫入多工器；被配置為回應於讀取多工器時鐘信號的斷言而將第一位元線耦合到全域讀取位元線的讀取多工器；及被配置為在掃描操作模式期間與讀取多工器時鐘信號基本同時地斷言寫入多工器時鐘信號的時鐘電路。
根據本揭示的第二態樣，提供了一種記憶體的掃描方法，該掃描方法包括：在掃描操作模式期間，當讀取多工器時鐘信號被斷言時，斷言寫入多工器時鐘信號；回應於寫入多工器時鐘信號的斷言，將掃描輸入信號經由寫入多工器耦合到第一位元線；及回應於讀取多工器信號的斷言，將掃描輸入信號從第一位元線經由讀取多工器耦合到全域讀取位元線。
根據本揭示的第三態樣，提供了一種記憶體，該記憶體包括：被配置為回應於寫入多工器時鐘信號的斷言而將寫入驅動器位元線耦合到第一位元線的第一開關；全域讀取位元線；被配置為回應於讀取多工器時鐘信號的斷言而感測第一位元線的二進位狀態以控制全域讀取位元線的二進位狀態的感測放大器；及被配置為在掃描操作模式期間與讀取多工器時鐘信號基本同時地斷言寫入多工器時鐘信號的時鐘電路。
經由以下詳細描述，可以更好地瞭解該等和附加優點。
為了提供三埠記憶體存取的靈活性，而不會導致每個位元單元超過兩個存取電晶體的密度損失，揭示一種偽三埠SRAM。在偽三埠（PTP）位元單元中，第一字線控制耦合到位元線的第一存取電晶體，而第二字線控制耦合到互補位元線的第二存取電晶體。因此，由位元線和第一存取電晶體形成第一讀取埠。類似地，由互補位元線和第二存取電晶體形成第二讀取埠。兩條位元線和兩個存取電晶體形成寫入埠。讀取和寫入存取由記憶體時鐘信號以「雙泵」方式同步，使得在記憶體時鐘信號週期的第一部分期間對位元單元進行讀取操作，而在記憶體時鐘信號週期的第二部分期間進行寫入操作。
在讀取操作期間，讀取多工器選擇被存取的位元線。類似地，在寫入操作期間，寫入多工器選擇被存取的位元線對。在讀取操作期間，寫入多工器是非活動的，使得其不會干擾寫入操作。類似地，在寫入操作期間，讀取多工器是非活動的。讀取多工器和寫入多工器連同諸如寫入驅動器和感測放大器的相關聯部件形成記憶體的周邊邏輯。但是，讀取多工器和寫入多工器的互斥操作使用於測試周邊邏輯的掃描操作模式的實現方式複雜化。若掃描模式發生在記憶體時鐘週期的第一部分期間，則寫入多工器是非活動的，而讀取多工器在記憶體時鐘週期的第二部分期間是非活動的。因此，在偽三埠SRAM中，掃描操作模式旁路寫入多工器和讀取多工器兩者是習知的。
因此，揭示一種偽三埠（PTP）SRAM，其具有掃描包括讀取多工器和寫入多工器的周邊邏輯的掃描操作模式。為了更好地瞭解此種創新的掃描操作模式，首先將論述圖1所示的PTP SRAM 100的另一掃描操作模式。諸如處理器（未示出）的系統部件產生用於寫入操作的資料輸入信號。處理器在由系統電源供應器電壓供電的系統電源域內，而PTP SRAM 100在由記憶體電源供應器電壓供電的記憶體電源域內。因此，資料輸入信號藉由位準移位器105從系統電源域被位準移位到記憶體電源域。第一反相器110將位準移位器105的位準移位輸出反相，以形成互補資料輸入信號dinb。第二反相器115將互補資料輸入信號dinb反相以形成資料輸入信號din。
在寫入操作期間，假設位元遮罩信號ibyte_n未被斷言，則寫入驅動器120回應於資料輸入信號din而驅動寫入驅動器位元線wd。若位元遮罩信號ibyte_n被斷言，則寫入驅動器120不對資料輸入信號din進行回應。寫入驅動器120亦回應於互補資料輸入信號dinb而驅動互補寫入驅動器位元線wdb（再次假設位元遮罩信號ibyte_n未被斷言）。寫入多工器（mux）125回應於寫入多工器時鐘信號uwm的斷言而將寫入驅動器位元線wd耦合到記憶體組位元線ubl0。類似地，寫入多工器125回應於寫入多工器時鐘信號uwm的斷言而將互補寫入驅動器位元線wdb耦合到記憶體組互補位元線ublb0。位元線ubl0和ublb0形成位元線對。
在寫入操作之前，位元線對ubl0和ublb0被預充電到記憶體電源供應器電壓。若資料輸入信號dinb為二進位1值（假設為高位準有效的實現方式），則位元線ubl0保持充電，而互補位元線ublb0被放電。相反，若資料輸入信號dinb為二進位0值，則位元線ubl0被放電，而互補位元線ublb0保持充電。基於位元線對ubl0和ublb0的互補充電狀態，所存取的PTP位元單元（未示出）被相應地寫入。位元線ubl0和ublb0以及對應PTP位元單元在PTP SRAM 100中的上部組（未示出）中形成列。組是列和對應位元單元的陣列。
在寫入操作期間，該對位元線ubl0和ublb0皆由寫入驅動器120經由寫入多工器125驅動。但是在讀取操作期間，每條位元線形成其自己的讀取埠。在PTP SRAM 100中，讀取多工器（mux）和感測放大器130被組合。根據讀取多工器時鐘信號rmp的低位準有效斷言，讀取多工器和感測放大器130被供電或不被供電。若按照讀取多工器時鐘信號rmp的控制進行供電，則讀取列多工器和感測放大器130感測來自下部組（未示出）的位元線ubl0和對應位元線lbl0兩者。
如本文中定義的，當二進位信號為邏輯真時，無論邏輯真狀態是使用高位準有效還是低位準有效約定表示，該二進位信號均被視為「被斷言」。由於讀取多工器時鐘信號rmp是低位準有效信號，因此其藉由被放電到地來被斷言。相反，若讀取多工器時鐘信號rmp是高位準有效信號，則其藉由被充電到記憶體電源供應器電壓來被斷言。
若讀取多工器位址信號rmp被斷言，並且由於所存取的PTP位元單元儲存二進位1位元，位元線ubl0在讀取操作期間保持充電，則讀取列多工器和感測放大器130用於將其輸出信號131放電到地。輸出信號131驅動n型金屬氧化物半導體（NMOS）電晶體M1的閘極，該NMOS電晶體M1具有耦合到地的源極和耦合到全域讀取位元線grbl的汲極。
全域讀取位元線grbl是系統電源域的一部分。在讀取操作之前，全域讀取位元線grbl的預充電因此將其預充電到系統電源供應器電壓。輸出信號131的放電狀態保持電晶體M1不導通，使得全域讀取位元線grbl保持充電。但是，若所存取的PTP位元單元儲存二進位0，則位元線ubl0將在讀取操作期間放電，使得當讀取多工器時鐘信號rmp被斷言時，輸出信號131將被斷言為記憶體電源供應器電壓。由於輸出信號131的高狀態，全域讀取位元線grbl將向地放電。全域資料輸出鎖存器（未示出）在讀取操作期間將全域讀取位元線grbl的狀態鎖存為資料輸出（dout）信號。
圖2中圖示本文中揭示的PTP SRAM的示例列200。列200包括第一PTP位元單元205和第二PTP位元單元210，但是應當瞭解，列200可以包括為了說明清楚而未圖示的附加PTP位元單元。每個PTP位元單元位於共享對應的一對字線的其他位元單元（未示出）的自身行內。例如，PTP位元單元205佈置在第零行位元單元中。類似地，PTP位元單元210位於第一行位元單元中。每個PTP位元單元包括驅動真值位元節點Q和互補位元節點QB的交叉耦合的一對反相器。
由位元線ubl0和互補位元線ublb0形成的位元線對延伸穿過列200。讀取埠A字線WLA0延伸穿過第零行，並且驅動PTP位元單元205中的第一n型金屬氧化物半導體（NMOS）存取電晶體M3，該NMOS存取電晶體M3耦合在PTP位元單元205的真值位元節點Q與位元線ubl0之間。讀取埠A字線WLA0類似地驅動第零行中的剩餘PTP位元單元（未示出）中的其他第一存取電晶體。讀取埠B字線WLB0亦延伸穿過第零行，並且驅動耦合在PTP位元單元205的互補位元節點QB與互補位元線ublb0之間的第二NMOS存取電晶體M4。讀取埠B字線WLB0類似地驅動第零行中的其他第二存取電晶體（未示出）。由於字線在讀取操作期間被獨立地控制，所以位元線ubl0、讀取埠A字線WLA0和存取電晶體M3的組合形成PTP位元單元205的讀取埠A。因此，位元線ubl0亦可以表示為讀取埠A位元線。類似地，互補位元線ublb0、讀取埠B字線WLB0和存取電晶體M4的組合形成位元單元205的讀取埠B。因此，互補位元線ublb0亦可以表示為讀取埠B位元線。
第一行位元單元的字線對類似。例如，字線對中的讀取埠A字線WLA1延伸穿過第一行以驅動PTP位元單元210中的存取電晶體M5。讀取埠A字線WLA1類似地驅動第一行中的剩餘位元單元（未示出）中的其他第一存取電晶體。讀取埠B字線WLB1延伸穿過第一行以驅動PTP位元單元210中的存取電晶體M6。讀取埠B字線WLB1類似地驅動第一行中的其他第二存取電晶體（未示出）。因此，PTP位元單元210具有來自其存取電晶體M5、位元線ubl0和讀取埠A字線WLA1的組合的讀取埠A。類似地，PTP位元單元210具有來自其存取電晶體M6、互補位元線ublb0和讀取埠B字線WLB1的組合的讀取埠B。
假設讀取埠A經由字線WLA0的電壓的斷言而在PTP位元單元205中被存取。由於存取電晶體M3耦合在PTP位元單元205的位元節點Q之間，所以當讀取埠A字線WLA0的電壓被斷言時，位元線ublb0的電壓將對應於PTP位元單元205的二進位內容而被充電。若PTP位元單元205以二進位高約定儲存二進位1，則PTP位元單元205的位元節點Q將因此被充電到記憶體電源供應器電壓。在讀取操作之前，位元線ubl0被預充電到記憶體電源供應器電壓。在對讀取埠A的讀取操作期間，當PTP位元單元205儲存二進位1時，位元線ubl0將因此保持充電到記憶體電源供應器電壓。但是，若PTP位元單元205一直儲存二進位0，則對讀取埠A的讀取操作將導致位元線ubl0向地被放電，同時存取電晶體M3被導通。
圖3中圖示針對PTP位元單元205的此種讀取操作的一些示例波形。在記憶體時鐘信號CLK在時間t0的斷言之前，位元線ubl0被充電到記憶體電源供應器電壓。記憶體時鐘信號在時間t0的斷言觸發記憶體時鐘信號CLK的一個時段中的讀取週期，之後是寫入週期。從時間t1到時間t2，第零行的讀取埠A字線WLA0被斷言。因此，存在從時間t1到時間2對位元單元205的讀取埠A存取。隨著字線電壓的發展，讀取多工器時鐘信號rmp隨後被斷言。在該實現方式中，讀取多工器時鐘信號rmp是低位準有效信號，因此其藉由被放電到地來被斷言。在該實例中，假設PTP位元單元205儲存二進位1位元，使得PTP位元單元205的位元節點Q被充電到電源供應器電壓。因此，在從時間t1到時間t2的字線斷言時段期間，位元線ubl0保持充電到電源供應器電壓。注意，在從時間t1到時間2的相同字線斷言時段期間，第一行的讀取埠B字線WLB1（圖3中未圖示）亦可以被斷言以執行對PTP位元單元210的讀取埠B存取。
由於經由位元線對中的一條位元線進行的讀取存取不使用剩餘位元線的電壓，因此所得到的讀取操作是單端的。再次參考PTP SRAM，對此種讀取埠A的存取隨後導致SRAM 100（圖1）的全域讀取位元線grbl保持充電到系統電源供應器電壓。如圖3所示，資料輸出信號dout隨後在時間t3被充電為高。
在讀取操作完成之後，讀取多工器時鐘信號rmp在時間t2之後被解除斷言。寫入預充電時段從時間t2延伸到時間t4。在一些實現方式中，預充電電路在寫入預充電時段期間將位元線ubl0和互補位元線ublb0充電到記憶體電源供應器電壓。因此，位元線ubl0在圖3中圖示為在寫入預充電時段期間保持充電到記憶體電源供應器電壓。
隨後，從時間t4到時間t5發生對PTP位元單元205的寫入埠存取。在時間t4處或之前，寫入驅動器120（圖1）將位元線ubl0耦合到寫入驅動器位元線wd。類似地，寫入驅動器120將互補位元線ublb0耦合到互補寫入驅動器位元線wdb。為了允許寫入驅動器120對位元組遮罩命令ibyte_n進行回應，如圖1所示的邏輯閘極（諸如NOR閘極145）用低位準有效寫入時鐘信號wrclk_n處理位元遮罩命令。若在寫入操作中存取的位元單元被遮罩為遮罩位元組的一部分，則位元組遮罩命令信號ibyte_n被斷言為邏輯1二進位值，這導致NOR閘極145的輸出信號bmsk_n為邏輯0。若位元組遮罩命令ibyte_n為邏輯0，則NOR閘極145的功能是將低位準有效寫入時鐘信號wrclk_n反相以形成輸出信號bmsk_n。在沒有位元組遮罩的寫入操作期間，寫入時鐘信號wrclk_n信號被接地，使得輸出信號bmsk_n為邏輯1。寫入驅動器120被配置為僅當bmsk_n為邏輯1時才將位元線ubl0耦合到寫入驅動器位元線wd。在PTP SRAM 100的以下論述中將假設bmsk_n被斷言為邏輯1值。在該實例中，寫入驅動器位元線wd回應於資料輸入信號din被放電而亦被放電。因此，互補寫入驅動器位元線wdb的二進位狀態為二進位1。隨著寫入驅動器120相應地對位元線對充電，自定時時鐘電路140從時間t4到時間t5控制字線WLA0和字線WLB0的斷言，以將資料輸入信號din寫入PTP位元單元205。存取電晶體M3和存取電晶體M4在寫入埠存取期間皆由於同時字線斷言而導通。
由於在該實例中寫入驅動器位元線wd被放電，因此位元線ubl0從時間t4到時間t5在寫入埠存取期間被放電。從時間t4到時間t5的字線斷言時段具有足夠的長度，使得資料輸入信號din（在該實例中為二進位0）被寫入所存取的位元單元。如圖3所示，寫入多工器時鐘信號uwm在時間t4之前被斷言，使得當字線在時間t4被斷言時，位元線電壓可以被相應地驅動。在該實現方式中，寫入多工器時鐘信號uwm是高位準有效信號，使得其被充電到記憶體電源供應器電壓。隨著字線在時間t5的釋放，寫入多工器時鐘信號uwm亦可以被釋放。
在讀取操作期間，寫入多工器時鐘信號uwm被解除斷言，使得寫入列多工器125是非活動的。以此種方式，可以防止寫入驅動器120不期望地影響讀取操作。類似地，在寫入操作期間，讀取多工器位址信號rmp藉由被充電到記憶體電源供應器電壓而被解除斷言，以保持讀取列多工器和感測放大器130被斷電，使得全域讀取位元線grbl在寫入操作期間不受干擾。
自定時時鐘電路140回應於記憶體時鐘（clk）信號的週期而控制寫入多工器位址信號uwm和讀取多工器位址信號的互補斷言。此外，自定時時鐘電路140控制寫入時鐘信號wrclk_n的放電以打開寫入驅動器120。自定時時鐘電路140包括各種元件，諸如偽字線和偽位元線，使得實際字線和位元線的電行為可以被模擬。自定時時鐘電路140對讀取多工器時鐘信號rmp和寫入多工器時鐘信號uwm的互補斷言防止掃描操作模式掃描經由周邊邏輯，包括寫入驅動器120、寫入列多工器125和讀取列多工器和感測放大器130。例如，在讀取多工器時鐘信號rmp被斷言時，讀取列多工器和感測放大器130是活動的，並且可以被掃描。但此時，由於寫入多工器時鐘信號uwm的互補解除斷言，寫入列多工器125被關閉。類似地，在寫入多工器時鐘信號uwm被斷言時，寫入列多工器125是打開的，並且可以被掃描，但此時，由於讀取多工器時鐘信號rmp的互補解除斷言，讀取列多工器和感測放大器130被斷電。
PTP SRAM 100包括旁路掃描邏輯電路，諸如NOR閘極135，該旁路掃描邏輯電路回應於掃描模式控制信號（scan_n）的斷言，以便在掃描操作模式期間旁路寫入驅動器120、寫入列多工器125、以及讀取列多工器和感測放大器130。在掃描操作模式下，位準移位器105對掃描輸入信號而不是資料輸入信號進行位準移位，以形成位準移位的掃描輸入信號（sin）。NOR閘極135將位準移位的掃描輸入信號sin與掃描模式控制信號scan_n進行NOR，以控制NMOS電晶體M2是否導通以對全域讀取位元線grbl放電。在該實現方式中，掃描模式控制信號scan_n是低位準有效信號。電晶體M2具有耦合到地的源極和耦合到全域讀取位元線grbl的汲極。在功能模式（非掃描）操作模式期間，掃描模式控制信號scan_n被充電到記憶體電源供應器電壓，使得NOR閘極135對電晶體M2的閘極放電。因此，電晶體M2在功能操作模式期間斷開，以便不干擾任何讀取操作。在掃描操作模式期間，掃描模式控制信號scan_n藉由被放電來被斷言（scan_n是低位準有效信號）。NOR閘極135隨後可以對位準移位的掃描輸入信號sin進行回應。若位準移位的掃描輸入信號sin為二進位高，則NOR閘極135繼續對電晶體M2的閘極放電。由於全域讀取位元線grbl在位準移位的掃描輸入信號sin的接收之前被預充電，因此若位準移位的掃描輸入信號sin為二進位高，則全域讀取位元線grbl保持充電到系統電源供應器電壓。在掃描操作模式期間，全域讀取位元線grbl電壓決定掃描輸出（sout）信號的二進位狀態。因此，回應於位準移位的掃描輸入信號sin的二進位高狀態，sout信號將是二進位高信號。但是，若位準移位的掃描輸入信號sin是二進位低信號（被放電到地），則NOR閘極135導通電晶體M2以對sout信號放電。儘管位準移位的掃描輸入信號sin隨後可以作為sout信號被傳遞，但在掃描操作模式期間，所得到的掃描完全旁路了寫入驅動器120、寫入列多工器125、以及讀取列多工器和感測放大器130。此種PTP掃描因此不能偵測到此等周邊邏輯部件的操作中的錯誤。現在將更詳細地論述具有掃描周邊邏輯部件的改進掃描模式的PTP SRAM。
為了提供對周邊邏輯部件的深入掃描，SRAM被揭示為具有掃描操作模式，該掃描操作模式掃描周邊邏輯，包括寫入驅動器、寫入列多工器和讀取列多工器。下文的論述將針對具有此種改進的掃描操作模式的PTP SRAM，但是將瞭解，併入有讀取多工器和寫入多工器兩者的其他類型的六電晶體位元單元SRAM（諸如單埠SRAM）亦可以實現所揭示的掃描操作模式。在PTP SRAM中，PTP位元單元可以如針對PTP位元單元205和210所論述的一般實現。類似地，在功能模式期間，讀取多工器時鐘信號rmp斷言的時序和寫入多工器時鐘信號uwm斷言的時序可以如圖3所論述的一般執行。圖4中圖示具有此種穩健的周邊邏輯掃描能力的示例PTP SRAM 400。如針對PTP SRAM 100所論述的，位準移位器105的功能是在功能操作模式期間將資料輸入信號從系統電源域位準移位到記憶體電源域以形成位準移位的din信號。類似地，位準移位器105在掃描操作模式期間對掃描輸入信號進行位準移位以形成位準移位的掃描輸入信號（sin）。在功能操作模式期間，反相器110將位準移位的din信號反相以形成位準移位的互補資料輸入信號（dinb）。類似地，反相器110在掃描操作模式期間將位準移位的掃描輸入信號sin反相以形成位準移位的互補掃描輸入信號（sinb）。
掃描模式控制器（未示出）藉由對低位準有效的掃描模式控制信號scan_n放電來控制掃描操作模式是否活動。以下描述將重點介紹掃描操作模式。為了在掃描操作模式期間強制寫入驅動器460是透明的（是活動或打開的），諸如NAND閘極405的邏輯閘極用寫入時鐘信號wrclk_n處理掃描模式控制信號scan_n。由於在掃描操作模式下scan_n信號為邏輯0，NAND閘極405的輸出信號被強制為邏輯1。反相器415隨後將NAND閘極405的輸出信號反相以輸出邏輯0信號。NOR閘極420將反相器415的輸出信號與位元組遮罩信號ibyte_n進行NOR以形成bmsk_n信號。在掃描操作模式期間，位元組遮罩信號ibyte_n為邏輯0。因此，當scan_n信號為邏輯0時，bmsk_n信號被斷言為邏輯1，以迫使寫入驅動器460處於操作狀態。
在一種實現方式中，寫入驅動器460包括用於將位準移位的掃描輸入信號sin與bmsk_n信號進行NAND的NAND閘極430。在掃描操作模式期間，由於掃描模式控制信號scan_n的放電，bmsk_n信號被斷言為邏輯1值，所以NAND閘極430用作反相器以驅動p型金屬氧化物半導體（PMOS）電晶體P2的閘極，該PMOS電晶體P2具有耦合到用於記憶體電源供應器電壓的電源供應器節點的源極，並且具有耦合到寫入驅動器位元線wd的汲極。若位準移位的掃描輸入信號sin為二進位1，則電晶體P2回應於NAND閘極430的二進位低輸出信號而導通，以將寫入驅動器位元線wd充電到電源供應器電壓。
反相器440將NAND閘極430的輸出信號反相，以驅動NMOS電晶體M7的閘極，該NMOS電晶體M7具有耦合到地的源極和耦合到互補寫入驅動器位元線wdb的汲極。若位準移位的掃描輸入信號sin為二進位1，則反相器440的輸出信號亦將被斷言為二進位1。隨後，電晶體M7導通以相應地對互補寫入驅動器位元線wdb放電。相反，若位準移位的掃描輸入信號sin為二進位0，則NAND閘極430的輸出信號為二進位1，這迫使電晶體P2斷開，使得其不能影響寫入驅動器位元線wd的電荷。類似地，來自NAND閘極430的輸出信號的二進位高狀態被反相器440反相，這亦迫使電晶體M7斷開，使得其不能影響互補寫入驅動器位元線wd的電荷。
寫入驅動器460亦可以包括用於將位準移位的互補掃描輸入信號sinb與bmsk_n信號進行NAND的NAND閘極425。在掃描操作模式期間，由於scan_n信號的放電，bmsk_n信號被斷言為邏輯1值，所以NAND閘極425用作反相器以驅動PMOS電晶體P1的閘極，該PMOS電晶體P1具有耦合到記憶體電源供應器電壓的電源供應器節點的源極，並且具有耦合到互補寫入驅動器位元線wdb的汲極。若位準移位的互補掃描輸入信號sinb為二進位1，則電晶體P1回應於NAND閘極425的二進位低輸出信號而導通，以將互補寫入驅動器位元線wdb充電到記憶體電源供應器電壓。
反相器435將NAND閘極425的輸出信號反相，以驅動NMOS電晶體M8的閘極，該NMOS電晶體M8具有耦合到地的源極和耦合到寫入驅動器位元線wd的汲極。若位準移位的互補掃描輸入信號sinb為二進位1，則反相器435的輸出信號亦將被斷言為二進位1。隨後，電晶體M8導通以相應地對寫入驅動器位元線wd放電。相反，若位準移位的互補掃描輸入信號sinb為二進位0，則NAND閘極425的輸出信號為二進位1，這迫使電晶體P1斷開，使得其不能影響寫入驅動器位元線wd的電荷。類似地，來自NAND閘極425的輸出信號的二進位高狀態被反相器435反相，這亦迫使電晶體M8斷開，使得其不能影響互補寫入驅動器位元線wd的電荷。
寫入驅動器460因此回應於位準移位的掃描輸入信號sin，使得寫入驅動器位元線wd和wdb被相應地充電。若位準移位的掃描輸入信號sin為二進位1信號，則寫入驅動器460將互補寫入驅動器位元線wdb放電，並且將寫入驅動器位元線wd充電到記憶體電源供應器電壓。相反，若位準移位的掃描輸入信號sin為二進位0信號，則寫入驅動器460將寫入驅動器位元線wd放電，並且將互補寫入驅動器位元線wdb充電到記憶體電源供應器電壓。
對於讀取多工器時鐘信號rmp的時序，已經描述了PTP SRAM 100的自定時時鐘電路140如何從圖3的大約時間t1到大約時間t2斷言讀取多工器時鐘信號rmp。類似地，自定時時鐘電路140從時間t4到時間t5斷言寫入多工器時鐘信號uwm。此種「雙泵」時序可以藉由PTP SRAM 400的自定時時鐘電路450相對於讀取多工器時鐘信號rmp和寫入多工器時鐘信號uwm'來保持。為了在讀取多工器時鐘信號rmp被斷言的同時在掃描操作模式期間啟動寫入多工器465，自定時時鐘電路450可以包括邏輯閘極，諸如NOR閘極455（為了說明清楚而與自定時時鐘信號450分開圖示）。將瞭解，本文中揭示的邏輯電路（諸如NOR閘極455）僅僅是示例性的，因為在替代實現方式中，可以使用其他類型的邏輯閘極（或邏輯閘極組合）。NOR閘極455將讀取多工器時鐘信號rmp與藉由被接地而被斷言的低位準有效掃描模式控制信號scan_n進行NOR，以啟動掃描操作模式。自定時時鐘電路450包括諸如OR閘極475的邏輯閘極，該邏輯閘極將NOR閘極455的輸出信號與寫入多工器時鐘信號uwm'進行OR，以控制寫入多工器時鐘信號uwm的二進位狀態。因此，寫入多工器時鐘信號uwm將與讀取多工器時鐘信號rmp的低位準有效斷言基本同時地被斷言為記憶體電源供應器電壓。在功能操作模式期間，自定時時鐘電路450可以以關於圖3論述的「雙泵」方式控制讀取多工器時鐘信號rmp和寫入多工器時鐘信號uwm，使得讀取多工器時鐘信號rmp在記憶體時鐘信號（clk）的第一部分期間被斷言，並且使得寫入多工器時鐘信號uwm在記憶體時鐘信號的第二部分期間被斷言。注意，NOR閘極455在功能模式下在寫入操作期間被斷電，使得其不干擾寫入週期時序。類似地，低位準有效掃描模式控制信號scan_n在功能模式期間被充電到記憶體電源供應器電壓，使得NOR閘極455的輸出信號在功能模式讀取操作期間被放電，從而再次不干擾寫入週期時序。
寫入多工器465包括第一開關，諸如第一傳輸閘極T1，該第一開關回應於寫入多工器時鐘信號uwm的斷言（以及由寫入多工器時鐘信號uwm的反相形成的互補寫入多工器時鐘信號uwmn的低位準有效斷言）而導通。在傳輸閘極T1打開（導通）的情況下，寫入驅動器位元線wd耦合到第零上部組位元線ubl0。以此種方式，第零上部組位元線ubl0將被驅動到位準移位的掃描輸入信號sin的相同二進位級。類似地，寫入多工器465包括第二傳輸閘極T2，該第二傳輸閘極T2在打開時將互補寫入驅動器位元線wdb耦合到第零上部組互補位元線ublb0。傳輸閘極T2回應於寫入多工器時鐘信號uwm的斷言和互補寫入多工器時鐘信號uwmn的低位準有效斷言而打開。
組合的讀取多工器和感測放大器470包括NAND閘極445，該NAND閘極445對第零上部組位元線ubl0和對應第零下部組位元線lbl0進行NAND。NAND閘極445經由PMOS電晶體P3供電，該PMOS電晶體P3回應於讀取多工器時鐘信號rmp的低位準有效斷言而導通。電晶體P3的汲極耦合到NAND閘極445的電源供應器節點，而電晶體P3的源極耦合到記憶體電源供應器電壓的電源供應器節點。讀取多工器時鐘信號rmp驅動電晶體P3的閘極以控制電晶體P3是否為NAND閘極445供電。如先前論述，組是位元單元的連續陣列。為說明清楚，下部組未示出。在位準移位的掃描輸入信號sin的接收之前，上部組和下部組中的位元線被預充電到記憶體電源供應器電壓。類似地，全域讀取位元線grbl亦被預充電到系統電源供應器電壓。若在掃描操作模式期間位準移位的掃描輸入信號sin被充電到記憶體電源供應器電壓，則第零上部組位元線ubl0將保持被充電到記憶體電源供應器電壓，使得NAND閘極445的輸出信號將被放電到地。NAND閘極445的輸出信號控制針對PTP SRAM 100而論述的NMOS電晶體M1的閘極。回應於位準移位的掃描輸入信號sin的高狀態，全域讀取位元線grbl因此將保持充電到系統電源供應器電壓。但是，若位準移位的掃描輸入信號sin為二進位0，則NAND閘極445的輸出信號將回應於讀取多工器時鐘信號rmp的低位準有效斷言而被充電到記憶體電源供應器電壓。隨後，電晶體M1導通，使得全域讀取位元線grbl相應地被放電到地。為了在低位準有效讀取多工器時鐘信號rmp藉由被充電到電源供應器電壓而被解除斷言的同時保持電晶體M1斷開，讀取多工器時鐘信號rmp亦驅動NMOS電晶體M9的閘極，該NMOS電晶體M9具有耦合到電晶體M1的閘極的汲極和耦合到地的源極。因此，當讀取多工器時鐘信號rmp被充電到電源供應器電壓以保持電晶體M1斷開時，電晶體M9被導通。用於讀取多工器和感測放大器470的類比讀取多工器和感測放大器（未示出）耦合到第零上部組互補位元線ublb0，以控制互補全域讀取位元線（未示出）的二進位狀態。
考慮PTP SRAM 400的周邊邏輯掃描的優點。不僅諸如寫入驅動器460、寫入多工器465、以及讀取多工器和感測放大器470的周邊邏輯部件能夠被完全掃描，而且時鐘餘量與功能模式期間基本相同。相反，經由NOR閘極135和電晶體M2的旁路掃描與PTP SRAM 100在功能模式期間實現的時鐘餘量相比具有非常不同的時鐘餘量。此外，PTP SRAM 400的周邊邏輯掃描不向全域讀取位元線grbl增加任何顯著負載。相反，電晶體M2增加了PTP SRAM 100中的全域讀取位元線grbl的負載。
圖5中圖示PTP SRAM 400中的周邊邏輯掃描的一些示例波形。在掃描操作模式下，位元單元205的字線WL0和WLB0保持放電。記憶體時鐘信號在時間t0的斷言觸發自定時時鐘電路450，以從時間t1到時間t2放電低位準有效讀取多工器時鐘信號，如在功能模式下在讀取操作期間執行的一般。此外，自定時時鐘電路450亦從時間t1到時間t2斷言寫入多工器時鐘信號uwm。相反，自定時時鐘電路440在功能模式下僅在記憶體時鐘週期的寫入操作部分期間斷言寫入多工器時鐘信號uwm。
再次參考PTP SRAM 400，自定時時鐘電路450被配置為控制第零行位元單元205的字線WLA0和WLB0，如針對圖3的時序波形所論述的。在對埠A的讀取存取中，自定時時鐘電路450控制字線，使得僅字線WLA0被充電到記憶體電源供應器電壓，而字線WLB0將保持放電。在對第零行位元單元205的埠A的讀取存取期間，自定時時鐘電路450可以在對埠B的讀取存取中控制字線，使得僅字線WLB1被充電到記憶體電源供應器電壓，而字線WLA1將保持放電。
現在將針對圖6的流程圖論述PTP記憶體中的周邊邏輯掃描的操作方法。該方法包括動作600：在掃描操作模式期間，在讀取多工器時鐘信號被斷言時，斷言寫入多工器時鐘信號。由自定時時鐘電路450進行的同時的對讀取多工器時鐘信號rmp的低位準有效斷言和對寫入多工器時鐘信號uwm的高位準有效斷言是動作600的實例。該方法亦包括動作605：回應於寫入多工器時鐘信號的斷言而將掃描輸入信號經由寫入多工器耦合到第一位元線。回應於寫入多工器時鐘信號uwm的斷言而打開傳輸閘極T1以將位準移位的掃描輸入信號sin耦合到位元線ubl0是動作605的實例。最後，該方法亦包括動作610：回應於讀取多工器信號的斷言而將掃描輸入信號從第一位元線經由讀取多工器耦合到全域讀取位元線。經由讀取多工器和感測放大器470將位準移位的掃描輸入信號sin耦合到全域讀取位元線grbl是動作610的實例。
本文中揭示的記憶體可以併入到多種電子系統中。例如，如圖7所示，蜂巢式電話700、膝上型電腦705和平板電腦710皆可以包括根據本揭示的具有周邊邏輯掃描的記憶體。諸如音樂播放機、視訊播放機、通訊設備和個人電腦的其他示例性電子系統亦可以配置有根據本揭示而構造的記憶體。
現在將藉由以下示例條款總結本揭示： 條款1. 一種記憶體，包括： 寫入驅動器，被配置為在掃描操作模式期間，回應於掃描操作模式期間的掃描輸入信號的二進位狀態，控制寫入驅動器位元線的二進位狀態； 寫入多工器，被配置為回應於寫入多工器時鐘信號的斷言，將該寫入驅動器位元線耦合到第一位元線； 讀取多工器，被配置為回應於讀取多工器時鐘信號的斷言，將該第一位元線耦合到全域讀取位元線；及 時鐘電路，被配置為在該掃描操作模式期間，與該讀取多工器時鐘信號基本同時地斷言該寫入多工器時鐘信號。 條款2. 如條款1所述的記憶體，其中該時鐘電路包括邏輯閘極，該邏輯閘極被配置為在該掃描操作模式期間，回應於該讀取多工器時鐘信號和掃描模式控制信號的斷言，而斷言該寫入多工器時鐘信號。 條款3. 如條款2所述的記憶體，其中該邏輯閘極包括NOR閘極。 條款4. 如條款1至3中任一項所述的記憶體，其中該寫入驅動器亦被配置為在該掃描操作模式期間，接收互補掃描輸入信號，以控制互補寫入驅動器位元線的二進位狀態。 條款5. 如條款4所述的記憶體，其中該寫入多工器亦被配置為回應於該寫入多工器時鐘信號的斷言，將該互補寫入驅動器位元線耦合到第一互補位元線。 條款6. 如條款5所述的記憶體，其中該寫入多工器包括耦合在該寫入驅動器位元線與該第一位元線之間的第一傳輸閘極，並且包括耦合在該互補寫入驅動器位元線與該第一互補位元線之間的第二傳輸閘極。 條款7. 如條款5至6中任一項所述的記憶體，亦包括： 第一位元單元，包括具有用於第一位元的輸出節點和用於該第一位元的互補的互補輸出節點的第一對交叉耦合反相器、耦合在該輸出節點與該第一位元線之間的第一存取電晶體、以及耦合在該互補輸出節點與該第一互補位元線之間的第二存取電晶體； 第一字線，耦合到該第一存取電晶體的閘極；及 第二字線，耦合到該第二存取電晶體的閘極，其中該時鐘電路亦被配置為在記憶體時鐘信號的第一週期的第一部分期間控制該第一字線的斷言以執行經由該第一位元線對該第一位元的單端讀取，並且在該記憶體時鐘信號的該第一週期的第二部分期間斷言該第一字線和該第二字線兩者以執行對第二位元到該第一位元單元的差分寫入。 條款8. 如條款1至7中任一項所述的記憶體，其中該時鐘電路是自定時時鐘電路。 條款9. 如條款7所述的記憶體，其中該第一存取電晶體和該第二存取電晶體均包括n型金屬氧化物半導體（NMOS）電晶體。 條款10. 如條款7所述的記憶體，亦包括： 第二位元單元，包括耦合在該第二位元單元的輸出節點與該第一位元線之間的第三存取電晶體，並且包括耦合在該第二位元單元的互補輸出節點與該第一互補位元線之間的第四存取電晶體； 第三字線，耦合到該第三存取電晶體的閘極；及 第四字線，耦合到該第四存取電晶體的閘極，該時鐘電路亦被配置為在該記憶體時鐘信號的該第一週期的該第一部分期間，控制該第四字線的斷言，以執行經由該第一互補位元線對該第二位元單元的單端讀取。 條款11. 如條款1至10中任一項所述的記憶體，其中該讀取多工器亦包括感測放大器。 條款12. 如條款11所述的記憶體，亦包括： 全域讀取位元線；及 電晶體，耦合在該全域讀取位元線與地之間，其中該感測放大器包括被配置為驅動該電晶體的閘極的NAND閘極。 條款13. 如條款12所述的記憶體，其中該電晶體是NMOS電晶體，該NMOS電晶體具有耦合到地的源極和耦合到該全域讀取位元線的汲極。 條款14. 如條款2所述的記憶體，其中該寫入驅動器亦被配置為在該掃描操作模式期間，回應於位元遮罩信號的二進位狀態，控制該寫入驅動器位元線的該二進位狀態。 條款15. 一種用於記憶體的掃描方法，包括： 在掃描操作模式期間，在讀取多工器時鐘信號被斷言的同時，斷言寫入多工器時鐘信號； 回應於該寫入多工器時鐘信號的斷言，將掃描輸入信號經由寫入多工器耦合到第一位元線；及 回應於該讀取多工器信號的斷言，將該掃描輸入信號從該第一位元線經由讀取多工器耦合到全域讀取位元線。 條款16. 如條款15所述的掃描方法，亦包括： 在時鐘電路處接收記憶體時鐘信號邊沿，其中該寫入多工器時鐘信號的斷言和該讀取多工器時鐘信號的斷言回應於該記憶體時鐘信號邊沿。 條款17. 如條款16所述的掃描方法，其中該寫入多工器時鐘信號的斷言亦回應於掃描模式控制信號的斷言。 條款18. 如條款15至17中任一項所述的掃描方法，亦包括： 在第一記憶體時鐘週期的第一部分期間，藉由斷言第一位元單元的第一對字線中的第一字線，來執行經由該第一位元線對該第一位元單元的單端讀取，其中執行該單端讀取亦包括在該寫入多工器時鐘信號未被斷言時，斷言該讀取多工器時鐘信號。 條款19. 如條款18所述的掃描方法，亦包括： 在該第一記憶體時鐘週期的第二部分期間，斷言該第一對字線中的該第一字線和第二字線兩者，以經由該第一位元線並經由第一互補位元線向該第一位元單元進行寫入，其中執行向該第一位元單元的該寫入亦包括在該讀取多工器時鐘信號未被斷言時，斷言該寫入多工器時鐘信號。 條款20. 一種記憶體，包括： 第一開關，被配置為回應於寫入多工器時鐘信號的斷言，將寫入驅動器位元線耦合到第一位元線； 全域讀取位元線； 感測放大器，被配置為回應於讀取多工器時鐘信號的斷言，感測該第一位元線的二進位狀態，以控制該全域讀取位元線的二進位狀態；及 時鐘電路，被配置為在掃描操作模式期間，與該讀取多工器時鐘信號基本同時地斷言該寫入多工器時鐘信號。 條款21. 如條款20所述的記憶體，亦包括： 第一電晶體，耦合在該全域讀取位元線與地之間，並且其中該感測放大器包括： 耦合在該第一位元線與該第一電晶體的閘極之間的第一邏輯閘極；及耦合在記憶體電源供應器電壓的電源供應器節點與該第一邏輯閘極的電源供應器節點之間的第二電晶體，其中該第二電晶體被配置為回應於該讀取多工器時鐘信號的斷言而導通。 條款22. 如條款21所述的記憶體，其中該第一邏輯閘極包括NAND閘極。 條款23. 如條款21所述的記憶體，其中該第一電晶體包括NMOS電晶體，並且其中該第二電晶體包括PMOS電晶體。 條款24. 如條款20至23中任一項所述的記憶體，其中該第一開關包括第一傳輸閘極。
正如本領域的一些技藝人士現在將認識到的，並且取決於手頭的特定應用，在不脫離本揭示的範圍的情況下，可以對本揭示的設備的材料、裝置、配置和使用方法進行很多修改、替換和變化。鑒於此，本揭示的範圍不應當限於本文中示出和描述的特定實現方式的範圍，因為其等僅僅是其中的一些實例，但是更確切地說，應當與下文所附請求項及其功能均等物的範圍完全相稱。
100:PTP SRAM 105:位準移位器 110:第一反相器 115:第二反相器 120:寫入驅動器 125:寫入多工器 130:讀取多工器和感測放大器 131:輸出信號 135:NOR閘極 140:自定時時鐘電路 145:NOR閘極 200:列 205:第一PTP位元單元 210:第二PTP位元單元 400:PTP SRAM 405:NAND閘極 415:反相器 420:NOR閘極 425:NAND閘極 430:NAND閘極 435:反相器 440:反相器 445:NAND閘極 450:自定時時鐘電路 455:NOR閘極 460:寫入驅動器 465:寫入多工器 470:讀取多工器和感測放大器 600:動作 605:動作 610:動作 700:蜂巢式電話 705:膝上型電腦 710:平板電腦 CLK:記憶體時鐘信號 din:資料輸入信號 dinb:互補資料輸入信號 dout:資料輸出 grbl:全域讀取位元線 lbl0:位元線 M1:NMOS電晶體 M2:NMOS電晶體 M3:NMOS存取電晶體 M4:第二NMOS存取電晶體 M5:存取電晶體 M6:存取電晶體 M7:NMOS電晶體 M8:NMOS電晶體 M9:NMOS電晶體 P1:PMOS電晶體 P2:PMOS電晶體 P3:PMOS電晶體 Q:真值位元節點 QB:互補位元節點 rmp:讀取多工器時鐘信號 sin:掃描輸入信號 t0:時間 t1:時間 T1:第一傳輸閘極 t2:時間 T2:第二傳輸閘極 t3:時間 t4:時間 t5:時間 ubl0:記憶體組位元線 ublb0:記憶體組互補位元線 uwm:寫入多工器時鐘信號 wd:寫入驅動器位元線 wdb:互補寫入驅動器位元線 WL0:字線 WLA0:字線 WLA1:字線 WLB0:字線 WLB1:WLA1 wrclk_n:低位準有效寫入時鐘信號
圖1示出PTP SRAM，其中掃描路徑旁路了寫入多工器和讀取多工器。
圖2示出根據本揭示的一態樣的用於PTP SRAM的位元單元。
圖3是圖1的PTP SRAM中的功能模式讀取操作和寫入操作期間的各種信號的時序圖。
圖4示出根據本揭示的一態樣的PTP SRAM，其中掃描路徑穿過包括寫入多工器和讀取多工器的周邊邏輯。
圖5是根據本揭示的一態樣的PTP SRAM中的掃描操作模式期間的各種信號的時序圖。
圖6是根據本揭示的一態樣的偽三埠記憶體周邊邏輯掃描的示例操作方法的流程圖。
圖7示出根據本揭示的一態樣的一些示例電子系統，每個電子系統整合具有周邊邏輯掃描能力的偽三埠記憶體。
藉由參考下文的詳細描述，可以更好地理解本揭示的實現方式及其優點。應當瞭解，相似的元件符號用於標識一或多個附圖中所示的相似元素。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:PTP SRAM
105:位準移位器
110:第一反相器
115:第二反相器
120:寫入驅動器
125:寫入多工器
130:讀取多工器和感測放大器
131:輸出信號
135:NOR閘極
140:自定時時鐘電路
145:NOR閘極

Claims (24)

  1. 一種記憶體，包括： 一寫入驅動器，被配置為回應於一掃描操作模式期間的一掃描輸入信號的一二進位狀態，控制在一掃描操作模式期間一寫入驅動器位元線的一二進位狀態； 一寫入多工器，被配置為回應於一寫入多工器時鐘信號的一斷言，將該寫入驅動器位元線耦合到一第一位元線； 一讀取多工器，被配置為回應於一讀取多工器時鐘信號的一斷言，將該第一位元線耦合到一全域讀取位元線；及 一時鐘電路，被配置為在該掃描操作模式期間，與該讀取多工器時鐘信號基本同時地斷言該寫入多工器時鐘信號。
  2. 如請求項1所述的記憶體，其中該時鐘電路包括一邏輯閘極，該邏輯閘極被配置為回應於該讀取多工器時鐘信號和一掃描模式控制信號的一斷言，而在該掃描操作模式期間斷言該寫入多工器時鐘信號。
  3. 如請求項2所述的記憶體，其中該邏輯閘極包括一NOR閘極。
  4. 如請求項1所述的記憶體，其中該寫入驅動器亦被配置為：在該掃描操作模式期間，接收一互補掃描輸入信號，以控制一互補寫入驅動器位元線的一二進位狀態。
  5. 如請求項4所述的記憶體，其中該寫入多工器亦被配置為：回應於該寫入多工器時鐘信號的該斷言，將該互補寫入驅動器位元線耦合到一第一互補位元線。
  6. 如請求項5所述的記憶體，其中該寫入多工器包括一第一傳輸閘極並且包括一第二傳輸閘極，該第一傳輸閘極耦合在該寫入驅動器位元線與該第一位元線之間，並且該第二傳輸閘極耦合在該互補寫入驅動器位元線與該第一互補位元線之間。
  7. 如請求項5所述的記憶體，亦包括： 一第一位元單元，包括一第一對交叉耦合反相器、一第一存取電晶體、以及一第二存取電晶體，該第一對交叉耦合反相器具有用於一第一位元的一輸出節點、以及用於該第一位元的一互補的一互補輸出節點，該第一存取電晶體耦合在該輸出節點與該第一位元線之間，並且該第二存取電晶體耦合在該互補輸出節點與該第一互補位元線之間； 一第一字線，耦合到該第一存取電晶體的一閘極；及 一第二字線，耦合到該第二存取電晶體的一閘極，其中該時鐘電路亦被配置為：在一記憶體時鐘信號的一第一週期的一第一部分期間控制該第一字線的一斷言以執行經由該第一位元線對該第一位元的一單端讀取，並且在該記憶體時鐘信號的該第一週期的一第二部分期間斷言該第一字線和該第二字線兩者以執行到該第一位元單元的一第二位元的一差分寫入。
  8. 如請求項1所述的記憶體，其中該時鐘電路是一自定時時鐘電路。
  9. 如請求項7所述的記憶體，其中該第一存取電晶體和該第二存取電晶體各自包括一n型金屬氧化物半導體（NMOS）電晶體。
  10. 如請求項7所述的記憶體，亦包括： 一第二位元單元，包括一第三存取電晶體並且包括一第四存取電晶體，該第三存取電晶體耦合在該第二位元單元的一輸出節點與該第一位元線之間，並且該第四存取電晶體耦合在該第二位元單元的一互補輸出節點與該第一互補位元線之間； 一第三字線，耦合到該第三存取電晶體的一閘極；及 一第四字線，耦合到該第四存取電晶體的一閘極，該時鐘電路亦被配置為：在該記憶體時鐘信號的該第一週期的該第一部分期間，控制該第四字線的一斷言，以執行經由該第一互補位元線對該第二位元單元的一單端讀取。
  11. 如請求項1所述的記憶體，其中該讀取多工器亦包括一感測放大器。
  12. 如請求項11所述的記憶體，亦包括： 一全域讀取位元線；及 一電晶體，耦合在該全域讀取位元線與地之間，其中該感測放大器包括一NAND閘極，該NAND閘極被配置為驅動該電晶體的一閘極。
  13. 如請求項12所述的記憶體，其中該電晶體是一NMOS電晶體，該NMOS電晶體具有耦合到地的一源極和耦合到該全域讀取位元線的一汲極。
  14. 如請求項2所述的記憶體，其中該寫入驅動器亦被配置為：回應於一位元遮罩信號的一二進位狀態，控制在該掃描操作模式期間該寫入驅動器位元線的該二進位狀態。
  15. 一種用於一記憶體的掃描方法，包括以下步驟： 在一讀取多工器時鐘信號在一掃描操作模式期間被斷言的同時，斷言一寫入多工器時鐘信號； 回應於該寫入多工器時鐘信號的該斷言，將一掃描輸入信號經由一寫入多工器耦合到一第一位元線；及 回應於該讀取多工器信號的該斷言，將該掃描輸入信號從該第一位元線經由一讀取多工器耦合到一全域讀取位元線。
  16. 如請求項15所述的掃描方法，亦包括以下步驟： 在一時鐘電路處接收一記憶體時鐘信號邊沿，其中該寫入多工器時鐘信號的該斷言和該讀取多工器時鐘信號的該斷言回應於該記憶體時鐘信號邊沿。
  17. 如請求項16所述的掃描方法，其中該寫入多工器時鐘信號的該斷言亦回應於一掃描模式控制信號的一斷言。
  18. 如請求項15所述的掃描方法，亦包括以下步驟： 在一第一記憶體時鐘週期的一第一部分期間，藉由斷言一第一位元單元的一第一對字線中的一第一字線，來執行經由該第一位元線對該第一位元單元的一單端讀取，其中執行該單端讀取亦包括斷言該讀取多工器時鐘信號，同時該寫入多工器時鐘信號未被斷言。
  19. 如請求項18所述的掃描方法，亦包括以下步驟： 在該第一記憶體時鐘週期的一第二部分期間，斷言該第一對字線中的該第一字線和一第二字線兩者，以經由該第一位元線並經由一第一互補位元線向該第一位元單元進行寫入，其中執行向該第一位元單元的該寫入亦包括斷言該寫入多工器時鐘信號，同時該讀取多工器時鐘信號未被斷言。
  20. 一種記憶體，包括： 一第一開關，被配置為回應於一寫入多工器時鐘信號的一斷言，將一寫入驅動器位元線耦合到一第一位元線； 一全域讀取位元線； 一感測放大器，被配置為回應於一讀取多工器時鐘信號的一斷言，感測該第一位元線的一二進位狀態，以控制該全域讀取位元線的一二進位狀態；及 一時鐘電路，被配置為在一掃描操作模式期間，與該讀取多工器時鐘信號基本同時地斷言該寫入多工器時鐘信號。
  21. 如請求項20所述的記憶體，亦包括： 一第一電晶體，耦合在該全域讀取位元線與地之間，並且其中該感測放大器包括： 耦合在該第一位元線與該第一電晶體的一閘極之間的一第一邏輯閘極；及耦合在一記憶體電源供應器電壓的一電源供應器節點與該第一邏輯閘極的一電源供應器節點之間的一第二電晶體，其中該第二電晶體被配置為回應於該讀取多工器時鐘信號的一斷言而導通。
  22. 如請求項21所述的記憶體，其中該第一邏輯閘極包括一NAND閘極。
  23. 如請求項21所述的記憶體，其中該第一電晶體包括一NMOS電晶體，並且其中該第二電晶體包括一PMOS電晶體。
  24. 如請求項20所述的記憶體，其中該第一開關包括一第一傳輸閘極。
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