TW202347337A - 一種記憶體裝置的胞陣列 - Google Patents

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Abstract

一種記憶體裝置的胞陣列包含：第一記憶胞艙以第一列、第二列以及複數行來排列，此第一列以及第二列沿著第一水平方向延伸，那些行沿著第二水平方向延伸，其中第一記憶胞艙之第二列中的記憶胞相對於第一記憶胞艙之第一列中的記憶胞在第一水平方向上位移；第一共字元線金屬軌道沿著第一水平方向延伸，其中第一列中的記憶胞和第二列中的記憶胞皆設置在第一共字元線金屬軌道上；以及複數個第一位元線金屬軌道沿著第二水平方向延伸，其中那些第一位元線金屬軌道中的每一個皆設置於第一記憶胞艙中的其中一個記憶胞上。

Description

PCRAM的交叉點架構
本揭露的實施例總體上是關於記憶體裝置，並且特別是關於相變隨機存取記憶體(phase-change random-access memory；PCRAM)裝置。
數據是當今數位經濟中最有價值的資源，而且比以往任何時候都有更多的數據需要處理。記憶體扮演一個關鍵角色於數據流中。邏輯和記憶體之間的差距是系統性能的瓶頸。為了優化成本和性能之間的權衡，各種類型的記憶體裝置組合使用以適應不同的使用案例。例如，靜態隨機存取記憶體 (static random-access memory；SRAM) 裝置直接集成於邏輯晶片上作為快取記憶體，以提供快速存取；動態隨機存取記憶體 (dynamic random-access memory；DRAM) 裝置提供外接記憶體解決方案並且支援更高的記憶體容量；快閃記憶體裝置提供更高的記憶容量和密度，同時在沒有電源的情況下保存資訊。
最近幾年，非常規之非揮發性記憶體 (unconventional nonvolatile memory；NVM) 裝置，例如鐵電式隨機存取記憶體 (ferroelectric random-access memory；FRAM) 裝置、相變隨機存取記憶體 (phase-change random-access memory；PCRAM) 裝置、磁阻隨機存取記憶體 (MRAM)裝置以及電阻式隨機存取記憶體 (resistive random-access memory；RRAM) 裝置已經出現。這些非常規之NVM 裝置（有時稱為“新興的記憶體裝置”）使用新型材料和機制來儲存數據。它們有望混合上述之記憶體階層以提高整體性能。此外，它們的獨特特性提供巨大的潛力以啟用新應用（例如人工智慧、高效能計算等）和新穎架構。
因此，需要改善新興記憶體裝置的性能。
無
以下揭露提供許多不同的實施例或示例，用於實現所提供的不同標的之特徵。下面描述組件和排列的具體示例以簡化本揭露。當然，這些僅僅是示例，並且不旨在進行限制。例如，在以下描述中，第一特徵形成於第二特徵上或上方，其中可能包含第一和第二特徵直接接觸而形成的實施例，並且還可以包含其中額外特徵可以形成於第一和第二特徵之間的實施例，使得第一和第二特徵可以不直接接觸。此外，本揭露會在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚之目的，並且其本身並不限定所討論的各種實施例和/或組件之間的關係。
此外，空間相對術語，如“在…之下”、“在…之下”、“下方”、“在…之上”、“在…上方”及類似用語，在此處係為了便於描述一個元件或部件與另外一個(一些)元件或部件之間的關係，如附圖所繪示。除了圖中描繪的方向之外，空間相對術語意旨涵蓋設備在使用或操作中的不同方向。此裝置可以以其他方式定向（旋轉90度或在其他方向），並且本文所使用的空間相對描述同樣可以相應地解釋。
描述本揭露的一些實施例。額外的操作可以提供於這些實施例中描述的之前、期間和/或之後階段。對於不同的實施例，一些所描述的階段可以替換或消除。下面描述的一些特徵可以替換或消除，並且可以為不同的實施例添加額外的特徵。雖然所討論的一些實施例的操作以特定順序進行，但是這些操作可以以另一邏輯順序進行。
概述
相變隨機存取記憶體 (Phase-change random-access memory；PCRAM) 裝置是一種非揮發性記憶體 (non-volatile memory；NVM) 裝置，有望成為下一代非揮發性電子記憶體的候選裝置，因為相較於其他常用的 NVM 裝置，PCRAM 裝置提供更快的速度和更低的功耗，同時保持較低的製造成本。
對於每一個記憶胞(memory cell；“MC”)，PCRAM裝置通常包含相變材料(Phase-Change Material； PCM)層，排列於耦合至控制電路的頂部電極和底部電極之間。PCRAM 裝置配置成基於電阻狀態之間的可逆切換過程來運作。可逆切換的實現係藉由改變 PCM 層的相位，其包含基於，例如透過焦耳加熱的溫度變化序列而可以改變相位於非晶性和結晶性之間的一種結構。焦耳加熱包含電流流經導電材料所產生的熱量。當 PCM 層從結晶性相變為非晶性時，例如，由於加熱和冷卻序列受控於例如來自控制電路的施加電壓偏壓，PCM 層的電阻分別從低變為高。因此，PCRAM 裝置可以儲存數據，藉由在高阻態 (high resistance state；HRS) 和低阻態 (low resistance state；LRS) 之間切換，其分別對應於第一數據狀態(例如，“邏輯0”)和第二數據狀態(例如，“邏輯1”)，反之亦然。
然而，有一些與 PCRAM 裝置相關的挑戰。一個挑戰是晶片面積效率。驅動器區（例如，字元線驅動電路的區域）是小單元記憶體設計的關鍵參數，例如嵌入式記憶體(embedded memory)裝置或儲存級記憶體 (storage class memory；SCM) 裝置的磚(tiles)。例如，SCM的大晶片面積劃分為稱為“磚”的小區域，以及每個磚具有自己的字元線驅動電路和位元線感測電路於其周圍。字元線驅動電路內部的電晶體尺寸通常很大，以便提供更高的電流給寫入操作（即是，寫入電流）。因此，字元線驅動電路的面積直接影響整個晶片面積、晶片成本和晶片面積效率。對於給定的記憶體容量，期望字元線驅動電路具有較小的面積。
另一個挑戰是字元線電阻。字元線電阻隨著字元線間距的縮小而增加。較高的電阻會導致用於切換 PCM 的寫入電流不足。更高的電阻也會導致更高的延遲，從而降低整體晶片性能。因此，對於給定的記憶體容量，期望具有較小的字元線電阻。
根據本揭露的一些方面，提供一種記憶體裝置的胞陣列之新型交叉點架構。在新型的交叉點架構中，每個記憶胞仍然位於位元線和字元線之間的拓撲交叉點。然而，記憶胞形成一格子(例如，一個中心方形格子)不同於傳統交叉點架構中的方形格子。對於格子中的每個記憶胞，最相近的記憶胞既不在同一列也不在同一行。相反地，每個最相近的記憶胞位於相鄰列和相鄰行中。
因此，第二列中的記憶胞與第一列相鄰，相對於第一列中的記憶胞，移動或位移於列的延伸方向上。此位移能夠分別利用獨立的位元線來連接兩個相鄰列中的每個記憶胞。
因為使用共字元線，而減少了字元線驅動器組的數量。更少的字元線驅動器組可以減少字元線驅動電路的面積，從而降低整體晶片面積和晶片成本。此外，共字元線的金屬軌道更寬。因此，字元線電阻因較大的截面面積而減小。較小的字元線電阻可以提供足夠的電流給寫入操作並且降低延遲，從而提高整體晶片性能。
此外，傳統交叉點架構中的字元線金屬軌道在自對準雙圖案化 (self-aligned double patterning ；SADP) 製程期間通常需要昂貴的浸沒層(immersion layers)。相比之下，較寬的共字元線金屬軌道不需要SADP製程和昂貴的浸沒層，從而釋放(releasing)製造的複雜性和難度。
最後，設計規則限制兩個記憶胞之間的最小距離。因為此位移，最相近的兩個記憶胞之間的距離在列的延伸方向上變得更小。因此，位元線可以具有更緊密的排列。
在一種實施方式中，每一個記憶胞包含一相變材料(phase-change material；PCM)層和一選擇器。應當理解，本揭露所發明的技術也適用於其他類型的電阻型記憶體裝置，例如磁阻式隨機存取記憶體(magnetoresistive random-access memory；MRAM)裝置和電阻式隨機存取記憶體(resistive random-access memory；RRAM)裝置。
示例胞陣列架構
圖1A係根據一些實施例，繪示記憶胞陣列100a之示例圖。圖1B係根據一些實施例，繪示另一記憶胞陣列100b之示例圖。應當理解，圖1A和圖1B不是按比例所繪製。
在圖1A所示的示例中，多個記憶胞(“MC”)102排列於水平平面(即是，圖1A所示的X-Y平面)中。記憶胞102排列在標記為R1到R10的多(在圖1A中所示之示例為十個)列和標記為C1到C15的多(在圖1A中所示之示例為十五個)行中。
在傳統的交叉點架構中，記憶胞形成直立的方形格子於水平平面上，以及記憶胞位於位元線和字元線之間的拓撲交叉點處。對於直立的方形格子中的每個記憶胞，最相近的記憶胞位於同一列或同一行中。
相反地，在圖1A所示的示例中，使用一種新型的交叉點架構。每個記憶胞102仍然位於位元線106和字元線104之間的拓撲交叉點。然而，記憶胞102形成不同的格子(例如，於一個示例中的中心方形格子)。對於格子中的每個記憶胞102，最相近的記憶胞102既不在同一列也不在同一行。相反，每一個最相近的記憶胞102位於一相鄰列以及一相鄰行中。
區域190繪示於圖1A中，係一示例性“單元”，其包含五個記憶胞102，跨越三列R7、R8和R9以及三行C1、C2和C3。對於R8列和C2行中的記憶胞，剩餘的四個記憶胞102在區域190中是其最相近的記憶胞102。這四個記憶胞102中的每一個在一相鄰列(即是，列R7或列R9)中和在一相鄰行(即是，行C1或行C3)中。同一列中最相近的記憶胞102位於列R8行C4，以及具有比區域190中的這四個記憶胞102更長的距離。同樣地，最相近的記憶胞102在同一行中位於列R10(或列R6)和行C2中，並且具有比區域190中的這四個記憶胞102更長的距離。
如圖1A和圖1B所示，列R8和行C2中的記憶胞102中心與其中一個和其最相近的記憶胞102中心(例如，列R9和行C1中的記憶胞102)之間有一線段。此線段與Y方向（即行的延伸方向，也稱為“第一水平方向”）定義角度θ。在一實施例中，角度θ介於15度至60度之間。在一個示例中，角度θ是15度。在另一示例中，角度θ為30度。在又一示例中，角度θ是45度。在又一示例中，角度θ是60度。
由於新型的交叉點架構，下一列中的記憶胞102移動或位移於X方向(即是列的延伸方向，也稱為“第一水平方向”)。因此，相鄰列中的任何兩個記憶胞102皆沒有在X方向上重疊。此位移使得能利用各自的位元線106分別地連接兩個相鄰列中的每個記憶胞102。例如，在列R1和列R2中的每個記憶胞102因為沿著X方向的位移，而可以(電)連接至各自的位元線106。具體地，在列R1行C1中的記憶胞102連接至位元線BL1；列R2行C2中的記憶胞102連接至位元線BL3。列R1行C3的記憶胞102連接至位元線BL5。因為兩個相鄰列中的每個記憶胞102可以單獨連接到各自的位元線106，所以這兩個相鄰列中的所有記憶胞102可以連接至共字元線104。在上述示例中，列R1和列R2中的所有記憶胞102可以連接至共字元線WL0-0 (第一個數位“0”表示在垂直方向的“艙”編號，即是圖1A中所繪示的Z方向，並且“艙”的細節將在下面描述)。類似地，列R3和列R4的所有記憶胞102皆可以連接至共字元線WL0-1；列R5和列R6的所有記憶胞102皆可以連接至共字元線WL0-2；列R7和列R8的所有記憶胞102皆可以連接至共字元線WL0-3；列R9和列R10中的所有記憶胞102皆可以連接至共字元線WL0-4。每一個共字元線WL0-0、WL0-1、WL0-2、WL0-3以及WL0-4皆連接至各自的字元線驅動器組。
因為使用共字元線WL0-0、WL0-1、WL0-2、WL0-3以及WL0-4，所以字元線驅動器組的數量減少了50%。在圖1A所示的示例中，十列只需要五個字元線驅動器組，而在傳統的交叉點架構中需要十個字元線驅動器組。更少的字元線驅動器組可以減少字元線驅動電路的面積，從而降低整體晶片面積和晶片成本。
此外，共字元線WL0-0、WL0-1、WL0-2、WL0-3以及WL0-4的金屬軌道在Y方向上更寬，字元線電阻減小，係由於截面積更大。較小的字元線電阻可以提供足夠的電流給寫入操作並且降低延遲，從而提高整體晶片性能。
此外，字元線金屬軌道在傳統交叉點架構中通常需要昂貴的浸沒層，在自對準雙圖案化 (SADP) 製程期間。相比之下，較寬的共字元線金屬軌道不需要SADP製程和昂貴的浸沒層，從而釋放製造的複雜性和難度。
最後，設計規則限制最小距離D於兩個記憶胞102 (例如，列R8行C2中的記憶胞和列R9行C1中的記憶胞)之間。由於角度θ，這兩個最相近的記憶胞102之間在X方向上的距離變為D·sinθ，比D更小的距離。因此，可以實現更小的位元線間距以提高胞陣列110a的吞吐量(throughput)。換句話說，位元線106可以具有更緊密的排列。
應當理解，胞陣列100a是示例性的而不是限制性的。本領域的通常技術人員將認知到許多變化、修改和替代於本揭露的構思內。雖然記憶胞繪示於圖1A中是圓形的，但其他截面形狀也可以採用。此外，雖然僅繪示一個“艙”（對應於一個水平面，即是一個X-Y平面）於圖1A和圖1B中，但可以採用多個艙於其他實施例(例如，3D記憶體裝置)中。如以下將描述的，共字元線WL0-0、WL0-1、WL0-2、WL0-3以及WL0-4可以進一步跨艙共享。
圖1B所示的胞陣列100b類似於圖1A所示的胞陣列100a，不同的是每條共字元線的形成係透過連接兩個相鄰的窄字元線金屬軌道（每一個對應至一列）於X方向的一端。換句話說，每一個共字線金屬軌道具有U形截面於X-Y平面上，並且狹縫(split)192存在於兩個原始字元線金屬軌道之間。
在另一實施例中，每條共字元線的形成可以透過連接兩個相鄰的窄字元線金屬軌道(每一個對應至一列) 於X方向的兩端。換句話說，每個共字元線金屬軌道的中間都有一個狹縫，其被共字元線金屬軌道包圍。狹縫延伸於X方向。
同樣，由於使用共字元線WL0-0、WL0-1、WL0-2、WL0-3和WL0-4，字元線驅動器組的數量減少了50％。在圖1A所示的示例中，十列只需要五個字元線驅動器組，而在傳統的交叉點架構中需要十個字元線驅動器組。更少的字元線驅動器可以減少字元線驅動器電路的面積，從而降低整體晶片面積和晶片成本。
再次，應該理解，圖1A和圖1B中所示的實施例是示例性的，並且本領域的通常技術人員將認知到許多變化、修改和替代於本揭露的構思內。
示例記憶體裝置包含示例胞陣列架構
圖2A是繪示第一剖面的圖，係根據一些實施例，截取自示於圖1A中包含胞陣列100a之示例記憶體裝置中的A-A'。圖2B是繪示第二剖面的圖，係根據一些實施例，截取自示於圖1A中包含胞陣列100a之示例記憶體裝置中的B-B'。應當理解，圖2A和圖2B不是按比例繪製。
記憶體裝置200包含，除其他元件外，基材214、選擇電晶體213a和213b，以及如圖1A所示之胞陣列100a。選擇電晶體213a和213b製造於基材214上，係使用前端線(front end of line；FEOL)製程，而胞陣列100a製造於一個或多個層間介電(interlayer dielectric；ILD)層中，係使用後端線(back end of line；BEOL)製程。
基材214可以是例如塊體基材(例如，塊體矽基材)或絕緣體上覆矽(silicon-on-insulator；SOI)基材。在一些示例中，基材214還可以是二元半導體基材(例如，砷化鎵 (GaAs))、三元半導體基材(例如，砷化鋁鎵(AlGaAs))，或更高階的半導體基材。在一些實施例中，基材214可以包含淺溝槽隔離(shallow trench isolation；STI)區，係透過用電介質填充基材214中的溝槽而形成。
在所繪示的示例中，每一個選擇電晶體213a和213b包含源極區212和汲極區210，形成於基材214中，以及閘極211形成於基材214的頂部表面上。應當注意，選擇電晶體213a和213b僅是示例性的，其他類型的電晶體(例如，鰭式場效電晶體(FinFETs)、閘極全環場效電晶體(GAA FETs))也在本揭露的範圍內。
選擇電晶體213a的源極區212透過導電的(例如金屬)一個或多個軌道以及一個或多個貫孔連接至節點220a，而選擇電晶體213a的汲極區210透過金屬貫孔206連接至字元線WL1-0。當選擇電晶體213a導通時，節點220a可操作以接收一可以施加至字元線WL1-0上之選擇電壓。同樣，選擇電晶體213b的源極區212透過導電的(例如金屬)一個或多個軌道以及一個或多個貫孔連接至節點220b，而選擇電晶體213b的汲極區210透過金屬貫孔206連接至字元線WL0-0。當選擇電晶體213b導通時，節點220b可操作以接收可施加到字元線WL0-0上之另一選擇電壓。
選擇電晶體213a和213b可用於控制電流，其在操作期間流過胞陣列100a中的記憶胞102。選擇電晶體213a和213b可以提供所需的功能，以操作胞陣列100a中的記憶胞102。例如，選擇晶體管213a和213b可以操作以控制記憶胞102的編程、抹除操作和讀取操作。
在圖 1 A所示的示例中，記憶胞102包含四個艙(即是，層) 於胞陣列100a中，在Z方向上一個接著一個。艙1和艙3皆連接到字元線WL0-0，而艙2和艙4皆連接到字元線WL1-0。換句話說，艙 1和艙 3共享一條共字元線104，而艙 2和艙 4共享一條共字元線104。
記憶胞 102在艙1和艙2中的同一行中共享一條共位元線 106。具體而言，記憶胞MC-A和MC-B共享一條位元線BL1；記憶胞MC-E和MC-F共享一條位元線BL5；記憶胞MC-I和MC-J共享一條共位元線BL9。由於艙1中的記憶胞102和艙 2中的記憶胞102分別連接至字元線WL0-0和字元線WL1-0，每個記憶胞102可以單獨選擇，藉由選擇一條字元線104和一條位元線106的組合。
同樣，記憶胞 102在艙3和艙4中的同一行中共享一條共位元線 106。具體而言，記憶胞MC-K和MC-L共享一條位元線BL0；記憶胞MC-O和MC-P共享一條位元線BL4；記憶胞MC-S和MC-T共享一條共位元線BL8。由於艙3中的記憶胞102和艙 4中的記憶胞102分別連接至字元線WL0-0和字元線WL1-0，每個記憶胞102可以單獨選擇，藉由選擇一條字元線104和一條位元線106的組合。
每一個記憶胞102包含，除其他元件外，一儲存元件202以及一存取元件204等。儲存元件202可操作以儲存數據(即，“0”或“1”)，基於其高電阻狀態(high-resistance state；HRS)和低電阻狀態(low-resistance state；LRS)。存取元件204可操作以提供對儲存元件202的存取，基於施加電壓至對應的字元線104和對應的位元線106。在一個實施例中，儲存元件202是相變材料(phase-change material；PCM)層，而存取元件204是選擇器。高密度記憶體架構（例如，交叉點架構）的實現，通常係透過使用這種“1S1R”結構（一個選擇器配對於一個記憶體）作為建置區塊(building block)。為清楚起見，本實施例將在以下描述中使用，但是應當理解，其他儲存元件202和其他存取元件204也在本揭露的構思之內。儲存元件202的示例可以包含電阻型記憶體裝置的儲存元件，例如磁阻隨機存取記憶體(MRAM)裝置和電阻式隨機存取記憶體(RRAM)裝置。在一個示例中，MRAM裝置是自旋力矩轉移（spin-torque-transfer；STT）MRAM裝置。在另一示例中，MRAM裝置是自旋軌道扭矩（spin-orbit-torque；SOT）MRAM裝置。
PCM層202形成或設置於同一記憶胞102中的選擇器204上。應當理解，在其他實施例中，選擇器204可以形成於同一記憶胞102中的PCM層202上。如上所述，PCM層202的電阻狀態可以進行可逆轉換於非晶性和結晶性之間。當PCM層202從結晶性相變為非晶性時，例如，因為加熱和冷卻順序，PCM層202的電阻狀態從低電阻狀態(LRS)切換至高電阻狀態(HRS)。
在一些示例中，PCM層202包含一或多層的Ga—Sb, In—Sb, In—Se, Sb—Te, Ge—Te 和 Ge—Sb之二元系統；Ge-Sb-Te、In-Sb-Te、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge和Ga-Sb-Te之三元系統；Ag-In-Sb-Te、Ge-Sn-Sb-Te、Ge-Sb-Se-Te、Te-Ge-Sb-S、Ge-Sb-Te-O和Ge—Sb—Te—N之四元系統；硫族化合物合金包含來自元素週期表第VI族的一或多個元素，Ge-Sb-Te合金、Ge2Sb2Te5、氧化鎢、氧化鎳、氧化銅，或它們的組合。應當理解，這些材料是示例性的而不是限制性的。在一些實施方式中，PCM層202的形成係透過化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、脈衝雷射沉積(pulsed laser deposition；PLD)、濺射、原子層沉積(atomic layer deposition；ALD)，或任何其他薄膜沉積製程。
相變化於PCM層202中的結晶相和非晶相之間，有關於PCM層202材料之結構的長程有序(long-range order)和短程有序(short-range order)之間的相互作用。例如，長程有序的崩潰(collapse)會產生非晶相。長程有序於結晶相中有利於電傳導，而非晶相阻礙電傳導並且導致高電阻。為了調整 PCM 層 202 的特性以根據不同所需，相變材料層202的材料可以摻雜不同量的各種元素，以調整材料之鍵結結構內部中短程有序和長程有序的比例。摻雜元素可以是用於半導體摻雜的任何元素，係透過使用例如離子佈植或擴散。
同樣，雖然PCM層202作為一示例，但本揭露中描述的技術通常適用於其他電阻型記憶體裝置，例如MRAM裝置和RRAM裝置。選擇器204是一個兩端的裝置，當施加在其上的電壓高於閾值電壓時會開啟，否則保持關閉。當胞陣列100a適當地偏置以操作選定的記憶胞102時，來自非選定記憶胞102的漏電流可以消除，係透過選擇器204串聯連接至那些非選定記憶胞102中的每一個，因為當它們保持關閉時，電壓主要是施加在選擇器204上。對於選定的記憶胞102，選定的記憶胞102的選擇器204開啟，並且電壓主要施加在PCM層202上。
選擇器204匹配相應之PCM層202的特性以實現高性能。對選擇器的一些要求包含通斷電流比（非線性）、高通態電流密度、快速切換速度、高耐久週期、高熱穩定性、易於製程集成，以及與PCM層202(或一般儲存元件202)的操作兼容性。在一種實施方式中，選擇器204是雙向定限開關(ovonic threshold switch；OTS)。為了更有效地與記憶體裝置200的邏輯部分一起工作，在一個實施例中，選擇器204和PCM層202的總操作電壓兼容於邏輯部分的供應電壓。在一個示例中，總操作電壓為1.5V。
在一些示例中，選擇器204包含GeTe、AsGeSe、GeSbTe、GeSiAsTe、GeSe、GeSbSe、GeSiAsSe、GeS、GeSbS、GeSiAsS，或上述之組合。在其他示例中，選擇器204包括BTe、CTe、BCTe、CSiTe、BSiTe、BCSiTe、BTeN、CTeN、BCTeN、CSiTeN、BSiTeN、BCSiTeN、BTeO、CTeO、BCTeO、CSiTeO、BSiTeO、BCSiTeO、BTeON、CTeON、BCTeON、 CSiTeON、BSiTeON、BCSiTeON，或上述之組合。應該理解，這些材料是示例性的而不是限制性的。在一些實施方式中，選擇器204的形成係透過CVD、PVD、PLD、濺射、ALD或任何其他薄膜沉積製程。
類似地，在圖2B所示的B-B'剖面，同一行的記憶胞102於艙1和艙2中共享一條共位元線106。具體地，記憶胞MC-C和MC-D共享一條共位元線BL3；記憶胞MC-G和MC-H共享一條共位元線BL7。由於艙1中的記憶胞102和艙2中的記憶胞102分別連接至字元線WL0-0和字元線WL1-0，每個記憶胞102可以被單獨選定，藉由選定一條字元線104和一條位元線106的組合。
同樣，同一行的記憶胞102於艙3和艙4中共享一條共位元線 106。具體而言，記憶胞MC-M和MC-N共享一條共位元線BL2；記憶胞MC-Q和MC-R共享一條共位元線BL6。由於艙3中的記憶胞102和艙4中的記憶胞102分別連接至字元線WL0-0和字元線WL1-0，每個記憶胞102可以單獨選擇，藉由選擇一條字元線104和一條位元線106的組合。
相鄰列（在此示例中為列R1和列R2）的記憶胞102在同一艙中移動或位移於X方向上，使得它們中的任意兩個皆不位於同一行中。因此，每一個記憶胞102連接至各自的位元線106。
同時，艙1和艙3共享共字元線WL0-0，艙2和艙4共享共字元線WL1-0。由於它們垂直分離於Z 方向上，記憶胞102(例如，記憶胞MC-C和MC-M) 跨不同的艙（例如，艙1和艙3）共享共字元線 104 (例如字元線 WL0-0)，可以連接至各自的位元線106(例如，位元線BL3和位元線BL2)。共字元線方案跨艙於垂直方向，增加了晶片面積效率。由於共字元線方案應用於同一艙中的兩相鄰列以及共享共字元線方案跨艙於垂直方向，對於給定的記憶體容量，字元線驅動器組的數量可以減少50％，如圖2A和圖2B中所示的四個艙之實施例。
應當理解，繪示於圖2A和圖2B中為五行，係為了清楚說明，並且可以採用其他行數(例如，五十、一百、五百、一千、兩千等)於其他實施例中。應當理解，繪示於圖2A和圖2B中為四個艙，僅是作為示例，並且可以採用其他艙數（大於四的任何偶數）於其他實施例中。應當理解，繪示於圖2A和圖2B中為兩列，係為了清楚說明，並且可以採用其他列數(例如，五十、一百、五百、一千、兩千等)於其他實施例中。總之，圖2A和圖2B中所示的胞陣列100a可以重複其或複製於一個或多個的X方向、Y方向以及Z方向上，以根據不同的實施例之所需。
圖3係一圖，繪示一透視之一部份的記憶體裝置200，此記憶體裝置200係根據一些實施例繪示於圖2A和圖2B中。應當注意，與圖2A和圖2B相比，圖3中繪示出兩個額外的列(即是，列R3和列R4)。對於每一艙，記憶胞102透過共字元線WL0-1或WL1-1(第二數位變為“1”而不是“0”)於列R3和列R4中相連接。類似地，共字元線WL0-1在艙1和艙3之間共享，而共字元線WL1-1在艙2和艙4之間共享。同樣，應當理解，可以採用其他列數(例如，五十、一百、五百、一千、兩千等)於其他實施例中。
等效電路及其操作
圖4係一示意圖，繪示胞陣列100a的示例等效電路400，此胞陣列100a係根據一些實施例繪示於圖2A和圖2B中。圖5係一圖，繪示等效電路400的操作，此等效電路400係根據一些實施例繪示於圖4中。
如圖5所示，當字元線WL0-0激活(activated)時（即是，WL0-0=1，WL1-0=0），艙1和艙3上的記憶胞102被存取(即是，如圖5所示的“已編程”), 而艙2和艙4上的記憶胞102不存取(即，如圖5所示的“禁止”)。因此，存取以下記憶胞102：MC-A、MC-C、MC-E、MC-G、MC-I、MC-K、MC-M、MC-O、MC-Q和MC-S。選擇器204在這些記憶胞102中開啟。
這些存取的記憶胞102中的每一個皆連接至各自的位元線106。因為共享其位元線106的記憶胞102位於相鄰的艙(例如，艙2或艙4)中，並且未存取(因為字元線WL1-0未激活)。因此，根據哪一條位元線106被激活，在這些存取的記憶胞102中僅會有一個記憶胞102被選定。
在圖5所示的例子中，當位元線BL1激活(即，BL1＝1，其他BL＝0)時，選擇記憶胞MC-A。雖然記憶胞MC-B也連接至位元線BL1，但它沒有被選定，因為它所對應的字元線WL1-0沒有激活。相同的分析適用於所有組合的字元線激活和位元線激活。
製造胞陣列的示例製程流程
圖6為一流程圖，繪示用於製造記憶體裝置的示例方法600，係根據一些實施例。在圖6所示的示例中，方法600包含操作602、604、606、608、610、612、614、616、618、620、622、624、626、628和630。可以執行額外的操作。此外，應當理解，上面參考圖6討論的各種操作的順序是出於說明性目的而提供，因此，其他實施例可以使用不同的順序。這些不同的操作順序將包含於實施例的範圍內。圖7A至圖7G係根據一些實施例，為一部分之記憶體裝置於各個製造階段中的剖面圖。
方法600開始於操作602。在操作602，提供一基材。在一種實施方式中，基材由矽所製成。應當理解，該實施方式並非旨在進行限制。
在操作604，裝置製造於基材之上，係使用FEOL製程。在一個示例中，選擇電晶體(例如，圖2A中所示的選擇電晶體213a和213b)製造於基材上。應當理解，可以根據所需而在基材上製造其他類型的裝置。
在操作606，至少一個ILD層製造於基材上，係使用BEOL製程。在一種實施方式中，至少一個ILD層係由氧化物例如磷矽玻璃(Phospho-Silicate Glass；PSG)、硼矽玻璃(Boro-Silicate Glass；BSG)、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、四乙基正矽酸鹽(tetraethyl orthosilicate；TEOS)等製成。
在操作608，形成用於第一艙的字元線金屬軌道。如圖7A所示，形成對應於字元線WL0-0和WL0-1的字元線金屬軌道。在一種實施方式中，形成用於第一艙的字元線金屬軌道，係透過形成溝槽於至少一個ILD層中以及填充金屬層於溝槽中，隨後進行一平坦化製程例如化學機械研磨(chemical mechanical polishing；CMP)製程。
在操作610，用於第一艙的記憶胞形成在用於第一艙的字元線金屬軌道上。如圖 7B 所示，記憶胞MC-A、MC-C、MC-E、MC-G，以及MC-I，這些位於兩列(即列R1和列R2)中，形成在相應於字元線WL0-0的字元線金屬軌道上。兩列上的記憶胞共享一條共字元線。在一種實施方式中，記憶胞的形成係透過沉積選擇器層於字元線金屬軌道上，沉積PCM層於選擇器層上，以及圖案化和蝕刻選擇器層和PCM層以形成記憶胞。
在操作612，用於第一艙和第二艙的位元線金屬軌道形成於記憶胞上。每行記憶胞對應至一個位元線金屬軌道。如上所述，這是可能的，因為兩個相鄰列中的記憶胞在X方向上位移。在一種實施方式中，形成用於第一艙和第二艙的位元線金屬軌道，係透過形成溝槽於至少一個ILD層中以及填充金屬層於溝槽中，隨後進行平坦化製程例如CMP製程。
在操作614，用於第二艙的記憶胞形成在用於第一艙和第二艙的位元線金屬軌道上。如圖 7D 所示，記憶胞MC-B、MC-D、MC-F、MC-H和MC-J形成於位元線金屬軌道上，分別對應於位元線BL1、BL3、BL5、BL7和BL9。
在操作616，形成用於第二艙的字元線金屬軌道。如圖7E所示，對應於字元線WL1-0和WL1-1的字元線金屬軌道形成於第二艙中的記憶胞上。在一個示例中，操作616的實現類似於操作608的實現。如此，就完成第一艙（即艙1）以及第二艙（即艙2）。
操作618、620、622和624類似於操作608、610、612、612和624。因此，不再描述操作618、620、622和624的細節。在操作 618、620、622 和 624 之後，第三艙（即是，艙3）以及第四艙（即是，艙 4）完成。如圖7F所示，第三艙和第四艙與第一艙和第二艙在X-Y平面上對齊。共字元線WL0-0和WL0-1共享於第一艙和第三艙之間，而共字元線WL1-0和WL1-1共享於第二艙和第四艙之間。
在操作626，形成第一組字元線貫孔，以連接用於第一艙的字元線金屬軌道以及用於第三艙的字元線金屬軌道。在操作628，形成第二組字元線貫孔，以連接用於第二艙的字元線金屬軌道以及用於第四艙的字元線金屬軌道。如圖7G所示，第一艙中的字元線金屬軌道與第三艙中的字元線金屬軌道垂直連接，係透過第一組字元線貫孔206a；第二艙中的字元線金屬軌道與第四艙中的字元線金屬軌道垂直連接，係透過第二組字元線貫孔206b。
在操作630，形成用於第一艙和第二艙的位元線金屬軌道的位元線貫孔，以及用於第三艙和第四艙的位元線金屬軌道的位元線貫孔。每個位元線金屬軌道都有自己的位元線貫孔。如圖7G所示，形成位元線貫孔206c，以及每一個位元線貫孔206c皆對應一個位元線金屬軌道。
概要
根據本揭露的一些方面，提供一種儲存裝置的胞陣列。胞陣列包含：第一記憶胞艙以沿著第一水平方向延伸的第一列和第二列，以及沿著垂直於第一水平方向之第二水平方向延伸的複數行來排列，其中第一記憶胞艙之第二列中的記憶胞相對於第一記憶胞艙之第一列中的記憶胞在第一水平方向上位移；第一共字元線金屬軌道沿著第一水平方向延伸，其中第一記憶胞艙之第一列中的記憶胞和第一記憶胞艙之第二列中的記憶胞皆設置在第一共字元線金屬軌道上；以及複數個第一位元線金屬軌道沿著第二水平方向上延伸，其中那些第一位元線金屬軌道中的每一個設置在第一記憶胞艙中的其中一個。
根據本揭露的一些方面，提供一種記憶體裝置的胞陣列。胞陣列包含：第一共字元線金屬軌道和第三共字元線金屬軌道，沿著第一水平方向延伸並且電連接在一起，第三共字元線金屬軌道位於第一共字元線金屬軌道上方。第二共字元線金屬軌道和第四共字元線金屬軌道沿著第一水平方向延伸並且電連接在一起，第四共字元線金屬軌道位於第二共字元線金屬軌道上方，並且第二共字元線金屬軌道位於第三共字元線金屬軌道下方；第一記憶胞艙、第二記憶胞艙、第三記憶胞艙以及第四記憶胞艙於垂直方向上對齊，其中第一記憶胞艙設置於第一共字元線金屬軌道上，以及第三記憶胞艙設置於第三共字元線金屬軌道上。複數個第一位元線金屬軌道沿著第二水平方向延伸，此第二水平方向垂直於第一水平方向，其中那些第一位元線金屬軌道中的每一個皆設置在第一記憶胞艙中的其中一個上，第二記憶胞艙中的每一個記憶胞設置在那些第一位元線金屬軌道中的其中一個，並且第二共字元線金屬軌道設置於第二記憶胞艙上；複數個第二位元線金屬軌道沿著第二水平方向延伸，其中那些第二位元線金屬軌道中的每一個設置在第三記憶胞艙中的其中一個上。第四記憶胞艙中的每一個記憶胞設置在那些第二位元線金屬軌道中的其中一個，並且第四共字元線金屬軌道設置於第四記憶胞艙上。第一記憶胞艙、第二記憶胞艙、第三記憶胞艙以及第四記憶胞艙中的每一個皆以第一列、第二列以及複數行來排列，此第一列以及第二列沿著第一水平方向延伸，那些行沿著第二水平方向延伸，以及第二列的記憶胞相對於第一列的記憶胞在第一水平方向上移位。
根據本揭露的一些方面，提供一種用於製造記憶體裝置的胞陣列的方法。該方法包含以下步驟：提供基材；形成第一共字元線金屬軌道沿著第一水平方向延伸，於基材上方；在第一共字元線金屬軌道上形成第一艙記憶胞，其中第一艙記憶胞以第一列、第二列以及複數行來排列，其中此第一列和此第二列沿著第一水平方向延伸，以及那些行沿著第二水平方向延伸，此第二水平方向垂直於第一水平方向，以及其中第一艙之第二行中的記憶胞相對於第一艙之第一行中的記憶胞在第一水平方向上移位；形成複數個第一位線金屬軌道，沿著第二水平方向延伸，其中那些第一位元線金屬軌道中的每一個形成於第一記憶胞艙中的其中一個記憶胞上；形成第二記憶胞艙，其中第二記憶胞艙的每一個記憶胞與第一記憶胞艙中的其中一個於垂直方向上對齊，並且其中第二記憶胞艙中的每一個記憶胞皆形成於那些第一位線金屬軌道中的其中一個上；以及形成第二共字元線金屬軌道，沿著第一水平方向延伸，其中第二共字元線金屬軌道形成於第二記憶胞艙上。
前述概要幾個實施例的特徵，以便本領域的技術人員可以更好地理解本揭露的各個方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為基礎，以設計或修改其他過程和結構來執行相同目的和/或實現本文介紹之實施例的相同優點。本領域技術人員也應該認知到，這樣的等效結構並不脫離本揭露的精神和範圍，並且可以進行各種改動、替換和變更於本文中，在不脫離本揭露的精神和範圍的情況下。
A-A',B-B':剖面 100a,100b:胞陣列 200:記憶體裝置 400:等效電路 102:記憶胞 R1,R2,R3,R4,R5,R6,R7,R8,R9,R10:列 C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15:行 104:字元線(金屬軌道) 106:位元線(金屬軌道) 192:狹縫 190:區域 WL0-0,WL0-1,WL0-2,WL0-3,WL0-4:字元線 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15,BL17,BL19,BL21,BL23,BL25,BL27,BL29:位元線 D:距離 θ:角度 213a,213b:選擇電晶體 214:基材 212:源極區 210:汲極區 211:閘極 220a,220b:節點 206:金屬貫孔 MC-A,MC-B,MC-E,MC-F,MC-I,MC-J,MC-K,MC-L,MC-O,MC-P,MC-S,MC-T:記憶胞 WL1-0,WL1-1:共字元線 BL0,BL4,BL8:位元線 202:儲存元件(相變材料層) 204:存取元件(選擇器) MC-C,MC-D,MC-G,MC-H,MC-M,MC-N,MC-Q,MC-R:記憶胞 600:方法 602,604,606,610,612,614,616,618,620,622,624,626,628,630:步驟 206a,206b:字元線貫孔 206c:位元線貫孔
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。值得注意的是，根據行業的標準慣例，各種特徵並未按比例繪製。事實上，可以任意放大或縮小各種特徵的尺寸以清晰的討論。 圖1A是繪示根據一些實施例之示例記憶體胞陣列的圖。 圖1B是繪示根據一些實施例之另一示例記憶體胞陣列的圖。 圖2A是繪示第一剖面的圖，係根據一些實施例，截取自示於圖1A中包含胞陣列100a之示例記憶體裝置中的A-A'。 圖2B是繪示第二剖面的圖，係根據一些實施例，截取自示於圖1A中包含胞陣列100a之示例記憶體裝置中的B-B'。 圖3係一圖，繪示一透視之一部份的記憶體裝置200，此記憶體裝置200係根據一些實施例繪示於圖2A和圖2B中。 圖4係一示意圖，繪示胞陣列100a的示例等效電路400，此胞陣列100a係根據一些實施例繪示於圖2A和圖2B中。 圖5係一圖，繪示等效電路400的操作，此等效電路400係根據一些實施例繪示於圖4中。 圖6為一流程圖，係繪示根據一些實施例之用於製造記憶體裝置的示例方法。 圖7A至圖7G係根據一些實施例，為一部分之記憶體裝置於各個製造階段中的剖面圖。
無
100a:胞陣列
102:記憶胞
104:字元線(金屬軌道)
106:位元線(金屬軌道)
190:區域
D:距離
θ:角度
R1,R2,R3,R4,R5,R6,R7,R8,R9,R10:列
C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15:行
WL0-0,WL0-1,WL0-3,WL0-4:字元線
BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15,BL17,BL19,BL21,BL23,BL25,BL27,BL29:位元線
A-A':剖面
B-B':剖面

Claims (20)

  1. 一種記憶體裝置的一胞(cell)陣列，該胞陣列包含： 一第一記憶胞艙(deck)，該第一記憶胞艙中的記憶胞以一第一列、一第二列以及複數行來排列，該第一列和該第二列沿著一第一水平方向延伸，該些行沿著一第二水平方向延伸，該第二水平方向垂直於該第一水平方向，其中位於該第一記憶胞艙之該第二列中的記憶胞相對於該第一記憶胞艙之該第一列中的記憶胞在該第一水平方向上移位(displace)； 一第一共字元線金屬軌道，沿著該第一水平方向延伸，其中位於該第一記憶胞艙之該第一列中的記憶胞以及位於該第一記憶胞艙之該第二列中的記憶胞皆設置在該第一共字元線金屬軌道上；以及 複數個第一位元線金屬軌道，沿著該第二水平方向延伸，其中該些第一位元線金屬軌道中的每一者設置在該第一記憶胞艙中的其中一個記憶胞。
  2. 如請求項1所述之胞陣列，還包含： 一第二記憶胞艙，其中該第二記憶胞艙中的每一個記憶胞與該第一記憶胞艙的其中一個記憶胞於一垂直方向上對齊，以及其中該第二記憶胞艙中的每一個記憶胞設置在該些第一位元線金屬軌道中的其中一個；以及 一第二共字元線金屬軌道，沿著該第一水平方向延伸，其中該第二共字元線金屬軌道設置在該第二記憶胞艙之該第一列中的記憶胞以及該第二記憶胞艙之該第二列中的記憶胞兩者之上。
  3. 如請求項2所述之胞陣列，還包含： 一第三記憶胞艙，該第三記憶胞艙中的記憶胞以該第一列、該第二列以及該些行來排列，該第一列和該第二列沿著該第一水平方向延伸，該些行沿著該第二水平方向延伸，其中該第三記憶胞艙中的每一個記憶胞與該第二記憶胞艙中的其中一個記憶胞於該垂直方向上對齊； 一第三共字元線金屬軌道，沿著該第一水平方向延伸，其中位於該第三記憶胞艙之該第一列中的記憶胞以及位於該第三記憶胞艙之該第二列中的記憶胞皆設置在該第三共字元線金屬軌道上；以及 複數個第二位元線金屬軌道，沿著該第二水平方向延伸，其中該些第二位元線金屬軌道中的每一者設置在該第三記憶胞艙中的其中一個記憶胞。
  4. 如請求項3所述之胞陣列，還包含： 一第四記憶胞艙，其中該第四記憶胞艙中的每一個記憶胞與該第三記憶胞艙的其中一個記憶胞於該垂直方向上對齊，以及其中該第二記憶胞艙中的每一個記憶胞設置在該些第二位元線金屬軌道中的其中一個上；以及 一第四共字元線金屬軌道，沿著該第一水平方向延伸，其中該第四共字元線金屬軌道設置在該第四記憶胞艙之該第一列中的記憶胞，以及該第四記憶胞艙之該第二列中的記憶胞兩者之上。
  5. 如請求項4所述之胞陣列，還包含： 一第一垂直貫孔，沿著一垂直方向延伸，並連接該第一共字元線金屬軌道以及該第三共字元線金屬軌道。
  6. 如請求項5所述之胞陣列，還包含： 一第二垂直貫孔，沿著該垂直方向延伸，並連接該第二共字元線金屬軌道以及該第四共字元線金屬軌道。
  7. 如請求項4所述之胞陣列，其中該第一記憶胞艙、該第二記憶胞艙、該第三記憶胞艙以及該第四記憶胞艙中的每一個皆包含一儲存元件以及一存取元件。
  8. 如請求項7所述之胞陣列，其中該儲存元件是一相變材料(Phase-Change Material；PCM)層。
  9. 如請求項7所述之胞陣列，其中該存取元件是一選擇器。
  10. 如請求項1所述之胞陣列，其中位於該第一記憶胞艙之該第二列中的記憶胞相對於該第一記憶胞艙之該第一列中的記憶胞在該第一水平方向移位，使得該第一記憶胞艙中的任意兩個記憶胞皆沒有重疊於該第一水平方向。
  11. 一種記憶體裝置的胞陣列，包含： 一第一共字元線金屬軌道以及一第三共字元線金屬軌道，沿著一第一水平方向延伸，並且電連接在一起，其中該第三共字元線金屬軌道位於該第一共字元金屬軌道上方； 一第二共字元線金屬軌道以及一第四共字元線金屬軌道，沿著該第一水平方向延伸，並且電連接在一起，其中該第四共字元線金屬軌道位於該第二共字元線金屬軌道上方，以及該第二共字元金屬軌道位於該第三共字元線金屬軌道下方； 一第一記憶胞艙、一第二記憶胞艙、一第三記憶胞艙以及一第四記憶胞艙，於一垂直方向上對齊，其中該第一記憶胞艙設置在該第一共字元線金屬軌道上，以及該第三記憶胞艙設置在該第三共字元線金屬軌道上； 複數個第一位元線金屬軌道，沿著一第二水平方向延伸，該第二水平方向垂直於該第一水平方向，其中該些第一位元線金屬軌道中的每一者設置在該第一記憶胞艙中的其中一個記憶胞，該第二記憶胞艙中的每一個記憶胞皆設置在該些第一位元線金屬軌道中的其中一個，以及該第二共字元線金屬軌道設置在該第二記憶胞艙上；以及 複數個第二位元線金屬軌道，沿著該第二水平方向延伸，其中該些第二位元線金屬軌道中的每一者設置在該第三記憶胞艙中的其中一個記憶胞，該第四記憶胞艙中的每一個記憶胞設置在該些第二位元線金屬軌道中的其中一個，以及該第四共字元線金屬軌道設置在該第四記憶胞艙上；以及 其中該第一記憶胞艙、該第二記憶胞艙、該第三記憶胞艙以及該第四記憶胞艙中的每一個皆以一第一列、一第二列以及複數行來排列，該第一列及該第二列沿著該第一水平方向延伸，該些行沿著該第二水平方向延伸，以及其中該第二列中的記憶胞相對於該第一列中的記憶胞在該第一水平方向上移位。
  12. 如請求項11所述之胞陣列，其中該第二列中的記憶胞相對於該第一列中的記憶胞在該第一水平方向上移位，使得該第一記憶胞艙中的任意兩個記憶胞皆沒有重疊於該第一水平方向。
  13. 如請求項11所述之胞陣列，其中該第一共字元線金屬軌道以及該第三共字元線金屬軌道透過一第一垂直貫孔相互電連接在一起。
  14. 如請求項13所述之胞陣列，其中該第二共字元線金屬軌道以及該第四共字元線金屬軌道透過一第二垂直貫孔相互電連接在一起。
  15. 如請求項11所述之胞陣列，其中該第一共字元線金屬軌道、該第二共字元線金屬軌道、該第三共字元線金屬軌道以及該第四共字元線金屬軌道中的每一者皆包含一狹縫(slit)，該狹縫沿著該第一水平方向延伸。
  16. 如請求項11所述之胞陣列，其中該第一記憶胞艙、該第二記憶胞艙、該第三記憶胞艙以及該第四記憶胞艙中的每一個皆包含一儲存元件以及一存取元件。
  17. 如請求項16所述之胞陣列，其中該儲存元件是一相變材料(PCM)層，以及該存取元件是一選擇器。
  18. 一種製造一記憶體裝置之一胞陣列的方法，包含： 提供一基材； 形成一第一共字元線金屬軌道於該基材上，該第一共字元線金屬軌道沿一第一水平方向延伸； 形成一第一記憶胞艙於該第一共字元線金屬軌道上，其中該第一記憶胞艙以一第一列、一第二列以及複數行來排列，該第一列和該第二列沿著該第一水平方向延伸，該些行沿著一第二水平方向延伸，該第二水平方向垂直於該第一水平方向，並且其中該第一記憶胞艙之該第二列中的記憶胞相對於該第一記憶胞艙之該第一列中的記憶胞在該第一水平方向上移位； 形成複數個第一位元線金屬軌道，沿著該第二水平方向延伸，其中該些第一位元線金屬軌道中的每一者形成於該第一記憶胞艙中的其中一個記憶胞上； 形成一第二記憶胞艙，其中該第二記憶胞艙中的每一個記憶胞與該第一記憶胞艙中的其中一個記憶胞於一垂直方向上對齊，並且其中該第二記憶胞艙中的每一個記憶胞形成於該些第一位元線金屬軌道中的其中一個；以及 形成一第二共字元線金屬軌道，沿著該第一水平方向延伸，其中該第二共字元線金屬軌道形成於該第二記憶胞艙。
  19. 如請求項18所述之方法，還包含： 形成一第三共字元線金屬軌道於該第二共字元線金屬軌道上方，其中該第三共字元線金屬軌道沿著該第一水平方向延伸； 形成一第三記憶胞艙於該第三共字元線金屬軌道上，其中該第三記憶胞艙中的每一個記憶胞與該第二記憶胞艙中的其中一個記憶胞於該垂直方向上對齊； 形成複數第二位元線金屬軌道，沿著該第二水平方向延伸，其中該些第二位元線金屬軌道中的每一者形成於該第三記憶胞艙中的其中一個記憶胞； 形成一第四記憶胞艙，其中該第四記憶胞艙中的每一個記憶胞與該第三記憶胞艙中的其中一個記憶胞於該垂直方向上對齊，並且其中該第四記憶胞艙中的每一個記憶胞皆形成於該些第二位元線金屬軌道中的其中一個；以及 形成一第四共字元線金屬軌道，沿著該第一水平方向延伸，其中該第四共字元線金屬軌道形成於該第四記憶胞艙。
  20. 如請求項19所述之方法，還包含： 形成一第一垂直貫孔，沿著該垂直方向延伸，並且連接該第一共字元線金屬軌道和該第三共字元線金屬軌道；以及 形成一第二垂直貫孔，沿著該垂直方向延伸，並且連接該第二共字元線金屬軌道和該第四共字元線金屬軌道。
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