TW202345354A - 記憶體裝置、電路結構及其製造方法 - Google Patents

Abstract

一種記憶體裝置，例如三維及型快閃記憶體（3D AND Flash memory）裝置或三維反或型快閃記憶體（3D NOR Flash memory）、電路結構及其製造方法被提出。電路結構包括周邊電路、金屬層、緩衝層、多晶矽層以及通孔陣列。周邊電路設置在基底上。金屬層覆蓋在周邊電路上，並與周邊電路電性耦接。緩衝層設置在金屬層上。多晶矽層接收參考接地電壓，並設置在緩衝層上。通孔陣列設置在緩衝層中，用以電性連接金屬層以及多晶矽層。

Description

記憶體裝置、電路結構及其製造方法

本發明是有關於一種記憶體裝置、電路結構及其製造方法，且特別是有關於一種有效產生累積電荷的放電路徑的記憶體裝置、電路結構及其製造方法。

在三維記憶體裝置的製造技術中，利用高密度的電漿來進行蝕刻製程示常見的手段。這種高密度的電漿的施加手段，常導致在記憶體裝置中累積過大能量的電荷，而產生電弧效應的風險。因此，在製造過程中，如何提升累積電荷的放電路徑以減低產生電弧效應的風險，是為本領域技術人員的重要課題。

本發明提供記憶體裝置、電路結構以及其製造方法。其中的電路結構提供放電路徑，以提供製造過程中進行累積電荷的宣洩動作。

本發明的電路結構包括周邊電路、金屬層、緩衝層、多晶矽層以及通孔陣列。周邊電路設置在基底上。金屬層覆蓋在周邊電路上，並與周邊電路電性耦接。緩衝層設置在金屬層上。多晶矽層接收參考接地電壓，並設置在緩衝層上。通孔陣列設置在緩衝層中，用以電性連接金屬層以及多晶矽層。其中多晶矽層透過通孔陣列、金屬層以及周邊電路來與基底間形成至少一第一放電路徑。

本發明的記憶體裝置包括基底、多個驅動電路、多個通孔陣列、多個多晶矽層以及周邊多晶矽層。驅動電路形成在基底上。驅動電路分別對應多個記憶區塊。多晶矽層分別透過通孔陣列以及金屬層以電性耦接至驅動電路。周邊多晶矽層形成在多晶矽層的外圍，周邊多晶矽層以及多晶矽層接收參考接地電壓。

本發明的電路結構的製造方法包括：在基底上形成周邊電路；形成金屬層以覆蓋在周邊電路上，並使金屬層與周邊電路電性耦接；形成緩衝層以覆蓋在金屬層上；形成多晶矽層以覆蓋緩衝層，使多晶矽層接收至參考接地電壓；在緩衝層中形成通孔陣列，使通孔陣列電性連接該金屬層以及多晶矽層；以及，透過通孔陣列、金屬層以及周邊電路來在多晶矽層以及基底間形成至少一第一放電路徑。

基於上述，本發明的電路結構，透過在緩衝層中設置通孔陣列，並透過通孔陣列使多晶矽層可與周邊電路電性耦接，並藉此在多晶矽層以及基底產生至少一放電路徑。如此一來，在多晶矽層上因製程動作所產生的累積電荷可以透過上述的放電路徑進行宣洩，有效降低電路結構因累積電荷而生損壞的可能性。

請參照圖1，圖1繪示本發明一實施例的電路結構的剖面結構的示意圖。電路結構100包括基底110、周邊電路120、多晶矽層130、緩衝層140、金屬層150、通孔陣列160以及多條字元線WL形成的字元線結構170。周邊電路120設置在基底110中。其中在本實施例中，周邊電路120包括電晶體T1以及T2。電晶體T1可以為一N型電晶體，並具有由N型重摻雜區（N+）所構成的源極以及汲極。電晶體T2則可以為一P型電晶體，並具有由P型重摻雜區（P+）所構成的源極以及汲極。

金屬層150覆蓋在周邊電路120的上方，並可透過多個接觸窗與電晶體T1、T2的其中之一重摻雜區電性耦接。緩衝層140則覆蓋在金屬層150上方，多晶矽層130則覆蓋在緩衝層140上方。其中通孔陣列160設置在緩衝層140中，並用以電性耦接多晶矽層130以及金屬層150。如此一來，多晶矽層130與基底110間，可透過通孔陣列160、金屬層150以及周邊電路120中電晶體T1的重摻雜區N+來形成放電路徑DP11；多晶矽層130與基底110間，並可透過通孔陣列160、金屬層150以及周邊電路120中電晶體T2的重摻雜區P+來形成另一放電路徑DP12。

值得一提的，在本實施例中，多晶矽層130並接收參考接地電壓GND。此外，基底110也可接收參考接地電壓GND。

在本實施例中，在電路結構100的製造過程中，當電漿被施加於多晶矽層130上並在多晶矽層130上產生累積電荷時，多晶矽層130上的累積電荷可透過放電路徑DP11以及DP12來進行宣洩。其中，當多晶矽層130上為負電壓時（例如不大於0.7伏特），累積電荷可透過放電路徑DP11進行宣洩。當多晶矽層130上為正電壓時（例如大於0.7伏特），累積電荷可透過放電路徑DP12進行宣洩。

值得一提的，在本發明其他實施例中，周邊電路120可僅具有電晶體T1。電晶體T1的重摻雜區N+也可提供雙極性的電荷宣洩動作。其中，當多晶矽層130上為負電壓時（例如小於0.7伏特），累積電荷可透過放電路徑DP11進行宣洩；而在當多晶矽層130上為正電壓，且大於電晶體T1的重摻雜區N+以及基底110間的接面崩潰電壓時，累積電荷同樣可透過放電路徑DP11進行宣洩。

附帶一提的，字元線結構170上的多條字元線WL以階梯狀的方式進行排列，並被設置在多晶矽層130上。

以下並請參照圖2，圖2繪示本發明實施例的電路結構的製造過程中，累積電荷宣洩動作的另一實施方式的示意圖。同樣針對圖1的電路結構100進行說明。其中，當針對的電路結構100上的字元線WL進行蝕刻製程時，透過針對字元線結構170的上表面施加電漿以執行蝕刻動作，並使字元線結構170產生多個可裸露緩衝層140的凹槽。在這樣的蝕刻動作下，多晶矽層130所累積的電荷同樣可以透過放電路徑DP11、DP12進行宣洩，可確保電路結構100在製造過程中，不為累積電荷所損壞。

以下請參照圖3，圖3繪示本發明另一實施例的電路結構的剖面結構的示意圖。電路結構300包括基底310、周邊電路320、多晶矽層330、緩衝層340、金屬層350、通孔陣列360、多條字元線形成的字元線結構370、穿透式陣列貫孔380、導線結構390以及接觸窗3100。

周邊電路320形成在基底310中。其中在本實施例中，周邊電路320包括電晶體T1以及T2。電晶體T1可以為一N型電晶體，並具有由N型重摻雜區（N+）所構成的源極以及汲極。電晶體T2則可以為一P型電晶體，並具有由P型重摻雜區（P+）所構成的源極以及汲極。金屬層350覆蓋在周邊電路320的上方，並可透過多個接觸窗與電晶體T1、T2的其中之一重摻雜區電性耦接。緩衝層340則覆蓋在金屬層350上方，多晶矽層330則覆蓋在緩衝層340上方。其中通孔陣列360形成在緩衝層340中，並用以電性耦接多晶矽層330以及金屬層350。如此一來，多晶矽層330與基底310間，可透過通孔陣列360、金屬層350以及周邊電路320中電晶體T1的重摻雜區N+來形成一放電路徑；多晶矽層330與基底310間，並可透過通孔陣列360、金屬層350以及周邊電路320中電晶體T2的重摻雜區P+來形成另一放電路徑。

值得一提的，在本實施例中，電路結構300更包括穿透式陣列貫孔380。穿透式陣列貫孔380形成在絕緣層3120中。穿透式陣列貫孔380貫穿多晶矽層330以及緩衝層340並與金屬層350電性連接。此外，在絕緣層3120上方並形成導線結構390，其中導線結構390的一端電性耦接至金屬層350，導線結構390的另一端則透過接觸窗3100以電性耦接至多晶矽層330。

如此一來，在本實施例中，多晶矽層330可透過導線結構390、穿透式陣列貫孔380、金屬層350以及周邊電路320來與基底310間形成另一放電路徑DP2。其中放電路徑DP2可應用在電路結構300的正常操作下，提供多晶矽層330的放電路徑。

在本實施例中，穿透式陣列貫孔380、導線結構390以及接觸窗3100可透過後段製程來完成。

由上述說明可以得知，本發明實施例的電路結構300的架構，可形成多個放電路徑，並使多晶矽層330上的累積電荷可以有效的被宣洩，維持電路結構300的正常運作。

以下請參照圖4以及圖5，其中圖4繪示本發明一實施例的記憶裝置的立體結構的示意圖，圖5繪示本發明圖4實施例的記憶裝置的俯視圖。記憶裝置400可以為三維記憶裝置，包括基底（未繪示）、多個驅動電路GD、多個通孔陣列VAD、多個多晶矽層GP以及周邊多晶矽層PGP。驅動電路GD可以陣列的形式設置在基底中。多個多晶矽層GP分別對應多個驅動電路GD以進行排列。多個多晶矽層GP上分別形成多個通孔陣列VAD。驅動電路GD透過多個金屬層BM以及通孔陣列VAD以分別與多個多晶矽層GP電性耦接。

在本實施例中，多個多晶矽層GP可分別對應多個記憶體區塊。多晶矽層GP並可透過對應的通孔陣列VAD、金屬層BM以及作為周邊電路的驅動電路GD以與基底間形成至少一放電路徑。本實施例的放電路徑的形成方式與圖1實施例中的放電路徑DP11、DP12相同，此處恕不多贅述。

通孔陣列VAD可以形成在多晶矽層GP的角落。

附帶一提的，各金屬層BM與對應的各驅動電路GD可透過接觸窗相互電性耦接。

多晶矽層GP可均接收參考接地電壓GND。

在另一方面，周邊多晶矽層PGP形成在多晶矽層GP的外圍。周邊多晶矽層PGP中可形成多個分隔窗IW1~IW3（本實施例為3個），每一分隔窗IW1~IW3中可設置一個或多個多晶矽層GP。本實施例繪示的記憶體裝置400可以為反或（NOR）型快閃記憶體裝置或也可以為及（AND）型快閃記憶體裝置。

周邊多晶矽層PGP的角落可形成周邊通孔陣列VADP。各周邊通孔陣列VADP可電性耦接至金屬層BM，並透過接觸窗耦接至基底中的重摻雜區HDP。重摻雜區HDP可以為設置在基底中的驅動電路的一部份。

請參照圖6，圖6繪示本發明實施例的記憶體裝置的等效電路的示意圖。記憶體裝置600包括多個記憶胞陣列MA以及周邊電路620。其中多個記憶胞陣列MA耦接的多晶矽層GP可分別透過對應的通孔陣列以電性耦接至做為驅動電路的周邊電路620。記憶胞陣列MA耦接的多晶矽層GP與周邊電路620的耦接路徑VADP形成的一放電路徑。此外，記憶體裝置600另包括穿透式陣列貫孔TAV以及導線結構WIR。導線結構WIR的一端透過接觸窗電性耦接至多晶矽層GP，導線結構WIR的另一端耦接至穿透式陣列貫孔TAV。穿透式陣列貫孔TAV則電性耦接至周邊電路620。如此一來，接觸窗、導線結構WIR以及穿透式陣列貫孔TAV可形成在周邊電路620的基底以及多晶矽層GP間的另一放電路徑。

周邊電路620包括電晶體T1以及T2。電晶體T2形成在井區610中，電晶體T1則可形成在井區630中。在本實施例中，井區630形成在井區610上。此外，電晶體T1、T2可具有不同的導電型態，例如，電晶體T2可以為P型電晶體而電晶體T1可以為N型電晶體。相對應的，井區610、630也可具有不同的導電型態，例如，井區610可以為N型井區，井區630則可以為P型井區。另外，在本實施例中，井區610可接收正極性的電壓，井區630則可接收負極性的電壓。

請參照圖7，圖7繪示本發明實施例的記憶體裝置的立體架構的示意圖。記憶體裝置700包括多個記憶胞陣列MA。記憶胞陣列MA耦接至多晶矽層GP，其中多晶矽層GP接收參考接地電壓。在本實施例中，多晶矽層GP透過通孔陣列VAD以電性耦接至金屬層BM。金屬層BM並透過接觸窗以電性耦接至周邊電路710。通孔陣列VAD以及金屬層BM在多晶矽層GP以及周邊電路710的基底間提供一第一放電路徑DP1。另外，記憶體裝置700另包括接觸窗CW、導線結構WIR以及穿透式陣列貫孔TAV。接觸窗CW、導線結構WIR以及穿透式陣列貫孔TAV依序電性耦接在多晶矽層GP以及周邊電路710間並提供一第二放電路徑DP2。

本實施例的記憶體裝置700提供雙重的放電路徑，可有效的宣洩多晶矽層GP上的累積電荷，可有效確保記憶體裝置700的安全性。

以下請參照圖8A以及圖8B，其中圖8A繪示本發明實施例的記憶體裝置的一記憶體區塊的示意圖，圖8B則繪示記憶體區塊與晶圓間的尺寸關係示意圖。在圖8A中，本發明實施例的記憶體裝置的一記憶體區塊810可包括多個記憶胞陣列811~81N。記憶體區塊810中的周邊電路（例如字元線驅動電路）821、822可以被設置在記憶體區塊810中相同側邊的相對角落上，並可提升電荷放電的效益。

在圖8B中，為確保記憶體區塊810中的放電路徑不會被切除，記憶體區塊810的長度D1小於晶圓的斜角（Bevel）邊界BG與晶圓邊界WG間的斜角距離BD。

請參照圖9A至圖9G，圖9A至圖9G繪示本發明實施例的電路結構的製造流程示意圖。在圖9A中，電路結構900包括基底910、周邊電路920以及金屬層950。周邊電路920被形成在基底910中。金屬層950形成在周邊電路920上，並透過多個接觸窗電性耦接至周邊電路920。接著，在圖9B中，緩衝層940被形成金屬層950上，並覆蓋金屬層950。多晶矽層930則被形成在緩衝層940上，並覆蓋緩衝層940。

在圖9C中，在緩衝層940中形成通孔陣列960。通孔陣列960用以使多晶矽層930與金屬層950電性耦接。透過通孔陣列960，多晶矽層930與基底910間，可具有由通孔陣列960、金屬層950以及周邊電路920所形成的一放電路徑。

在圖9D中，多個字元線所建構的字元線結構970可被形成在多晶矽層930上。字元線結構970可呈現一階梯狀。在圖9E中，電漿被施加在字元線結構970的上表面上以執行蝕刻動作。蝕刻動作可使字元線結構970中的局部區域裸露出緩衝層940，並且，由通孔陣列960、金屬層950以及周邊電路920所形成的一放電路徑可持續對電漿所產生的累積電路執行放電動作。

在圖9F中，在多晶矽層930上可形成絕緣層9120，絕緣層9120可覆蓋多晶矽層930以及字元線結構970。並且，在絕緣層9120中可形成穿透式陣列貫孔980以及接觸窗9100。穿透式陣列貫孔980可貫穿多晶矽層930以及緩衝層940並電性耦接至金屬層950。接觸窗9100則電性耦接至多晶矽層930。在圖9G中，則在絕緣層9120形成導線結構990，其中導線結構990電性耦接在接觸窗9100以及穿透式陣列貫孔980間。如此一來，接觸窗9100、導線結構990、穿透式陣列貫孔980以及金屬層950可形成在多晶矽層930以及周邊電路920間的另一放電路徑。

綜上所述，本發明的電路結構透過形成通孔陣列以使接收參考接地電壓的多晶矽層可透過通孔陣列以電性耦接至周邊電路，並透過周邊電路中的重摻雜區以耦接至基底。如此一來，多晶矽層至基底間可形成一放電路徑，並可藉此針對多晶矽層上的累積電荷進行宣洩動作。可在製造過程中，有效保護電路結構而不受到電漿所產生的累積電荷的損壞。

100、300、900:電路結構 110、310、910:基底 120、320、620、710、821、822、920:周邊電路 130、330、GP、930:多晶矽層 140、340、940:緩衝層 150、350、BM、950:金屬層 160、360、VAD、960:通孔陣列 170、370、970:字元線結構 3100、CW、9100:接觸窗 3120、9120:絕緣層 380、TAV、980:穿透式陣列貫孔 390、WIR、990:導線結構 400、600、700:記憶體裝置 610、630:井區 810:記憶體區塊 811~81N:記憶胞陣列 BD:斜角距離 BG:斜角邊界 D1:長度 DP11、DP12、DP1、DP2:放電路徑 GD:驅動電路 GND:參考接地電壓 IW1~IW3:分隔窗 MA:記憶胞陣列 P+、N+、HDP:重摻雜區 PGP:周邊多晶矽層 T1、T2:電晶體 VADP:周邊通孔陣列 WG:晶圓邊界 WL:字元線

圖1繪示本發明一實施例的電路結構的剖面結構的示意圖。 圖2繪示本發明實施例的電路結構的製造過程中，累積電荷宣洩動作的另一實施方式的示意圖。 圖3繪示本發明另一實施例的記憶體裝置的剖面結構的示意圖。 圖4繪示本發明一實施例的記憶裝置的立體結構的示意圖。 圖5繪示本發明圖4實施例的記憶裝置的俯視圖。 圖6繪示本發明實施例的記憶體裝置的等效電路的示意圖。 圖7繪示本發明實施例的記憶體裝置的立體架構的示意圖。 圖8A繪示本發明實施例的記憶體裝置的一記憶體區塊的示意圖。 圖8B繪示記憶體區塊與晶圓間的尺寸關係示意圖。 圖9A至圖9G繪示本發明實施例的電路結構的製造流程示意圖。

100:電路結構

110:基底

120:周邊電路

130:多晶矽層

140:緩衝層

150:金屬層

160:通孔陣列

170:字元線結構

DP11、DP12:放電路徑

GND:參考接地電壓

P+、N+:重摻雜區

T1、T2:電晶體

WL:字元線

Claims (20)

1. 一種電路結構，包括： 一周邊電路，設置在一基底上； 一金屬層，覆蓋在該周邊電路上，並與該周邊電路電性耦接； 一緩衝層，設置在該金屬層上； 一多晶矽層，接收一參考接地電壓，並設置在該緩衝層上；以及 一通孔陣列，位在該緩衝層中，用以電性連接該金屬層以及該多晶矽層。
2. 如請求項1所述的電路結構，其中該周邊電路為一驅動電路，該驅動電路包括至少一電晶體，該通孔陣列電性耦接至該至少一電晶體的至少一重摻雜區。
3. 如請求項1所述的電路結構，其中該多晶矽層透過該通孔陣列、該金屬層以及該周邊電路來與該基底間形成至少一第一放電路。
4. 如請求項1所述的電路結構，更包括： 一穿透式陣列貫孔，位在一絕緣層中並與該金屬層電性連接； 一導線結構，設置在該絕緣層上，與該穿透式陣列貫孔電性耦接，並透過一接觸窗以與該多晶矽層電性耦接， 其中該絕緣層覆蓋在該多晶矽層上，該多晶矽層透過該導線結構、該穿透式陣列貫孔、該金屬層以及該周邊電路來與該基底間形成至少一第二放電路徑。
5. 如請求項1所述的電路結構，其中該周邊電路包括： 一第一電晶體，設置在一第一井區上，該第一井區接收一第一電壓；以及 一第二電晶體，設置在一第二井區上，該第二井區接收一第二電壓， 其中該第一電晶體與該第二電晶體的導電型態不相同，該第一井區與該第二井區的導電型態不相同，且該第一井區與該第一電晶體的導電型態不相同，該第一電壓與該第二電壓的電壓極性不相同。
6. 如請求項4所述的電路結構，更包括： 多條字元線，堆疊設置在該多晶矽層上。
7. 一種記憶體裝置，包括： 一基底； 多個驅動電路，形成在該基底上，該些驅動電路分別對應多個記憶區塊； 多個通孔陣列； 多個多晶矽層，分別透過該些通孔陣列以及多個金屬層以電性耦接至該些驅動電路；以及 一周邊多晶矽層，設置在該些多晶矽層的外圍，該周邊多晶矽層以及該些多晶矽層接收一參考接地電壓。
8. 如請求項7所述的記憶體裝置，更包括： 多個周邊通孔陣列，用以使該周邊多晶矽層耦接至多個周邊金屬層；以及 多個重摻雜區，分別耦接至該些周邊金屬層。
9. 如請求項8所述的記憶體裝置，其中該些周邊通孔陣列分別設置在該周邊多晶矽層的多個角落。
10. 如請求項7所述的記憶體裝置，其中該些通孔陣列分別設置在該些多晶矽層的角落。
11. 如請求項7所述的記憶體裝置，其中該周邊多晶矽層形成多個分隔窗，各該分隔窗用以容置至少一記憶區塊。
12. 如請求項11所述的記憶體裝置，其中該至少一記憶區塊的長度小於晶圓的斜角邊界與晶圓邊界間的斜角距離。
13. 一種電路結構的製造方法，包括： 在一基底上形成一周邊電路； 形成一金屬層以覆蓋在該周邊電路上，並使該金屬層與該周邊電路電性耦接； 形成一緩衝層以覆蓋在該金屬層上； 形成一多晶矽層以覆蓋該緩衝層，使該多晶矽層接收至一參考接地電壓； 在該緩衝層中形成一通孔陣列，使該通孔陣列電性連接該金屬層以及該多晶矽層；以及 透過該通孔陣列、該金屬層以及該周邊電路來在該多晶矽層以及該基底間形成至少一第一放電路徑。
14. 如請求項13所述電路結構的製造方法，更包括： 使該通孔陣列電性耦接至該周邊電路中的至少一電晶體的至少一重摻雜區。
15. 如請求項13所述的電路結構的製造方法，更包括： 當電漿將施加於該多晶矽層上時，提供該至少一第一放電路徑來宣洩該多晶矽層上的累積電荷。
16. 如請求項13所述的電路結構的製造方法，更包括： 在一絕緣層中形成一穿透式陣列貫孔，使該穿透式陣列貫孔與該金屬層電性連接，其中該絕緣層覆蓋在該多晶矽層上； 在該絕緣層上形成一導線結構，使該導線結構與該穿透式陣列貫孔電性耦接； 透過一接觸窗以使該導線結構與該多晶矽層電性耦接； 透過該導線結構、該穿透式陣列貫孔、該金屬層以及該周邊電路以在該多晶矽層與該基底間形成至少一第二放電路徑。
17. 如請求項16所述的電路結構的製造方法，更包括： 以堆疊方式在該多晶矽層上形成多條字元線；以及 當電漿施加於該些字元線上以執行蝕刻動作時，提供該至少一第一放電路徑以及該至少一第二放電路徑以宣洩該多晶矽層上的累積電荷。
18. 如請求項13所述的電路結構的製造方法，其中該通孔陣列形成在該多晶矽層的角落。
19. 如請求項13所述的電路結構的製造方法，其中該多晶矽層對應一記憶區塊，該記憶區塊的長度小於晶圓的斜角邊界與晶圓邊界間的斜角距離。
20. 如請求項13所述的電路結構的製造方法，更包括： 在該多晶矽層的外圍形成一周邊多晶矽層，使該周邊多晶矽層接收該參考接地電壓；以及 形成多個周邊通孔陣列以使該周邊多晶矽層透多個周邊金屬層以耦接至多個重摻雜區。

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