TW202343444A - 用於記憶體應用之鎖存電路 - Google Patents

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Abstract

本文描述之各種實施方案係關於一種具有擁有鎖存多個輸入資料信號之多個第一鎖存之第一鎖存電路之積體電路。該積體電路可包含具有一單一第二鎖存之第二鎖存電路，該第二鎖存自該多個第一鎖存接收該經鎖存多個輸入資料信號且基於該經鎖存多個輸入資料信號輸出一單一鎖存資料信號。該積體電路可包含耦合於該第一鎖存電路與該第二鎖存電路之間的中間邏輯電路。該中間邏輯電路可自該第一鎖存電路接收該多個輸入資料信號且將其等組合成一單一資料信號，該單一資料信號經提供至該第二鎖存電路之該單一第二鎖存以用於作為該單一鎖存資料信號輸出。

Description

用於記憶體應用之鎖存電路
此段落旨在提供與理解本文中描述之各種技術相關之資訊。如段落之標題暗示，此為絕不應暗示其為先前技術之相關技術之一論述。一般言之，相關技術可被視為或可不視為先前技術。因此，應理解，應依此閱讀此段落中之任何陳述，而非作為先前技術之任何認可。
在習知半導體製造設計中，嵌入式掃描鏈可包含其中寫入資料、寫入啟用及讀取資料包含完整掃描正反器之掃描鏈。此等嵌入式掃描鏈可用於其中資料(D)及寫入啟用(WEN)擷取使用寫入時脈(WCLK)且Q-out使用讀取時脈(RCLK)之異步時脈設計。此等許多信號及相關聯電路可造成電路架構上之一大佔用面積。因此，可需要掃描鏈之一重新設計以減小積體電路之面積。
本文描述之各種實施方案係關於用於針對各種掃描鏈應用之記憶體應用之鎖存電路。本文描述之一些實施方案係關於用於各種積體電路(IC)記憶體應用之可測試設計(DFT)掃描設計、方案及技術。本文描述之各種方案及技術藉由減少掃描偏移鏈之一數目(例如，在一輸入/輸出(I/O)行多工器(colmux)中)實現具有一嵌入式完整掃描鏈之具面積效率記憶體設計。例如，參考單埠記憶體，兩(2)個掃描鏈(例如，D及WEN)減少至一(1)個掃描鏈，且參考雙埠記憶體，三(3)個掃描鏈(例如，D、WEN及READ)減少至一(1)個掃描鏈。本文描述之各種方案及技術進一步藉由在存在異步讀取及寫入時脈域的情況下聯合掃描鏈且藉由減少控制輸入之可觀察性鎖存而解決正反器計數減少。
現在本文中參考圖1至圖4詳細描述用於具有一嵌入式完整掃描鏈之記憶體應用之鎖存電路之各種實施方案。
圖1繪示根據在本文中描述之各種實施方案之記憶體電路100之一方塊圖。如展示，記憶體電路100可包含多個組件，諸如，例如第一鎖存電路104、中間邏輯電路108及第二鎖存電路106。此外，記憶體電路100亦可包含輸入邏輯電路110及輸出邏輯電路112。另外，記憶體電路100可利用時脈電路114。在各種實施方案中，此等組件104、106、108、110、112、114可耦合在一起以彼此介接且共同操作以為各種掃描鏈應用中之電路100提供具面積效率記憶體功能性，如本文描述。具面積效率記憶體電路100可被簡稱為記憶體電路及/或一記憶體電路，且記憶體電路100可使用具有掃描鏈之靜態隨機存取記憶體(SRAM)實施。
如在圖1中展示，輸入邏輯電路110可接收多個輸入資料信號120 (例如，超過一個，或兩個或兩個以上)且提供多個輸入資料信號120至第一鎖存電路104。第一鎖存電路104可自輸入邏輯電路110接收多個輸入資料信號120且鎖存多個輸入資料信號120。同樣地，如展示，中間邏輯電路108可耦合於第一鎖存電路104與第二鎖存電路106之間。在一些例項中，中間邏輯電路108可自第一鎖存電路108接收多個輸入資料信號120且將其等組合成一單一資料信號，該單一資料信號經提供至第二鎖存電路106以用於作為一單一鎖存資料信號。同樣地，如展示，第二鎖存電路106可經由中間邏輯電路108自第一鎖存電路104接收經鎖存多個輸入資料信號，且接著，第二鎖存電路106可基於經鎖存多個輸入資料信號輸出單一鎖存資料信號。此外，在一些例項中，輸出邏輯電路112可接收單一鎖存資料信號(針對一或多個資料位元)且接著提供單一鎖存資料信號(針對一或多個資料位元)作為一或多個輸出信號122。在一些實施方案中，多個輸入信號120可包含一資料信號(D)及一寫入啟用信號(WEN)。然而，在各種其他實施方案中，可使用任何數目個輸入信號，例如，在兩個或兩個以上輸入信號的情況中，可藉助於使用用於接收額外信號作為輸入之一或多個AND閘而添加任何額外信號(諸如，例如功能信號132及掃描偏移信號126)。
在一些實施方案中，時脈電路114可經組態以提供一或多個時脈信號(CLKA、CLKB)至第一鎖存電路104及第二鎖存電路106。一或多個時脈信號(CLKA、CLKB)可包含可在一掃描偏移操作模式期間用作及/或應用作一掃描偏移信號126之一第一時脈信號(CLKA)。多個時脈信號(CLKA、CLKB)可包含可在輸入操作模式之一掃描擷取期間用作及/或應用作一掃描擷取信號之一第二時脈信號(CLKB)。在一些其他實施方案中，第一時脈信號(CLKA)及第二時脈信號(CLKB)可在一(輸出之)掃描控制操作模式期間一起使用，當掃描偏移操作模式停用時，該掃描控制操作模式利用第一時脈信號(CLKA)來控制一資料輸出。此外，在一些例項中，第一時脈信號(CLKA)及第二時脈信號(CLKB)可在一功能操作模式期間一起使用。此等各種操作模式將在下文參考圖2及圖3來更詳細地描述。
在一些實施方案中，可提供掃描偏移信號126至輸入邏輯電路110，可提供一可測試設計(DFT)信號130及一功能資料信號132 (F_Data信號)至中間邏輯電路108，且可提供一Q更新信號128至輸出邏輯電路112。功能資料信號132 (F_Data信號)可使用一位元陣列信號實施。同樣地，一回饋信號(FBS) 134可自第二鎖存電路106提供至輸入邏輯電路110，且一掃描輸出信號(Scan_0:SO[0]) 136可作為一輸入信號提供至輸出邏輯電路112。因此，在一些例項中，第二鎖存電路106之一輸出饋送輸出邏輯電路112，且其亦饋送SO[0] (即，scan_0信號136)。此等各種信號126、128、130、132、134、136將在下文參考圖2及圖3來更詳細地描述。在一些實施方案中，回饋信號(FBS) 134可被簡稱為第二鎖存電路106與第一鎖存電路110之間的一連接，且在此例項中，FBS 134可非一習知回饋信號，且替代地，FBS 134可僅充當電路106與110之間的一連接。
記憶體電路100可被實施為用於各種類型之掃描鏈應用之一積體電路(IC)。記憶體電路100可被實施為具有各種雙軌及/或單軌記憶體架構及相關電路之一IC。同樣地，記憶體電路100可與運算電路及相關組件整合在一單一晶片上。在各種實施方案中，記憶體電路100可實施在用於電子、行動、IoT (物聯網)、汽車及企業應用之嵌入式系統中。
圖2繪示根據在本文中描述之各種實施方案之用於雙埠應用之記憶體電路200之一圖式。參考圖2，本文描述之各種組件在範疇及功能性上類似於參考圖1展示且描述之相關組件。如本文參考圖2描述，多個輸入信號(例如，D及WEN)合併為一單一(1)掃描鏈。此可將面積自4個鎖存/位元改良至3個鎖存/位元及自2個掃描鏈改良至1個掃描鏈。此可歸因於將輸入信號功能(例如，D或WEN)包含至可測試設計(DFT)掃描路徑中而進一步改良測試品質。本文描述之各種實施方案可使用除了D及/或WEN外之任何輸入信號。
如在圖2中展示，第一鎖存電路104包含每資料位元多個第一鎖存(例如，兩個p2_latch)，該多個第一鎖存鎖存多個輸入資料信號120，諸如，例如資料(D)、每資料位元寫入啟用(WEN)或任何其他類型之信號。在一些例項中，第一鎖存(p2_latch)可使用p1_latch實施。在其他例項中，第一鎖存電路104之多個第一鎖存可使用D正反器實施，該等D正反器經組態以在一時脈週期之一定義位置(諸如，例如一時脈之一上升邊緣或時脈之一下降邊緣，取決於各種特定實施方案)處擷取一D-input處之一輸入值。
因此，在一些實施方案中，第一鎖存電路104之多個第一鎖存可包含每資料位元兩(2)個鎖存(例如，p2_latch)且在一第一時脈相位(例如，負時脈相位；時脈低鎖存)中操作，且單一第二鎖存在不同於第一時脈相位之一第二時脈相位(例如，正時脈相位；時脈高鎖存)中操作。然而，在其他實施方案中，第一鎖存電路104之第一鎖存可包含在第二時脈相位(例如，正時脈相位；時脈高鎖存)中操作，且單一第二鎖存可在不同於第二時脈相位之第一時脈相位(例如，負時脈相位；時脈低鎖存)中操作。
第二鎖存電路106可包含每資料位元一單一第二鎖存(例如，一單一或一個p1_latch)，該第二鎖存自第一鎖存電路104之多個第一鎖存接收經鎖存多個輸入資料信號，且基於經鎖存多個輸入資料信號輸出每資料位元一單一鎖存資料信號。在一些例項中，第二鎖存(p1_latch)之各者可使用p2_latch實施。在其他例項中，第二鎖存電路106之單一第二鎖存(p1_latch)可使用一D正反器實施，該D正反器經組態以在一時脈(CLK)週期之一定義位置(諸如，例如一時脈之一上升邊緣或時脈之一下降邊緣，取決於各種特定實施方案)處擷取D-input處之一輸入值。
在一些實施方案中，p2_latch至p1_latch產生一正邊緣正反器；然而，在一些例項中，可使用一負邊緣正反器。因此，在一些例項中，第一鎖存電路104可使用每資料位元多個p1_latch，且第二鎖存電路106可使用每資料位元一單一p2_latch。在此例項中，可使用兩個p1第一鎖存及一個p2第二鎖存。
在一些實施方案中，如在圖2中展示，輸入邏輯電路110接收每資料位元多個輸入資料信號120，該多個輸入資料信號120包含一第一輸入資料信號(諸如，例如資料信號(D))及不同於第一輸入資料信號之一第二輸入資料信號(諸如，例如寫入啟用信號(WEN))。然而，在各種其他實施方案中，類似於資料信號(D)及寫入啟用信號(WEN)轉變之任何相關信號可用作輸入資料信號120。同樣地，可使用任何數目個輸入資料信號。
如在圖2中展示，輸入邏輯電路110包含每資料位元多個邏輯閘，該多個邏輯閘包含一第一邏輯閘(例如，一AND閘)及一第二邏輯閘(例如，一MUX)。因此，在一些例項中，第一邏輯閘可使用一AND閘實施，且第二邏輯閘可使用一第一多工器(MUX)實施。第一邏輯閘(AND)接收寫入啟用(WEN)信號及一掃描偏移信號，且第一邏輯閘(AND)提供一第一資料信號(D)至第一鎖存電路104之每資料位元第一鎖存。此外，第二邏輯閘(MUX)自第二鎖存電路106之每資料位元單一第二鎖存接收每資料位元輸入資料信號(D)及單一鎖存資料信號(Q)作為一回饋或連接信號(FBS)，且第二邏輯閘(MUX)基於掃描偏移信號提供一第二資料信號至第一鎖存電路104之每資料位元第一鎖存。在一些例項中，回饋或連接信號(FBS)可被稱為鎖存之間的一鎖存至鎖存連接信號。同樣地，輸入邏輯電路110可包含另一多工器(MUX)，該另一多工器(MUX)接收一資料信號(例如，D[0])及一掃描輸入信號(例如，SI[0])且基於掃描偏移信號提供一輸出信號。同樣地，可使用任何數目個邏輯閘(諸如，例如一或多個AND閘)。
如展示，中間邏輯電路108可耦合於第一鎖存電路104與第二鎖存電路106之間。中間邏輯電路108可自第一鎖存電路104接收每資料位元多個輸入資料信號120且將其等組合成一單一資料信號，該單一資料信號經提供至第二鎖存電路106之每資料位元單一第二鎖存以用於作為每資料位元單一鎖存資料信號輸出。中間邏輯電路108可包含每資料位元多個邏輯閘，該多個邏輯閘包含一第三邏輯閘(例如，一OR閘)及一第四邏輯閘(例如，一MUX)。因此，在一些例項中，第三邏輯閘可使用一OR閘實施，且第四邏輯閘可使用一第二多工器(MUX)實施。第三邏輯閘(OR)自(第一鎖存電路104之)第一鎖存之兩(2)個鎖存接收包含輸出資料(Q)信號之多個輸入資料信號且提供一邏輯輸出信號至第四邏輯閘(MUX)。第四邏輯閘(MUX)接收包含來自第三邏輯閘(OR)之邏輯輸出信號及一功能資料信號(FDS)之多個信號，且第四邏輯閘(MUX)基於一可測試設計(DFT)信號(即，DFTRAMBYP)提供單一資料信號至(第二鎖存電路106之)第二鎖存之單一(1)第二鎖存。在一些例項中，DFTRAMBYP可指代可測試設計(DFT)隨機存取記憶體(RAM)旁通(BYP)。
輸出邏輯電路112可包含至少一個邏輯閘，諸如，例如一第五邏輯閘(例如，NOR閘、NAND閘及/或具有一或多個反相器)，該至少一個邏輯閘自第二鎖存接收包含第二鎖存電路106之每資料位元單一鎖存資料信號之一或多個信號。因此，在一些例項中，第五邏輯閘可使用一NOR閘實施。然而，在其他例項中，第五邏輯閘可使用一NAND閘、一或多個反相器及/或類似邏輯閘之一些組合實施。如展示，輸出邏輯電路112可接收輸出信號(Q)，該輸出信號(Q)可作為一輸入信號提供至輸出邏輯電路112之至少一個NOR閘。因此，p1_latch之Q輸出饋送輸出邏輯電路112，且其亦饋送SO[0]。同樣地，在一些例項中，輸出邏輯電路112接收一更新信號(例如，Q_Update)，且輸出邏輯電路112基於單一鎖存資料信號及更新信號(例如，Q_Update)提供一或多個輸出(Q)信號。
在一些實施方案中，如在圖2中展示，時脈電路114提供多個時脈信號(例如，CLKA、CLKB)至第一鎖存電路104及第二鎖存電路106中之鎖存。因此，多個時脈信號可包含可在一第一操作模式期間用作一掃描偏移信號之一第一時脈信號(CLKA)，且多個時脈信號可包含可在一第二操作模式期間用作一掃描擷取信號之一第二時脈信號(CLKB)。在一些例項中，時脈電路114可包含多個多工器(例如，2個)，該多個多工器接收第一時脈信號(CLKA)及第二時脈信號(CLKB)，且基於一選擇信號(SEL)提供一輸出時脈信號至第一鎖存電路104及第二鎖存電路106中之鎖存。在一些例項中，選擇信號(SEL)可包含一或多個信號，諸如，例如掃描啟用信號(SE)、DFTQSHIFT信號及/或可能的DFTRAMBYP信號。
在一些例項中，第一時脈信號(CLKA)及第二時脈信號(CLKB)可在一第三操作模式期間一起使用，當第一操作模式停用時(即，停用偏移啟用，且(例如)此指代使用DFTQSHIFT信號之一原因)，該第三操作模式使用第一時脈信號(CLKA)來控制一資料輸出(例如，Q)。在一些例項中，DFTQSHIFT可指代輸出之一可測試設計Q偏移，其中Q指代輸出。此外，第一操作模式可指代一掃描偏移操作模式，且第二操作模式可指代(輸入之)一掃描擷取操作模式。同樣地，第三操作模式可指代擷取操作模式期間之(輸出之)一掃描控制，且一第四操作模式可指代利用第一時脈信號(CLKA)及第二時脈信號(CLKB)之一功能操作模式。
如在圖2中展示，電路200可包含任何數目(n)個資料位元列，其中各資料位元[0]、[1]、 … [n/2-1]具有對應輸入信號(即，D[0]及WEN[0]、D[1]及WEN[1]、… 、D[n/2-1]及WEN[n/2-1])及一對應輸出信號(即，Q[0]、Q[1]、… 、Q[n/2-1])。因而，每資料位元，各資料位元列包含第一鎖存電路104中之兩(2)個鎖存，該兩(2)個鎖存經由中間邏輯電路108 (其亦可被稱為轉變邏輯電路)耦合至第二鎖存電路106中之一單一(1)鎖存。同樣地，每資料位元，第一鎖存電路104可包含兩(2)個第一鎖存(例如，2個鎖存)，該兩(2)個第一鎖存接收且鎖存輸入資料信號102，且第一鎖存在一第一時脈相位中操作。同樣地，每資料位元，第二鎖存電路106可包含一單一(1)第二鎖存(例如，1個鎖存)，其自第一鎖存(例如，第一鎖存電路104之2個鎖存)接收經鎖存輸入資料信號，且基於經鎖存輸入資料信號輸出一單一鎖存資料信號。單一第二鎖存(例如，第二鎖存電路106之1個鎖存)在不同於第一時脈相位之一第二時脈相位中操作。同樣地，每資料位元，中間(或轉變)邏輯電路108可耦合於第一鎖存電路104與第二鎖存電路106之間，使得中間(或轉變)邏輯電路108自第一鎖存電路104接收輸入資料信號且將其等組合成一單一資料信號，該單一資料信號經提供至第二鎖存電路106之單一第二鎖存以用於作為單一鎖存資料信號輸出。
在掃描偏移模式中，記憶體電路200之架構及/或結構容許資料信號之完整擷取，其中偏移容許資料被置於可被偏移出或偏移穿過之鎖存中。同樣地，記憶體電路200之計時在掃描模式期間實現完整可測試性特徵。在此例項中，第一鎖存電路104之第一鎖存(例如，針對各D及WEN鎖存對，每資料位元2個負相位及2個鎖存，時脈低鎖存)經組態以鎖存多個輸入資料信號(例如，時脈低資料輸入、讀取/寫入控制信號交易擷取、時脈高資料輸出、高信號鎖存)。第二鎖存電路106之第二鎖存(針對各D及WEN鎖存對，1個正相位，1個共用時脈高鎖存)經組態以基於經鎖存多個輸入資料信號輸出一(單一)鎖存資料信號。此外，中間邏輯電路108經組態以實現使用一共同輸入組態之多個輸入資料信號之擷取。
在一些方案及技術中，輸入信號D、WEN及輸出信號Q可在三個單獨掃描鏈中實施。然而，在本文描述之方案及技術中，輸入信號D、WEN及Q可合併為一單一(1)掃描鏈。在一些例項中，此將面積自6個鎖存/位元改良低至3個鎖存/位元及自3個掃描鏈改良至1個掃描鏈。此可歸因於將(D或WEN)功能包含至DFT掃描路徑中而改良測試品質。此DFT設計可使用一個示意設計支援同步及異步讀取時脈及寫入時脈兩者。
下文係具有控制接針之一真值表(表1)，其中：
DFTASYNC =＞ 1可用於異步時脈設計；及
DFTQSHIFT =＞ 1可用於在擷取週期期間更新或發起新的Q輸出。注意，掃描鏈可具有按功能速度偏移以支援外部讀取邏輯中之按速度擷取之能力。
CLKA CLKB DFTRAMBYP DFTASYNC SE DFTQSHIFT 模式
X    1 0 0 X (未使用) 自D/WEN擷取，發起至Qs (同步時脈或CLKB)
   X 1 X 1 X SHIFT, (發起Qs) (CLKA)
   X 1 1 0 1 SHIFT, (發起Qs) (CLKA)
X    1 1 0 0 擷取D/WENs (CLKB)
      0 X 0 X 功能模式
表1
在各種實施方案中，本文描述之方案及技術提供組合Write_mask及Din以用於掃描擷取。Din/Q可在掃描模式期間組合成一單一正反器，且此可使用額外DFT時脈控制達成(例如，藉由使用僅一個時脈來偏移)。在一些例項中，可在測試期間管理寫入/讀取側上之異步時脈以最大化覆蓋且消除測試期間之x傳播。DFTASYNCH及/或DFTQSHIFT可用於控制行為。例如，DFTASYNCH可用於啟用Q以在擷取期間具有一靜態輸出，此係因為使用寫入時脈，且在一些例項中，具有DFTQSHIFT之DFTASYNC容許輸出Q按速度調變以在擷取週期期間基於Read時脈發射至外部邏輯。
圖3繪示根據在本文中描述之實施方案之用於單埠應用之記憶體電路300之一圖式。參考圖3，本文描述之各種組件在範疇及功能性上類似於參考圖1及圖2展示且描述之相關組件。
如在圖2中展示，第一鎖存電路104、第二鎖存電路106及中間邏輯電路108類似於如參考圖2描述之該等電路。同樣地，輸入邏輯電路120類似於參考圖2描述之輸入邏輯電路，惟掃描偏移信號使用DFTRAMBYP及/或一掃描啟用信號(SE)替換除外。如展示，輸入邏輯電路110之第二邏輯閘(MUX)自第二鎖存電路106之每資料位元單一第二鎖存接收每資料位元輸入資料信號(D)及單一鎖存資料信號(Q)作為一回饋或連接信號(FBS)，且第二邏輯閘(MUX)基於DFTRAMBYP及/或一掃描啟用信號(SE) (而非掃描偏移信號，如參考圖2描述)提供一第二資料信號至第一鎖存電路104之每資料位元第一鎖存。同樣地，輸入邏輯電路110可包含另一多工器(MUX)，該另一多工器(MUX)接收一資料信號(例如，D[0])及一掃描輸入信號(例如，SI[0])且基於DFTRAMBYP及/或一掃描啟用信號(SE)(而非掃描偏移信號，如參考圖2描述)提供一輸出信號。
同樣地，如在圖3中展示，記憶體電路300可不使用如在圖2中描述之輸出電路112，其中直接自第二鎖存電路106之單一第二鎖存提供對應輸出信號(即，Q[0]、Q[1]、…、Q[n/2-1])。此外，如亦在圖3中展示，記憶體電路300可不使用如在圖2中描述之時脈電路112，其中提供一單一時脈信號(CLK)至第一鎖存電路104及第二鎖存電路106中之鎖存。因此，圖3中之電路300之範疇及操作類似於圖2中之電路200之範疇及操作，惟減少數目之時脈信號(例如，雙時脈信號下降至一單一時脈信號)，對時脈電路114之較少需求，及對輸出電路112之較少需求除外。
圖4繪示根據本文描述之各種實施方案之用於製造一積體電路之一方法400之一程序流程圖。
應理解，即使方法400可指示操作執行之一特定順序，操作之各種特定部分仍可以一不同順序且在不同系統上執行。同樣地，額外操作及/或步驟可經添加至方法400及/或自方法400省略。在各種實施方案中，方法400可在硬體及/或軟體中實施。例如，若在硬體中實施，則方法400可用如本文中參考圖1至圖3描述之各種電路組件實施。否則，若在軟體中實施，則方法400可被實施為經組態用於用於各種掃描鏈應用之具面積效率記憶體電路之一程式及/或軟體指令程序。同樣地，若在軟體中實施，則與方法400相關之指令可經儲存於非暫時性記憶體及/或一資料庫中。例如，一電腦或具有一處理器及記憶體之各種其他類型之運算裝置可經組態以執行方法400。
如參考圖4描述及展示，方法400可用於製造在各種類型之掃描鏈應用中實施具面積效率記憶體電路之一積體電路(IC)。在一些例項中，積體電路(IC)可針對掃描鏈應用使用SRAM實施。
在方塊410，方法400可製造具有鎖存多個輸入資料信號之多個第一鎖存之第一鎖存電路。多個第一鎖存可包含每資料位元兩(2)個或更多個鎖存且在一第一時脈相位(例如，負時脈相位；時脈低鎖存)中操作，且單一第二鎖存在不同於第一時脈相位之一第二時脈相位(例如，正時脈相位；時脈高鎖存)中操作。在一些例項中，第一鎖存電路之多個第一鎖存可使用每資料位元兩(2)個p2類型鎖存實施。
在方塊420，方法400可製造具有一單一第二鎖存之第二鎖存電路，該第二鎖存自多個第一鎖存接收經鎖存多個輸入資料信號且基於經鎖存多個輸入資料信號輸出一單一鎖存資料信號。在一些例項中，第二鎖存電路之單一第二鎖存可使用每資料位元一(1)個p1類型鎖存實施。
在方塊430，方法400可製造耦合於第一鎖存電路與第二鎖存電路之間的中間邏輯電路。中間邏輯電路自第一鎖存電路接收多個輸入資料信號且將其等組合成一單一資料信號，該單一資料信號經提供至第二鎖存電路之單一第二鎖存以用於作為單一鎖存資料信號輸出。中間邏輯電路可包含每資料位元多個邏輯閘，該多個邏輯閘包含一第三邏輯閘(例如，OR閘)及一第四邏輯閘(例如，MUX)。第三邏輯閘(OR)自第一鎖存之兩(2)個鎖存接收包含輸出資料(Q)信號之多個輸入資料信號且提供一邏輯輸出信號至第四邏輯閘(MUX)。第四邏輯閘(MUX)接收包含來自第三邏輯閘(OR)之邏輯輸出信號及一功能資料信號(例如，F_Data)之多個信號，且第四邏輯閘(MUX)基於一可測試設計(DFT)信號(即，DFTRAMBYP)提供單一資料信號至第二鎖存之單一(1)第二鎖存。
在一些實施方案中，方法400可進一步製造輸入邏輯電路，該輸入邏輯電路接收每資料位元多個輸入資料信號，該多個輸入資料信號包含一第一輸入資料信號(例如，D)及不同於第一輸入資料信號之一第二輸入資料信號(例如，WEN)。輸入邏輯電路可包含每資料位元多個邏輯閘，該多個邏輯閘包含一第一邏輯閘(例如，AND閘)及一第二邏輯閘(例如，MUX)。第一邏輯閘(AND)可接收一寫入啟用(WEN)信號及一掃描偏移信號，且提供一第一資料信號至每資料位元第一鎖存。第二邏輯閘(MUX)自每資料位元單一第二鎖存接收每資料位元一輸入資料(D)信號及一單一鎖存資料(Q)信號且基於掃描偏移信號提供一第二資料信號至每資料位元第一鎖存。
在一些實施方案中，方法400可進一步製造輸出邏輯電路，該輸出邏輯電路具有包含一第五邏輯閘(例如，NOR閘、NAND閘或一或多個反相器)之至少一個邏輯閘，該第五邏輯閘自包含每資料位元單一鎖存資料信號之第二鎖存接收一或多個信號。輸出邏輯電路接收一更新信號(例如，Q_Update)，且輸出邏輯電路基於單一鎖存資料信號及更新信號提供一或多個掃描輸出(Q)信號。
在一些實施方案中，方法400可進一步製造提供多個時脈信號(例如，CLKA、CLKB)至第一鎖存電路及第二鎖存電路之時脈電路。多個時脈信號可包含在一第一操作模式期間用作一掃描偏移信號之一第一時脈信號(CLKA)，且多個時脈信號可包含在一第二操作模式期間用作一掃描擷取信號之一第二時脈信號(CLKB)。可在一第三操作模式期間使用第一時脈信號(CLKA)，當第一操作模式停用時(即，停用偏移啟用，(例如)此係DFTQSHIFT之原因)，該第三操作模式使用第一時脈信號(CLKA)來控制一資料輸出。
在一些實施方案中，第一操作模式指代一掃描偏移操作模式，且第二操作模式指代(輸入之)一掃描擷取操作模式。此外，第三操作模式指代擷取操作模式期間之(輸出之)一掃描控制，且一第四操作模式指代使用第一時脈信號(CLKA)及第二時脈信號(CLKB)之一功能操作模式。
本文中描述一積體電路之各種實施方案。積體電路可包含第一鎖存電路，該第一鎖存電路具有鎖存每資料位元多個輸入資料信號之每資料位元多個第一鎖存。積體電路可包含具有每資料位元一單一第二鎖存之第二鎖存電路，該第二鎖存自多個第一鎖存接收經鎖存多個輸入資料信號且基於經鎖存多個輸入資料信號輸出每資料位元一單一鎖存資料信號。積體電路可包含耦合於第一鎖存電路與第二鎖存電路之間的中間邏輯電路。中間邏輯電路可自第一鎖存電路接收每資料位元多個輸入資料信號且將其等組合成一單一資料信號，該單一資料信號經提供至第二鎖存電路之每資料位元單一第二鎖存以用於作為每資料位元單一鎖存資料信號輸出。
本文中描述一積體電路之各種實施方案。積體電路可包含具有接收且鎖存輸入資料信號之第一鎖存之第一鎖存電路，其中第一鎖存在一第一時脈相位中操作。積體電路可包含具有一單一第二鎖存之第二鎖存電路，該第二鎖存自第一鎖存接收經鎖存輸入資料信號且基於經鎖存輸入資料信號輸出一單一鎖存資料信號。單一第二鎖存可在不同於第一時脈相位之一第二時脈相位中操作。積體電路可包含耦合於第一鎖存電路與第二鎖存電路之間的轉變邏輯電路。轉變邏輯電路可自第一鎖存電路接收輸入資料信號且將其等組合成一單一資料信號，該單一資料信號經提供至單一第二鎖存以用於作為單一鎖存資料信號輸出。
本文中描述一積體電路之各種實施方案。積體電路可包含鎖存多個輸入資料信號之第一鎖存電路。積體電路可包含第二鎖存電路，該第二鎖存電路自第一鎖存電路接收經鎖存多個輸入資料信號且基於經鎖存多個輸入資料信號輸出一單一鎖存資料信號。積體電路可包含耦合於第一鎖存電路與第二鎖存電路之間的邏輯電路。邏輯電路可自第一鎖存電路接收多個輸入資料信號且將其等組合成一單一資料信號，該單一資料信號經提供至第二鎖存電路以用於作為單一鎖存資料信號輸出。積體電路可包含提供一或多個時脈信號至第一鎖存電路及第二鎖存電路之時脈電路。一或多個時脈信號可包含在一掃描偏移操作模式期間用作一掃描偏移信號之一第一時脈信號，且多個時脈信號可包含在一輸入掃描擷取操作模式期間用作一掃描擷取信號之一第二時脈信號。
上文參考之發明內容段落經提供以依一簡化形式介紹上文在實施方式段落中進一步描述之概念之一選擇。發明內容不意欲識別所主張標的之關鍵特徵或基本特徵，亦不意欲用於限制所主張標的之範疇。再者，所主張標的並不限於解決本揭示內容之任何部分中提及之任何或所有缺點之實施方案。
應預期，發明申請專利範圍之標的不限於本文中提供之實施方案及繪示，而包含該等實施方案之經修改形式，包含根據發明申請專利範圍之實施方案之部分及不同實施方案之元件之組合。應瞭解，在任何此實施方案的開發中，如在任何工程或設計項目中，應作出大量實施方案特定決定以達成可隨不同實施方案變化之開發者的特定目標，諸如符合系統相關及業務相關的限制。再者，應瞭解，此一開發努力可能係複雜且耗時的，但對於獲利於本揭示內容之一般技術者，該開發努力仍將係設計、製造及製作之一例常任務。
已詳細參考各種實施方案，其等之實例在隨附圖式及圖中繪示。在下列實施方式中，提出數種特定細節以提供對本文中提供之揭示內容之通透理解。然而，本文中提供之揭示內容可在無此等特定細節的情況下實踐。在一些其他例項中，並未詳細描述眾所周知的方法、程序、組件、電路及網路以免不必要地混淆該等實施例之細節。
亦應理解，儘管術語第一、第二等等可在本文中用於描述各種元件，但此等元件不應被此等術語限制。此等術語僅用於將元件彼此區分。例如，一第一元件可被稱為一第二元件，且類似地，一第二元件可被稱為一第一元件。第一元件及第二元件分別為兩個元件，但其等不被視為相同元件。
用於本文中提供之揭示內容之描述中之術語係出於描述特定實施方案之目的且不旨在限制本文中提供之揭示內容。如在本文中提供之揭示內容及隨附發明申請專利範圍之描述中所使用，單數形式「一(a、an)」及「該」亦旨在包含複數形式，除非背景內容另外明確指示。如在本文中使用之術語「及/或」指代且涵蓋相關聯所列項目之一或多者之任何及所有可能組合。當在本說明書中使用時，術語「包含(includes、including)」及/或「包括(comprises、comprising)」指定所陳述之特徵、整體、步驟、操作、元件及/或組件之存在，但是並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其等群組之存在或添加。
如在本文中使用，術語「若」可取決於背景內容解釋以意謂「當」或「在……時」或「回應於判定」或「回應於偵測」。類似地，片語「若判定」或「若偵測到[一陳述條件或事件]」可取決於背景內容解釋以意謂「在判定時」或「回應於判定」或「在偵測到[陳述條件或事件]時」或「回應於偵測到[陳述條件或事件]」。術語「向上」及「向下」；「上」及「下」；「朝上」及「朝下」；「下方」及「上方」；及指示一給定點或元件上方或下方之相對位置之其他類似術語可結合本文中描述之各種技術之一些實施方案使用。
雖然上文係關於本文中描述之各種技術之實施方案，但其他及進一步實施方案可根據本文之揭示內容設想，其等可藉由下列發明申請專利範圍判定。
儘管已依特定於結構特徵及/或方法動作之語言描述標的，但應理解，在隨附發明申請專利範圍中界定之標的不必限於上文描述之特定特徵或動作。實情係，上文描述之特定特徵及動作經揭示為實施發明申請專利範圍之例示性形式。
100:記憶體電路 104:第一鎖存電路 106:第二鎖存電路 108:中間邏輯電路 110:輸入邏輯電路 112:輸出邏輯電路 114:時脈電路 120:輸入資料信號 122:輸出信號 126:掃描偏移信號 128:Q更新信號 130:可測試設計(DFT)信號 132:功能資料信號 134:回饋信號 136:掃描輸出信號 200:記憶體電路 300:記憶體電路 400:方法 410:方塊 420:方塊 430:方塊
本文中參考附圖描述各種技術之實施方案。然而，應理解，附圖僅繪示本文描述之各種實施方案且不意在限制本文描述之各種技術之實施例。
圖1繪示根據在本文中描述之各種實施方案之用於記憶體應用之鎖存電路之一圖式。
圖2繪示根據在本文中描述之各種實施方案之用於針對雙埠應用之記憶體應用之鎖存電路之一圖式。
圖3繪示根據在本文中描述之各種實施方案之用於針對單埠應用之記憶體應用之鎖存電路之一圖式。
圖4繪示根據本文描述之各種實施方案之用於製造一積體電路之一方法之一程序流程圖。
100:記憶體電路
104:第一鎖存電路
106:第二鎖存電路
108:中間邏輯電路
110:輸入邏輯電路
112:輸出邏輯電路
114:時脈電路
120:輸入資料信號
122:輸出信號
126:掃描偏移信號
128:Q更新信號
130:可測試設計(DFT)信號
132:功能資料信號
134:回饋信號
136:掃描輸出信號

Claims (20)

  1. 一種積體電路，其包括： 第一電路，其接收資料信號且基於一單一時脈信號提供鎖存資料信號； 邏輯電路，其接收該等鎖存資料信號且基於該等鎖存資料信號提供一中間資料信號；及 第二電路，其接收該中間資料信號且基於該單一時脈信號提供一鎖存輸出資料信號。
  2. 如請求項1之積體電路，其中該單一時脈信號係用於單埠記憶體應用。
  3. 如請求項1之積體電路，其中： 該第一電路具有在該單一時脈信號之一第一時脈相位中操作之每資料位元之兩個鎖存，及 該第二電路具有在該單一時脈信號之不同於該第一時脈相位之一第二時脈相位中操作之每資料位元之一單一鎖存。
  4. 如請求項1之積體電路，其中： 該第一電路具有鎖存該等資料信號作為每資料位元之多個資料信號之每資料位元之多個第一鎖存且基於該單一時脈信號提供該等鎖存資料信號作為每資料位元之多個鎖存資料信號。
  5. 如請求項4之積體電路，其中： 該邏輯電路具有邏輯，該邏輯自該多個第一鎖存接收每資料位元之該多個鎖存資料信號且提供該中間資料信號作為每資料位元之一單一中間資料信號。
  6. 如請求項5之積體電路，其中： 該第二電路具有每資料位元之一單一第二鎖存，該單一第二鎖存自該邏輯接收每資料位元之該單一中間資料信號且基於該單一時脈信號提供該輸出資料信號作為每資料位元之一單一鎖存輸出資料信號。
  7. 如請求項1之積體電路，其進一步包括： 輸入邏輯電路，其接收輸入信號且基於一控制信號提供該等資料信號至該第一電路， 其中該等輸入信號包含一掃描輸入信號、一資料輸入信號、一寫入啟用信號及作為一回饋信號之該鎖存輸出資料信號之一或多個。
  8. 一種積體電路，其包括： 第一電路，其具有每資料位元之多個第一鎖存，該等第一鎖存基於一單一時脈鎖存每資料位元之多個資料信號； 第二電路，其具有每資料位元之一單一第二鎖存，該單一第二鎖存基於該單一時脈鎖存每資料位元之一單一資料信號；及 邏輯電路，其具有耦合於該第一電路與該第二電路之間之邏輯，其中該邏輯自每資料位元之該多個第一鎖存接收該多個鎖存資料信號且基於該單一時脈提供作為一單一鎖存輸出資料信號之一單一資料信號至用於輸出之該單一第二鎖存。
  9. 如請求項8之積體電路，其中該積體電路經組態為一掃描鏈，及其中在一掃描操作模式期間提供該單一時脈至該第一電路及該第二電路。
  10. 如請求項8之積體電路，其中該多個第一鎖存具有操作於該單一時脈之一第一時脈相位之每資料位元之兩個鎖存。
  11. 如請求項10之積體電路，其中該單一地二鎖存係指在不同於該單一時脈之該第一時脈相位之該單一時脈之一第二時脈相位中操作之每資料位元之一單一鎖存。
  12. 如請求項8之積體電路，其進一步包括： 輸入電路，其接收輸入信號且基於一控制信號提供每資料位元之該多個資料信號至該第一電路， 其中該等輸入信號包含一掃描輸入信號、一資料輸入信號、一寫入啟用信號及一回饋信號之一或多個。
  13. 如請求項12之積體電路，其中： 該等輸入信號包含一回饋信號，及 藉由該第二電路提供該單一鎖存輸出資料信號至該輸入電路作為該回饋信號。
  14. 一種方法，其包括： 製造第一鎖存電路，其基於一單一時脈信號鎖存每資料位元之多個資料信號； 製造第二鎖存電路，其基於該單一時脈信號鎖存每資料位元之一單一資料信號；及 製造邏輯電路，其具有耦合於該第一鎖存電路與該第二鎖存電路之間之邏輯，其中該邏輯接收每資料位元之該多個鎖存資料信號且基於該單一時脈信號提供作為一單一鎖存輸出資料信號之一單一資料信號至用於輸出之該第二鎖存電路。
  15. 如請求項14之方法，其中該單一時脈信號係用於單埠記憶體應用。
  16. 如請求項14之方法，其中： 該第一鎖存電路具有在該單一時脈信號之一第一時脈相位中操作之每資料位元之兩個鎖存，及 該第二鎖存電路具有在該單一時脈信號之不同於該第一時脈相位之一第二時脈相位中操作之每資料位元之一單一鎖存。
  17. 如請求項14之方法，其中： 該第一鎖存電路具有鎖存每資料位元之該多個資料信號之每資料位元之多個第一鎖存且基於該單一時脈信號提供每資料位元之多個鎖存資料信號。
  18. 如請求項17之方法，其中： 該邏輯電路之該邏輯自該多個第一鎖存接收每資料位元之該多個鎖存資料信號且提供每資料位元之該單一資料信號至該第二鎖存電路。
  19. 如請求項18之方法，其中： 該第二鎖存電路具有每資料位元之一單一第二鎖存，該單一第二鎖存自該邏輯接收每資料位元之該單一資料信號且基於該單一時脈信號提供每資料位元之該單一鎖存輸出資料信號作為輸出。
  20. 如請求項14之方法，其進一步包括： 輸入邏輯電路，其接收輸入信號且基於一控制信號提供該等資料信號至該第一鎖存電路， 其中該等輸入信號包含一掃描輸入信號、一資料輸入信號、一寫入啟用信號及作為一回饋信號之該單一鎖存輸出資料信號之一或多個。
TW112126325A 2018-04-18 2019-04-10 用於記憶體應用之鎖存積體電路及其製造方法 TWI851339B (zh)

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