TW202305798A - 半導體元件記憶裝置 - Google Patents

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Abstract

記憶裝置係具備由在基板上排列成矩陣狀的複數個記憶單元所構成的頁，且進行前述頁中所含之各記憶單元的記憶體寫入操作、及記憶體抹除操作，該記憶體寫入操作係控制施加於第一閘極導體層、第二閘極導體層、第一雜質區域、和第二雜質區域的電壓，而在通道半導體層的內部保持由撞擊游離化現象或閘極引發汲極洩漏電流所形成的電洞群者，該記憶體抹除操作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域、和前述第二雜質區域的電壓，而將前述電洞群從前述通道半導體層的內部予以去除者；前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方與第一驅動控制線連接；前述位元線係經由前述第一開關電路而連接於感測放大器電路；於頁再新操作時，係將屬於第一頁的第一記憶單元群的頁資料讀取至前述感測放大器電路，將前述第一開關電路設為非導通狀態，進行前述第一記憶單元群的前述頁抹除操作，而將前述第一開關電路設為導通狀態，進行為了將前述感測放大器電路的前述頁資料寫回至前述第一記憶單元群的前述頁寫入操作。

Description

半導體元件記憶裝置
本發明係關於一種使用半導體元件的半導體記憶裝置。
近年來，LSI(Large Scale Integration，大型積體電路)的技術開發係要求記憶體元件的高集積化和高性能化。
通常的平面型MOS電晶體中，通道係朝沿著半導體基板的上表面的水平方向延伸。相對於此，SGT(surrounding gate transistor；環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻值可變元件的PCM(Phase Change Memory，相變記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使自旋磁矩的方向變化而使電阻值變化的MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高集積化。此外，亦有不具電容器之以一個MOS電晶體 構成的DRAM記憶單元(參照非專利文獻7)等。本專利申請案係關於不具電阻值可變元件或電容器等之可僅以MOS電晶體構成的動態快閃記憶體(flash memory)。
圖7(a)至(d)中顯示前述之不具電容器之以一個MOS電晶體所構成之DRAM記憶單元的寫入操作，圖8(a)和(b)中顯示動作上的問題點，圖9(a)至(d)中顯示讀取操作(例如參照非專利文獻7至10)。圖7(a)係顯示「1」寫入狀態。在此，記憶單元係形成於SOI基板100，藉由與源極線SL連接的源極N+層103(以下將含有高濃度施體雜質的半導體區域稱為「N+層」)、與位元線BL連接的汲極N+層104、與字元線WL連接的閘極導電層105、及MOS電晶體110的浮體(Floating Body)102所構成，不具電容器，以一個MOS電晶體110構成DRAM的記憶單元。另外，浮體102的正下方，係與SOI基板的SiO2層101接觸。以如此地由一個MOS電晶體110構成的記憶單元進行「1」的寫入時，係使MOS電晶體110在飽和區動作。亦即，從源極N+層103延伸的電子的通道107中具有夾止點108而不會到達與位元線連接的汲極N+層104。如此，若將連接於汲極N+層104的位元線BL和連接於閘極導電層105的字元線WL都設為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110動作時，電場強度係在汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103流向汲極N+層104之經加速的電子係撞擊Si的晶格，藉由此時失去的運動能量產生電子、電洞對(撞擊游離化現象)。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極少部分的極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體 102充電。此時，因浮體102為P型Si，故所產生的電洞有助於多數載子的增量。浮體102係被所產生的電洞106充滿，致使浮體102的電壓比源極N+層103更提高至Vb以上時，進一步產生的電洞便對源極N+層103放電。在此，Vb係源極N+層103與P層之浮體102之間之PN接面的內建電壓(built-in voltage)，約0.7V。圖7(b)係顯示浮體102已被所產生的電洞106飽和充電的情形。
接著使用圖7(c)來說明記憶單元110的「0」寫入操作。對於共同的選擇字元線WL，隨機地存在有寫入「1」的記憶單元110和寫入「0」的記憶單元110。圖7(c)顯示了從「1」的寫入狀態改寫為「0」的寫入狀態的情形。寫入「0」時，使位元線BL的電壓成為負偏壓，使汲極N+層104與P層之浮體102之間的PN接面成為順向偏壓。結果，先前的週期產生於浮體102的電洞106係流向連接於位元線BL的汲極N+層104。若寫入操作結束，則獲得被所產生的電洞106充滿的記憶單元110(圖7(b))、和所產生之電洞已被排出的記憶單元110(圖7(c))之兩種記憶單元的狀態。被電洞106所充滿的記憶單元110的浮體102的電位係高於已無所產生之電洞的浮體102。因此，寫入「1」的記憶單元110的臨限值電壓係低於寫入「0」的記憶單元110的臨限值電壓，成為圖7(d)所示的情形。
接著，使用圖8(a)和(b)來說明此種以一個MOS電晶體110構成的記憶單元的動作上的問題點。如圖8(a)所示，浮體102的電容CFB係電容CWL、接面電容CSL、及接面電容CBL之總和，以下式(10)表示，其中，電容CWL係字元線所連接的閘極與浮體之間之電容，接面電容CSL係源極線所連接的源極N+層103與浮體102之間的PN接面的接面電容，接面電容 CBL係位元線所連接的汲極N+層104與浮體102之間的PN接面的接面電容。
CFB=CWL+CBL+CSL (10)
此外，字元線所連接的閘極與浮體之間的電容耦合比βWL係以下式(11)表示。
βWL=CWL/(CWL+CBL+CSL) (11)
因此，若字元線電壓VWL於讀取時或寫入時振盪，則成為記憶單元的記憶節點(接點)的浮體102的電壓亦會受到影響，成為如圖8(b)所示的情形。若字元線電壓VWL於讀取時或寫入時從0V上升至VWLH，則浮體102的電壓VFB係因與字元線的電容耦合而從字元線電壓變化前的初始狀態的電壓VFB1上升至VFB2。其電壓變化量△VFB以下式(12)表示。
△VFB=VFB2-VFB1=βWL×VWLH (12)
在此，於式(11)的βWL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，βWL=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮體102會因字元線WL與浮體102的電容耦合而承受達5V×βWL=4V的振幅變化雜訊。因此，會有無法充分取得寫入時的浮體102的「1」電位和「0」電位的電位差的差分邊限的問題點。
圖9(a)至(c)中顯示讀取操作。圖9(a)係顯示「1」的寫入狀態，圖9(b)係顯示「0」的寫入狀態。然而，實際上，即使藉由「1」寫入對浮體102寫入了Vb，字元線因寫入結束而返回到0V時，浮體102便降低成為負偏壓。要寫入「0」時，由於會成為更偏負的負偏壓，因此如圖9(c) 所示於寫入時無法充分地增大「1」與「0」的電位差的差分邊限，故實際上處於難以將不具電容器之DRAM記憶單元之製品化的狀況。
此外，亦有在SOI(Silicon on Insulator，絕緣層覆矽)層使用二個MOS電晶體來形成一個記憶單元的Twin-Transistor記憶體元件(例如參照專利文獻4、5)。此等元件中，將二個MOS電晶體的浮體通道分開之成為源極、或汲極之N+層係接觸絕緣層而形成。藉由此N+層接觸於絕緣層，二個MOS電晶體的浮體通道係電性分離。因此，屬於信號電荷的電洞群係積蓄於一方之電晶體的浮體通道。積蓄有電洞之浮體通道的電壓，係如前所述，會因施加於鄰接之MOS電晶體的閘極電極的脈衝電壓施加而與(15)式所示同樣地大幅變化。因此，如使用圖8至圖10所說明般，有無法充分地增大寫入時的「1」與「0」的動作的差分邊限(例如參照專利文獻15、圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本國特開平2-188966號公報
專利文獻2：日本國特開平3-171768號公報
專利文獻3：日本國特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
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無電容器的一個電晶體型DRAM(增益單元)中，字元線和浮體間的電容結合耦合較大，於資料讀取時或寫入等時候字元線的電位振盪時，即會有直接被作為是對於浮體傳遞的雜訊的問題。結果，引起誤讀取 或記憶資料的誤改寫的問題，而難以達到無電容器的一電晶體型DRAM(增益單元)的實用化。
(第一發明)為了解決上述問題，本發明提供一種使用了半導體元件的半導體元件記憶裝置，其為由複數個頁朝列方向排列而成的記憶裝置，且該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；
前述各頁中所含的各記憶單元係具有：
半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
前述各記憶單元，
控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域和前述第二雜質區域的電壓，而在前述通道半導體層的內部保持電洞群，該電洞群係由撞擊游離化現象或閘極引發汲極洩漏電流形成者；
於頁寫入操作時，係將前述通道半導體層的電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓高的第一資料保持電壓；
於頁抹除操作時，係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓；
前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接；
前述位元線係經由第一開關電路而連接於感測放大器電路；
於頁再新操作時，係將屬於第一頁的第一記憶單元群的頁資料讀取至前述感測放大器電路，將前述第一開關電路設為非導通狀態，進行前述第一記憶單元群的前述頁抹除操作，將前述第一開關電路設為導通狀態，再進行為了將前述感測放大器電路的前述頁資料寫回至前述第一記憶單元群的前述頁寫入操作。
(第二發明)在上述第一發明中，於前述頁再新操作時，係將屬於前述第一頁之前述第一記憶單元群的前述通道半導體層的電壓暫時設為前述第二資料保持電壓。
(第三發明)在上述第一發明中，於前述頁抹除操作時係將前述第一開關電路設為非導通狀態，讀取記憶於前述感測放大器電路的前述頁資料。
(第四發明)在上述第一發明中，記憶於前述感測放大器電路的前述頁資料係於頁抹除操作開始前被讀取之記憶單元的記憶資料。
(第五發明)在上述第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大。
(第六發明)在上述第一發明中，前述第一閘極導體層在俯視觀察時係以包圍著前述第一閘極絕緣層之方式分離成兩個導體層。
(第七發明)為了解決上述問題，本發明係一種使用了半導體元件的半導體元件記憶裝置，其為由複數個頁朝列方向排列而成的記憶裝置，該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；
前述頁中所含的各記憶單元係具有：
半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
前述各記憶單元中，
控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域和前述第二雜質區域的電壓，而在前述通道半導體層的內部保持電洞群，該電洞群係由撞擊游離化現象或閘極引發汲極洩漏電流形成者；
於頁寫入操作時，係將前述通道半導體層的電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓高的第一資料保持電壓；
於頁抹除操作時，係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓；
前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接；
前述位元線係經由第一開關電路而連接於感測放大器電路；
於頁再新操作時，係將屬於第一頁的第一記憶單元群的頁資料讀取至前述感測放大器電路，並進行為了將前述感測放大器電路的前述頁資料寫回至前述第一記憶單元群的前述頁寫入操作。
(第八發明)在上述第七發明中，於前述頁再新操作時，係進行再寫入將屬於前述第一頁之前述第一記憶單元群的前述通道半導體層的電壓設為前述第一資料保持電壓。
(第九發明)在上述第七發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大。
2:矽半導體柱(Si柱)
3a:N+層(第一雜質層)
3b:N+層(第一雜質層)
4a,4b:閘極絕緣層
5a:閘極(第一閘極導體層)
5b:閘極(第二閘極導體層)
6:絕緣層
7:通道區域(通道半導體層)
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13,108:夾止點
100:基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:通道
109:閘極氧化膜
110:記憶單元
BL,BL0,BL1,BL2,BL3:位元線
C00,C02,C10,C12,C20,C22,CL11,CL12,CL13,CL21,CL22,CL23,CL31,CL32,CL33:記憶單元
C01,C11,C21:第一記憶單元群(記憶單元)
CSL0,CSL1,CSL2:選擇線
FB:浮體
FS:抹除信號
FT:轉換信號
PL,PL0,PL1,PL2,PL3:板線
SA0,SA1,SA2:感測放大器電路
SL:源極線
E1,E2,E3,E4,E5,E6,E7,E8,E9,E10,E11,E12,E13,E14,E15,R1,R2,R3,T0,T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11,T12,W1,W2,W3,W4,W5,W6,W7,W8,W9:時刻
T0A,T1A,T2A,T0B,T1B,T2B,T0D,T1D,T2D:電晶體
T0C,T1C,T2C:第一開關電路(電晶體)
VB:位元線抹除信號
Vb:內建電壓
△VFB:電位差
VBLH,VSLH:高電壓狀態
VBLR,VBLE,VBLW,VWLR,VWLE,VWLW:高電壓
VFBH:高電壓狀態
VFBL:低電壓狀態
VPLH:第二電壓
VPLL:第一電壓(低電壓)
Vss:第三電壓(低電壓)
VWL:字元線電壓
VWLH:第四電壓(高電壓狀態)
WL,WL0,WL1,WL2,WL3:字元線
IO,/IO:輸入輸出線
CFB,CWL,CPL:電容
CSL,CBL:接面電容
βWL,βPL,βBL,βSL:電容耦合比(耦合率)
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係說明第一實施型態之具有SGT的記憶裝置之連接於板線(plate line)PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容時的功效之圖。
圖3A係用以說明第一實施型態之具有SGT的記憶裝置的寫入操作機制的圖。
圖3B係用以說明第一實施型態之具有SGT的記憶裝置的寫入操作機制的圖。
圖4A係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除操作機制的圖。
圖4B係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除操作機制的圖。
圖4C係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除操作機制的圖。
圖4D係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除操作機制的圖。
圖4E係用以說明第一實施型態之具有SGT的記憶裝置的頁抹除操作機制的圖。
圖5係用以說明第一實施型態之具有SGT的記憶裝置的讀取操作機制的圖。
圖6A係用以說明第一實施型態之具有SGT的記憶裝置的頁再新操作(refresh)的電路區塊圖。
圖6B係用以說明第一實施型態之具有SGT的記憶裝置的頁再新操作的動作波形圖。
圖6C係用以說明第一實施型態之具有SGT的記憶裝置的頁再新操作的圖。
圖6D係用以說明第一實施型態之具有SGT的記憶裝置的頁再新操作的圖。
圖6E係用以說明第一實施型態之具有SGT的記憶裝置的頁再新操作的圖。
圖6F係用以說明第一實施型態之具有SGT的記憶裝置的頁再新操作的圖。
圖6G係用以說明第一實施型態之具有SGT的記憶裝置的頁再新操作的圖。
圖7係用以說明習知例之不具電容器之DRAM記憶單元的寫入操作的圖。
圖8係用以說明習知例之不具電容器之DRAM記憶單元的動作上之問題點的圖。
圖9係顯示習知例之不具電容器之DRAM記憶單元的讀取操作的圖。
以下，參照圖式來說明本發明之使用半導體元件的記憶裝置(以下，稱為動態快閃記憶體)的實施型態。
(第一實施型態)
茲使用圖1至圖5來說明本發明之第一實施型態之動態快閃記憶單元的構造和動作機制。茲使用圖1說明動態快閃記憶單元的構造。並且，使用圖2說明連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容時的功效。再者，使用圖3說明資料寫入操作機制，使用圖4說明資料抹除操作機制，使用圖5說明資料讀取操作機制。
圖1係顯示本發明之第一實施型態之動態快閃記憶單元的構造。在形成於基板上之具有P型或i型(本徵型)導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍的「半導體基體」的一例)內的上下位置，形成有當一方成為源極時則另一方成為汲極的N+層3a、3b(申請專利範圍的「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極的N+層3a、3b間的Si柱2的部分係成為通道區域7(申請專利範圍的「通道半導體層」的一例)。以包圍此通道區域7之方式形成有第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近成為此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b之方式分別形成有第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(申請專利範圍的「第一絕緣層」的一例)而分離。再者，N+層3a、3b間的通道區域7係由被第一閘極絕緣層4a包圍的第一通道Si層7a(申請專利範圍的「第一通道半導體層」的一例)、和 被第二閘極絕緣層4b包圍的第二通道Si層7b(申請專利範圍的「第二通道半導體層」的一例)所構成。藉此，形成由成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b構成的動態快閃記憶單元10。再者，成為源極的N+層3a係連接於源極線SL(申請專利範圍的「源極線」的一例)、成為汲極的N+層3b係連接於位元線BL(申請專利範圍的「位元線」的一例)、第一閘極導體層5a係連接於板線PL(申請專利範圍的「第一驅動控制線」的一例)、第二閘極導體層5b係連接於字元線WL(申請專利範圍的「字元線」的一例)。板線PL所連接的第一閘極導體層5a的閘極電容以具有大於字元線WL所連接的第二閘極導體層5b的閘極電容的構造為佳。
在此，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的閘極絕緣膜的膜厚小於第二閘極絕緣層4b的閘極絕緣膜的膜厚。此外，亦可改變各個閘極絕緣層之材料的介電常數，使第一閘極絕緣層4a的閘極絕緣膜的介電常數大於第二閘極絕緣層4b的閘極絕緣膜的介電常數。此外，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，以使連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容。
圖2(a)至(c)係說明連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容時的功效之圖。
圖2(a)係將本發明之第一實施型態之動態快閃記憶單元的主要部分簡化顯示的構造圖。動態快閃記憶單元係連接有位元線BL、字元線WL、板線PL、及源極線SL，藉由其電壓狀態決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB係字元線WL所連接的閘極5b與通道區域7之間之電容CWL、板線PL所連接的閘極5a與通道區域7之間的電容CPL、源極線SL所連接的源極N+層3a與通道區域7之間之PN接面的接面電容CSL、位元線BL所連接的汲極N+層3b與通道區域7之間之PN接面的接面電容CBL的總和，以下式(1)表示。
CFB=CWL+CPL+CBL+CSL (1)
因此，字元線WL與通道區域7之間之耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間之耦合率βBL、源極線SL與通道區域7之間之耦合率βSL係分別以下式來表示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，故βPL>βWL。
圖2(c)係用以說明字元線WL的電壓VWL因為讀取操作和寫入操作而上升，且於其之後下降時，通道區域7的電壓VFB變化的圖。在此，字元線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7的電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如下所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
由於字元線WL與通道區域7間的耦合率βWL較小，而板線PL與通道區域7間的耦合率βPL較大，因此△VFB較小，即使字元線WL的電壓VWL因為讀取操作和寫入操作而上下變化，通道區域7的電壓VFb仍幾乎不變。
圖3A(a)至(c)和圖3B係顯示本發明之第一實施的動態快閃記憶單元的記憶體寫入操作(申請專利範圍的「記憶體寫入操作」的一例)。圖3A(a)係顯示寫入操作的機制，圖3A(b)係顯示位元線BL、源極線SL、板線PL、字元線WL和成為浮體FB之通道區域7的動作波形。時刻T0時，動態快閃記憶單元係處於「0」抹除狀態，通道區域7的電壓係成為VFB「0」。此外，對於位元線BL、源極線SL、字元線WL施加有Vss，對於板線PL施加有VPLL。在此，例如，Vss為0V，VPLL為2V。接著，時刻T1至T2之間，位元線BL從Vss上升至VBLH時，例如，Vss為0V時，通道區域7的電壓係因位元線BL與通道區域7的電容耦合而成為VFB「0」+βBL×VBLH。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入操作。時刻T3至T4之間，字元線WL從Vss上升至VWLH。藉此，若將連接於字元線WL的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域的「0」抹除的臨限值電壓設為VtWL「0」，則伴隨著字元線WL的電壓上升，從Vss至VtWL「0」為止，通道區域7的電壓係因字元線WL與通道區域7的第二電容耦合而成為VFB「0」+βBL×VBLH+βWL×VtWL「0」。字元線WL的電壓上升至VtWL「0」以上時，在第二閘極導體層5b的內周，會在通道區域7形成有環狀的反轉層12b，將字元線WL與通道區域7的第二電容耦合遮蔽。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入操作。時刻T3至T4之間，對於板線PL所連接的第一閘極導體層5a例如固定輸入例如VPLL=2V，使字元線WL所連接的第二閘極導體層5b例如上升到VWLH=4V。結果，如圖3A(a)所示，在板線PL所連接的第一閘極導體層5a的內周，會在通道區域7形成環狀的反轉層12a，且其反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域係於線形區域動作。結果，在字元線WL所連接的第二閘極導體層5b的內周的通道區域7不存在夾止點，而於閘極導體層5b的內周整面形成有反轉層12b。形成於此字元線WL所連接的第二閘極導體層5b的內周整面的反轉層12b係作為具有第二閘極導體層5b的第二N通道MOS電晶體區域之實質的汲極而作用。結果，電場係在串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區 域、與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的第一交界區域成為最大，在此區域產生撞擊游離化現象。由於此區域係從具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域觀看時的源極側的區域，故將此現象稱為源極側撞擊游離化現象。藉由該源極側撞擊游離化現象，電子係從源極線SL所連接的N+層3a流向位元線所連接的N+層3b。經加速的電子係撞擊晶格Si原子，且藉由其運動能量產生電子、電洞對。所產生之電子的一部分係流向第一閘極導體層5a和第二閘極導體層5b，但大部分係流向位元線BL所連接的N+層3b(未圖示)。
此外，如圖3A(c)所示，所產生的電洞群9(申請專利範圍的「電洞群」的一例)係通道區域7的多數載子，將通道區域7充電成正偏壓。由於源極線SL所連接的N+層3a為0V，故通道區域7係充電至源極線SL所連接的N+層3a與通道區域7之間的PN接面之內建電壓Vb(約0.7V)。當通道區域7充電成正偏壓時，第一N通道MOS電晶體區域和第二N通道MOS電晶體區域的臨限值電壓便因基板偏壓效應而變低。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入操作。時刻T6至T7之間，字元線WL的電壓從VWLH降低至Vss。此時，字元線WL與通道區域7係進行第二電容耦合，但反轉層12b會阻斷此第二電容耦合至字元線WL的電壓VWLH降低至通道區域7的電壓為Vb時的第二N通道MOS電晶體區域的臨限值電壓VtWL「1」以下。因此，字元線WL與通道區域7的實質的電容耦合僅在字元線WL為VtWL「1」以下且下降至 Vss時。結果，通道區域7的電壓係成為Vb-βWL×VtWL「1」。在此，VtWL「1」係低於前述VtWL「0」，βWL×VtWL「1」較小。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入操作。在時刻T8至T9之間，位元線BL從VBLH下降至Vss。由於位元線BL與通道區域7電容耦合，故通道區域7的「1」寫入電壓VFB「1」最終係成為如下式。
VFB「1」=Vb-βWL×VtWL「1」-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL亦較小。
藉此，如圖3(d)所示，字元線WL所連接的第二通道Si層7b的第二N通道MOS電晶體區域的臨限值電壓變低。進行將此通道區域7之「1」寫入狀態設為第一資料保持電壓(申請專利範圍的「第一資料保持電壓」的一例)的記憶體寫入操作，且分配為邏輯記憶資料「1」。
在此，寫入操作時，亦能夠以第一雜質層3a與第一通道半導體層7a之間的第二交界區域、或第二雜質層3b與第二通道半導體層7b之間的第三交界區域來取代第一交界區域，以擊游離化現象產生電子、電洞對，且以所產生的電洞群9對通道區域7充電。
茲使用圖4A至圖4E說明記憶體抹除操作(申請專利範圍的「記憶體抹除操作」的一例)機制。
圖4A係顯示用以說明頁抹除操作的記憶區塊電路圖。在此，顯示了三行×三列共計九個記憶單元CL11至CL33，但實際的記憶區塊係大於此矩陣。記憶單元排列成矩陣狀時，將其排列之一方的方向稱為「行方向」(或「行狀」)，且將與其垂直的方向稱為「列方向」(或「列狀」)。各 記憶單元中係連接有源極線SL、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。例如，在此假定：在此區塊中，選擇任意之頁(申請專利範圍的「頁」的一例)之板線PL2和字元線WL2所連接的記憶單元CL21至CL23進行頁抹除操作。
圖4B(a)至(d)和圖4C係說明頁抹除操作的機制。在此，N+層3a、3b間的通道區域7係與基板電性分離而成為浮體。圖4B(a)係顯示抹除操作之主要節點之時序動作波形圖。圖4B(a)中，T0至T12係表示從抹除操作開始至結束為止的時刻。圖4B(b)係顯示在抹除操作前的時刻T0，於先前的週期藉由撞擊游離化而產生的電洞群9積蓄於通道區域7的狀態。接著，時刻T1至T2中，位元線BL1至BL3和源極線SL分別從Vss變為VBLH和VSLH的高電壓狀態。在此，Vss係例如為0V。此動作係於接下來的期間時刻T3至T4中，要進行頁抹除操作而選擇的板線PL2從第一電壓VPLL變為第二電壓VPLH的高電壓狀態，且字元線WL2從第三電壓Vss變為第四電壓VWLH的高電壓狀態，在通道區域7中，不會於板線PL2所連接的第一閘極導體層5a之內周形成反轉層12a，且不會於字元線WL2所連接的第二閘極導體層5b之內周形成反轉層12b。因此，關於VBLH和VSLH的電壓，將字元線WL2側的第二N通道MOS電晶體區域與板線PL2側的第一N通道MOS電晶體區域的臨限值電壓分別設為VtWL和VtPL時，較佳為VBLH>VWLH+VtWL且VSLH>VPLH+VtPL。例如，VtWL和VtPL為0.5V時，可將VWLH和VPLH可設定為3V，並將VBLH和VSLH設定為3.5V以上。
接著說明圖4B(a)的頁抹除操作機制。第一期間的時刻T3至T4中，伴隨著板線PL2和字元線WL2變為第二電壓VPLH和第四電壓VWLH的高電壓狀態，藉由板線PL2與通道區域7的第一電容結合、和字元線WL2與通道區域7的第二電容結合，將浮體狀態的通道區域7的電壓往上推升。通道區域7的電壓係從「1」寫入狀態的VFB「1」變為高電壓。由於位元線BL1至BL3與源極線SL的電壓為VBLH和VSLH的高電壓，使得源極N+層3a與通道區域7之間的PN接面、和汲極N+層3b與通道區域7之間的PN接面為逆向偏壓狀態，因而可進行升壓。
接著說明圖4B(a)的頁抹除操作機制。接著，在下一個期間的時刻T5至T6中，位元線BL1至BL3和源極線SL的電壓從高電壓的VBLH和VSLH下降至Vss。結果，源極N+層3a與通道區域7之間的PN接面、和汲極N+層3b與通道區域7之間的PN接面係如圖4B(c)所示，成為順向偏壓狀態，通道區域7的電洞群9中的殘存電洞群係排出至源極N+層3a、和汲極N+層3b。結果，通道區域7的電壓VFB係成為源極N+層3a和P層的通道區域7形成的PN接面、及汲極N+層3b和P層的通道區域7形成的PN接面的內建電壓Vb。
接著說明圖4B(a)的頁抹除操作機制。接著，在時刻T7至T8中，位元線BL1至BL3和源極線SL的電壓從Vss上升至高電壓的VBLH和VSLH。藉此，如圖4B(d)所示，於時刻T9至T10中，使板線PL2和字元線WL2從第二電壓VPLH和第四電壓VWLH分別下降至第一電壓VPLL和第三電壓Vss時，不會在通道區域7中形成板線PL側的反轉層12a和字元線WL2側的反轉層12b，藉由板線PL2與通道區域7的第一電容耦合、和字 元線WL2與通道區域7的第二電容耦合，效率佳地使通道區域7的電壓VFB從Vb成為VFB「0」。因此，「1」寫入狀態和「0」抹除狀態的通道區域7的電位差△VFB係能夠以下式表示。
VFB「1」=Vb-βWL×VtWL「1」-βBL×VBLH (7)
VFB「0」=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB「1」-VFB「0」=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL「1」-βBL×VBLH (9)
在此，βWL與βPL的和係0.8以上，△VFB變大，而可確保充分的差分邊限。
結果，如圖4C所示，在「1」寫入狀態和「0」抹除狀態，可確保較大的差分邊限。在此，係顯示「0」抹除狀態下，板線PL2側的臨限值電壓係因基板偏壓效應而變高，因此，將板線PL2的施加電壓設為例如其臨限值電壓以下時，板線PL2側的第一N通道MOS電晶體區域便成為非導通而不讓記憶單元電流流通。圖4C之右側的「PL：非導通」係顯示了其情形。
接著說明圖4B(a)的頁抹除操作機制。接著於第四期間的時刻T11至T12中，位元線BL1至BL3從VBLH下降至Vss，源極線SL的電壓從VSLH下降至Vss，抹除操作結束。此時，位元線BL1至BL3和源極線SL因電容耦合而將低通道區域7的電壓下拉若干，但由於大小同等於時刻T7至T8中位元線BL1至BL3和源極線SL因電容耦合而將通道區域7之電壓推升的量，故位元線BL1至BL3和源極線SL之電壓的上下變動互相 抵銷，就結果而言，對通道區域7的電壓未造成影響。進行將此通道區域7之「0」抹除狀態的電壓VFB「0」設為第二資料保持電壓(申請專利範圍的「第二資料保持電壓」的一例)的頁抹除操作，並分配為邏輯記憶資料「0」。
接著使用圖4D(a)至(d)來說明頁抹除操作的機制。圖4D和圖4B的不同點在於頁抹除操作中，位元線BL1至BL3為Vss或浮體狀態，且字元線WL2固定於Vss。藉此，時刻T1至T2中，即使源極線SL從Vss上升至VSLH，字元線WL2的第二N通道MOS電晶體區域仍成為非導通，記憶單元電流不會流通。因此，不會因撞擊游離化現象而產生電洞群9。其餘係與圖4B同樣地，源極線SL在Vss與VSLH之間變化，板線PL2在VPLL與VPLH之間變化。結果，如圖4D(c)所示，電洞群9係被排出至源極線SL的第一雜質層3a。
接著使用圖4E(a)至(d)來說明頁抹除操作的機制。圖4E與圖4B的不同點在於頁抹除操作中，源極線SL為Vss或浮體狀態的點且板線PL2固定於Vss的點。藉此，於時刻T1至T2中，即使位元線BL1至BL3從Vss上升至VBLH，板線PL2的第一N通道MOS電晶體區域仍成為非導通，記憶單元電流不會流通。因此，不會因撞擊游離化現象而產生電洞群9。其餘係與圖4B同樣地，位元線BL1至BL3於Vss與VBLH之間變化，字元線WL2於Vss與VWLH之間變化。結果，如圖4E(c)所示，電洞群9係被排出至位元線BL1至BL3的第二雜質層3b。
圖5A(a)至(c)係用以說明本發明之第一實施型態之動態快閃記憶單元的讀取操作的圖。如圖5(a)所示，通道區域7充電至內建電壓Vb(約0.7V)時，具有字元線WL所連接第二閘極導體層5b的第二N通道 MOS電晶體區域的臨限值電壓便因基板偏壓效應而下降。將此狀態分配為邏輯記憶資料「1」。如圖5(b)所示，在進行寫入前選擇的記憶區塊原為抹除狀態「0」，通道區域7的電壓VFB係成為VFB「0」。藉由寫入操作隨機地記憶寫入狀態「1」。結果，對於字元線WL建立邏輯「0」和「1」的邏輯記憶資料。如圖5(c)所示，利用對於該字元線WL的二個臨限值電壓的高低差，能夠以感測放大器進行讀取。
茲使用圖6A至圖6F來說明本發明之第一實施型態之動態快閃記憶體單元的頁再新操作(申請專利範圍的「頁再新操作」的一例)。
圖6A中，三行×三列的記憶單元C00至C22係構成了區塊的一部分。在此，雖顯示三行×三列的記憶單元C00至C22，但在實際的區塊中，記憶單元係構成了比三行×三列更多的行列。再者，在各記憶單元中，連接有字元線WL0至WL2、板線PL0至PL2、源極線SL、位元線BL0至BL2。對於該閘極輸入轉換信號FT的電晶體T0C至T2C係構成了第一開關電路(申請專利範圍的「第一開關電路」的一例。此外，將該閘極連接於抹除信號FS之電晶體T0D至T2D的汲極係連接於位元線抹除信號VB，源極係連接於各位元線BL0至BL2。再者，各位元線BL0至BL2係經由第一開關電路，連接於感測放大器電路SA0至SA2(申請專利範圍的「感測放大器電路」的一例)。感測放大器電路SA0至SA2係經由將該閘極連接於縱列選擇線CSL0至CSL2的電晶體T0A至T2B而連接於一對互補的輸入輸出線IO和/IO。
圖6B係顯示在任意的時間點對於記憶單元C00至C22中之記憶單元C01、C02、C10、C12、C21隨機地進行「1」寫入，且在其通道 半導體層7積蓄有電洞群9的情形。在圖6B中，係說明例如選擇第一記憶單元群C01、C11、C21(申請專利範圍的「第一記憶單元群」的一例)所構成的第一頁(申請專利範圍的「第一頁」的一例)，且對於此等第一記憶單元群，進行頁再新操作之例。另外，所謂第一頁係指由第一字元線WL1所選擇的第一記憶單元群C01、C11、C21來定義，但此頁係朝列方向排列有複數個，構成了二維的區塊。此外，圖6C係顯示記憶有「1」寫入資料之記憶單元C01和C21的電洞群9被移除至位元線BL0和BL2的情形，圖6D係顯示第一記憶單元群C01、C11、C21的電洞群9被移除的狀態。再者，圖6E係顯示電洞群9再度被記憶於已記憶有「1」寫入資料的記憶單元C01和C21的情形。
圖6F係顯示圖6A至圖6E為止之時間序列的動作波形圖，以下使用圖6F來具體地說明頁再新操作。
在圖6F所示的時刻R1至R3中，記憶於第一記憶單元群C01、C11、C21的頁資料(申請專利範圍的「頁資料」的一例)被讀取至感測放大器電路SA0至SA2。在時刻R1連接於第一記憶單元群C01、C11、C21的字元線WL1係從低電壓Vss上升至讀取用的高電壓VWLR，在時刻R2位元線BL0至BL2係從低電壓Vss上升至讀取用的高電壓VBLR。在此，Vss係例如可為接地電壓Vss=0V。再者，在時刻R3，字元線WL1從讀取用的高電壓VWLR下降至低電壓Vss。
在圖6F的時刻E1至E15時，進行頁抹除操作。在時刻E1時，當開始頁抹除操作時，抹除信號FS從Vss上升至VFSH，位元線BL1被重設，並下降至Vss。連接於位元線BL0和BL2的記憶單元C01和C21 係分別讀取了「1」寫入資料，故位元線BL0和BL2係已從讀取用的高電壓VBLR下降至低電壓Vss。
圖6F的時刻E3時，連接於第一記憶單元群C01、C11、C21的板線PL1，係從頁寫入操作和頁讀取操作中之固定的低電壓VPLL下降至Vss。在此，Vss係例如為0V。藉此，板線所進行閘極輸入的第一N通道MOS電晶體區域即變為非導通狀態。因此，即使位元線BL0至BL2於頁抹除操作在Vss與VBLH之間振盪，記憶單元C01、C11、C21中記憶單元電流不會流通，不會因撞擊游離化而產生電洞群9。此外，時刻E3時，抹除信號FS從Vss上升至VFSH，位元線抹除信號VB會從電晶體T0D至T2D的汲極供給至位元線BL0和BL2。結果，位元線BL0至BL2於頁抹除操作在Vss與VBLH之間振盪。此外，從其他位元線移除電洞群9的頁抹除操作，係與圖4E(a)的說明相同。在此，字元線的高電壓VWLE和位元線的高電壓VBLE係分別為頁抹除操作時的高電壓。圖6C係顯示記憶有「1」寫入資料之記憶單元C01和C21的電洞群9被移除至位元線BL0和BL2的情形。再者，圖6D係顯示第一記憶單元群C01、C11、C21的電洞群9被移除的狀態。
如圖6F所示，在時刻E14，當頁抹除操作結束時，在時刻E15，轉換信號FT從Vss變為VFTH，電晶體T0C至T2C導通。結果，位元線BL0和BL2和感測放大器電路SA0至SA2連接。在時刻W1至W9時，於頁抹除操作前被讀取至感測放大器電路SA0至SA2的第一記憶單元群C01、C11、C21的頁資料，再度被讀取至第一記憶單元群C01、C11、C21，且進行頁再新操作。其他的頁寫入操作係與圖3A(b)的說明相同。在 此，字元線的高電壓VWLW和位元線的高電壓VBLW，係分別為頁寫入操作時的高電壓。圖6E係顯示電洞群9再度被記憶於已記憶有「1」寫入資料之記憶單元C01和C21的情形。
另外，在圖6F中，亦可省略時刻E1至E15的頁抹除操作。此時，係進行屬於已記憶有「1」寫入資料之記憶單元C01和C21之再寫入操作的再新操作。
此外，圖6A至圖6E所示的電路區塊，在具有本發明之第一實施型態之動態快閃記憶體單元之記憶裝置的頁再新操作中的頁抹除操作時，能夠將讀取至感測放大器電路SA0至SA2之第一記憶單元群C01、C11、C21的頁資料輸出至互補的輸入輸出線IO和/IO。以下使用圖6G具體地說明。
假設圖6G所示之記憶單元C01、C11、C21的記憶資料選擇字元線WL1，且分別被讀取至位元線BL0和BL2的情形。在此頁讀取操作中，轉換信號FT為VFTH，且屬於第一開關電路的電晶體T0C至T2C為導通狀態，而記憶單元C01、C11、C21的記憶資料係被讀取至感測放大器電路SA0至SA2，因此，進行「0」與「1」的邏輯判定。之後，當頁抹除操作開始時，轉換信號FT係從VFTH降低至Vss，屬於第一開關電路的電晶體T0C至T2C成為非導通狀態。結果，位元線BL0和BL2和感測放大器電路SA0至SA2被電性分離。在頁抹除操作中，例如，記憶於記憶單元C01、C11、C21的頁資料被抹除。在此例中，記憶單元C01之「1」的資料、記憶單元C11之「0」的資料、記憶單元C21之「1」的資料全都被抹除，成為「0」的資料。從記憶單元C01、C11、C21讀取的頁資料係記憶 於感測放大器電路SA0至SA2。接著，由縱列選擇線CSL0至CSL2依序輸入於電晶體T0A至T2B的閘極，藉此使記憶於感測放大器電路SA0至SA2的頁資料輸出至互補的輸入輸出線IO和/IO。
如此，藉由第一開關電路T0C至T2C將位元線和感測放大器電路電性分離，可在頁再新操作時的頁抹除操作中自由地讀取記憶於感測放大器電路中的頁資料。因此，頁抹除操作可在頁讀取操作之背後的背景動作中進行。結果，可提供一種對應高速的系統的記憶裝置。
圖1中，不論Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態中所說明的動態快閃記憶體動作。此外，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
此外，圖1中係以SGT為例說明了動態快閃記憶體元件，此SGT係對於以垂直方向立於基板上的Si柱2之側面整體包圍設置的第一閘極絕緣層4a、第二閘極絕緣層4b，且具有分別包圍第一閘極絕緣層4a、第二閘極絕緣層4b之整體的第一閘極導體層5a、第二閘極導體層5b。惟，如本實施型態之說明所示，本動態快閃記憶體元件若為滿足可將撞擊游離化現象產生的電洞群9保持於通道區域7之條件的構造即可。因此，通道區域7若為與基板1分離之浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around(環繞式閘極)，例如參照非專利文獻10)技術、奈米片(Nanosheet)技術(例如參照非專利文獻11)，將通道區域的半導體基體相對於基板1水平地形成，亦可進行前述的動態快閃記憶體動作。此外，亦可為使用了SOI(Silicon On Insulator；絕緣層覆矽)的元件構造(例如參照非專利文獻7至10)。此種元件構造中，通道區域的底部係接觸於SOI 基板的絕緣層，且閘極絕緣層和元件分離絕緣層的包圍而包圍其他通道區域。即使是此種構造，通道區域亦成為浮體構造。如此，本實施型態所提供的動態快閃記憶體元件，若滿足通道區域為浮體構造的條件即可。此外，即使是將Fin電晶體(例如參照非專利文獻13)形成於SOI基板上的構造，只要通道區域為浮體構造則可進行本動態快閃動作。
此外，「1」寫入中，亦可使用閘極引發汲極洩漏(GIDL：Gate Induced Drain Leakage)電流(例如參照非專利文獻14)來產生電子、電洞對，且以所產生的電洞群充滿通道區域7內。
此外，本說明書和圖式的式(1)至(12)係為了定性地說明現象所使用的式子，現象不受到這些式子所限制。
另外，圖3A和圖3B的說明中，將字元線WL、位元線BL、和源極線SL的重置電壓記載為Vss，但亦可將各自的重置電壓設為不同的電壓。
此外，圖4A及其說明中顯示了頁抹除操作條件的一例。惟相對於此，若可實現將位於通道區域7的電洞群9從N+層3a、N+層3b其中一者或兩者去除的狀態，則亦可變更施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。此外，頁抹除操作中，亦可對所選擇之頁的源極線SL施加電壓，且使位元線BL成為浮體狀態。此外，頁抹除操作中，亦可對於所選擇之頁的位元線BL施加電壓，且使源極線SL成為浮體狀態。
此外，圖1中，垂直方向上被第一絕緣層之絕緣層6包圍之部分的通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係 相連地形成。藉此，通道區域7的第一通道區域7a、第二通道區域7b係在垂直方向上藉由第一絕緣層之絕緣層6包圍的區域而相連。
另外，圖1中，板線PL所連接的第一閘極導體層5a的垂直方向的長度大於字元線WL所連接的第二閘極導體層5b之垂直方向的長度以使CPL>CWL為佳。然而，只要附加板線PL，字元線WL相對於通道區域7的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體之通道區域7的電位變動△VFB變小。
此外，關於板線PL的電壓VPLL，在區塊抹除操作之選擇抹除以外的各動作模式中，例如可施加2V的固定電壓。
另外，在本說明書和申請專利範圍中言及「閘極絕緣層或閘極導體層等覆蓋通道等」時的「覆蓋」的涵義，亦包含如SGT或GAA之包圍整體的情形、如Fin電晶體之殘留一部分而包圍的情形、更如平面型電晶體之重疊於平面型的上方重疊的情形。
在圖1中，第一閘極導體層5a係包圍了第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a亦可設為俯視觀察時包圍著第一閘極絕緣層4a之一部分的構造。此時，未被第一閘極導體層5a所覆蓋之第一閘極絕緣層的外側，係可被絕緣層、或與第一閘極導體層電性分離的第三閘極導體層所覆蓋。另外，當設置第三閘極導體層時，係可對於第三閘極導體層施加定電壓、或脈衝電壓，而進行動態快閃記憶體動作。此外，如上所述，於俯視觀察時，藉由第一閘極導體層5a包圍第一閘極絕緣層4a之一部分的構造，能夠於第一通道區域7a積蓄大量的電洞群。
在圖6A至圖6G中，雖已說明了由一個半導體基體所構成之一位元的動態快閃記憶體單元的頁再新操作，但關於由記憶「1」與「0」互補之資料之二個半導體基體所構成之一位元的高速動態快閃記憶體單元的頁再新操作，本發明亦具功效。
此外，圖1，可將第一閘極導體層5a分割為二個以上而分別作為板線的導體電極，以同步或非同步，以相同驅動電壓或相異驅動電壓來動作。同樣地，可將第二閘極導體層5b分割為二個以上而分別作為字元線的導體電極，以同步或非同步，以相同驅動電壓或相異驅動電壓來動作。即使如此，動態快閃記憶體亦會動作。此外，將第一閘極導體層5a分割為二個以上時，所分割的第一閘極導體層的至少一者係進行上述第一閘極導體層5a的動作。此外，就所分割的第二閘極導體層5b而言，所分割的第二閘極導體層的至少一者係進行上述第二閘極導體層5b的動作。
此外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件、和浮體的電壓係用以進行抹除操作、寫入操作、讀取操作之基本動作的一例，若可進行本發明的基本動作，則亦可為其他電壓條件。
本實施型態係提供下列特徵。
(特徵一)
本實施型態之動態快閃記憶單元中，成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b整體皆形成為柱狀。此外，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層 5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。本動態快閃記憶單元係具有板線PL所連接的第一閘極導體層5a的閘極電容大於字元線WL所連接的第二閘極導體層5b的閘極電容的構造。在本動態快閃記憶單元中，第一閘極導體層、第二閘極導體層係沿垂直方向積層。因此，即使為板線PL所連接的第一閘極導體層5a的閘極電容大於字元線WL所連接的第二閘極導體層5b的閘極電容的構造，俯視觀察時，記憶單元面積仍不會變大。藉此，可同時實現動態快閃記憶單元的高性能化和高集積化。
(特徵二)
藉由本發明之第一實施型態之動態快閃記憶體單元的頁再新操作，可提供一種高可靠性的記憶裝置。尤其相較於習知之揮發性記憶體的DRAM，由於記憶單元無電容器，故洩漏電流的洩漏路徑(leak path)較少，可顯著地減少供再新操作用的工作比(duty ratio)。此外，於頁再新操作時，可將預先讀取至感測放大器電路的頁資料讀取至晶片外部，故系統的自由度大幅地擴大。結果，可達成系統的高速化。
(特徵三)
注目於本發明之第一實施型態之動態快閃記憶單元之板線PL所連接之第一閘極導體層5a時，在動態快閃記憶單元進行寫入、讀取操作之際，字元線WL的電壓會上下振盪。此時，板線PL係擔任降低字元線WL與通道區域7之間之電容耦合比的作用。結果，可顯著地抑制字元線WL的電壓上下振盪時的通道區域7的電壓變化的影響。藉此，可使表示邏輯「0」和「1」的字元線WL的SGT電晶體的臨限值電壓差變大。此係致使動態快閃記憶單元之動作的差分邊限的擴大。
(特徵四)
在圖6A至圖6E中，可將板線設為在記憶單元C00至C22為共通。結果，不僅可使製程與電路變得更為簡單，而且可實現更高速化。
另外，在本發明中雖形成了Si柱，但亦可為由Si以外之半導體材料所構成的半導體柱。本發明之其他實施型態中此亦相同。
此外，縱型NAND(反及)型快閃記憶體電路係以半導體柱為通道，沿垂直方向形成複數段要構成記憶單元之包圍該半導體柱之通道氧化層、電荷積蓄層、層間絕緣層、控制導體層。此等記憶單元的兩端的半導體柱係具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。並且，就一個記憶單元而言，若記憶單元的兩側之中，一方作為源極，則另一方便作為汲極來動作。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於混合NAND型快閃記憶體電路的電路。
此外，「1」寫入中，亦可藉由非專利文獻10和非專利文獻14所記載之使用閘極引發汲極洩漏電流(GIDL：Gate Induced Drain Leakage)的撞擊游離化現象來產生電子、電洞對，以所產生的電洞群充滿浮體FB內。本發明之其他實施型態中此亦相同。
此外，圖1中，即使N+層3a、3b、P層Si柱2各者的導電型之極性為相反的構造中，仍可進行動態快閃記憶體動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，將藉由撞擊游離化而產生的電子群被積蓄於通道區域7的狀態而設定為「1」狀態。
此外，本發明能夠在不脫離本發明之廣義的精神與範圍內進行各種實施型態及變更。此外，上述的實施型態係用以說明本發明之一實 施例者，而非用以限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，即便視需要而將上述實施型態之構成要件的一部分除外者，仍包含於本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用半導體元件的記憶裝置，可獲得高密度而且使用高性能SGT的記憶裝置的動態快閃記憶體。
BL0,BL1,BL2:位元線
C01,C21:第一記憶單元群(記憶單元)
FB:浮體
PL1:板線
SL:源極線
Vb:內建電壓
VFB:電位差△
VPLL:第一電壓(低電壓)
Vss:第三電壓(低電壓)
WL1:字元線
VBLR,VBLE,VBLW,VWLR,VWLE,VWLW:高電壓
E1,E2,E3,E4,E5,E6,E7,E8,E9,E10,E11,E12,E13,E14,E15,R1,R2,R3,W1,W2,W3,W4,W5,W6,W7,W8,W9:時刻

Claims (9)

  1. 一種使用了半導體元件的半導體元件記憶裝置，其為由複數個頁朝列方向排列而成的記憶裝置，且該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；
    前述各頁中所含的各記憶單元係具有：
    半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
    第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
    第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
    通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
    前述各記憶單元，
    控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域和前述第二雜質區域的電壓，而在前述通道半導體層的內部保持電洞群，該電洞群係由撞擊游離化現象或閘極引發汲極洩漏電流形成者；
    於頁寫入操作時，係將前述通道半導體層的電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓高的第一資料保持電壓；
    於頁抹除操作時，係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前 述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓；
    前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接；
    前述位元線係經由第一開關電路而連接於感測放大器電路；
    於頁再新操作時，係將屬於第一頁的第一記憶單元群的頁資料讀取至前述感測放大器電路，將前述第一開關電路設為非導通狀態，進行前述第一記憶單元群的前述頁抹除操作，將前述第一開關電路設為導通狀態，再進行為了將前述感測放大器電路的前述頁資料寫回至前述第一記憶單元群的前述頁寫入操作。
  2. 如請求項1所述之使用了半導體元件的半導體元件記憶裝置，其中，於前述頁再新操作時，係將屬於前述第一頁之前述第一記憶單元群的前述通道半導體層的電壓暫時設為前述第二資料保持電壓。
  3. 如請求項1所述之使用了半導體元件的半導體元件記憶裝置，其中，於前述頁抹除操作時係將前述第一開關電路設為非導通狀態，讀取記憶於前述感測放大器電路的前述頁資料。
  4. 如請求項1所述之使用了半導體元件的半導體元件記憶裝置，其中，記憶於前述感測放大器電路的前述頁資料係於頁抹除操作開始前被讀取之記憶單元的記憶資料。
  5. 如請求項1所述之使用了半導體元件的半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大。
  6. 如請求項1所述之使用了半導體元件的半導體元件記憶裝置，其中，前述第一閘極導體層在俯視觀察時係以包圍著前述第一閘極絕緣層之方式分離成兩個導體層。
  7. 一種使用了半導體元件的半導體元件記憶裝置，其為由複數個頁朝列方向排列而成的記憶裝置，該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；
    前述頁中所含的各記憶單元係具有：
    半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
    第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
    第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
    通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
    前述各記憶單元中，
    控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域和前述第二雜質區域的電壓，而在前述通道半導體層的內部保持電洞群，該電洞群係由撞擊游離化現象或閘極引發汲極洩漏電流形成者；
    於頁寫入操作時，係將前述通道半導體層的電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓高的第一資料保持電壓；
    於頁抹除操作時，係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓；
    前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接；
    前述位元線係經由第一開關電路而連接於感測放大器電路；
    於頁再新操作時，係將屬於第一頁的第一記憶單元群的頁資料讀取至前述感測放大器電路，並進行為了將前述感測放大器電路的前述頁資料寫回至前述第一記憶單元群的前述頁寫入操作。
  8. 如請求項7所述之使用了半導體元件的半導體元件記憶裝置，於前述頁再新操作時，係進行再寫入將屬於前述第一頁之前述第一記憶單元群的前述通道半導體層的電壓設為前述第一資料保持電壓。
  9. 如請求項7所述之使用了半導體元件的半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大。
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