TW202247610A - 基於時脈循環時間測量的自適應頻率縮放 - Google Patents

Abstract

揭示一種使用一雜訊調變代理（NMA）以對在一半導體積體電路（IC）中產生一時脈信號進行控制，該雜訊調變代理經組態以測量該時脈信號並且輸出指示該時脈信號之一有效循環時間的一參數。一自適應頻率縮放（AFS）電路基於該NMA之該輸出指示該半導體IC之一電源供應電壓的一改變而選擇性地調整該時脈信號之一頻率。

Description

基於時脈循環時間測量的自適應頻率縮放

本發明係關於積體電路領域。 相關申請案的交互參考

本申請案主張於2021年4月7日提交的標題為「基於時脈循環時間測量的自適應頻率縮放（Adaptive Frequency Scaling Based On Clock Cycle Time Measurement）」的美國臨時專利申請案第63/171,622號的優先權。

積體電路（IC）可包括在扁平半導體基板（諸如矽晶圓）上之類比及數位電子電路。使用光微影技術將微型電晶體印刷至基板上，以在極其小面積中生產具有數十億個電晶體的複雜電路，從而使利用IC的現代電子電路設計既低成本又具有高效能。IC在工廠（稱為晶圓代工廠）的裝配線中生產，該等工廠已使IC（諸如互補金屬氧化物半導體（CMOS）IC）之生產商品化。數位IC含有配置在晶圓上之功能及/或邏輯單元中之數十億電晶體，且封裝在金屬、塑膠、玻璃或陶瓷外殼中。外殼或「封裝」諸如藉由使用焊料連接至電路板。封裝類型可包括引線框架（通孔、表面安裝、晶片載體及/或其類似物）、接腳格柵陣列、晶片級封裝、球柵陣列及/或其類似物，以在IC墊與電路板之間進行連接。如本文中所使用，術語IC意指包括封裝之積體電路。

半導體IC使用由時脈信號控制的同步數位邏輯。時脈信號在半導體IC上產生。各種因素可導致時脈頻率發生改變。自適應頻率縮放（AFS）以控制時脈頻率而聞名。控制AFS操作對於半導體IC之最佳效能係期望的。

相關技術的前述實例及與其相關的限制旨在為說明性而非排他性的。在閱讀說明書及研究諸圖時，相關領域的其他限制對於所屬技術領域中具有通常知識者將為顯而易見。

結合旨在為例示性及說明性而非限制範圍的系統、工具及方法來描述及說明其以下具體實例及其態樣。

在一具體實例中，提供一種用於在半導體積體電路（IC）中產生時脈信號之控制器，該控制器包含：雜訊調變代理（NMA），其經組態以測量時脈信號並且輸出指示時脈信號之有效循環時間的參數；及自適應頻率縮放（AFS）電路，其經選擇性地組態以基於NMA之輸出指示半導體IC之電源供應電壓的改變而調整時脈信號之頻率。

在具體實例中，AFS電路經組態以在NMA之輸出下降低於第一臨限值的情況下啟動調整時脈信號之頻率。在具體實例中，AFS電路經組態以在NMA之輸出上升超過第二臨限值的情況下撤銷啟動調整時脈信號之頻率，第二臨限值高於第一臨限值。

在具體實例中，AFS電路在經啟動時經組態以回應於NMA之輸出指示時脈信號之有效循環時間的縮減而縮減時脈信號之頻率。

在具體實例中，NMA包含：時間數位轉換器，其經配置以將輸入時脈信號之循環時間的測量值輸出，指示時脈信號之有效循環時間的參數係基於時間數位轉換器之測量輸出。在具體實例中，時間數位轉換器包含分接延遲線。在具體實例中，NMA進一步包含：輸入端，其經配置以接收時脈信號；時脈分頻器，其經組態以對所接收的時脈信號進行分頻，並且提供經分頻時脈信號；校準緩衝器，其經組態以調整經分頻時脈信號，時間數位轉換器之輸入時脈信號係經調整的經分頻時脈信號；及NMA處理邏輯，其經組態以接收來自時間數位轉換器之測量輸出並且產生指示時脈信號之有效循環時間的參數。

在具體實例中，AFS電路包含：電源接腳電壓輸入，其經配置以接收用於IC的電源接腳電壓；濾波器，其經組態以處理所接收的電源接腳電壓並且產生用於輸入至時脈產生器之鎖相環路（PLL）的PLL濾波器輸入；及AFS處理邏輯，其經組態以接收NMA之輸出，並且回應於所接收的NMA之輸出而控制PLL輸出。在具體實例中，PLL濾波器輸入經提供為至PLL的輸入，以與PLL之低通濾波器之輸出求和及/或作為至PLL之信號產生器的輸入之成份。

在具體實例中，AFS電路包含：AFS處理邏輯，其包含經組態以自複數個時脈產生器電路中之一者作出選擇的時脈選擇邏輯，每一時脈產生器電路經組態以產生各別不同頻率之時脈信號，該時脈信號係由所選擇時脈產生器電路在該半導體IC中提供該時脈信號時所產生。

在具體實例中，AFS處理邏輯經組態以回應於所接收的NMA之輸出來控制PLL濾波器輸入或時脈選擇邏輯的啟動及/或調整PLL濾波器輸入或時脈選擇邏輯。

根據進一步具體實例，可提供一種半導體積體電路（IC），其包含時脈產生電路及如本文中所揭示的用於產生時脈信號之控制器。

根據其他具體實例，提供一種用於在半導體積體電路（IC）中產生時脈信號之方法，該方法包含：測量時脈信號以提供指示時脈信號之有效循環時間的參數；及使用自適應頻率縮放（AFS）電路，基於指示時脈信號之有效循環時間的參數，選擇性地調整時脈信號之頻率。

在具體實例中，該方法進一步包含在指示時脈信號之有效循環時間的參數下降低於第一臨限值的情況下將調整或切換時脈信號之頻率予以啟動。在具體實例中，該方法進一步包含在指示時脈信號之有效循環時間的參數上升超過第二臨限值的情況下將調整或切換時脈信號之頻率予以撤銷啟動，第二臨限值高於第一臨限值。

在具體實例中，該方法進一步包含：當AFS電路經啟動時，回應於指示時脈信號之有效循環時間的參數指示時脈信號之有效循環時間的縮減而縮減時脈信號之頻率。

在具體實例中，測量時脈信號以提供指示時脈信號之有效循環時間的參數的步驟由雜訊調變代理（NMA）執行，指示時脈信號之有效循環時間的參數為NMA之輸出。

在具體實例中，NMA包含：時間數位轉換器，其經配置以將輸入時脈信號之循環時間的測量值輸出，指示時脈信號之有效循環時間的參數係基於時間數位轉換器之測量輸出。在具體實例中，該方法進一步包含：在NMA處接收時脈信號；對所接收的時脈信號進行分頻以提供經分頻時脈信號；使用校準緩衝器來調整經分頻時脈信號；在時間數位轉換器處測量經調整的經分頻時脈信號之循環時間；及使用來自時間數位轉換器之測量輸出來產生指示時脈信號之有效循環時間的參數。

在具體實例中，該方法進一步包含：接收用於IC的電源接腳電壓；處理在濾波器處所接收的電源接腳電壓，並且產生用於輸入至時脈產生器之鎖相環路（PLL）的PLL濾波器輸入；及接收指示時脈信號之有效循環時間的參數，並且回應於所接收的指示時脈信號之有效循環時間的參數而控制PLL輸出。

在具體實例中，該方法進一步包含：自複數個時脈產生器電路中之一者作出選擇，每一時脈產生器電路經組態以產生各別不同頻率之時脈信號，時脈信號係由所選擇時脈產生器電路在半導體IC中提供時脈信號時產生。

在具體實例中，該方法進一步包含回應於所接收的指示時脈信號之有效循環時間的參數而控制PLL濾波器輸入或選擇步驟的啟動、及/或調整PLL濾波器輸入或選擇步驟。

除了上文所描述例示性態樣及具體實例，參考圖且藉由研究以下詳細描述，其他態樣及具體實例將變得顯而易見。所屬技術領域中具有通常知識者將瞭解，即使未明確描述，亦可提供本文中所揭示特定特徵之組合及子組合。

本文中揭示用以控制半導體積體電路（IC）中時脈信號的產生的裝置、系統及方法。雜訊可導致半導體IC之電源供應接腳電壓（VDD）下降。VDD下降於是可導致時脈頻率縮減。自適應頻率縮放（AFS）能夠控制時脈頻率，並且回應於偵測到VDD下降而將時脈頻率維持在所要位準。

雜訊調變代理（NMA）可用於測量時脈信號之有效循環時間。發明人已發現NMA之輸出可指示VDD下降。因此，使用此輸出來控制VDD操作可有利地提供經改良AFS操作及較佳時脈頻率控制。

參考圖1，其示出來自半導體IC之具有循環週期（T _cyc）之實例時脈波形10以及實例資料波形20，示出由於雜訊引起的邊限。如所說明，資料波形20的改變典型地在時脈信號邊緣發生。在半導體IC內例如生成資料波形20之邏輯路徑經設計成滿足特定的時脈循環時間。舉例而言，若特定邏輯路徑應在頻率為1 GHz的時脈信號下運行，則邏輯路徑（假設其為關鍵路徑）之傳播延遲（P_delay）應不超過1奈秒（小於任何正反器設置時間，Setup_time），以避免時序錯誤。在資料波形20的改變與時脈波形10之下一上升邊緣之間的持續時間可稱為「邊限」。此提供如何充分滿足所設計傳播延遲的量化表示式。

上述論述表示理想狀況，亦即，其中系統中不存在任何實質上雜訊。在實際系統中，傳播延遲（P_delay）受雜訊影響。因此，故障邊限（M）亦受到影響： M= T _cyc - P_delay - Setup_time。邊限（M）典型地受以下兩個雜訊源中之一者或兩者的影響：電源供應雜訊，由電壓雜訊30表示，並且在資料波形20中引起雜訊；及/或時脈抖動，由時序雜訊40表示，在時脈信號邊緣引起雜訊，並且從而影響時脈頻率。

因此，可基於在資料波形20的改變之平均時間與時脈波形10之下一上升邊緣之平均時間之間的持續時間來考慮標稱邊限50。可基於在資料波形20的改變之最晚時間（由於電壓雜訊30）與時脈波形10之下一上升邊緣之最早時間（由於時序雜訊40—上升時脈邊緣之兩側上說明的高斯時序雜訊，但應僅考慮其負振幅的最大值）之間的持續時間來考慮調變邊限60。因此，時脈信號之有效循環時間可被認為係被減去調變邊限60的標稱或平均循環時間。舉例而言，邏輯路徑可經設計為在標稱振幅（VDD-nom）之VDD下滿足1 ns之時脈循環時間。若電壓雜訊位準為-20 mV，則路徑之傳播延遲將增加，因此為了滿足邏輯路徑末端處之取樣正反器的設置時間，循環時間應有效增加。換言之，考慮到電壓雜訊及時脈抖動，邏輯區塊之有效循環時間可認為等效於邏輯系統之最小操作循環時間（或相反，與最大操作頻率對應的時間）。

有效循環時間可藉由NMA測量。參考圖2，示意性地說明實例NMA 110。NMA 110包含：時脈分頻器111；可調式校準緩衝器113；時間數位轉換器（TDC）116；控制器118；以及用於判定最小值及/或最大值的暫存器119。時脈源100向時脈分頻器111提供時脈信號105（r1_clk），該時脈分頻器提供經分頻時脈信號112。典型地，時脈信號105僅時脈源在2 GHz與4 GHz之間時除以2。

經分頻時脈信號112經提供作為輸入至由控制器118控制之可調式校準緩衝器113。可調式校準緩衝器113調整經分頻時脈信號112並且將經調整的經分頻時脈信號114提供給TDC 116。TDC亦接收IC電源接腳電壓（VDD） 115並且向控制器118及暫存器119提供數位時間輸出117。暫存器亦接收經分頻時脈信號112。數位時間輸出117在暫存器119中之8位元暫存器中編碼，並且在TDC測量之後的兩個時脈源週期準備就緒。暫存器119基於數位時間輸出117及經分頻時脈信號112來提供串列資料輸出120。每當NMA開始測量（監測）週期時來實施校準。

如上文所論述，電源供應電壓上之雜訊可導致VDD下降。此可由NMA偵測到。舉例而言，考慮具有角頻率ω ₀之時脈信號Vclk(t)及疊加雜訊信號Vn(t) = V _mcos(ω _mt)。時脈週期的改變由以下表示式給出：

。

TDC 116之輸出表示有效時脈循環時間。TDC 116使用在每一分接頭處配置有正反器的分接延遲線。有效時脈循環時間由輸入至TDC 116之時脈循環時間的變化與VDD雜訊對TDC 116的延遲線的影響的組合來判定。因此，由於雜訊引起的VDD下降效應由TDC輸出指示。此在下文使用實例進一步論述。

參考圖3，示出半導體IC之電源供應接腳電壓上之實例模擬雜訊。此示出頻率為1600 MHz之時脈信號的VDD下降效應。

參考圖4A，繪示在測量圖3之帶雜訊的模擬時脈信號時根據圖2自NMA之TDC之示值讀數的第一實例。圖4B依次說明圖2之模擬雜訊疊加在圖4B之TDC示值讀數上，以進行比較。如可看出，兩者相關：TDC輸出與VDD輸出同時顯著下降，且反之亦然。因此，認識到使用TDC輸出來控制時脈頻率係有用的。現在論述實現此類控制的實施。

一般而言，可考慮用於在半導體積體電路（IC）中產生時脈信號之控制器，該控制器包含：雜訊調變代理（NMA），其經組態以測量時脈信號並且輸出指示時脈信號之有效循環時間的參數；及自適應頻率縮放（AFS）電路，其經選擇性地組態以基於NMA之輸出指示半導體IC之電源供應電壓的改變而調整時脈信號之頻率。在對應態樣中，可考慮用於在半導體IC中產生時脈信號之方法，該方法包含：測量時脈（特定而言，使用NMA）以提供指示時脈信號之有效循環時間的參數；及基於指示時脈信號之有效循環時間的參數表示出半導體IC之電源供應電壓的改變，使用AFS電路選擇性地調整時脈信號之頻率。可進一步考慮包含根據本發明的時脈產生電路及用於產生時脈信號的控制器的半導體IC。

各種特徵可適用於此等態樣中之任一者。舉例而言，NMA可包含時間數位轉換器（TDC）。TDC可經配置以將輸入時脈信號之循環時間的測量值輸出，指示時脈信號之有效循環時間的參數係基於時間數位轉換器之測量輸出。TDC可包含分接延遲線。NMA可進一步包含：輸入端，其接收時脈信號；時脈分頻器，其將所接收的時脈信號分頻以提供經分頻時脈信號；校準緩衝器，其調整經分頻時脈信號，TDC之輸入時脈信號為經調整的經分頻時脈信號。有利地，NMA亦包含NMA處理邏輯，接收來自TDC之測量輸出，並且產生指示時脈信號之有效循環時間的參數。時脈分頻器及/或校準緩衝器可省略，在此類狀況下，TDC之輸入時脈信號可為經分頻時脈信號或經調整時脈信號（校準緩衝器之輸出）。

現在將論述例示性實施的具體細節，並且隨後將再次引用根據此等通用術語的進一步特徵。

參考圖5，示意性地描繪半導體IC之典型核心時脈產生及分佈電路。此包含：鎖相環路（PLL）時脈產生器210；及時脈網路230。PLL時脈產生器210包含：相位偵測器211；低通濾波器212；電壓控制器振盪器（VCO）213；以及分頻器214。PLL時脈產生器210亦接收類比電源電壓（VDDA）205。PLL時脈產生器210之操作係標準並且在技術領域中係眾所周知。相位偵測器211接收參考時脈信號200及分頻器214之輸出，並且產生與此兩個輸入之相位差成比例的誤差信號。彼誤差信號通過低通濾波器212，並且輸出以控制VCO 213。VCO 213之輸出（其為PLL時脈輸出220）經由分頻器214回饋至相位偵測器211。PLL時脈輸出220亦提供給時脈網路230，該時脈網路亦接收核心電源電壓（VDD核心）240。時脈網路230之輸出提供核心時脈250。

參考圖6，示意性地描繪用於具有自適應頻率縮放（AFS）之第一實施之半導體IC之實例時脈產生及分佈電路。如上文所論述，AFS用於控制時脈頻率並且抵消VDD下降的影響。在示出與關於另一圖式所描述的相同特徵的情況下，已使用相同的元件符號。

PLL時脈產生器310包含與參考圖5所論述的PLL時脈產生器210相同的特徵。PLL時脈產生器310另外包括：可調式AFS濾波器320；及信號加法器345。可調式AFS濾波器320接收VDD核心325，並且基於AFS組態輸入330而產生AFS輸出信號340。此由信號加法器345加總至低通濾波器212之輸出，並且匯合輸出經提供作為輸入至VCO 213。當偵測到VDD下降時，啟動AFS系統。特定而言，AFS系統經組態以縮減時脈頻率至少直至瞬態VDD下降已經平息。根據AFS組態輸入330的需要，可調式AFS濾波器320可動態地實現將核心時脈250縮放至不同位準。因此，可調式AFS濾波器320可經組態以產生此類AFS輸出信號340，該AFS輸出信號對應於不斷變化的VDD下降而影響核心時脈250之不同位準的頻率。

視情況，可調式AFS濾波器320可由AFS組態輸入330組態為改變其相應於入射VDD位準的衰減。此可以反映在不同VDD位準下對VDD雜訊振幅的預期靈敏度改變的方式來完成。舉例而言，AFS組態輸入330可將可調式AFS濾波器320組態以在特定第一VDD值時執行衰減至第一預定義位準，並且在特定第二VDD值時衰減至第二預定義位準。

除了圖6中所展示的方法之外的AFS方法亦係可能的。參考圖7，示意性地描繪用於具有AFS之第二實施之半導體IC之實例時脈產生及分佈電路。此替代的AFS方法使用兩個（或多於兩個）時脈產生器，具體而言第一時脈產生器311及第二時脈產生器312，而非圖6之單個PLL時脈產生器310（基於可調式AFS濾波器320）。舉例而言，第一時脈產生器311及第二時脈產生器312中之每一者在結構上係相同並且如在圖5中所展示。在示出與關於圖5所描述之相同特徵的情況下，已使用相同的元件符號。

第一時脈產生器311及第二時脈產生器312中之每一者經組態以產生不同時脈頻率之時脈信號。具體而言：第一時脈產生器311經組態從而以第一時脈頻率f_clk_1產生第一PLL時脈輸出221；並且第二時脈產生器312經組態從而以第二時脈頻率f_clk_2產生第二PLL時脈輸出222，其中f_clk_1 ＞ f_clk_2（例如，f_clk_1 = 1.1 × f_clk_2）。AFS控制電路或時脈切換區塊350在兩個時脈產生器之間快速切換以取決於偵測到的VDD下降而提供時脈輸出225。舉例而言，AFS組態輸入330可為控制信號，其指示時脈切換區塊350是輸出f_clk_1還是f_clk_2作為時脈輸出225。如先前所論述，AFS組態輸入330可受到是否偵測到VDD下降的影響。舉例而言，AFS組態輸入330提供的控制信號可在不需要任何AFS時為1（高），而在必須啟動AFS以抵消VDD下降時可為0（低）。當然，相反情況亦係可能的。控制信號之平均工作循環於是反映平均系統效能。

根據本發明之具體實例可使用任何AFS技術。

作為圖7之組態的替代方案，可使用單個時脈產生器來代替此圖中所示的多個時脈產生器，並且可將時脈分頻器添加至此組態中以便將彼單個時脈產生器之時脈信號分頻成多個（兩個或多於兩個）不同頻率之時脈信號。然後，AFS控制電路或時脈切換區塊在此等多個時脈信號之間快速切換，以取決於偵測到的VDD下降而提供時脈輸出。

參考圖8，示意性地描繪用於具有由NMA之輸出控制之AFS之半導體IC的時脈產生及分佈電路。此圖的大部分特徵與圖6中所示的相同（其中相同的元件符號用於示出相同特徵），除了以下內容：圖8中另外示出NMA 400，其接收核心時脈250及VDD核心325之電壓並且使用此等來產生NMA輸出410（如上文參考圖2所論述）。替代地，若期望避免回饋環路組態，NMA 400可接收不同時脈信號252而非核心時脈250的信號。此對於例如實現DVFS（動態電壓及頻率縮放）功能可為有用的，因為核心時脈250之動態調整頻率將不會影響NMA 400的操作。

NMA輸出410，視情況經受一些進一步的處理，然後用於導出AFS組態輸入330，從而向AFS提供回饋。此可包括在回饋環路模式下操作圖6之實例時脈產生及分佈電路，其中NMA 400之示值讀數在AFS作用中時繼續獲取，並且可調式AFS濾波器320相應於此等示值讀數經即時調諧：若一或多個連續示值讀數（例如，1-5、1-10或1-20示值讀數）指示AFS的效應不充分（補償不足的情況），則可調式AFS濾波器320可立即由AFS組態輸入330控制以實現頻率之進一步縮減。相反，若一或多個連續示值讀數（例如，1-5、1-10或1-20個示值讀數）指示AFS的效應過大（過度補償），則可調式AFS濾波器320可立即由AFS組態輸入330控制以實現頻率之增加（或甚至完全撤銷啟動AFS）。若補償被認為係恰當的，則可保持可調式AFS濾波器320中之相同位準。

在期望DVFS功能，並且NMA經組態以接收時脈信號252而非來自核心時脈250的信號的狀況下，於是至時脈分頻器/N的輸入（未示出）可指示頻率縮放，以便影響PLL時脈220及隨後的核心時脈250之頻率。

與圖8之具體實例類似，圖7之具體實例亦可以回饋迴路模式操作。在此模式下（未示出），NMA（TDC）示值讀數在AFS作用中時繼續獲取，並且AFS組態輸入指示時脈切換區塊相應於NMA（TDC）示值讀數維持當前頻率或切換至其他頻率。

返回至上文所論述之一般術語，現在可描述進一步的細節。舉例而言，在一些具體實例中，AFS電路可包含AFS處理邏輯，其經組態以接收NMA之輸出（指示時脈的有效循環時間的參數）並且回應於所接收的NMA之輸出來控制AFS操作。

在某些具體實例中，AFS電路可進一步包含：電源接腳電壓輸入，其經配置以接收用於IC的電源接腳電壓；及濾波器，其經組態以處理所接收的電源接腳電壓並且產生用於輸入至時脈產生器之鎖相環路（PLL）的PLL濾波器輸入。然後，AFS處理邏輯可經組態以回應於所接收的NMA之輸出來控制PLL輸出。PLL濾波器輸入可經提供作為輸入至PLL，以與PLL之低通濾波器之輸出求和及/或作為至PLL之信號產生器的輸入之成份。

在一些具體實例中，AFS處理邏輯包含時脈選擇邏輯。時脈選擇邏輯從複數個時脈產生器電路中之一者作出選擇，每一時脈產生器電路經組態以產生各別不同頻率之時脈信號。由所選擇時脈產生器電路產生的時脈信號有利地在半導體IC中提供時脈信號。

根據某些具體實例，PLL濾波器輸入或時脈選擇邏輯的啟動可經控制（藉由AFS處理邏輯）。另外或替代地，PLL濾波器輸入或時脈選擇邏輯可（藉由AFS處理邏輯）回應於所接收的NMA之輸出（指示時脈之有效循環時間的參數）而調整。

參考圖9，以連續曲線展示圖4B及圖5的NMA（TDC）示值讀數。視情況根據使用可調式AFS濾波器的圖7之具體實例，亦以虛曲線示出在AFS作用中的情況下的可能NMA（TDC）示值讀數。如圖所示，NMA偵測到時脈循環在0與1之間出現顯著的VDD下降。然後啟動AFS，且在幾個時脈循環的短暫回應時間之後（在時脈循環4時）看到其效應。接下來，展示出AFS能夠調整核心時脈頻率，使得NMA（TDC）示值讀數保持處於之位準實質上高於在不存在AFS的情況下之示值讀數之位準：平均而言，在時脈循環4與48之間，啟動AFS的結果係NMA示值讀數增加大約15-20%，此表示補償動態電壓下降所需的平均頻率補償（時脈循環時間的平均增加）。

參考圖10，繪示來自NMA之時間數位轉換器的示值讀數之第二實例，以及半導體IC之對應電源供應接腳電壓600，進一步說明AFS之實例控制。此第二實例使用根據上文參考圖8所描述的使用兩個時脈產生器的替代方法的AFS技術。關於NMA示值讀數的第一（下限）臨限值610用於判定VDD下降正在發生並且因此應啟動AFS。時脈頻率因此自較高頻率f_clk_1切換至較低頻率f_clk_2。第二（上限）臨限值630用於判定不再發生VDD下降，且因此應撤銷啟動AFS。因此，時脈頻率自較低頻率f_clk_2切換回至較高頻率f_clk_1。

第一臨限值610及第二臨限值630視情況相對於參考位準620而判定。在此實例中，參考位準620經設定為與NMA（TDC）示值讀數10相對應。第一臨限值610經設定為低於參考位準620的啟動位準。在本實例中，啟動位準經設定為2，因此第一臨限值經設定為8。第二臨限值630經設定為處於高於參考位準620的撤銷啟動位準。在本實例中，撤銷啟動位準經設定為2，因此第二臨限值經設定為12。藉由區分第一臨限值610及第二臨限值630，滯後效應係可能的，此允許AFS系統較佳操作。

再次參考上文所論述之一般術語，可考慮進一步的特徵。舉例而言，若NMA之輸出（指示時脈的有效循環時間的參數）下降低於第一臨限值，則可調整時脈信號之頻率（藉由啟動AFS電路）。在一些具體實例中，若NMA之輸出（指示時脈的有效循環時間的參數）上升高於第二臨限值，則可將時脈信號之頻率調整回至其原始值（藉由撤銷啟動AFS電路）。第二臨限值有利地高於第一臨限值。

在某些具體實例中，AFS電路在經啟動時，時脈信號之頻率可回應於NMA之輸出指示時脈信號之有效循環時間的縮減而縮減（藉由AFS電路）。

除了上文參考圖9及圖10所論述之例示性AFS啟動點及臨限值，本文中亦預期用以基於NMA（TDC）示值讀數而判定何時啟動及撤銷啟動AFS電路（或如何調諧可調式AFS電路）的任何基於臨限值或其他基於規則之機制。

該系統可以兩種模式操作。在AFS表徵模式下，NMA示值讀數用於對照VDD核心位準而調諧系統回應。針對不同VDD位準的不同調諧可經設定以避免過度補償及/或補償不足。在測試器（晶片外）處，NMA示值讀數可用於對照邏輯測試（針對VDD雜訊）而調諧系統回應。在系統中，NMA示值讀數可用於調諧每一應用程序的系統回應。在任務模式下，NMA示值讀數可用於保護PLL免受超出範圍的電壓雜訊影響。當根據第一實施來應用AFS時（如圖6中所示出），可能存在基於濾波VDD雜訊振幅並且注入至VCO 213的AFS輸出信號340可能高於特定最大限制的擔憂。此可會使PLL失鎖。在此模式下，NMA示值讀數可用於緩解此類問題。

NMA裝置可置放在對時間敏感的單元中。此可包括將其置放在與邊限代理相同的區塊中（諸如在國際專利申請案公開案第WO2019/202595 A1號中所描述，與本申請案共同讓渡，並且以全文引用方式併入本文中）。NMA裝置可直接與IC整合並且原位地操作。

在整個本發明中，可以範圍格式來呈現各種具體實例。應理解，呈範圍格式之描述僅出於方便及簡潔之目的，且不應理解為對本發明範圍之硬性限制。因此，範圍之描述應視為特定揭示所有可能的子範圍以及彼範圍內之個別數值。舉例而言，諸如自1至6等範圍之描述應視為特定揭示諸如自1至3、自1至4、自1至5、自2至4、自2至6、自3至6等子範圍以及彼範圍內之個別數值，例如1、2、3、4、5及6。無論範圍的廣度如何，上述情形適用。

每當在本文中指示數值範圍時，其意欲包括在指示範圍內的任何引用數值（分數或整數）。片語「在第一指示數目與第二指示數目之間的範圍內」及「自第一指示數目至第二指示數目的範圍內」在本文中可互換使用，且意欲包括第一及第二指示數目以及在兩者之間的所有小數及整數。

在本發明之描述及申請專利範圍中，措詞「包含」、「包括」及「具有」中之每一者及其形式未必限於措詞可與其相關聯的清單中之構件。另外，在本申請案與藉由引用併入的任何文件之間存在不一致的情況下，特此以本申請案為準。

為了闡明本發明中之參考，應注意，名詞作為普通名詞、專有名詞、命名名詞及/或類似物的使用並不旨在暗示本發明之具體實例限於單個具體實例，且所揭示組件之諸多組態可用於描述本發明之一些具體實例，而其他組態可以不同組態自此等具體實例導出。

為了清楚起見，未示出及描述本文中所描述的實施的所有常規特徵。當然應瞭解，在任何此種實際實施的開發中，必須作出眾多實施特定的決策以便實現開發者的特定目標（諸如，符合與應用及商業相關的約束），且此等特定目標將在實施之間及在開發者之間不同。此外，將瞭解，此類開發努力可為複雜且耗時的，但仍為受益於本發明之所屬技術領域中具有通常知識者的常規過程任務。

基於本發明之教示，預期所屬技術領域中具有通常知識者將能容易地實踐本發明。相信本文中所提供的各種具體實例的描述提供本發明之足夠見解及細節，以使得所屬技術領域中具有通常知識者能夠實施本發明。此外，上文所描述本發明之各種特徵及具體實例特別考慮單獨使用及以各種組合使用。

習用及/或當代電路設計及佈局工具可用於實施本發明。本文中所描述之特定具體實例，且特定而言為各種電路配置、量測及資料流，說明例示性具體實例，且不應被視為將本發明限制於此類特定實施而選擇。因此，可為本文中所描述的組件提供多個實例作為單個實例。舉例而言，可在組態之不同部分中進行邊限及/或其他參數的判定。本發明中所示出及所論述之PLL及/或AFS之設計可變化且根據本發明之方法可應用於其他類型之PLL及/或AFS。另外或替代地，用於將NMA示值讀數與AFS一起整合的方法可由本文中所描述的方法不同。

雖然通常假定電路及實體結構，但眾所周知，在現代半導體設計及製造中，實體結構及電路可以電腦可讀取描述形式體現，適用於後續設計，測試或製作階段以及最終製造半導體積體電路。因此，針對傳統電路或結構的申請專利範圍可與其特定語言一致，對電腦可讀取編碼（其可稱為程式）及其表示進行讀取，無論其體現在媒體中抑或與合適的讀取器設施組合在一起，以允許對相應電路及/或結構的製造、測試、或設計改進。在例示性組態中呈現為離散組件的結構及功能性可實施為組合的結構或組件。預期本發明包括電路、電路系統、相關方法以及此類電路、系統及方法的電腦可讀取（媒體）編碼，全部如本文中所描述且如所附申請專利範圍中所定義。如本文中所使用，電腦可讀取媒體至少包括磁碟、磁帶或其他磁性、光學半導體（例如，快閃記憶體卡、ROM），或電子媒體以及網路、有線、無線或其他通信媒體。

前面的詳細描述僅描述本發明之諸多可能實施中之一些。出於此原因，此詳細描述意欲藉由說明方式，而非藉由限制性。在不脫離本發明之範圍及精神的情況下，可基於本文中所闡述的描述來對本文中所揭示的具體實例進行變化及修改。僅以下申請專利範圍包括全部等效物意欲界定本發明的範圍。此外，本文中所描述的技術亦可應用於其他類型的電路應用。因此，其他變化、修改、添加及改良可落入如以下申請專利範圍中所界定的本發明之範圍內。

本發明之具體實例可用於製造、生產及/或組裝積體電路及/或基於積體電路之產品。

本文中參考根據本發明之具體實例的方法、設備（系統）及電腦程式產品的流程圖說明及/或方塊圖描述本發明之各態樣。將理解，流程圖說明及/或方塊圖的每一區塊以及在流程圖說明及/或方塊圖中之區塊的組合可藉由電腦可讀取程式指令實施。

諸圖中之流程圖及方塊圖說明根據本發明之各個具體實例的系統、方法及電腦程式產品的可能實施的架構、功能性及操作。就此而言，流程圖或方塊圖中之每一區塊可表示指令之模組、區段或部分，其包含用於實施指定邏輯功能的一或多個可執行指令。在一些替代實施中，區塊中所敍述之功能可不按圖中所敍述的順序發生。舉例而言，事實上，可取決於所涉及之功能性，實質上同時執行兩個連續展示之區塊，或有時可按相反次序來執行該等區塊。亦應注意，方塊圖及/或流程圖說明中之每個區塊以及方塊圖及/或流程圖說明中之區塊的組合可由執行指定功能或動作或實施專用硬體及電腦指令檔組合的基於專用硬體的系統來實施。

本發明之各種具體實例的描述係出於說明的目的而呈現，並非意欲為窮盡性或限制於所揭示具體實例。在不脫離所描述具體實例的範圍及精神的情況下，對於所屬技術領域中具有通常知識者而言，諸多修改及變化將為顯而易見的。本文中所使用的術語經選擇來最佳地解釋具體實例的原理、實踐應用，或優於在市場中找到的技術的技術改良，或使所屬技術領域中具有通常知識者能夠理解本文中所揭示的具體實例。

10:時脈波形 20:資料波形 30:電壓雜訊 40:時序雜訊 50:標稱邊限 60:調變邊限 100:時脈源 105:時脈信號 110:雜訊調變代理（NMA） 111:時脈分頻器 112:經分頻時脈信號 113:可調式校準緩衝器 114:經分頻時脈信號 115:積體電路（IC）電源接腳電壓 116:時間數位轉換器（TDC） 117:數位時間輸出 118:控制器 119:暫存器 120:串列資料輸出 200:參考時脈信號 205:類比電源電壓 210:鎖相環路（PLL）時脈產生器 211:相位偵測器 212:低通濾波器 213:電壓控制器振盪器（VCO） 214:分頻器 220:PLL時脈輸出 221:第一PLL時脈輸出 222:第二PLL時脈輸出 225:時脈輸出 230:時脈網路 240:核心電源電壓 250:核心時脈 252:時脈信號 310:PLL時脈產生器 311:第一時脈產生器 312:第二時脈產生器 320:可調式自適應頻率縮放（AFS）濾波器 325:VDD核心 330:AFS組態輸入 340:AFS輸出信號 345:信號加法器 350:時脈切換區塊 400:NMA 410:NMA輸出 600:接腳電壓 610:第一（下限）臨限值 620:參考位準 630:第二（上限）臨限值

在參考圖中說明例示性具體實例。在圖中所示出組件及特徵的尺寸通常係為了表示方便及清楚起見而選擇，且未必按比例示出。下文列出諸圖。

[圖1]示出來自半導體IC之實例時脈及資料波形，其示出由於雜訊引起的邊限。

[圖2]示意性地說明實例雜訊調變代理（NMA）。

[圖3]示出半導體IC之電源供應接腳電壓上之實例模擬雜訊。

[圖4A]繪示在測量帶有雜訊之時脈信號時，根據圖2的來自NMA之時間數位轉換器的示值讀數的第一實例。

[圖4B]示出圖4A之標繪圖疊加在圖3之模擬雜訊上，以比較兩者。

[圖5]示意性地描繪半導體IC之典型核心時脈產生及分佈電路。

[圖6]示意性地描繪用於具有自適應頻率縮放（AFS）之第一實施之半導體IC之實例時脈產生及分佈電路。

[圖7]示意性地描繪用於具有AFS之第二實施之半導體IC之實例時脈產生及分佈電路。

[圖8]示意性地描繪用於具有由NMA之輸出控制之AFS之半導體IC的時脈產生及分佈電路。

[圖9]示出圖4B及圖5的示值讀數，說明使用來自NMA之時間數位轉換器之示值讀數（readout）來控制AFS之實例。

[圖10]繪示來自NMA之時間數位轉換器的示值讀數以及半導體IC之對應電源供應接腳電壓之第二實例，以進一步說明AFS之實例控制。

200:參考時脈信號

205:類比電源電壓

211:相位偵測器

212:低通濾波器

213:電壓控制器振盪器(VCO)

214:分頻器

220:PLL時脈輸出

230:時脈網路

250:核心時脈

310:PLL時脈產生器

320:可調式自適應頻率縮放(AFS)濾波器

325:VDD核心

330:AFS組態輸入

340:AFS輸出信號

345:信號加法器

Claims (21)

1. 一種用於在半導體積體電路（IC）中產生時脈信號的控制器，該控制器包含： 雜訊調變代理（NMA），其經組態以測量該時脈信號並且輸出指示該時脈信號之有效循環時間的參數；及 自適應頻率縮放（AFS）電路，其經選擇性地組態以基於該NMA之該輸出指示該半導體IC之電源供應電壓的改變而調整該時脈信號之頻率。
2. 如請求項1之控制器，其中該AFS電路經組態以在該NMA之該輸出下降低於第一臨限值的情況下啟動對該時脈信號之該頻率的調整。
3. 如請求項2之控制器，其中該AFS電路經組態以在該NMA之該輸出上升超過第二臨限值的情況下撤銷啟動對該時脈信號之該頻率的該調整，該第二臨限值高於該第一臨限值。
4. 如請求項1至3中任一項之控制器，其中該AFS電路在經啟動時經組態以回應於該NMA之該輸出指示該時脈信號之該有效循環時間的縮減而縮減該時脈信號之該頻率。
5. 如請求項1至3中任一項之控制器，其中該NMA包含： 時間數位轉換器，其經配置以將輸入時脈信號之循環時間的測量值輸出，來指示該時脈信號之該有效循環時間的該參數係基於該時間數位轉換器輸出之該測量值。
6. 如請求項5之控制器，其中該時間數位轉換器包含分接延遲線。
7. 如請求項5之控制器，其中該NMA進一步包含： 輸入端，其經配置以接收該時脈信號； 時脈分頻器，其經組態以對所接收的該時脈信號進行分頻，並且提供經分頻時脈信號； 校準緩衝器，其經組態以調整該經分頻時脈信號，該時間數位轉換器之該輸入時脈信號係經調整的該經分頻時脈信號；及 NMA處理邏輯，其經組態以接收自該時間數位轉換器輸出之該測量值並且產生指示該時脈信號之該有效循環時間的該參數。
8. 如請求項1之控制器，其中該AFS電路包含： 電源接腳電壓輸入，其經配置以接收用於該IC的電源接腳電壓； 濾波器，其經組態以處理所接收的該電源接腳電壓並且產生用於輸入至時脈產生器之鎖相環路（PLL）的PLL濾波器輸入；及 AFS處理邏輯，其經組態以接收該NMA之該輸出，並且回應於所接收的該NMA之該輸出而控制該PLL之輸出。
9. 如請求項8之控制器，其中該PLL濾波器輸入經提供為至該PLL的輸入，以與該PLL之低通濾波器之輸出求和及/或作為至該PLL之信號產生器的輸入之成份。
10. 如請求項1之控制器，其中該AFS電路包含： AFS處理邏輯，其包含經組態以自複數個時脈產生器電路中選擇時脈產生器電路的時脈選擇邏輯，每一時脈產生器電路經組態以產生具有各別不同頻率之時脈信號，該時脈信號係由所選擇之該時脈產生器電路在該半導體IC中提供時脈信號時所產生。
11. 如請求項8至10中任一項之控制器，其中該AFS處理邏輯經組態以回應於所接收的該NMA之該輸出，來控制該PLL濾波器輸入或該時脈選擇邏輯的啟動及/或調整該PLL濾波器輸入或該時脈選擇邏輯。
12. 一種半導體積體電路（IC），其包含時脈產生電路及如請求項1、2、3、8、9、10中任一項之用於產生時脈信號之控制器。
13. 一種用於在半導體積體電路（IC）中產生時脈信號之方法，該方法包含： 測量該時脈信號以提供指示該時脈信號之有效循環時間的參數；及 使用自適應頻率縮放（AFS）電路以基於指示該時脈信號之該有效循環時間的該參數指示該半導體IC之電源供應電壓的改變，而選擇性地調整該時脈信號之頻率。
14. 如請求項13之方法，其進一步包含在指示該時脈信號之該有效循環時間的該參數下降低於第一臨限值的情況下啟動對該時脈信號之該頻率的調整或切換。
15. 如請求項14之方法，其進一步包含在指示該時脈信號之該有效循環時間的該參數上升超過第二臨限值的情況下撤銷啟動對該時脈信號之該頻率的該調整或該切換，該第二臨限值高於該第一臨限值。
16. 如請求項13至15中任一項之方法，其進一步包含：當該AFS電路經啟動時，回應於指示該時脈信號之該有效循環時間的該參數指示該時脈信號之該有效循環時間的縮減而縮減該時脈信號之該頻率，及/或其中測量該時脈信號以提供指示該時脈信號之該有效循環時間的該參數的步驟由雜訊調變代理（NMA）執行，以指示該時脈信號之該有效循環時間的該參數為該NMA之輸出。
17. 如請求項13至15中任一項之方法，其中該NMA包含：時間數位轉換器，其經配置以將輸入時脈信號之循環時間的測量值輸出，以指示該時脈信號之該有效循環時間的該參數係基於該時間數位轉換器輸出之該測量值。
18. 如請求項17之方法，其進一步包含： 在該NMA處接收該時脈信號； 對所接收的該時脈信號進行分頻以提供經分頻時脈信號； 使用校準緩衝器來調整該經分頻時脈信號； 在該時間數位轉換器處測量經調整的該經分頻時脈信號之循環時間；及 使用自該時間數位轉換器輸出之該測量值來產生指示該時脈信號之該有效循環時間的該參數。
19. 如請求項13至15中任一項之方法，其進一步包含： 接收用於該IC的電源接腳電壓； 處理在一濾波器處所接收的該電源接腳電壓並且產生用於輸入至時脈產生器之鎖相環路（PLL）的PLL濾波器輸入；及 接收指示該時脈信號之該有效循環時間的該參數，並且回應於所接收的指示該時脈信號之該有效循環時間的該參數而控制該PLL之輸出。
20. 如請求項13至15中任一項之方法，其進一步包含： 自複數個時脈產生器電路中選擇時脈產生器電路，每一時脈產生器電路經組態以產生具有各別不同頻率之時脈信號，該時脈信號係由所選擇之該時脈產生器電路在該半導體IC中提供時脈信號時所產生。
21. 如請求項19之方法，其進一步包含回應於所接收的指示該時脈信號之該有效循環時間的該參數而控制該PLL濾波器輸入或該選擇之步驟的啟動、及/或調整該PLL濾波器輸入或該選擇之步驟。

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