TW202237878A - 溝槽結構內的選擇性鎢沉積 - Google Patents
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- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 51
- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 51
- 239000010937 tungsten Substances 0.000 title claims abstract description 51
- 230000008021 deposition Effects 0.000 title description 5
- 238000000034 method Methods 0.000 claims abstract description 84
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 239000007769 metal material Substances 0.000 claims description 57
- 206010053487 Exposure to toxic agent Diseases 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 description 53
- 239000000758 substrate Substances 0.000 description 44
- 239000000463 material Substances 0.000 description 13
- 238000012546 transfer Methods 0.000 description 11
- 238000004140 cleaning Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000004891 communication Methods 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000000356 contaminant Substances 0.000 description 3
- 239000012530 fluid Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 239000003638 chemical reducing agent Substances 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013043 chemical agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
本揭示案之實施例提供減少或消除選擇性鎢層之橫向生長的方法。進一步實施例提供整合的清潔及沉積方法,此方法改善在溝槽結構上選擇性沉積的鎢之選擇性。另外的實施例提供用於形成針對溝槽結構的更均勻及選擇性由下而上間隙填充而具有改善的膜性質的方法。
Description
本揭示案之實施例大致上關於用於在溝槽結構內選擇性沉積鎢的方法。特定而言,本揭示案之一些實施例關於整合用於改善的膜性質的清潔及沉積製程的方法。
整合的清潔及選擇性鎢沉積製程已用於多種半導體應用中。這些方法實現用於接點的無襯裡、無接縫的通孔(via)填充之生產。然而,溝槽通常具有比通孔之底表面積更大的底表面積。這種較大的沉積區域可能難以在溝槽中生長均勻的膜。因此,當應用於溝槽結構時,相同的方法經常無法提供適合的沉積選擇性及膜性質(例如,粗糙度、厚度、均勻性)。
因此,需要用於在溝槽結構內選擇性鎢沉積而具有優異膜性質的改善的方法。
本揭示案之一或更多個實施例針對沉積方法,包括使金屬材料之線(line)凹陷以形成溝槽,此溝槽具有底表面及兩個側壁。溝槽具有至包括金屬材料的底表面的深度及在包括介電質的兩個側壁之間的寬度。在凹陷的金屬材料上並且由兩個側壁橫向界定而選擇性沉積鎢膜。
本揭示案之另外的實施例針對選擇性沉積方法,包括使溝槽暴露於複數次化學暴露,此溝槽具有包括金屬材料的底表面及包括介電質的兩個側壁,以清潔金屬材料及介電質之表面。在金屬材料之已清潔表面上選擇性沉積鎢膜。
本揭示案之進一步實施例針對沉積方法,包括使金屬材料之線凹陷以形成溝槽,此溝槽具有底表面及兩個側壁。溝槽具有至包括金屬材料的底表面的深度及在包括介電質的兩個側壁之間的寬度。使溝槽暴露於複數次化學暴露以清潔金屬材料及介電質之表面。在金屬材料之已清潔表面上選擇性沉積鎢膜。
在描述本揭示案之幾個示例性實施例之前,應理解,本揭示案不限於以下描述中記載的構造或製程步驟之細節。本揭示案能夠有其他實施例並且能夠以各種方式來實踐或執行。
如在本說明書及所附申請專利範圍中所使用的,術語「基板」指製程作用於其上的表面或表面之一部分。本領域具有通常知識者亦將理解,對基板的參照亦可僅指基板之一部分,除非上下文另有明確指示。另外,參照在基板上沉積的步驟可意指裸基板以及具有沉積或形成在其上的一或更多個膜或特徵的基板兩者。
如本文所使用的「基板」指在製造過程期間在其上執行膜處理的任何基板或形成在基板上的材料表面。舉例而言,可在其上執行處理的基板表面取決於應用包含材料例如矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石,及任何其他材料例如金屬、金屬氮化物、金屬合金,以及其他導電材料。基板包含但不限於半導體晶圓。基板可暴露於預處理製程以對基板表面進行拋光、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化及/或烘烤。除了直接在基板本身之表面上進行膜處理之外,在本揭示案中,所揭示的任何膜處理步驟亦可在如以下更詳細揭示的基板上形成的底層上執行,並且術語「基板表面」旨在包含如上下文所指示的此底層。因此,舉例而言,當膜/層或部分膜/層已沉積至基板表面上時,新沉積的膜/層之暴露表面成為基板表面。
本揭示案之一或更多個實施例有利地提供用於消除選擇性沉積的鎢之橫向生長的方法。本揭示案之一些實施例使金屬材料之線凹陷以形成溝槽並且在凹陷的金屬線上並且以溝槽側壁為界而選擇性沉積鎢。
參照第1圖,圖示用於處理示例性基板400的方法100。基板400包括以介電質420為界的至少一條金屬材料410之線。
在一些實施例中,金屬材料410包括銅、鈷、鎢、鉬或釕中之一或更多者。在一些實施例中,金屬材料410本質上由鈷組成。在一些實施例中,金屬材料410本質上由鎢組成。在一些實施例中,金屬材料410本質上由釕組成。在一些實施例中,金屬材料410本質上由鉬組成。如在這方面所使用,「本質上由」所述元素「組成」的金屬材料包括按原子計(atomic basis)大於或等於95%、大於或等於98%、大於或等於99%或大於或等於99.5%的所述元素。
在一些實施例中,介電質420包括氧化矽、氮化矽或其組合。在一些實施例中,介電質本質上由氧化矽組成。應注意,上述描述符(例如,氧化矽)不應解釋為揭示任何特定的化學計量比率。因此,本領域具有通常知識者會將「氧化矽」等理解為本質上由矽及氧組成的材料,而沒有揭示任何具體的化學計量比率。
於110,使金屬材料410凹陷以形成溝槽450,溝槽450具有包括凹陷的金屬材料415的底表面452及包括介電質420的兩個側壁456、458。溝槽450具有至底表面452的深度D及在兩個側壁456、458之間的寬度W。在一些實施例中,深度D在2 nm至200 nm、3 nm至200 nm、5 nm至100 nm、2 nm至100 nm或50 nm至100 nm的範圍中。在一些實施例中,寬度W在10 nm至100 nm、10 nm至20 nm、10 nm至50 nm或50 nm至100 nm的範圍中。在一些實施例中,溝槽450具有在1至20、5至20、10至20或15至20的範圍中的深寬比(D/W)。
在一些實施例中,藉由濕式蝕刻製程使金屬材料凹陷。在一些實施例中,藉由乾式蝕刻製程使金屬材料凹陷。
儘管圖式未示出,但溝槽450的長度L大於寬度W。在一些實施例中,長度L與寬度W之間的比率大於或等於2、大於或等於5、大於或等於10、大於或等於20、大於或等於50、大於或等於100,或大於或等於500。在一些實施例中,溝槽450之長度L以垂直壁為界。在一些實施例中,溝槽450之長度L僅以基板400之邊緣為界。
接下來,在120,將鎢膜430選擇性沉積在凹陷的金屬材料415上。在一些實施例中,鎢膜430由溝槽450之兩個側壁456、458橫向界定。如在這方面所使用,「橫向界定」意指沉積的材料不延伸超過頂表面與兩個側壁之間的相交點。在一些實施例中,鎢膜430在溝槽450上方延伸。在一些實施例中,如第1圖所示,鎢膜完全在溝槽450內。如在這方面所使用,「完全在」溝槽「內」的材料不在溝槽上方延伸並且由溝槽450之兩個側壁456、458橫向界定。
在一些實施例中,選擇性沉積鎢膜包括使溝槽450暴露於鎢前驅物及還原劑。在一些實施例中,鎢前驅物包括WF
6。在一些實施例中,還原劑包括H
2、矽烷(SiH
4)或乙硼烷(B
2H
6)中之一或更多者。
在一些實施例中,基板之溫度維持在小於或等於350°C的溫度。在一些實施例中,處理腔室之壓力維持在小於或等於30托的壓力。
在一些實施例中,方法100之步驟各自在相同的處理腔室內執行。在一些實施例中,方法100之步驟各自在不同的處理腔室內執行。在一些實施例中,將不同的處理腔室連接作為處理系統之部分。在一些實施例中,方法100之步驟在沒有中間真空破壞的情況下執行。
參照第2圖,圖示用於處理示例性基板400的方法200。基板400包括至少一個溝槽450,溝槽450具有包括凹陷的金屬材料415的底表面452及包括介電質420的兩個側壁456、458。
凹陷的金屬材料415及介電質420之表面包括污染物,在第2圖中分別圖示為O及X。在一些實施例中,污染物可包含但不限於有機化合物、聚合化合物、金屬氧化物或金屬氮化物中之一或更多者。在一些實施例中,污染物是由使金屬材料415凹陷的步驟在凹陷的金屬材料415及介電質420之表面上產生。
儘管凹陷的金屬材料415及介電質420之材料與以上關於方法100所識別的材料相同,但方法200不受方法100之製程步驟限制。換言之,在描述方法200時提及的凹陷的金屬材料415可藉由任何適合的方法形成。
於210,使溝槽450暴露於複數次化學暴露以清潔凹陷的金屬材料415及介電質420之表面。在一些實施例中,複數次化學暴露中之至少一次包括電漿暴露。在一些實施例中,電漿為感應耦合電漿(ICP)。在一些實施例中,電漿為電容耦合電漿(CCP)。在一些實施例中,電漿為遠端產生的。在一些實施例中,電漿為在處理腔室內產生(直接電漿)。
在一些實施例中,複數次化學暴露中之至少一次包括熱浸泡(thermal soak)。本領域具有通常知識者將理解熱浸泡包括在不使用電漿或其他自由基的情況下使溝槽暴露於化學試劑。
在一些實施例中,複數次化學暴露包括暴露於Ar、H
2、O
2或WF
6中之一或更多者。在一些實施例中,複數次化學暴露包括Ar及H
2。在一些實施例中,複數次化學暴露包括Ar及O
2。在一些實施例中,複數次化學暴露包括H
2及O
2。在一些實施例中,複數次化學暴露包括WF
6、H
2及WF
6。
在一些實施例中,在複數次化學暴露期間控制基板之溫度。在一些實施例中,溫度維持在20°C至400°C的範圍中、在20°C至350°C的範圍中、在20°C至300°C的範圍中、在20°C至250°C的範圍中、在20°C至200°C的範圍中、在20°C至150°C的範圍中、在20°C至100°C的範圍中、在100°C至400°C的範圍中、在200°C至400°C的範圍中,或在300°C至400°C的範圍中。
於220,將鎢膜430選擇性沉積在凹陷的金屬材料415之已清潔表面上。在一些實施例中,鎢膜430由溝槽450之兩個側壁456、458橫向界定。如在這方面所使用,「橫向界定」意指沉積的材料不延伸超過頂表面與兩個側壁之間的相交點。在一些實施例中,鎢膜430在溝槽450上方延伸。在一些實施例中,如第2圖所示,鎢膜完全在溝槽450內。如在這方面所使用,「完全在」溝槽「內」的材料不在溝槽上方延伸並且由溝槽450之兩個側壁456、458橫向界定。
以上關於方法100描述了用於選擇性沉積鎢膜430的方法及材料。
不受理論約束,據信複數次化學暴露改善沉積的鎢膜430之品質。在一些實施例中,藉由本揭示案之方法沉積的鎢膜430證實了提高的選擇性、降低的表面粗糙度及/或減小的晶粒尺寸中之一或更多者。
在一些實施例中,比在沒有複數次化學暴露的情況下執行的類似製程,以至少20倍高、至少50倍高、至少100倍高、至少200倍高、至少500倍高、至少1000倍高、至少2000倍高或至少5000倍高的選擇性來選擇性沉積鎢膜230。
在一些實施例中,當鎢膜230具有10 nm的厚度時,鎢膜230具有小於或等於1 nm的粗糙度。在一些實施例中,鎢膜230具有小於或等於10 nm的晶粒尺寸。
在一些實施例中,方法200之步驟各自在相同的處理腔室內執行。在一些實施例中,方法200之步驟各自在不同的處理腔室內執行。在一些實施例中,將不同的處理腔室連接作為處理系統之部分。在一些實施例中,在沒有中間真空破壞的情況下執行方法200之步驟。
參照第3圖,圖示用於處理示例性基板400的方法300。基板400包括以介電質420為界的至少一條金屬材料410之線。
於310,使金屬材料410凹陷以形成溝槽450,溝槽450具有包括凹陷的金屬材料415的底表面452及包括介電質420的兩個側壁456、458。在310執行的方法類似於在110執行的方法。
在一些實施例中,使金屬材料410凹陷的製程在凹陷的金屬材料415及/或介電質420之表面上產生污染物。在第3圖中,污染物分別圖示為O及X。
於320,使溝槽450暴露於複數次化學暴露以清潔凹陷的金屬材料415及介電質420之表面。在320執行的方法類似於在210執行的方法。
於330,將鎢膜430選擇性沉積在凹陷的金屬材料415之已清潔表面上。在一些實施例中,鎢膜430由溝槽450之兩個側壁456、458橫向界定。在一些實施例中,鎢膜430在溝槽450上方延伸。在一些實施例中,如第2圖所示,鎢膜完全在溝槽450內。在一些實施例中,鎢膜430填充溝槽450。如在這方面所使用,「填充溝槽」的膜具有佔溝槽之容積的至少95%、至少98%或至少99%的體積。
以上關於方法100描述了用於選擇性沉積鎢膜430的方法及材料。以上關於方法200描述了沉積的鎢膜430之性質。
在一些實施例中,方法300之步驟各自在相同的處理腔室內執行。在一些實施例中,方法300之步驟各自在不同的處理腔室內執行。在一些實施例中,將不同的處理腔室連接作為處理系統之部分。在一些實施例中,在沒有中間真空破壞的情況下執行方法300之步驟。
參照第4圖,本揭示案之另外的實施例針對用於執行本文所述的方法的處理系統900。第4圖繪示系統900,系統900可用於處理根據本揭示案之一或更多個實施例的基板。系統900可稱為群集工具。系統900包含其中具有機器人912的中央傳送站910。機器人912繪示為單葉片機器人;然而,本領域具有通常知識者將認知其他機器人912配置亦在本揭示案之範疇內。機器人912經配置以在連接至中央傳送站910的腔室之間移動一或更多個基板。
至少一個預清潔/緩衝腔室920連接至中央傳送站910。預清潔/緩衝腔室920可包含加熱器、自由基源或電漿源中之一或更多者。預清潔/緩衝腔室920可用作個別半導體基板或用於待處理的晶圓盒的保持區域。預清潔/緩衝腔室920可執行預清潔製程或可將基板預加熱以進行處理或可簡單地作為製程序列的暫存區(staging area)。在一些實施例中,有兩個預清潔/緩衝腔室920連接至中央傳送站910。
在第4圖所示的實施例中,預清潔腔室920可充當工廠介面905與中央傳送站910之間的穿過(pass through)腔室。工廠介面905可包含一或更多個機器人906以將基板從盒移動至預清潔/緩衝腔室920。然後機器人912可將基板從預清潔/緩衝腔室920移動至系統900內的其他腔室。
第一處理腔室930可連接至中央傳送站910。第一處理腔室930可經配置作為蝕刻腔室並且可與一或更多個反應氣體源流體連通以提供一或更多個反應氣體流至第一處理腔室930。藉由機器人912穿過隔離閥914可將基板移至處理腔室930及將基板從處理腔室930移出。
處理腔室940亦可連接至中央傳送站910。在一些實施例中,處理腔室940包括清潔腔室並且與一或更多個反應氣體源流體連通以提供反應氣體流至處理腔室940用以執行清潔製程。藉由機器人912穿過隔離閥914可將基板移至處理腔室940及將基板從處理腔室940移出。
在一些實施例中,處理腔室960連接至中央傳送站910。在一些實施例中,處理腔室960包括選擇性沉積腔室並且與一或更多個反應氣體源流體連通以提供反應氣體流至處理腔室960用以執行沉積製程。藉由機器人912穿過隔離閥914可將基板移至處理腔室960及將基板從處理腔室960移出。
在一些實施例中,處理腔室930、940及960中之每一者經配置以執行處理方法之不同部分。舉例而言,處理腔室930可經配置以執行蝕刻製程,處理腔室940可經配置以執行清潔製程,處理腔室960可經配置以執行選擇性沉積製程。本領域具有通常知識者將認知工具上個別處理腔室之數量及佈置可改變,並且第4圖中繪示的實施例僅代表一種可能的配置。
在一些實施例中,處理系統900包含一或更多個計量站。舉例而言,計量站可位於預清潔/緩衝腔室920內、位於中央傳送站910內或位於個別處理腔室中之任一者內。計量站可為在系統900內在不使基板暴露於氧化環境的情況下允許量測凹陷之距離的任何位置。
至少一個控制器950耦合至中央傳送站910、預清潔/緩衝腔室920、處理腔室930、940或960中之一或更多者。在一些實施例中,有多於一個的控制器950連接至個別的腔室或站並且主控制處理器耦合至單獨的處理器中之每一者以控制系統900。控制器950可為任何形式的通用電腦處理器、微控制器、微處理器等中之一者,其可在工業環境中用於控制各種腔室及子處理器。
此至少一個控制器950可具有處理器952、耦合至處理器952的記憶體954、耦合至處理器952的輸入/輸出裝置956以及在不同電子部件之間進行通訊的支持電路958。記憶體954可包含暫態記憶體(例如,隨機存取記憶體)及非暫態記憶體(例如,儲存器)中之一或更多者。
處理器之記憶體954或電腦可讀取媒體可為一或更多種容易獲得的記憶體,例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟、硬碟或任何其他形式的數位儲存,本端或遠端。記憶體954可保留可由處理器952操作以控制系統900之參數及部件的指令集。支持電路958耦合至處理器952以用於以習知方式支持處理器。舉例而言,電路可包含快取、電源供應器、時脈電路、輸入/輸出電路系統、子系統等。
製程通常可作為軟體常式儲存在記憶體中,當由處理器執行時,軟體常式致使處理腔室執行本揭示案之製程。軟體常式亦可由第二處理器(未圖示)來儲存及/或執行,第二處理器位於由處理器控制的硬體的遠端。本揭示案之一些或全部方法亦可在硬體中執行。因此,製程可以軟體實施並且使用電腦系統、以硬體例如特殊應用積體電路或其他類型的硬體實施或者以軟體與硬體之組合來執行。當由處理器執行時,軟體常式將通用電腦轉換成控制腔室操作的專用電腦(控制器),從而執行製程。
在一些實施例中,控制器950具有一或更多個配置來執行單獨的製程或子製程以執行方法。控制器950可連接至中間部件並且經配置以操作中間部件以執行方法之功能。舉例而言,控制器950可連接至以下中之一或更多者並且經配置以控制以下中之一或更多者:氣閥、致動器、馬達、狹縫閥、真空控制等。
一些實施例之控制器950具有選自以下的一或更多種配置:用以在複數個處理腔室與計量站之間移動機器人上的基板的配置;用以從系統裝載及/或卸載基板的配置;使金屬材料凹陷的的配置;用以清潔凹陷的金屬材料及介電質之表面的配置;及用以選擇性沉積鎢的配置。
在說明書各處對「一個實施例」、「某些實施例」、「一或更多個實施例」或「實施例」的參照意指在本揭示案之至少一個實施例中包含與此實施例相關所述的特定特徵、結構、材料或特性。因此,例如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在實施例中」的短語在貫穿本說明書各處的出現未必指本揭示案之相同實施例。此外,特定特徵、結構、材料或特性可在一或更多個實施例中以任何適合的方式來組合。
儘管已參照特定實施例描述了本文揭示案,但本領域具有通常知識者將理解所述的實施例僅用於說明本揭示案之原理及應用。對於本領域具有通常知識者而言顯而易見的是,在不脫離本揭示案之精神及範疇的情況下,可對本揭示案之方法及設備進行各種修改及變化。因此,本揭示案可包含在所附申請專利範圍及其均等物之範疇內的修飾及變化。
100:方法
110:步驟
120:步驟
200:方法
210:步驟
220:步驟
300:方法
310:步驟
320:步驟
330:步驟
400:基板
410:金屬材料
415:凹陷的金屬材料
420:介電質
430:鎢膜
450:溝槽
452:底表面
456:側壁
458:側壁
900:處理系統/系統
905:工廠介面
906:機器人
910:中央傳送站
912:機器人
914:隔離閥
920:預清潔/緩衝腔室
930:第一處理腔室/處理腔室
940:處理腔室
950:控制器
952:處理器
954:記憶體
956:輸入/輸出裝置
958:支持電路
960:處理腔室
為了能夠詳細理解本揭示案之上述特徵的方式,藉由參照實施例可具有以上簡要總結的本揭示案之更特定描述,實施例中之一些實施例繪示於附圖中。然而,應注意,附圖僅繪示此揭示案之典型實施例,因此不應視為限制此揭示案的範疇,因為本揭示案可允許其他等效實施例。
第1圖為根據本揭示案之一或更多個實施例在處理期間基板之剖面圖;
第2圖為根據本揭示案之一或更多個實施例在處理期間基板之剖面圖;
第3圖為根據本揭示案之一或更多個實施例在處理期間基板之剖面圖;及
第4圖為根據本揭示案之一或更多個實施例的處理系統之示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:方法
110:步驟
120:步驟
400:基板
410:金屬材料
415:凹陷的金屬材料
420:介電質
430:鎢膜
450:溝槽
452:底表面
456:側壁
458:側壁
Claims (20)
- 一種沉積方法,包括以下步驟: 使一金屬材料之一線凹陷,以形成一溝槽,該溝槽具有一底表面及兩個側壁,該溝槽具有至包括該金屬材料的該底表面的一深度及在包括一介電質的該兩個側壁之間的一寬度;及 在凹陷的該金屬材料上並且由該兩個側壁橫向界定而選擇性沉積一鎢膜。
- 如請求項1所述之方法,其中該金屬材料包括銅、鈷、鎢或釕中之一或更多者。
- 如請求項1所述之方法,其中該介電質包括氧化矽、氮化矽或其組合。
- 如請求項1所述之方法,其中該金屬材料之該線為藉由一濕式蝕刻製程而凹陷。
- 如請求項1所述之方法,其中該金屬材料之該線為藉由一乾式蝕刻製程而凹陷。
- 如請求項1所述之方法,其中該溝槽具有在3 nm至200 nm的範圍中的一深度。
- 如請求項6所述之方法,其中該溝槽具有在1:1至20:1的範圍中的一深寬比。
- 如請求項1所述之方法,其中選擇性沉積該鎢膜的步驟包括以下步驟:使該溝槽暴露於WF 6及H 2。
- 一種選擇性沉積方法,包括以下步驟: 使一溝槽暴露於複數次化學暴露,該溝槽具有包括一金屬材料的一底表面及包括一介電質的兩個側壁,以清潔該金屬材料及該介電質之該等表面;及 在該金屬材料之已清潔表面上選擇性沉積一鎢膜。
- 如請求項9所述之方法,其中該複數次化學暴露包括一電漿暴露。
- 如請求項10所述之方法,其中該複數次化學暴露由一H 2電漿暴露及一O 2電漿暴露組成。
- 如請求項9所述之方法,其中該複數次化學暴露包括一熱浸泡。
- 如請求項9所述之方法,其中該複數次化學暴露包括暴露於Ar、H 2、O 2或WF 6。
- 如請求項9所述之方法,其中該複數次化學暴露在20°C至400°C的範圍中的一溫度下執行。
- 如請求項9所述之方法,其中比在沒有該複數次化學暴露的情況下執行的一類似製程以至少1000倍高的一選擇性來沉積該鎢膜。
- 如請求項9所述之方法,其中該鎢膜具有小於或等於1 nm的一粗糙度。
- 如請求項9所述之方法,其中該鎢膜具有小於或等於10 nm的一晶粒尺寸。
- 一種沉積方法,包括以下步驟: 使一金屬材料之一線凹陷以形成一溝槽,該溝槽具有一底表面及兩個側壁,該溝槽具有至包括該金屬材料的該底表面的一深度及在包括一介電質的該兩個側壁之間的一寬度; 使該溝槽暴露於複數次化學暴露以清潔該金屬材料及該介電質之該等表面;及 在該金屬材料之已清潔表面上選擇性沉積一鎢膜。
- 如請求項18所述之方法,其中該鎢膜完全沉積在該溝槽內。
- 如請求項18所述之方法,其中該鎢膜填充該溝槽。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/110,826 | 2020-12-03 | ||
US17/110,826 US11515200B2 (en) | 2020-12-03 | 2020-12-03 | Selective tungsten deposition within trench structures |
Publications (1)
Publication Number | Publication Date |
---|---|
TW202237878A true TW202237878A (zh) | 2022-10-01 |
Family
ID=81848203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110144796A TW202237878A (zh) | 2020-12-03 | 2021-12-01 | 溝槽結構內的選擇性鎢沉積 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11515200B2 (zh) |
JP (1) | JP2023516866A (zh) |
KR (1) | KR20220116254A (zh) |
CN (1) | CN115004336A (zh) |
TW (1) | TW202237878A (zh) |
WO (1) | WO2022120167A1 (zh) |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06283445A (ja) * | 1993-03-30 | 1994-10-07 | Hitachi Ltd | 金属の選択cvd前処理装置 |
JPH0974095A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2000223477A (ja) * | 1999-02-03 | 2000-08-11 | Nec Corp | 半導体装置の製造方法 |
US20030029715A1 (en) * | 2001-07-25 | 2003-02-13 | Applied Materials, Inc. | An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems |
US20100144140A1 (en) * | 2008-12-10 | 2010-06-10 | Novellus Systems, Inc. | Methods for depositing tungsten films having low resistivity for gapfill applications |
US9112003B2 (en) * | 2011-12-09 | 2015-08-18 | Asm International N.V. | Selective formation of metallic films on metallic surfaces |
CN113862634A (zh) * | 2012-03-27 | 2021-12-31 | 诺发***公司 | 钨特征填充 |
WO2015023404A1 (en) * | 2013-08-16 | 2015-02-19 | Applied Materials, Inc. | Tungsten deposition with tungsten hexafluoride (wf6) etchback |
US8900999B1 (en) * | 2013-08-16 | 2014-12-02 | Applied Materials, Inc. | Low temperature high pressure high H2/WF6 ratio W process for 3D NAND application |
KR102397797B1 (ko) * | 2015-05-27 | 2022-05-12 | 램 리써치 코포레이션 | 순차적인 cvd 프로세스에 의한 저 불소 텅스텐의 증착 |
US9633941B2 (en) * | 2015-08-21 | 2017-04-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
US9947578B2 (en) * | 2015-11-25 | 2018-04-17 | Applied Materials, Inc. | Methods for forming low-resistance contacts through integrated process flow systems |
US9806018B1 (en) * | 2016-06-20 | 2017-10-31 | International Business Machines Corporation | Copper interconnect structures |
JP2019531597A (ja) | 2016-09-30 | 2019-10-31 | インテル・コーポレーション | コバルト相互接続を可能にするタングステン含有接着層を使用した相互接続信頼性性能を増大するためのマイクロ電子デバイス及び方法 |
WO2018200212A1 (en) * | 2017-04-25 | 2018-11-01 | Applied Materials, Inc. | Selective deposition of tungsten for simplified process flow of tungsten oxide pillar formation |
US10998241B2 (en) * | 2018-09-19 | 2021-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective dual silicide formation using a maskless fabrication process flow |
US11043558B2 (en) * | 2018-10-31 | 2021-06-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain metal contact and formation thereof |
US11107896B2 (en) * | 2018-11-29 | 2021-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical interconnect features and methods of forming |
US11355391B2 (en) | 2019-03-18 | 2022-06-07 | Applied Materials, Inc. | Method for forming a metal gapfill |
US11227794B2 (en) * | 2019-12-19 | 2022-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for making self-aligned barrier for metal vias In-Situ during a metal halide pre-clean and associated interconnect structure |
-
2020
- 2020-12-03 US US17/110,826 patent/US11515200B2/en active Active
-
2021
- 2021-12-01 TW TW110144796A patent/TW202237878A/zh unknown
- 2021-12-03 KR KR1020227024510A patent/KR20220116254A/ko unknown
- 2021-12-03 WO PCT/US2021/061808 patent/WO2022120167A1/en active Application Filing
- 2021-12-03 JP JP2022542970A patent/JP2023516866A/ja active Pending
- 2021-12-03 CN CN202180010141.XA patent/CN115004336A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2023516866A (ja) | 2023-04-21 |
CN115004336A (zh) | 2022-09-02 |
WO2022120167A1 (en) | 2022-06-09 |
US11515200B2 (en) | 2022-11-29 |
KR20220116254A (ko) | 2022-08-22 |
US20220181201A1 (en) | 2022-06-09 |
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