TW202217952A - 使用保護層形成半導體裝置 - Google Patents

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Abstract

在若干實施例中，形成半導體裝置的方法包含接收具有蝕刻遮罩層的基板，該蝕刻遮罩層包含用於在蝕刻製程期間保留待蝕刻之下方硬遮罩層之對應部分的特徵。該方法包含藉由執行蝕刻製程，使用蝕刻遮罩層將硬遮罩層圖案化，以在硬遮罩層中逐漸形成凹部，該凹部具有大於蝕刻遮罩層之第一特徵之頂部表面寬度的深度。蝕刻製程包含在下列者之間交替：使用第一電漿在蝕刻遮罩層及硬遮罩層上方沉積含矽保護層，使得保護層覆蓋硬遮罩層的暴露表面；以及接著使用包含氧的第二電漿蝕刻硬遮罩層以形成凹部的遞增部分。

Description

使用保護層形成半導體裝置
本揭示內容大致關於半導體製造，且在特定實施例中關於使用保護層形成半導體裝置。 [相關申請案的交互參照]
本申請案主張2020年6月15日提出申請之美國臨時專利申請案第63/039,314號、及2021年5月10日提出申請之美國非臨時專利申請案第17/316,214號的權利，該等申請案係整體併入本文做為參考。
一般而言，半導體裝置係藉由在半導體基板上方依序沉積及圖案化材料層而加以製造。半導體產業已重複地將半導體裝置中的最小特徵部尺寸減小至數奈米，以增加元件的封裝密度。在微影製程中，將圖案化遮罩用以形成特徵部。然而，圖案化遮罩中的缺陷可能傳播至形成中的特徵部。關聯於如此形成中特徵部內缺陷的問題可能在較小技術節點放大。
在一實施例中，形成半導體裝置的方法包含接收具有蝕刻遮罩層的基板，該蝕刻遮罩層包含用於在蝕刻製程期間保留待蝕刻之下方硬遮罩層之對應部分的特徵部。該方法包含藉由執行蝕刻製程，使用蝕刻遮罩層使硬遮罩層圖案化，以在硬遮罩層中逐漸形成凹部，該凹部具有大於蝕刻遮罩層之第一特徵部之頂部表面寬度的深度。蝕刻製程包含在下列者之間交替：使用第一電漿在蝕刻遮罩層及硬遮罩層上方沉積含矽保護層，使得保護層覆蓋硬遮罩層的暴露表面；以及接著使用包含氧的第二電漿蝕刻硬遮罩層，以形成凹部的遞增部分。
例如反應性離子蝕刻、電漿增強化學氣相沉積、電漿增強原子層蝕刻及沉積、濺射蝕刻、物理氣相沉積、及循環電漿處理(例如交替式沉積及蝕刻循環)的電漿處理技術常用於製造IC。舉例而言，電漿處理技術可用以藉由移除半導體裝置之一或更多層來形成電路元件(例如接點孔、金屬線、鰭部、閘極線、貫孔、或其他元件)。如上所述，圖案化遮罩可用以在蝕刻製程期間使下方層圖案化。可能形成在遮罩層中的上述圖案化缺陷被轉移至用以使電路元件圖案化的下方遮罩或其他層中。
製造特定電路元件可包含在下方層中形成具有高深寬比的特徵部。特徵部的深寬比一般表示特徵部的二個尺寸之比率(例如高度(或深度)對寬度)。高深寬比可表示其中一尺寸顯著大於另一尺寸的構造。舉特定實例而言，具有顯著大於特徵部之寬度的一深度之該特徵部係常形成於半導體裝置的疊層中。
舉例而言，電路元件/特徵部可為一接點，且在一或更多蝕刻製程期間形成於一或更多層中的凹部可具有高深寬比，其中凹部的深度顯著大於凹部的寬度。舉特定實例而言，有機層(例如非晶碳層(ACL))可在形成凹部(例如接點孔)的過程中用作蝕刻遮罩。在將有機層用作蝕刻遮罩之前，可將上覆的硬遮罩層用作蝕刻遮罩，以使有機層中的凹部圖案化，且這些凹部的深度可大於(且可能是顯著大於)這些凹部的寬度。
高深寬比特徵部(例如接點孔)中的筆直臨界尺寸輪廓在若干裝置中可為重要的。舉例而言，在針對例如3D-NAND或動態隨機存取記憶體(DRAM)裝置之記憶體裝置的高深寬比接點蝕刻中維持筆直臨界尺寸可能是困難的，特別是低於10nm技術節點的情況下。
用於將具有高深寬比之特徵部(例如凹部)蝕刻至待蝕刻層中的習知技術可能導致受蝕刻層中的若干圖案缺陷。這些圖案缺陷的實例係於以下參照圖1更詳細顯示並說明。因此，使用電漿蝕刻製程形成特定特徵部(例如具有高深寬比的特徵部)可能受到許多圖案缺陷之害。
在本揭示內容的若干實施例中，將例如循環電漿蝕刻製程的循環蝕刻製程用以減少或消除蝕刻下方層以具有特定特徵部(例如具有高深寬比的特徵部)時可能發生的圖案缺陷，且更精準而言為維持預期的特徵部輪廓及臨界尺寸。如以下更詳細說明，取代單一電漿蝕刻步驟(不論是否再次發生)，本揭示內容之實施例的循環蝕刻製程可包含重複執行之兩個主要步驟以在待蝕刻的下方層中逐漸形成特徵部：沉積步驟，用以至少在下方層之部分上方沉積保護層；及蝕刻步驟，其在下方層中形成特徵部(例如凹部)的一部分。
圖1顯示在形成半導體裝置104之製程100期間的半導體裝置104及可能發生的相關圖案缺陷之剖面圖。製程100可包含階段102a-102c。在此揭示內容各處，「半導體裝置」亦可稱為半導體晶圓或僅稱為晶圓。
在階段102a，半導體裝置104包含基板106；沉積在基板106上方的中間層108及110；沉積在中間層108及110上方的下方層112；沉積在下方層112上方的下方層114；沉積在下方層114上方的中間層116、118、及120；及形成在中間層116、118、及120上方的圖案化層122。
基板106可包含矽、矽鍺、矽碳化物、化合物半導體(例如氮化鎵、砷化鎵、砷化銦、磷化銦、及其他)、或這些材料或其他合適材料的組合。基板106可包含半導體晶圓，該半導體晶圓可包含半導體磊晶層(其包含異質磊晶層)。舉例而言，包含化合物半導體的一或更多異質磊晶層可形成於基板106上方。在若干實施例中，基板106之一部分或整體可為非晶、多晶、或單晶。基板106可為摻雜的、未摻雜的、或含有摻雜及未摻雜區域。
半導體裝置104包含中間層108及110、以及下方層112，上述者可集體視為半導體裝置104的底部層。在若干實施例中，中間層108及110以及下方層112為介電層。中間層108及110以及下方層112可包含任何合適的材料，例如(單獨或組合)矽氧化物、矽氮化物、或矽氧化物及矽氮化物之組合(舉例而言，交替的氧化物/氮化物層，例如可用在三維的3D-NAND堆疊中者)。中間層108及110以及下方層112的每一者係於以下進一步說明。
中間層108可為含氧層。僅舉例而言，中間層108約為10 nm至30 nm厚；然而，中間層108可具有任何合適的厚度。中間層110可為基於矽的疊層，例如矽氮化物層。僅舉例而言，中間層110約為200 nm至250 nm厚；然而，中間層110可具有任何合適的厚度。雖然顯示並說明基板106與下方層112之間的這些特定中間層(中間層108及中間層110)，但半導體裝置104可省略中間層1085及110，且/或包含不同的中間層(在具有或不具有中間層108及/或中間層110的情況下)。
下方層112為待圖案化為一或更多特徵部的疊層，如以下進一步說明。受蝕刻至另一層(例如下方層112、或下方層114，如以下所述)中的特徵部可為任何合適的特徵部。舉例而言，雖然本揭示內容主要相關於本揭示內容之圖式而敘述「凹部」，但吾人將察知，利用本揭示內容的實施例，可將其他合適的特徵部形成於半導體層中，包括(不論是否視為「凹部」)線、孔、溝槽、貫孔、及/或其他合適結構。
下方層112可包含膜的堆疊。僅舉若干實例而言，下方層112可包含介電材料及/或導電材料的膜，例如氧化物、矽氧化物、矽氮化物、矽碳化物、鈦氮化物、鉭氮化物、其合金、及其組合。舉例而言，下方層112可為介電層或交替的介電層。舉特定實例而言，下方層112可為氧化物層或交替的氧化物/氮化物層。僅舉例而言，下方層112約為1 μm至4 μm厚；然而，下方層112可具有任何合適的厚度。
下方層114為待圖案化為一或更多特徵部的疊層，如以下進一步說明。下方層114可包含膜的堆疊。在若干實施例中，下方層114為有機層，例如ACL或矽碳化物層，其可尤其適用於形成具有高深寬比的特徵部。在若干實施例中，下方層114可為犧牲層，其在被用作後續蝕刻步驟(例如用於蝕刻下方層112)中之硬遮罩之後被移除。
僅舉例而言，下方層114約為200 nm至約4 μm厚；然而，下方層114可具有任何合適的厚度。再者，下方層112(可能結合中間層108及110)及下方層114的相對厚度可具有任何合適的關係。舉例而言，下方層112(可能結合中間層108及110)可比下方層114更厚、比下方層114更薄、或與下方層114厚度相同。
下方層114可使用任何適於待沉積材料的合適技術加以沉積，包含例如旋塗製程、化學氣相沉積製程、或原子層沉積製程。舉例而言，下方層114可為藉由化學氣相沉積或原子層沉積形成的ACL。
半導體裝置104包含中間層116、118、及120。中間層116可為矽氮氧化物層。在一實例中，中間層116約為120 nm至300 nm厚。中間層118可為有機介電層。在一實例中，中間層118約為150 nm至250 nm厚。中間層120可為矽抗反射塗層(SiARC)或其他抗反射塗層。在一實例中，中間層120約為20 nm至40 nm厚。雖然所述者為具有特定例示厚度，但中間層116、118、及120可具有任何合適的厚度。雖然顯示並說明這些特定中間層116、118、及120，但本揭示內容考量到半導體裝置104省略中間層116、118、及/或120、或包含不同中間層(在具有或不具有中間層116、中間層118、及/或中間層120的情況下)。
圖案化層122可為光阻層，且經圖案化以促進下方層114中的個別特徵部之形成。舉例而言，當從下方層114形成特徵部時，圖案化層122可做為蝕刻遮罩，使得圖案化層122的特徵部造成下方層114的對應特徵部在後續蝕刻製程中留存，如以下所說明。僅舉例而言，圖案化層122約為50 nm至60 nm厚；然而圖案化層122可具有任何合適的厚度。
圖案化層122可使用任何合適的製程來形成。在若干實施例中，圖案化層122為光阻。圖案化層122可利用微影製程加以圖案化，例如極紫外光(EUV)微影製程或電子束(e束)微影製程。上述的彎曲問題在利用EUV或電子束微影製程的深度縮放技術中更為劇烈。
待使用圖案化層122加以圖案化的特徵部可具有圖案化層122的期望臨界尺寸、或寬度。舉例而言，該寬度可為約70 nm至約250 nm，且在特定實施例中為約200 nm。舉另一實例而言，該寬度可為約70 nm至約250 nm，且在特定實施例中為約90 nm。這些數值僅針對示例目的而提供，因為待使用圖案化層122加以圖案化的特徵部可具有任何合適的臨界尺寸。該寬度可為光阻膜在顯影後藉由微影系統可達成的臨界尺寸。
轉到階段102b，圖案化層124係藉由執行蝕刻製程並使用圖案化層122及中間層120作為蝕刻遮罩來形成。透過此技術，由圖案化層122定義的圖案被轉移到圖案化層124。可將圖案化層122、中間層120以及可能的一些或全部之中間層118移除作為該製程的一部分，或者可隨後加以移除。在所示的實例中，圖案化層124包括中間層116和118兩者的部分；然而，本揭示內容考量到圖案化層124僅包括中間層116且/或更包含中間層120之部分。
如於階段102c所示，下方層114已利用圖案化層124作為蝕刻遮罩而加以圖案化。在若干實施例中，將下方層114圖案化包括執行蝕刻製程以移除中間層118的一些或全部者。亦即，在階段102c，蝕刻製程已在階段102b的半導體裝置104上執行，以將下方層114圖案化。蝕刻製程可包含一或更多蝕刻步驟。任何用於將下方層114圖案化的合適蝕刻製程皆可使用，包括例如濕式蝕刻製程或乾式蝕刻製程(例如電漿製程)。在所示的實例中，使用圖案化層124作為蝕刻遮罩將下方層114圖案化在下方層114中形成凹部126，直到暴露出下方層114之相應凹部126中的下方層112之表面128。
用以將下方層114圖案化的蝕刻製程在下方層114中產生一或更多圖案缺陷，當圖案被設計為形成下方層114中具有高深寬比的特徵部(例如凹部126)時，這些缺陷可能會加劇。舉例而言，階段102c所示的凹部126具有比寬度顯著更大的深度。用以蝕刻凹部126的延長(且可能重複)之蝕刻製程可能部分地導致一或更多圖案缺陷。這些圖案缺陷的實例係於以下說明。
作為在階段102c蝕刻下方層114可能導致的圖案缺陷之第一實例，可能發生可作為將下方層114圖案化之硬遮罩層之中間層116的角腐蝕，如區域130所示，而留下不足量的中間層116供後續蝕刻用。中間層116的角腐蝕可能至少部分起因於長時間暴露至用以蝕刻下方層114中相對深之凹部126的電漿。再者，中間層116的角腐蝕可能導致中間層116具有三角形剖面輪廓或圓角，其任一者皆可能延伸到凹部126的開口132中，使得開口132具有縮減之寬度134。此縮減之寬度134在開口132處產生減小的臨界尺寸。額外地或替代地，在蝕刻製程期間被侵蝕的中間層116之部分可能重新沉積在亦使寬度134減小的區域中，而在開口132處產生或加劇減小的臨界尺寸。
作為在階段102c蝕刻下方層114可能導致的圖案缺陷之另一實例，用以將下方層114圖案化(例如在下方層114中產生凹槽)的電漿蝕刻製程可能在凹部126中沿著下方層114之側壁136的垂直輪廓中產生不期望的變異。通常希望在形成於下方層中之凹部(例如接點孔)中沿著側壁136具有大致筆直的垂直輪廓。
由用以將下方層114圖案化的蝕刻製程產生的變異可包括在沿著側壁136之垂直輪廓中的所謂「彎曲」，如區域138所示。此彎曲通常發生在側壁136的頂部附近。彎曲可由電漿蝕刻製程期間使用的離子之入射離子軌跡的彎曲所引起。舉例而言，離子的軌跡可能在圖案化層124處改變，且離子可能在側壁136處散射(稱為散射離子通量)，尤其是在凹部126之頂部附近，而導致側壁136彎曲。在若干情況下，電漿蝕刻製程期間的離子散射可能部分地起因於中間層116的角腐蝕、及由此而生之錐形(或圓角)形狀。
凹部126中的彎曲產生臨界尺寸的加寬，如寬度140所示。再者，如區域142所示，彎曲減少了在將下方層114圖案化之後留存的下方層114之材料量。此縮窄可能最終導致下方層114崩塌，而可能使下方層114中的開口132閉合，使得下方層114(以及後續的下方層112)無法如預期受蝕刻/圖案化。
在導致階段102c的蝕刻製程之後，當使用下方層114(如所圖案化)作為蝕刻遮罩將該等下方層圖案化時，存在於如所圖案化之下方層114中的圖案缺陷可能傳播至額外的下方層(例如下方層112)。最終，這些圖案缺陷非刻意地修改使用這些圖案化層(例如下方層112和114)作為蝕刻遮罩所形成之特徵部的預期臨界尺寸。因此，導致半導體裝置104之階段102c中所示之圖案缺陷的蝕刻技術可能在後續的製造階段中繼續具有不期望的影響。
與單純蝕刻待蝕刻層(例如下方層114)直到暴露進一步之下方層的表面(例如下方層112的表面128)的典型電漿(或其他)製程相反，本揭示內容的實施例使用循環式蝕刻製程，其包括至少在待蝕刻層(例如下方層114)之部分上形成保護層及蝕刻待蝕刻層。保護層可促進控制待蝕刻層中凹部的蝕刻速率，同時減少或消除受蝕刻層中的圖案缺陷。在若干實施例中，循環式蝕刻製程係例如結合在用於電漿蝕刻該圖案化層124之的相同電漿腔室中。結合循環式蝕刻製程的實施例及其潛在優勢在以下面更詳細地描述。尤其，以下敘述循環式蝕刻製程上的變異及可如何將其結合至用於形成半導體裝置之更大製程中。
圖2A-2C顯示根據本揭示內容之若干實施例、用於形成半導體裝置204之製程200期間的半導體裝置204之剖面圖。製程200包括階段202a-202f。
在此實例中，半導體裝置204及製程200的若干態樣可對應於以上參考圖1所述之半導體裝置104及製程100的態樣，且不再重複。舉例而言，製程200的階段202a和202b大致分別對應至製程100的階段102a及102b。舉另一例而言，在階段202a，半導體裝置204包括大致對應至處於圖1中之階段102a的半導體裝置104之疊層的疊層。因此，在敘述圖2A-2C、以及本揭示內容中之其他圖中的半導體裝置204方面，將相同的參考數字用來指示該等疊層。尤其，在階段202a，半導體裝置204包括基板106、中間層108、中間層110、下方層112、下方層114、中間層116、中間層118、中間層120、及圖案化層122，上述各者可包括與半導體裝置104之具有類似編號的疊層相同的材料，且包括其他與半導體裝置104之具有類似編號的疊層共享之特徵。
轉向製程200中階段202b之後的階段，與單純蝕刻待蝕刻層(例如下方層114)直到暴露(如圖1的階段102c所示)進一步下方層之表面(例如下方層112的表面128)的典型電漿(或其他)蝕刻製程相反，如圖2B所示，本揭示內容的實施例使用循環式蝕刻製程225利用圖案化層124作為蝕刻遮罩將下方層(例如下方層114)圖案化。
在圖2B所示的實施例中，循環式蝕刻製程225包含兩個主要步驟。如階段202c所示，第一步驟為蝕刻步驟，其中使用圖案化層124(尤其在此實例中為圖案化層124’，如以下進一步說明)作為蝕刻遮罩來蝕刻下方層114的一部分，且如階段202d所示，第二步驟為沉積步驟，其中將保護層沉積在下方層114的至少一部分上方。階段202c和202d係於以下更詳細地說明。
在階段202c，在循環式蝕刻製程225的第一步驟中，下方層114的一部分受蝕刻以在下方層114中逐漸形成凹部126。在經由循環式蝕刻製程225的第一運行中，執行下方層114的部分蝕刻，以依據圖案化層124定義的圖案開始在下方層114中形成凹部126。在所示的實例中，此初始蝕刻製程移除圖案化層124的一部分(來自階段202b)，使得圖案化層124成為圖案化層124’。舉例而言，階段202c的初始蝕刻製程將在階段202b留存作為圖案化層124之一部分的中間層118之部分移除。在階段202c的一或更多後續蝕刻中，使凹部126進一步延伸至下方層114中，直到下方層112的頂部表面128在凹部126的底部暴露(見以下說明的階段202e)。
根據特定實施目標，階段202c的蝕刻步驟中使用的蝕刻製程可為各向異性蝕刻製程。各向異性蝕刻製程可在特定方向上蝕刻，例如凹部126中的向下方向，以進一步使凹部126延伸至下方層114中。當然，如上所述，可能發生離子散射，其可能導致半導體裝置204之其他部分的非預期蝕刻。儘管在階段202c之蝕刻步驟具有各向異性本質，但在其中執行階段202c之蝕刻步驟的電漿製程腔室中的若干化學品可能從凹部126中的下方層114之側壁136及/或圖案化層124’之側壁251，移除保護層(例如在階段202d形成並存在於後續經由循環式蝕刻製程225的運行)的全部或一些。舉例而言，可用於階段202c的蝕刻步驟中之電漿裡的氧可能從凹部126中的下方層114之側壁136及/或圖案化層124’的側壁251移除一些或所有的保護層250。
在若干實施例中，將階段202c的蝕刻步驟設計為選擇性的，使得其有利地移除下方層114而不移除下方層112。因此，在一些實施例中，將循環蝕刻製程225的蝕刻步驟設計為一旦凹部126在下方層114中完全形成而使得下方層112之表面128在凹部126之底部暴露便自我中止。
階段202c的蝕刻製程可包括一或更多蝕刻步驟。在若干實施例中，階段202c的蝕刻步驟為使用電漿260而執行的電漿蝕刻步驟。在特定實例中，用以蝕刻下方層114的電漿260包含氧及含硫氣體，例如二氧化硫(SO 2)及/或羰基硫(COS)。以下結合階段202d的例示保護層沉積製程描述階段202c的例示蝕刻製程之額外細節。
在階段202d，在循環式蝕刻製程225的第二步驟中，將保護層250至少沉積在待蝕刻層(例如下方層114)的部分上方。在若干實施例中，保護層250沉積在圖案化層124’的頂部表面、下方層114的頂部表面(例如在凹部126的底部處)、或凹部126中的圖案化層124之側壁251及下方層114之側壁136的其中一或更多者上。舉例而言，在任何合適的組合中，保護層250可沉積在暴露於凹部126之底部之待蝕刻層(例如下方層114)的頂部表面上方、沿著凹部126中的側壁表面(例如圖案化層124'的側壁251及下方層114的側壁136)、以及圖案化層124'的頂部表面上方。在所示實例中，保護層250沉積在圖案化層124’和凹部126中暴露之下方層114之部分上方。
保護層250可為含矽層。在若干實施例中，階段202d的沉積製程為使用電漿262而執行的電漿沉積製程。在特定實例中，用以沉積保護層250的電漿262包含矽基前驅物及載氣。在一實例中，電漿262的矽基前驅物為四氯化矽(SiCl 4)或四氟化矽(SiF 4)。在一實例中，電漿262的載氣包括氦(He)、氮(N 2)、氫(H 2)、或氬(Ar)的其中至少一者。以下結合階段202c的例示蝕刻製程描述階段202d的例示保護層沉積製程的額外細節。
總體而言，取決於其選項係於以下更加以詳述的保護層250之厚度、及保護層250的位置，保護層250可保護圖案化層124’及下方層114之合適部分不在階段202c之蝕刻步驟期間受到蝕刻。應當理解，在本揭示內容各處，對於保護層250保護另一層免於受蝕刻的參照可能是或可能並非完整保護另一層免於受到所有蝕刻，無論是藉由離子散射還是其他方式皆然。
舉例而言，凹部126之頂部處在圖案化層124’上方及/或沿著圖案化層124’之側壁251的保護層250保護圖案化層124’在階段202c的蝕刻步驟期間免於受蝕刻，其可減少或消除圖案化層124’的角腐蝕及/或圖案化層124’延伸到凹部126之頂部的開口中。再者，經改善的圖案化層124’之保存可減少階段202c之蝕刻步驟期間的離子散射(在電漿蝕刻製程的情形中)，此可減少或消除凹部126中沿著下方層114之側壁136的垂直輪廓之彎曲，並從而改善凹部126的臨界尺寸。舉另一例而言，凹部126之頂部處在圖案化層124’上方及/或沿著圖案化層124’之側壁251的保護層250可部分地或完全地補償圖案化層124’在階段202c之蝕刻步驟期間可能因蝕刻之損失(例如角腐蝕)。
舉另一例而言，凹部126中沿著下方層114之側壁136的保護層250在階段202c之蝕刻步驟期間保護側壁136免於受蝕刻，其可減少或消除凹部126中沿著下方層114之側壁136的垂直輪廓之彎曲。在若干實施例中，凹部126中沿著下方層114之側壁136的保護層250保護側壁在階段202c之蝕刻步驟期間免於受蝕刻，即使在蝕刻步驟期間發生離子散射亦然。
根據實施目的，用以沉積保護層250的製程可為各向異性或各向同性製程。各向異性製程可在不同位置形成具有不同厚度的保護層250。各向同性製程可形成具有大致均勻(但未必相同)厚度的保護層250。在若干實施例中，用以沉積保護層250的電漿製程為單步驟連續電漿製程；然而，可使用任何合適的製程來沉積保護層250，包括例如多步驟原子層沉積製程。
保護層250可在圖案化層124’的頂部表面上方形成為第一厚度252，沿著由圖案層124’暴露(例如在凹部126的底部)的下方層114之頂部表面形成為第二厚度254，且在凹部126中的側壁136及側壁251上形成為第三厚度256。第一厚度252、第二厚度254、及第三厚度256可各為任何合適的厚度，且相對於彼此具有任何合適的數值(包括全部為相同厚度、全部為不同厚度、或三個厚度中之兩者彼此匹配而另一厚度不同)。
在特定實例中，第一厚度252大於第二厚度254。在如此實例中，除了半導體裝置204經由循環式蝕刻製程225(其中階段202d的保護層250尚未沉積)的初始運行之外，即使在蝕刻製程之後，沉積在圖案化層124’之頂部表面上方的保護層250之一部分仍保留在圖案化層124’之頂部表面上方。此特定實例的相對厚度可容許階段202c的蝕刻製程在凹部126的基部處從下方層114的頂部表面移除保護層250，使得階段202c的蝕刻製程亦可使凹部126延伸至下方層114中，而保留圖案化層124’之頂部表面上方的保護層250之一部分。圖案化層124’頂部表面上方的保護層250保護圖案化層124’免於角腐蝕且免於延伸至凹部126之頂部處的開口中。在此實例中，第一厚度252亦可大於第三厚度256，其在階段202c的蝕刻製程期間可促進從凹部126中的下方層114之側壁136及圖案化層124’去除保護層250，同時確保保護層250留在圖案化層124’上方。因此，保護層250的厚度可促進下方層114中的凹部126之逐步蝕刻。
如箭頭264所示，循環式蝕刻製程225的步驟可重複一或更多次，以在下方層114中逐漸形成凹部126。循環式蝕刻製程225可執行任何合適的次數。在若干實施例中，透過循環式蝕刻製程225的每個循環能夠進一步使凹部126延伸至下方層114中。給定實施例執行循環式蝕刻製程225的適當循環數取決於諸多因素，包括下方層114的材料；保護層250的材料；凹部126(或正在待蝕刻層中形成的另一特徵部)的期望臨界尺寸；可接受的彎曲量、圖案化層124’的腐蝕、及/或其他可能的圖案缺陷；循環式蝕刻製程225可引入至製造半導體裝置204之整個製程的可接受時間量；用作循環式蝕刻製程225之一部分的物質(例如氣體)，包含用以蝕刻下方層114的物質及用以沉積保護層250的物質；及/或其他合適的因素。
在若干實施例中，用於執行循環式蝕刻製程225的適當循環數係藉由處理測試晶圓而預定(在生產製造運行之前)。晶圓(例如半導體裝置204)可在多個階段取樣以測量晶圓的多個方面，包括受蝕刻特徵部(例如凹部126)的臨界尺寸及一或更多個可能的圖案缺陷。舉例而言，可在階段202a、階段202b、循環式蝕刻製程225之一或更多循環(階段102c及/或階段202d之後)、階段202e或階段202f中的一或更多者之後分析樣本。
舉更具體的實例而言，可在循環式蝕刻製程225的第一預定循環數之後對第一晶圓加以取樣，在階段202c之蝕刻步驟的一時點之後停止，使得循環式蝕刻製程225的最後循環不為完整循環，且可將例如凹部126之臨界尺寸和可能的圖案缺陷的特性之量測值與該等特性的期望值比較(例如與技術節點參數比較)。再者，可判定下方層112的表面128是否暴露在凹部126的底部。然後取決於比較結果及其他因素(例如以上列出的其他因素之任一者)，可判定在小於或大於第一預定循環數的第二預定循環數之後是否測試新晶圓。此取樣程序可加以重複直到決定合適的循環數。
再者，亦可判定對於循環式蝕刻製程225之步驟的調整作為此測試及分析的一部分。舉例而言，可以分析半導體裝置204對電漿260及/或電漿262的不同暴露時間，以判定對於凹部126之臨界尺寸及其他因素的影響。舉另一例而言，可分析不同厚度的保護層250，以判定保護層250之厚度對臨界尺寸、循環式蝕刻製程225之時間(直到在凹部126的底部暴露下方層112的表面128)、以及可能之圖案缺陷的影響。
例如半導體裝置204之臨界尺寸及圖案缺陷的特性可利用例如散射測量法、掃描電子顯微鏡(SEM)、透射電子顯微鏡(TEM)、高解析度TEM(HR-TEM)、掃描探針顯微鏡(SPM)、原子力顯微鏡(AFM)、掃描穿隧顯微鏡(STM)、或其他合適設備的光學技術加以測量。
用於決定循環式蝕刻製程225之適當循環數的上述技術係僅提供作為實例，因為可使用任何適當技術。
轉向階段202c之蝕刻步驟及階段202d之保護層沉積步驟的製程條件及相關參數，在一實例中，可使用電漿製程執行階段202c之蝕刻步驟和階段202d之保護層沉積步驟兩者。
在若干實施例中，循環式蝕刻製程225的步驟可在電漿系統的相同電漿製程腔室中執行。僅舉一實例而言，電漿系統可為感應耦合電漿(ICP)工具，其中使來源射頻(RF)功率及偏壓RF功率解耦。取決於實施細節，在循環式蝕刻製程225的步驟之間可執行或可不執行電漿製程腔室內之氣體的吹掃。舉例而言，在階段202c與202d之間吹掃電漿製程腔室可減少用於蝕刻步驟(階段202c)之氣體在保護層沉積步驟(階段202d)期間留在電漿製程腔室中並干擾沉積步驟的機會。舉另一例而言，在已知循環式蝕刻製程225之循環性本質的情況下，在階段202d與重複之階段202c之間吹掃電漿製程腔室可減少用於保護層沉積步驟中的氣體在蝕刻步驟期間留在電漿製程腔室中並干擾蝕刻步驟的機會。或者，本揭示內容設想到在這些時間的一或二者(階段202c與202d之間及/或階段202d與重複之階段202c之間)不執行吹掃。
應考慮的例示製程條件和相關參數包含：階段202c及階段202d之每一者的電漿系統參數(例如待引入電漿製程腔室之氣體及各自的量、待施加的壓力、待使用的來源RF功率及偏壓RF功率、溫度、時間、執行階段202c及202d之各者的次數(例如循環數)、針對階段202c及202d之任何時點的製程參數是否不同、是否在製程步驟之間吹掃電漿製程腔室(在其中階段202c及202d在相同電漿製程腔室中執行的實施例中)、保護層250的目標厚度和保護層250的位置(包括各向異性沉積製程是否將用以達成不同厚度及相關製程條件)、階段202c之蝕刻步驟之各次執行的情況下凹部126延伸至下方層114中的期望量)、及/或任何其他合適的製程條件及相關參數。
所選擇的製程條件及相關聯的參數可依據諸多因素來判定，例如以上參照判定循環式蝕刻製程225的適當循環數所述的該等因素之若干者(例如凹部126(或在待蝕刻層中形成的另一特徵部)的期望臨界尺寸；可接受的彎曲量、圖案化層124’的腐蝕及/或其他可能的圖案缺陷；循環式蝕刻製程225可能引入製造半導體裝置204之整個製程的可接受時間量；及/或其他合適的因素)。
再者，階段202c的蝕刻步驟及階段202d的保護層沉積步驟所選擇的製程條件及相關參數可以相關於彼此而最佳化。例如，針對階段202d的保護層沉積步驟所選擇的製程條件及相關參數(例如包括保護層250的材料及厚度)可能影響針對階段202c之蝕刻步驟的製程條件和相關參數的適當選擇，且反之亦然。因此，為了達成實現上述因素中之一或更多者的製程最佳組合，以組合方式考慮階段202c的蝕刻步驟及階段202d的保護層沉積步驟之製程條件及相關參數可為適當的。
用於例示循環式蝕刻製程225的特定例示製程條件係於以下敘述。在這些實例中，循環式蝕刻製程225的兩步驟(例如分別關聯於階段202c及202d的蝕刻和沉積)皆為電漿製程。這些製程條件僅針對示例目的而提供。用於執行循環式蝕刻製程225的任何合適製程條件皆可使用。
在若干實施例中，階段202c的蝕刻步驟可包含將半導體裝置204暴露於由含氧氣體(例如O 2)或含氮(N 2)或氬(Ar)氣體結合含硫氣體(例如SO 2或COS)所形成的第一電漿(例如電漿260)。在此實例中，針對階段202c的蝕刻步驟，來源RF功率及偏壓RF功率皆為開啟，並且蝕刻步驟約為一至兩分鐘。在此實例中，於階段202c的蝕刻步驟與階段202d的保護層沉積步驟之間，不執行電漿製程腔室的吹掃。在若干實施例中，階段202d的保護層沉積步驟可包含將半導體裝置204暴露於由矽基前驅物(例如SiCl 4、SiF 4、或任何合適的低溫氧化物(LTO))及載氣(例如He、N 2、H 2、或Ar)形成的第二電漿(例如電漿262)。在此實例中，針對階段202d的保護層沉積步驟，來源RF功率開啟且偏壓RF功率關閉，並且階段202d的保護層沉積步驟約為十至二十秒。在若干實施例中，使循環式蝕刻製程225重複十至二十次。在若干實施例中，透過循環式蝕刻製程225的最終「循環」在階段202c之蝕刻步驟的一時點之後停止，使得循環式蝕刻製程225的最後循環並非完整循環。
在第一特定例示實施例中，循環式蝕刻製程225的蝕刻步驟(階段202c)及保護層沉積步驟(階段202d)的製程條件及相關參數可包括下列者。對於階段202c：60秒之蝕刻時間、15 mtorr之壓力、1500W之來源功率、400W之偏壓功率、300 sccm 之O 2流率、150 sccm之SO 2流率、及50 sccm之氬(Ar)流率。對於階段202d：10秒之沉積時間、50 mtorr之壓力、500W之來源功率、0W之偏壓功率、15 sccm之SiCl 4流率、240 sccm之H 2流率、及50 sccm之Ar流率。在一實例中，循環式蝕刻製程225執行10次。
在第二特定例示實施例中，循環式蝕刻製程225的蝕刻步驟(階段202c)及保護層沉積步驟(階段202d)的製程條件及相關參數可包含下列者。對於階段202c：60秒之蝕刻時間、15 mtorr之壓力、1500W之來源功率、400W之偏壓功率、200 sccm之O 2流率、200 sccm之SO 2流率、及50 sccm之Ar流率。對於階段202d：5秒之沉積時間、50 mtorr之壓力、500W之來源功率、0W之偏壓功率、15 sccm之SiCl 4流率、240 sccm之H 2流率、及50 sccm之N 2流率。在一實例中，循環式蝕刻製程225執行15次。
在若干實施例中，並且取決於諸多製程條件，如在製程200的循環式蝕刻製程225中所進行者，在保護層沉積步驟(例如階段202d)之前執行蝕刻步驟(例如階段202c)，可相對於其中保護層250在蝕刻步驟之前沉積的循環式蝕刻製程之其他實例，將沉積保護層250的次數減少至少一。當蝕刻製程相對於用以完全蝕刻下方層114中之凹部的延長蝕刻製程為短時，可能起因於在無保護層250之情況下蝕刻下方層114的圖案缺陷通常幾乎不存在。依據習知技術的延長蝕刻製程為在凹部126中產生圖案缺陷的主要原因。起因於此及在初始運行循環式蝕刻製程225時的下方層114之初始部分蝕刻的相對短時間，所以存在藉由在階段202c之第一時點上執行部分蝕刻產生圖案缺陷的風險可為相對低，同時可減少沉積保護層250的次數。
在圖2C的階段202e，已完成循環式蝕刻製程250，且下方層114中的凹部126已完成，使得下方層112的表面128在凹部126的底部暴露。此外，保護層250的一部分保留在圖案化層124’的頂部表面上方(例如中間層116)。若在此實例中，保護層250的一部分保留在圖案化層124’的頂部表面上方，但不在凹部126中的側壁136及251之底部處或該側壁136及251上的底層114之暴露表面上方，最終運行循環式蝕刻製程225不包括執行階段202d的保護層沉積步驟。
儘管圖2C顯示保留在圖案化層124’的頂部表面上方的保護層250之一部分，但本揭示內容亦考量到從圖案化層124’的頂部表面完全去除保護層250。舉例而言，在階段202c之蝕刻製程的任何或所有執行之後，可將保護層250從圖案化層124’的頂部表面完全去除，且亦可將圖案化層124’的一部分(例如中間層116)去除。雖然在此情況下，可藉由在階段202c執行的蝕刻製程將一部分的圖案化層124’去除(可能導致圖案化層124’的高度相對於其進入循環式蝕刻製程225之前的高度降低)，相對於不包括在圖案化層124’的頂部表面上沉積保護層250的技術，可減少圖案化層124’的受蝕刻部分。
如階段202e中所示，凹部126中的下方層114之側壁136的垂直輪廓已獲得改善，因為已使下方層114的側壁136之彎曲減少或消除。此外，已使圖案化層124’(例如中間層116的剩餘部分)的腐蝕減少或消除。舉又另一例而言，圖案化層124’(例如中間層116的剩餘部分)進入下方層114中的凹部126之頂部處的開口中的突出已被減少或消除。
在若干實施例中，在第六階段(階段202f)中，將保護層250的剩餘部分(就所提出者而言)、圖案化層124’、及下方層114用作蝕刻遮罩，以使下方層112圖案化。保護層250的剩餘部分、圖案化層124’、及下方層114、以及下方層112可使用任何合適的製程(包括任何合適數量及組合的沉積及蝕刻步驟的)加以蝕刻，例如乾式蝕刻製程(如電漿蝕刻製程)、濕式蝕刻製程及/或類似於循環式蝕刻製程225的循環式蝕刻製程。在若干實施例中，階段202f的蝕刻步驟之一或更多者係於與用於循環式蝕刻製程225者不同的電漿系統中執行；然而，階段202f的蝕刻步驟之一或更多者可在與用於循環式蝕刻製程225者相同的電漿系統中執行。
在階段202f，下方層112的剩餘部分大致對應於來自階段202e的下方層114之剩餘部分。亦即，來自階段202e的下方層114作為用於蝕刻下方層112的蝕刻遮罩，使得對應於來自階段202e的下方層114之凹部126的凹部266形成於下方層112中。當將階段202e的下方層114用作蝕刻遮罩以使下方層112圖案化時，在階段202e的下方層114之剩餘部分的潛在經改進之垂直輪廓(且藉此之凹部126的潛在經改進之垂直輪廓)可促進改善下方層112的剩餘部分之垂直輪廓(且藉此之凹部266的垂直輪廓)。換言之，在若干實施例中，因為下方層114的凹部126具有經改善的垂直輪廓，所以該等改善可傳播到形成於下方層112中的凹部266。
圖3A-3C顯示依據本揭示內容的若干實施例之在用於形成半導體裝置204之製程300期間的半導體裝置204之剖面圖。製程300在許多方面類似於圖2A-2C的製程200；然而，如以下更詳細敘述，製程300包括在開始循環式蝕刻製程325之前對下方層114進行預蝕刻，並且在循環式蝕刻製程325中，使保護層沉積步驟和蝕刻步驟的順序相對於製程200之循環式蝕刻製程225中的類似步驟倒轉。
製程300包括階段302a-302g。在此實例中，製程300的若干態樣可對應於以上面參照圖1及2A-2C所述的製程100及/或製程200的態樣，且不加以重複。例如，製程300的階段302a及302b大致分別對應於製程200的階段202a及202b，且分別對應於製程100的階段102a及102b。舉另一例而言，在階段302a(如階段202a的情況)，半導體裝置204包括基板106、中間層108、中間層110、下方層112、下方層114、中間層116、中間層118、中間層120及圖案化層122，其各者可包含與半導體裝置104之以類似編號標示之層相同的材料，且包含與半導體裝置104之以類似編號標示之層共享的特徵。
轉向階段302b之後的階段，與單純蝕刻待蝕刻層(如下方層114)直到進一步之下方層的表面(例如下方層112的表面128)暴露(舉例而言，如階段102c所示)的典型電漿(或其他)蝕刻製程相反，製程300包含在階段302c的預蝕刻步驟，後接循環式蝕刻製程325以使用圖案化層124作為蝕刻遮罩將下方層(例如下方層114)圖案化，且循環式蝕刻製程325包含至少在待蝕刻層(例如下方層114)的部分上形成保護層250、及蝕刻待蝕刻層。此預蝕刻亦不同於製程200，該製程200在開始循環式蝕刻製程225之前缺少下方層114的預蝕刻。
在階段302c，執行下方層114的預蝕刻。尤其，在階段302c，蝕刻下方層114的一部分，其開始在下方層114中形成凹部126。階段302c的蝕刻可稱為預蝕刻，因為其發生在開始循環式蝕刻製程325之前。在若干實施例中，執行階段302c的預蝕刻，以開始依據由圖案化層124定義的圖案在下方層114中形成凹部126。再者，在所示實例，階段302c的預蝕刻去除圖案化層124的部分(來自階段302b)，使得圖案化層124變成圖案化層124’。舉例而言，階段302c的預蝕刻製程去除在階段302b留存作為圖案化層124之一部分的中間層118之部分。
在若干實施例中，階段302c的預蝕刻步驟為使用電漿260執行的電漿蝕刻步驟。在特定實例中，用於蝕刻下方層114的電漿260包含氧及含硫氣體(例如SO 2或COS)。在其中階段302c的預蝕刻步驟為電漿蝕刻步驟的實施例中，就循環式蝕刻製程325為電漿製程而言，階段302c的預蝕刻步驟之電漿蝕刻可或可不在與用於循環式蝕刻製程325相同的電漿系統之電漿製程腔室中執行。
根據特定實施目標，階段302c的預蝕刻步驟中使用的蝕刻製程可為各向異性蝕刻製程，其可在例如向下方向之特定方向上蝕刻，以開始在下方層114中形成凹部126。
製程300進行到循環式蝕刻製程325。在圖3B所示的實施例中，循環式蝕刻製程325包括兩個主要步驟。如階段302d所示，第一步驟為沉積步驟，其中保護層250沉積在下方層114的至少一部分上方，且如階段302e所示，第二步驟為蝕刻步驟，其中使用圖案化層124’作為蝕刻遮罩蝕刻下方層114。
總體而言，階段302d(其中保護層250沉積在下方層114知至少一部分上方的沉積步驟)的態樣對應於階段202d的態樣，且為了簡明起見不再重複。因此，階段202d的敘述內容藉由參照併入階段302d的敘述內容中(以對於循環式蝕刻製程325及其相關階段之參照適當替換對於循環式蝕刻製程225及其相關階段之參照)，包括但不限於保護層250的成分、沉積保護層250的技術、保護層250的潛在厚度、以及使用保護層250的相關優點。
再者，總體而言，階段302e(其中使用圖案化層124’作為蝕刻遮罩來蝕刻下方層114之一部分的蝕刻步驟)的態樣對應於階段202c的態樣，且為了簡明起見不再重複。因此，階段202c的敘述內容藉由參照併入階段302e的敘述內容中，包括但不限於使用圖案化層124’作為蝕刻遮罩蝕刻下方層114之一部分的技術。關於循環式蝕刻製程325的階段302e，且與循環式蝕刻製程225的階段202c相反，因為在製程300中執行預蝕刻(在階段302c)，所以凹部126的形成已在下方層114中開始。在階段302e的一或更多後續蝕刻中，凹部126進一步延伸至下方層114中，直到下方層112的頂部表面128在凹部126的底部暴露(見階段302f)。
如箭頭264所示，可將循環式蝕刻製程325的步驟重複一或更多次，以在下方層114中逐漸形成凹部126。可將循環式蝕刻製程325執行任何合適的次數。
如同循環式蝕刻製程225的情況，在若干實施例中，經由循環式蝕刻製程325的每個循環能夠進一步使凹部126延伸至下方層114中。針對給定實施例執行循環式蝕刻製程325的適當循環數取決於諸多因素，且可以諸多方式加以決定，包括以上結合循環式蝕刻製程225所述的該等因素和方式(以對於循環式蝕刻製程325的參照適當替換對於循環式蝕刻製程225的參照)。再者，用於測試和修改製程條件的技術可類似於以上結合循環式蝕刻製程225所述者。
轉向階段302d之保護層沉積步驟和階段302e之蝕刻步驟的製程條件及相關參數，在一實例中，保護層沉積步驟及蝕刻步驟兩者皆可使用電漿製程來執行。在若干實施例中，循環式蝕刻製程325的步驟可在電漿系統(例如ICP工具)的相同電漿製程腔室中執行。此外，關於在循環式蝕刻製程225的步驟之間是否以及何時執行電漿製程腔室內氣體之吹掃的類似考量及選項也適用於循環式蝕刻製程325。
在階段302c執行的預蝕刻可或可不在與循環式蝕刻製程325的一或更多步驟相同的電漿系統之電漿製程腔室中執行。此外，假設例如階段302c的預蝕刻在與執行循環式蝕刻製程325之沉積步驟的製程腔室相同的電漿系統之電漿製程腔室中執行(例如在階段302d)，可或可不在階段302c的預蝕刻之後執行電漿製程腔室的吹掃。
應針對循環式蝕刻製程325考量的例示製程條件及相關參數、以及選定和最佳化該等製程條件及相關參數的方式係大致上類似於以上參照循環式蝕刻製程225所述者(以對於循環式蝕刻製程325及其相關階段的參照適當替代對於循環式蝕刻製程225及其相關階段的參照)，且不再重複。階段202c(製程200的蝕刻步驟)及階段202d(製程200的保護層沉積步驟)之例示製程條件的敘述內容係分別藉由參照併入階段302e(製程300的蝕刻步驟)及階段302d(製程300的保護層沉積步驟)。
此外，以上參照圖2B的循環式蝕刻製程225之蝕刻步驟(階段202c)及保護層沉積步驟(階段202d)敘述製程條件及相關參數的第一和第二特定例示實施例。在若干實施例中，製程條件及相關參數的該等相同之第一和第二特定例示實施例可應用於循環式蝕刻製程325的保護層沉積步驟(階段302d)及蝕刻步驟(階段302e)(以對於循環式蝕刻製程325及其相關階段的參照適當替換對於循環式蝕刻製程225及其相關階段的參照)，且不再重複。
在若干實施例中，且取決於諸多製程條件，出於與以上參照在階段202d之保護層沉積步驟之前執行階段202c處的蝕刻步驟所討論者類似的理由，如在製程300中所完成者，在保護層沉積步驟(例如階段302d)之前執行預蝕刻步驟(例如階段302c)可相對於其中保護層250於下方層114之任何蝕刻之前沉積的其他實例，將沉積保護層250的次數減少至少一。
製程300的階段302f及302g(顯示於圖3C)大致對應於階段202e和202f的態樣，且為了簡明起見不再重複。因此，階段202e及202f的敘述內容分別併入階段302f及302g之敘述內容作為參考(分別以對於階段302f及302g的參照適當替換對於階段202e及202f的參照)，包括但不限於半導體裝置204在階段202e及202f的內容、關聯於階段202e及202f的技術、以及在階段202e及202f的任何伴隨的潛在優勢。
圖4A-4C顯示根據本揭示內容之若干實施例的在用於形成半導體裝置204之製程400期間的半導體裝置204之剖面圖。製程400在許多方面類似於圖2A-2C的製程200；然而，如以下文更詳細敘述，在製程400的循環式蝕刻製程425中，保護層沉積步驟及蝕刻步驟的順序係相對於製程200之循環式蝕刻製程225中的類似步驟反轉。
製程400包括階段402a-402f。在此實例中，製程400的若干態樣可對應於以上參照圖1、2A-2C、及3A-3C所述的製程100及/或製程200及/或製程300的態樣，且不加以重複。舉例而言，製程400的階段402a及402b大致分別對應於製程300的階段302a及302b、分別對應於製程200的階段202a及202b、以及分別對應於製程100的階段102a及102b。舉另一例而言，在階段402a(如階段202a及302a的情況)，半導體裝置204包含基板106、中間層108、中間層110、下方層112、下方層114、中間層116、中間層118、中間層120、及圖案化層122，其各者可包含與半導體裝置104之以類似編號標示之層相同的材料，並包含與半導體裝置104之以類似編號標示之層共享的其他特徵。
轉向階段402b之後的階段，與單純蝕刻待蝕刻層(例如下方層114)直到進一步之下方層的表面(例如下方層112的表面128)暴露(舉例而言，如階段102c所示)的典型電漿(或其他)蝕刻製程相反，製程400包含循環式蝕刻製程425，以使用圖案化層124作為蝕刻遮罩來將下方層(例如下方層114)圖案化，且循環式蝕刻製程425包含至少在待蝕刻層(例如下方層114)的部分上形成保護層250、及蝕刻待蝕刻層。
在圖4B所示的實施例中，循環式蝕刻製程425包含兩個主要步驟。如階段402c所示，第一步驟為沉積步驟，其中保護層250沉積在下方層114的至少一部分上方，且如階段402d所示，第二步驟為蝕刻步驟，其中使用圖案化層124作為蝕刻遮罩來蝕刻下方層114。
總體而言，階段402c(其中保護層250沉積在下方層114之至少一部分上方的沉積步驟)的態樣對應於階段202d及302d的態樣，且為了簡明起見不再重複。因此，階段202d和302d的敘述內容藉由參照併入階段402c的敘述內容中(以對於循環式蝕刻製程425及其相關階段的參照適當替代對於循環式蝕刻製程225和325及其相關階段的參照)，包括但不限於保護層250的成分、沉積保護層250的技術、保護層250的潛在厚度、及使用保護層250的相關優點。
此外，總體而言，階段402d(其中使用圖案化層124作為蝕刻遮罩來蝕刻下方層114之一部分的蝕刻步驟)的態樣對應於階段202c和302e的態樣，並且為了簡明起見不再重複。因此，階段202c和302e的敘述內容藉由參照併入階段402d的敘述內容中，包括但不限於使用圖案化層124作為蝕刻遮罩蝕刻下方層114之一部分的技術。在圖4B的實例中且與圖2B和3B相反，圖案化層124維持為圖案化層124，層118的至少一部分在循環式蝕刻製程425期間留在層116上。因此，在所示的階段402c之實例中，保護層250沉積在圖案化層124的頂部表面上。此僅為實例，且可去除製程400中的圖案化層(例如，在階段402b)，使得圖案化層124變成圖案化層124’。
如箭頭264所示，可將循環式蝕刻製程425的步驟重複一或更多次，以在下方層114中逐漸形成凹部126。循環式蝕刻製程425可執行任何合適的次數。
如同循環式蝕刻製程225及325的情形，在若干實施例中，透過循環式蝕刻製程425的每個循環能夠進一步將凹部126延伸至下方層114中。針對給定實施例用於執行循環式蝕刻製程425的適當循環數取決於諸多因素且可以諸多方式決定，包括以上結合循環式蝕刻製程225及325而敘述的該等因素及方式(以對於循環式蝕刻製程425及其相關階段的參照適當替換對於循環式蝕刻製程225及325以及其相關階段的參照)。再者，用於測試及修改製程條件的技術可類似於以上結合循環式蝕刻製程225及325所述者。
轉向階段402c之保護層沉積步驟及階段402d之蝕刻步驟的製程條件及相關參數，在一實例中，保護層沉積步驟及蝕刻步驟兩者皆可使用電漿製程來執行。在若干實施例中，循環式蝕刻製程425的步驟可在電漿系統(例如ICP工具)的相同電漿處理室中執行。此外，關於在循環式蝕刻製程225的步驟之間是否以及何時執行電漿製程腔室內的氣體的吹掃的類似考量及選擇亦適用於循環式蝕刻製程425。
應針對循環式蝕刻製程425加以考量的例示製程條件及相關參數、以及選擇及最佳化該等製程條件及相關參數的方式大致類似於以上參照循環式蝕刻製程225及325所述者(以對於循環式蝕刻製程425及其相關階段的參照適當替換對於循環式蝕刻製程225及325及其相關階段的參照)，且不再重複。階段202c(製程200的蝕刻步驟)及階段202d(製程200的保護層沉積步驟)的例示製程條件之敘述內容分別藉由參照併入階段402d(製程400的蝕刻步驟)及階段402c(製程400的保護層沉積步驟)。
此外，製程條件及相關參數的第一及第二特定例示實施例係於以上參照圖2B的循環式蝕刻製程225之蝕刻步驟(階段202c)及保護層沉積步驟(階段202d)加以敘述。在若干實施例中，製程條件及相關參數的該等相同的第一及第二特定例示實施例可應用於循環式蝕刻製程425的保護層沉積步驟(階段402c)及蝕刻步驟(階段402d)(以對於循環式蝕刻製程425及其相關階段的參照適當替代對於循環式蝕刻製程225及其相關階段的參照)，且不再重複。
在若干實施例中，且取決於諸多製程條件，如在循環式蝕刻製程425中所進行者，在執行下方層114之任何蝕刻(例如階段402d)之前，可提供增強保護免於在下方層114中形成圖案缺陷，例如凹部126中的下方層114之側壁136的垂直輪廓中之圖案缺陷。另外或替代地，在若干實施例中，且取決於諸多製程條件，如在循環式蝕刻製程425中所進行者，在執行下方層114的任何蝕刻(例如階段402d)之前沉積保護層250(例如，階段402c)可提供增強的保護，防止圖案化層124的非期望腐蝕或圖案化層124突出至凹部126的開口中。雖然在蝕刻製程相對於用以完全蝕刻下方層114中之凹部的延長蝕刻製程較短時，可使起因於蝕刻無保護層250之下方層114的圖案缺陷減至最少，但在執行下方層114之任何蝕刻之前沉積保護層250可提供增強的保護，而免於下方層114的側壁136中形成圖案缺陷及圖案化層124/124’之角隅區域的腐蝕。
製程400的階段402e及402f(顯示於圖4C中)大致分別對應於階段202e及202f的態樣，並分別對應於階段302f及302g，且為簡明起見不再重複。因此，階段202e及202f的敘述內容分別藉由參照併入階段402e及402f的敘述內容(分別以對於階段402e及402f的參照適當替換對於階段202e及202f的參照)，包括但不限於半導體裝置204在階段202e及202f的內容、關聯於階段202e及202f的技術、以及在階段202e及202f的任何伴隨之潛在優勢。
儘管在圖2A-2C、3A-3C、及4A-4C(以及本揭示內容的其他部分)各處，將半導體裝置204顯示及敘述為具有特定材料的特定層，但半導體裝置204可具有相同及/或其他材料及/或層的不同組合。再者，雖然將半導體裝置204顯示及敘述為具有特定數量的層，但半導體裝置204可具有任何合適數量的層。
此外，雖然將製程200、300、及400顯示為包括特定階段，但製程200、300、及400可包括可適用於特定實施例的附加或更少階段。舉例而言，製程200可包括階段202c與202d之間以及階段202d與返回202c之間的吹掃階段；製程300可包括階段302d與302e之間以及階段302e與返回302d之間的吹掃階段；且/或製程400可包括階段402c與402d之間以及階段402d與返回402c之間的吹掃階段。
此外，雖然本揭示內容主要敘述使用電漿製程而用於製程200、300、及400的蝕刻步驟(例如階段202c、302c、302e、及402d)，並用於製程200、300、及400的保護層沉積步驟(例如階段202d、302d、及402c)，但製程200、300及400的步驟(包括循環式蝕刻製程225、325、及425的步驟)可為乾式製程及濕式製程的任何組合。
圖5顯示根據本揭示內容之若干實施例的用於形成半導體裝置204之例示方法500。
該方法開始於步驟502。在步驟504，例如使用圖案化層122作為蝕刻遮罩使圖案化層124在下方層114上方形成。形成圖案化層124可包含執行電漿蝕刻(或其他合適的蝕刻製程)以去除圖案化層122以及(若適用)去除圖案化層122與下方層114(例如ACL)之間的一或更多中間層(例如中間層118及120)。
在步驟506，藉由執行循環式製程(例如循環式蝕刻製程225)使用圖案化層124作為蝕刻遮罩將下方層114圖案化。在若干實施例中，循環式製程包含在步驟506a使用電漿260蝕刻下方層114，以在下方層114中逐漸形成凹部126，並在步驟506b使用電漿262在圖案化層124及下方層114上方沉積保護層250。
可使循環式製程重複適當次數，以在下方層114中逐漸形成凹部126。此外，循環式製程的循環本質與保護層250的沉積相結合，促進減少下方層114中之圖案缺陷的形成以及下方層114上圖案化層124的不期望腐蝕。舉例而言，可將循環式製程執行預定次數。舉另一例而言，可執行循環式製程直到頂部表面128在下方層114中之凹部126的底部暴露。在若干實施例中，經由步驟506的最終「循環」(例如循環式蝕刻製程225)在步驟506a的蝕刻步驟之一時點停止，使得步驟506的最後循環非為完整的循環。
在方法500的循環式蝕刻製程(例如循環式蝕刻製程225)之第一步驟(步驟506a)之後，且在循環式蝕刻製程(例如循環式蝕刻製程225)之第二步驟(步驟506b)之前，其中可執行步驟506a及506b之電漿製程腔室可或可不加以吹掃，以去除與步驟506a之蝕刻步驟相關的剩餘氣體或其他材料。
在步驟508，使用圖案化的下方層114作為蝕刻遮罩在下方層112中蝕刻凹部266。下方層112可使用任何合適的製程加以蝕刻，例如乾式蝕刻製程(如電漿蝕刻製程)、濕式蝕刻製程、或任何其他合適的技術。凹部126(在步驟506a)及凹部266(在步驟508)的蝕刻可在相同的蝕刻工具中或在不同的蝕刻工具中(例如在相同的電漿製程工具中或在不同的電漿製程工具中)執行。在一實例中，步驟506的循環式製程在第一工具(例如第一電漿製程工具)中執行合適次數，且然後將半導體裝置204移動至不同的第二工具(例如不同的第二電漿製程工具)以執行步驟508。
下方層114作為用於蝕刻下方層112的蝕刻遮罩，使得對應於下方層114之凹部126的凹部266形成於下方層112中。下方層114的凹部126之潛在經改善垂直輪廓可促進改善從使用下方層114作為蝕刻遮罩之蝕刻所形成的凹部266之垂直輪廓。
在步驟510，方法500結束。
圖6顯示根據本揭示內容之若干實施例的用於形成半導體裝置204之例示方法600。
該方法開始於步驟602。在步驟604，例如使用圖案化層122作為蝕刻遮罩將圖案化層124形成在下方層114上方。在若干實施例中，形成圖案化層124包括執行電漿蝕刻(或其他合適的蝕刻製程)以去除圖案化層122及(若適用)圖案化層122與下方層114(例如ACL)之間的一或更多中間層(例如中間層118及120)。
在步驟606，使用圖案化層124作為蝕刻遮罩來執行下方層114的部分蝕刻。在步驟606執行的下方層114之部分蝕刻可在下方層114中形成凹部126的初始部分。可將步驟606可稱為在開始用於在下方層114中形成凹部126的循環式製程之前的下方層114之預蝕刻。在若干實施例中，步驟606的預蝕刻可去除圖案化層124的部分，使得圖案化層124變成圖案化層124’。
在步驟608，藉由執行循環式製程(例如循環式蝕刻製程325)使用圖案化層124’作為蝕刻遮罩將下方層114圖案化。在若干實施例中，循環式製程包括在步驟608a使用電漿262在圖案化層124’與下方層114上沉積保護層250，以及在步驟608b使用電漿260蝕刻下方層114，以逐漸在下方層114中形成凹部126。
可將循環式製程重複適當次數，以在下方層114中逐漸形成凹部126。此外，循環式製程的循環本質與保護層250的沉積相結合，促進減少下方層114中圖案缺陷的形成以及下方層114上之中間層116的非期望腐蝕。舉例而言，循環式製程可執行預定次數。舉另一例而言，可以執行循環式製程，直到頂部表面128在下方層114中的凹部126之底部暴露。
在方法600的循環式蝕刻製程(例如循環式蝕刻製程325)的第一步驟(步驟608a)之後、且在循環式蝕刻製程(例如循環式蝕刻製程325)的第二步驟(步驟608b)之前，電漿處理室可或可不加以吹掃，以去除關聯於蝕刻步驟的剩餘氣體或其他材料。
在步驟610，使用圖案化的下方層114作為蝕刻遮罩在下方層112中蝕刻凹部266。下方層112可使用任何合適的製程加以蝕刻，例如乾式蝕刻製程(例如電漿蝕刻製程)、濕式蝕刻製程、或任何其他合適的技術。凹部126(在步驟608b)及凹部266(在步驟610)的蝕刻可在相同的蝕刻工具中或在不同的蝕刻工具中(例如在相同的電漿製程工具中或在不同的電漿製程工具中)執行。在一實例中，步驟608的循環式製程在第一工具(例如第一電漿製程工具)中執行合適的次數，然後將半導體裝置204移動到不同的第二工具(例如不同的第二電漿製程工具)以執行步驟610。
下方層114作為用於蝕刻下方層112的蝕刻遮罩，使得對應於下方層114之凹部126的凹部266形成在下方層112中。下方層114的凹部126之潛在經改善的垂直輪廓可促進改善從使用下方層114作為蝕刻遮罩之蝕刻形成的凹部266之垂直輪廓。
在步驟612，方法600結束。
圖7顯示根據本揭示內容之若干實施例的用於形成半導體裝置204之例示方法700。
該方法開始於步驟702。在步驟704，例如使用圖案化層122作為蝕刻遮罩使圖案化層124形成在下方層114上方。在若干實施例中，形成圖案化層124包括執行電漿蝕刻(或其他合適的蝕刻製程)以去除圖案化層122及(若適用)圖案化層122與下方層114(例如ACL)之間的一或更多中間層(例如中間層118及120)。
在步驟706，藉由執行循環式製程(例如循環式蝕刻製程425)使用圖案化層124作為蝕刻遮罩使下方層114圖案化。在若干實施例中，循環式製程包括在步驟706a使用電漿262在圖案化層124及下方層114上沉積保護層250，以及在步驟706b使用電漿260蝕刻下方層114，以在下方層114中逐漸形成凹部126。
可使循環式製程重複適當次數，以在下方層114中逐漸形成凹部126。此外，循環式製程的循環本質與保護層250的沉積相結合，促進減少下方層114中圖案缺陷的形成及下方層114上方之中間層116的非期望腐蝕。舉例而言，可將循環式製程執行預定次數。舉另一例而言，可執行循環式製程直到頂部表面128在下方層114中的凹部126之底部暴露。
在方法700的循環式蝕刻製程(例如循環式蝕刻製程425)之第一步(步驟706a)之後，且在循環式蝕刻製程(例如循環式蝕刻製程425)的第二步驟(步驟706b)之前，電漿處理室可或可不加以吹掃，以去除關聯於沉積步驟的剩餘氣體或其他材料。
在步驟708，使用圖案化的下方層114作為蝕刻遮罩在下方層112中蝕刻凹部266。下方層112可使用任何合適的製程加以蝕刻，例如乾式蝕刻製程(如電漿蝕刻製程)、濕式蝕刻製程、或任何其他合適的技術。凹部126(在步驟706b)及凹部266(在步驟708)的蝕刻可在相同的蝕刻工具中或在不同的蝕刻工具中(例如在相同的電漿製程工具中或在不同的電漿製程工具中)執行。在一實例中，使步驟706的循環式製程在第一工具(例如第一電漿製程工具)中執行適當次數，且然後將半導體裝置204移動到不同的第二工具(例如不同的第二電漿製程工具)以執行步驟708。
下方層114作為用於蝕刻下方層112的蝕刻遮罩，使得對應於下方層114之凹部126的凹部266形成在下方層112中。下方層114的凹部126之潛在經改善的垂直輪廓可促進改善從使用下方層114作為蝕刻遮罩之蝕刻形成的凹部266之垂直輪廓。
在步驟710，方法700結束。
圖8顯示根據本揭示內容之若干實施例的例示電漿系統800之總體示意圖。儘管顯示並敘述特定例示電漿系統800，但本揭示內容考量使用任何合適類型的電漿系統800。電漿系統800可用以執行電漿處理步驟的一些或全部者。
電漿系統800包括電漿製程腔室810、氣體輸送系統820、真空排放系統830、溫度控制器840、以及電源850及860。電漿製程腔室810包括電極852及基板固持器854。
相關於圖1-7所敘述的步驟之一些或所有者可使用電漿系統800執行，其中半導體裝置204定位於電漿製程腔室810的基板固持器854上。例如，就將電漿處理用以利用圖案化層124作為蝕刻遮罩來蝕刻下方層114或用以形成保護層250而言，半導體裝置204可定位在電漿製程腔室810中且暴露於合適的電漿870，該電漿870取決於處理之階段而可為例如電漿260或262。舉另一實例，就將電漿製程用於循環式蝕刻製程(例如循環式蝕刻製程225、325、或425的一或更多者)的第一及第二步驟之一或兩者而言，半導體裝置204可定位(或保留)在電漿製程腔室810中並暴露於一或更多合適的電漿870。
氣體輸送系統820、真空排放系統830、溫度控制器840、電源850及860、以及電極852可以根據給定處理步驟之期望製程條件加以程式化或以其他方式操作。例如，就將電漿製程用以沉積保護層250而言，電漿系統800的這些元件可根據結合沉積保護層250而敘述的例示製程條件及相關參數加以設定。舉另一實例，就將電漿製程用以蝕刻下方層114中的凹部126而言，電漿系統800的這些元件可根據結合蝕刻下方層114中之凹部126而敘述的例示製程條件及相關參數加以設定。
儘管本揭示內容將特定製程步驟敘述為以特定順序發生，但本揭示內容考量製程步驟以任何合適順序發生。雖然本揭示內容已參照說明性實施例加以敘述，但並未意圖使此敘述內容被解讀為限制性。在參照敘述內容時，說明性實施例的諸多修改及組合以及本揭示內容之其他實施例對於本領域技術人員將顯而易見。因此，意圖使隨附請求項涵蓋任何如此修改或實施例。
100:製程 102a-102c:階段 104:半導體裝置 106:基板 108:中間層 110:中間層 112:下方層 114:下方層 116、118、120:中間層 122:圖案化層 124:圖案化層 124’:圖案化層 126:凹部 128:表面 130:區域 132:開口 134:寬度 136:側壁 138:區域 140:寬度 142:區域 200:製程 202a-202f:階段 204:半導體裝置 225:循環式蝕刻製程 250:保護層 251:側壁 252:第一厚度 254:第二厚度 256:第三厚度 260:電漿 262:電漿 264:箭頭 266:凹部 300:製程 302a-302g:階段 325:循環式蝕刻製程 400:製程 402a-402f:階段 425:循環式蝕刻製程 500:方法 502:步驟 504:步驟 506:步驟 506a:步驟 506b:步驟 508:步驟 510:步驟 600:方法 602:步驟 604:步驟 606:步驟 608:步驟 608a:步驟 608b:步驟 610:步驟 612:步驟 700:方法 702:步驟 704:步驟 706:步驟 706a:步驟 706b:步驟 708:步驟 710:步驟 800:電漿系統 810:電漿製程腔室 820:氣體輸送系統 830:真空排放系統 840:溫度控制器 850:電源 852:電極 854:基板固持器 860:電源 870:電漿
針對對於本揭示內容及其優點的更完整理解，現在參照以下說明並結合隨附圖式，其中：
圖1顯示形成半導體裝置之製程期間之半導體裝置及可能發生的相關缺陷之剖面圖；
圖2A-2C顯示依據本揭示內容之若干實施例，在形成半導體裝置之製程期間之半導體裝置的剖面圖；
圖3A-3C顯示依據本揭示內容之若干實施例，在形成半導體裝置之製程期間之半導體裝置的剖面圖；
圖4A-4C顯示依據本揭示內容之若干實施例，在形成半導體裝置之製程期間之半導體裝置的剖面圖；
圖5顯示依據本揭示內容之若干實施例的形成半導體裝置之例示方法；
圖6顯示依據本揭示內容之若干實施例的形成半導體裝置之例示方法；
圖7顯示依據本揭示內容之若干實施例的形成半導體裝置之例示方法；且
圖8顯示依據本揭示內容之若干實施例的例示電漿系統之概略示意圖。
500:方法
502:步驟
504:步驟
506:步驟
506a:步驟
506b:步驟
508:步驟
510:步驟

Claims (20)

  1. 一種形成半導體裝置的方法，該方法包含： 在待蝕刻的一非晶碳層(ACL)上方形成一圖案化層，該ACL係設置於一基板上方； 藉由執行一循環式製程，使用該圖案化層作為一蝕刻遮罩使該ACL圖案化，以在該ACL中形成一凹部，該循環式製程包含： 使用一第一電漿，在該圖案化層及該ACL上方沉積一保護層，該第一電漿包含一矽基前驅物及一載氣；及 接著使用一第二電漿蝕刻該ACL，以在該ACL中逐漸形成該凹部，該第二電漿包含氧，該ACL的各蝕刻使該ACL中的該凹部延伸；以及 其中在該ACL的一初始蝕刻及各個進一步蝕刻之前，將該保護層沉積於該圖案化層之頂部表面上方、沿著由該圖案化層暴露的該ACL之頂部表面、及沿著由該圖案化層暴露的該ACL之側壁表面。
  2. 如請求項1之形成半導體裝置的方法，其中沉積該保護層在該圖案化層之頂部表面上方使該保護層形成至一第一厚度，且沿著由該圖案化層暴露的該ACL之頂部表面使該保護層形成至一第二厚度，該第一厚度大於該第二厚度。
  3. 如請求項2之形成半導體裝置的方法，其中沉積該保護層更在該凹部中的該ACL之該側壁表面上使該保護層沉積至一第三厚度。
  4. 如請求項1之形成半導體裝置的方法，其中該圖案化層包含矽氮化物、氧化矽(SiO 2)、矽氮氧化物(SiON)、含矽抗反射塗層、或有機材料的其中至少一者。
  5. 如請求項1之形成半導體裝置的方法，其中： 該第一電漿的該矽基前驅物為四氯化矽(SiCl 4)或四氟化矽(SiF 4)；且 該載氣包含氦(He)、氮(N 2)、氫(H 2)、或氬(Ar)的其中至少一者。
  6. 如請求項1之形成半導體裝置的方法，其中該第二電漿更包含一含硫氣體。
  7. 如請求項1之形成半導體裝置的方法，其中： 該凹部的深度係隨著該循環式製程的各個迭代而增加；且 由該循環式製程形成的該凹部之深度大於該凹部的寬度。
  8. 如請求項1之形成半導體裝置的方法，其中關聯於該循環式製程的各個迭代，由於蝕刻該ACL以在該ACL中逐漸形成該凹部，使得： 該圖案化層之頂部表面上方的該保護層係部分受蝕刻；且 沿著由該圖案化層暴露的該ACL之頂部表面的該保護層被蝕刻通過以促進在該ACL中延伸該凹部。
  9. 如請求項1之形成半導體裝置的方法，其中在該ACL的至少各個進一步蝕刻上，該保護層係進一步沉積於該凹部中的該ACL之側壁表面上。
  10. 一種形成半導體裝置的方法，該方法包含： 將一半導體晶圓設置在一電漿製程腔室中，該半導體晶圓包含設置於待蝕刻之一下方層上方的一圖案化層，該下方層包含形成於一介電層上方的一非晶碳層，該介電層係設置在一基板上；及 使用該電漿製程腔室執行一循環式電漿蝕刻製程，以在該下方層中逐漸形成凹部，直到該介電層暴露，該循環式電漿蝕刻製程包含： 將一第一處理氣體引入該電漿製程腔室中，以在該圖案化層及該下方層上方沉積一保護層，該第一處理氣體包含一矽基前驅物及一載氣；及 接著將一第二處理氣體引入該電漿製程腔室中，以依據該圖案化層在該下方層中逐漸蝕刻該凹部，該第二處理氣體係基於氧，其中該循環式電漿蝕刻製程的各個迭代使該凹部延伸；以及 其中在該下方層的一初始蝕刻及各個進一步蝕刻之前，沉積該保護層以覆蓋該圖案化層之頂部表面、及沿著由該圖案化層暴露的該下方層之頂部表面。
  11. 如請求項10之形成半導體裝置的方法，其中將該第一處理氣體引入該電漿製程腔室中以沉積該保護層使該保護層在該圖案化層之頂部表面上方形成至一第一厚度，且沿著由該圖案化層暴露的該下方層之頂部表面形成至一第二厚度，該第一厚度大於該第二厚度。
  12. 如請求項10之形成半導體裝置的方法，其中在該下方層的至少各個進一步蝕刻上，該保護層係進一步沉積於該凹部中的該下方層之側壁表面上。
  13. 如請求項10之形成半導體裝置的方法，其中該圖案化層包含矽氮化物、氧化矽(SiO 2)、矽氮氧化物(SiON)、含矽抗反射塗層、或有機材料的其中至少一者。
  14. 如請求項10之形成半導體裝置的方法，其中： 該第一處理氣體的該矽基前驅物為四氯化矽(SiCl 4)或四氟化矽(SiF 4)；且 該載氣包含氦(He)、氮(N 2)、氫(H 2)、或氬(Ar)的其中至少一者。
  15. 如請求項10之形成半導體裝置的方法，其中該第二處理氣體更包含一含硫氣體。
  16. 一種形成半導體裝置的方法，該方法包含： 接收一基板，該基板具有設置在待蝕刻之一下方硬遮罩層上方的一蝕刻遮罩層，該蝕刻遮罩層具有用於在一蝕刻製程期間使該下方硬遮罩層圖案化的一圖案；及 藉由執行該蝕刻製程，使用該蝕刻遮罩層將該下方硬遮罩層圖案化，以在該下方硬遮罩層中逐漸形成一凹部，該凹部的深度大於該凹部的寬度，該蝕刻製程包含在下列者之間交替： 使用一第一電漿在該蝕刻遮罩層及該下方硬遮罩層上方沉積一含矽保護層，使得該含矽保護層覆蓋該下方硬遮罩層的暴露表面；及 接著使用一第二電漿蝕刻該下方硬遮罩層，以在該下方硬遮罩層中形成該凹部的一遞增部分，該第二電漿包含氧。
  17. 如請求項16之形成半導體裝置的方法，其中在該蝕刻遮罩層及該下方硬遮罩層上方沉積該含矽保護層在該蝕刻遮罩層之頂部表面上方將該含矽保護層形成至一第一厚度，且在該下方硬遮罩層之頂部表面上將該含矽保護層形成至一第二厚度，該第一厚度大於該第二厚度。
  18. 如請求項16之形成半導體裝置的方法，其中在該下方硬遮罩層之一初始蝕刻後的該下方硬遮罩層之至少各個蝕刻上，該含矽保護層係進一步沉積在該凹部中的該下方硬遮罩層之側壁表面上。
  19. 如請求項16之形成半導體裝置的方法，其中： 一額外下方層位於該下方硬遮罩層的下方；且 該方法包含執行該蝕刻製程，直到該額外下方層的頂部表面在該凹部中暴露。
  20. 如請求項16之形成半導體裝置的方法，其中關聯於該蝕刻製程的各個迭代，由於蝕刻該下方硬遮罩層以在該下方硬遮罩層中逐漸形成該凹部，使得： 該蝕刻遮罩層之頂部表面上方的該含矽保護層係部分受蝕刻；且 覆蓋該凹部之底部處的該下方硬遮罩層之暴露表面的該含矽保護層被蝕刻通過以促進在該下方硬遮罩層中逐漸形成該凹部。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020176582A1 (en) * 2019-02-27 2020-09-03 Lam Research Corporation Semiconductor mask reshaping using a sacrificial layer
CN115699255A (zh) * 2020-07-02 2023-02-03 应用材料公司 用于光刻应用的光刻胶层上的碳的选择性沉积
US11538692B2 (en) * 2021-05-21 2022-12-27 Tokyo Electron Limited Cyclic plasma etching of carbon-containing materials
US20230110474A1 (en) * 2021-10-13 2023-04-13 Applied Materials, Inc. Selective silicon deposition
US20240112888A1 (en) * 2022-09-30 2024-04-04 Tokyo Electron Limited In-Situ Adsorbate Formation for Dielectric Etch
US20240112887A1 (en) * 2022-09-30 2024-04-04 Tokyo Electron Limited: In-Situ Adsorbate Formation for Plasma Etch Process

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9616225D0 (en) * 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7547636B2 (en) * 2007-02-05 2009-06-16 Lam Research Corporation Pulsed ultra-high aspect ratio dielectric etch
US20100330805A1 (en) * 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6373150B2 (ja) * 2014-06-16 2018-08-15 東京エレクトロン株式会社 基板処理システム及び基板処理方法
US9384998B2 (en) * 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US11177177B2 (en) * 2018-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of manufacture

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