TW202213640A - 半導體裝置及其製造方法 - Google Patents

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工藤弘儀
守屋太郎
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日商瑞薩電子股份有限公司
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Abstract

半導體裝置具有隔著絕緣膜形成於半導體基板上之用於二極體的矽膜，以及形成於矽膜之上方層上的第一和第二布線。矽膜具有p型矽區域和複數n型矽區域，且於俯視圖中p型矽區域環繞複數n型矽區域之每一者。p型矽區域電性連接至第一布線，且複數n型矽區域電性連接至第二布線。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，並可適用於例如具有二極體的半導體裝置及其製造方法。
[優先權主張] 本申請案主張於2020年6月18日申請之日本專利申請案第2020-104950號的優先權，該申請案之內容特此藉由參照併入本申請案中。
在具有例如功率MOSFET(金屬氧化物半導體場效電晶體)之大電流通過的場效電晶體的半導體裝置中，已知提供溫度偵測功能以防止場效電晶體過熱的技術。此溫度偵測功能可例如藉由提供靠近場效電晶體的二極體並偵測於該二極體中產生的電壓來實現。此時，其係利用二極體之依據溫度而變化的順向電流-電壓特性。
日本專利申請公開案第2011-187650號(專利文獻1)揭露了關於包含功率MOSFET和用於溫度偵測之二極體的半導體裝置的技術。
吾人期望改良具有二極體之半導體裝置的可靠度。
從本說明書之描述和所附圖式將可顯見本發明的其他目的和新穎特徵。
依據一實施例，半導體裝置包括：半導體基板；用於二極體的矽膜，該矽膜隔著第一絕緣膜形成於該半導體基板上；以及用於二極體之第一電極和第二電極，該第一和第二電極形成於該矽膜之上方層上。該矽膜具有第一導電型之第一矽區域和第二導電型之複數第二矽區域，該第二導電型與該第一導電型相反。在俯視圖中，第一矽區域環繞複數第二矽區域之每一者。第一矽區域電性連接至第一電極，且複數第二矽區域電性連接至第二電極。
依據一實施例，半導體裝置具有半導體基板和用於二極體的矽膜，該矽膜隔著第一絕緣膜形成於該半導體基板上。該矽膜具有第一導電型之第一矽區域和第二導電型之第二矽區域，該第二導電型與該第一導電型相反。在俯視圖中，第一矽區域環繞第二矽區域。第二矽區域曝露於該矽膜之上表面上，且第一矽區域存在於第二矽區域下方。
依據該一實施例，可改良半導體裝置的可靠度。
在以下所述的實施例中，為方便起見，在需要時將以複數章節或實施例來描述本發明。然而，除非另有說明，否則此些章節或實施例並非彼此無關聯，且與另一章節或實施例之全部或部分相關者係作為該章節或實施例之修改範例、細節或補充解釋。此外，在以下所述的實施例中，當指示元件的數量(包括件數、值、量、範圍、及其類似者)時，除非另有說明或除非在該數量係明顯地原則上限於特定數量的情況下，否則該元件的數量並不限於特定數量，而大於或小於該特定數量的數量亦可適用。再者，在以下所述的實施例中，除非另有說明或除非在組件係明顯地原則上不可或缺的情況下，否則組件(包括元件步驟)並非總是不可或缺乃不言而喻。類似地，在以下所述的實施例中，當提及組件的形狀、其位置關係、及其類似者時，除非另有說明或除非在原則上可想像將其明顯地排除的情況下，否則係將實質上相近和類似的形狀及其類似者包含於其中。對於以上所述的數值和範圍亦是如此。
於下文中，將參考所附圖式詳細描述本發明的實施例。請注意在用於描述實施例的圖式各處使用相同的參考字符標示具相同功能的組件，並且將省略具相同功能的組件之重複的描述。此外，除非於以下的實施例中有特別需要，否則原則上不再重複相同或相似部分的描述。
此外，在以下實施例中所使用的某些圖式中，即使在剖視圖中亦省略陰影線，以使圖式易於查看。此外，即使在俯視圖中亦使用陰影線，以使圖式易於查看。
在本申請案中，將場效電晶體描述為MOSFET(金屬氧化物半導體場效電晶體)或簡稱MOS，但並不排除非氧化物膜作為閘絕緣膜。以上所述的MOSFET並不限於閘絕緣膜係由氧化物膜形成的情況，而是假定包括其中閘絕緣膜係廣泛地由絕緣膜形成的MISFET(金屬絕緣體半導體場效電晶體)。也就是說，雖然為方便起見，在本說明書中使用詞彙 MOSFET ， 但在本說明書中係使用此 MOSFET作為旨在亦包括 MISFET 的詞彙。因此，在以下描述中，可用 MISFET 代替MOSFET。 (第一實施例) [半導體裝置的結構]
將參考圖式描述依據本發明之一實施例的半導體裝置。圖1為依據本實施例之半導體裝置(半導體晶片)CP的俯視圖，且圖1顯示在半導體裝置CP之上表面側之上的整體俯視圖。圖2和圖3之每一者為依據本實施例之半導體裝置CP之主要部分的俯視圖，並且顯示二極體形成區域RG1的俯視圖。請注意圖2和圖3係顯示相同的平面區域。圖2顯示矽膜SF，於其中分別以陰影線描繪n型矽區域NS和p型矽區域PS。圖3係為一視圖，於該視圖中：於圖2中進一步添加接觸孔CTA和CTC以及布線M1A和M1C；使用虛線顯示接觸孔CTA和CTC；以及使用雙點鍊線顯示布線M1A和M1C。於圖3中未使用陰影線。於圖1至圖3及類似的圖式中所顯示的X和Y方向係實質上平行於構成半導體裝置CP之半導體基板SUB之主要表面的方向，且X和Y方向係為彼此相交的方向(更具體地說，係為相互正交的方向)。圖4至圖6之每一者為依據本實施例之半導體裝置CP之主要部分的剖面圖。
圖1至圖6中所顯示的本實施例之半導體裝置CP係為包括二極體和功率MOSFET的半導體裝置。在半導體裝置CP中，形成二極體DD的區域(平面區域)稱為二極體形成區域RG1，且形成功率MOSFET的區域(平面區域)稱為MOSFET形成區域RG2。在半導體裝置CP中，MOSFET形成區域RG2佔據相當大的區域。圖4和圖5為二極體形成區域RG1的剖面圖。然而，圖2和圖3中位於截線A1-A1之位置的每一剖面圖實質上對應於圖4的剖面圖，且圖2和圖3中位於截線A2-A2之位置的每一剖面圖實質上對應於圖5的剖面圖。圖6對應於MOSFET形成區域RG2的部分剖面圖。
構成半導體裝置CP之半導體基板SUB具有：由於其中導入例如砷(As)之n型雜質的n +型單晶矽或其類似者組成的基板主體(半導體基板、半導體晶圓)SB；以及由例如n -型矽單晶組成並形成於基板主體SB的主要表面上的磊晶層(半導體層)EP。因此，半導體基板SUB即吾人所稱的磊晶晶圓。
在MOSFET形成區域RG2中，構成功率MOSFET的複數單元電晶體細胞形成於半導體基板SUB上，並且藉由並聯此些於MOSFET形成區域RG2中所提供的複數單元電晶體細胞來形成功率MOSFET。每一單元電晶體細胞係由例如具有溝槽閘極結構的n通道功率MOSFET所形成。
半導體基板SUB具有作為上述單元電晶體細胞之汲極區域的功能。用於汲極的背部表面電極BE形成於半導體基板SUB的整體背部表面上。背部表面電極BE係用以作為功率MOSFET的汲極端(汲極電極)。
請注意，在半導體基板SUB中，相反於溝槽形成於其上之側的一側上的主要表面稱為半導體基板SUB的背部表面，該溝槽係用於溝槽閘極電極TG。
p型半導體區域PR形成於半導體基板SUB中、位於MOSFET形成區域RG2內，且此p型半導體區域PR具有作為上述單元電晶體細胞之通道形成區域的功能(參見圖6)。
再者，於半導體基板SUB中的MOSFET形成區域RG2內，n +型半導體區域NR形成於p型半導體區域PR之上，且此n +型半導體區域NR具有作為上述單元電晶體細胞之源極區域(用於源極的半導體區域)的功能(參見圖6)。p型半導體區域PR存在於n +型半導體區域NR下方。半導體基板SUB中穿插在p型半導體區域PR和背部表面電極BE之間的部分係維持n型導電型並且具有作為上述單元電晶體細胞之汲極區域的功能。
如圖6所示，自半導體基板SUB之主要表面以半導體基板SUB之厚度方向延伸的溝槽TR形成於MOSFET形成區域RG2中，且溝槽閘極電極TG經由閘極絕緣膜GF嵌入溝槽TR中。因為由例如氧化矽膜之絕緣膜組成的閘極絕緣膜GF係形成於溝槽TR的底部表面和側表面，閘極絕緣膜GF係穿插在嵌入溝槽TR中的溝槽閘極電極TG和半導體基板SUB之間。溝槽閘極電極TG係由嵌入半導體基板SUB之溝槽TR中的導電膜組成，並且係由例如摻雜多晶矽膜組成。雖然在俯視圖中未顯示，但溝槽TR係以例如條狀或格狀形成於半導體基板SUB之主要表面上。溝槽TR係形成以便自半導體基板SUB之上表面貫穿n +型半導體區域NR和p型半導體區域PR並終止於n型半導體基板SUB(磊晶層EP)。因此，溝槽TR的底部表面較n +型半導體區域NR的的底部表面深而且較p型半導體區域PR的底部表面深，並且位處於n型半導體基板SUB(磊晶層EP)之深度方向的中間。請注意所指關於半導體裝置CP之組件之俯視圖的情況係對應於自實質上平行於構成半導體裝置CP之半導體基板SUB之主要表面的平面來檢視的情況。再者，所指關於半導體裝置CP之組件之平面形狀的情況係對應於俯視圖中的形狀(平面形狀)。
圖6所示的每一溝槽TR以及嵌入溝槽TR內的每一溝槽閘極電極TG係以垂直於圖6之頁面的方向延伸，但溝槽閘極電極TG係整體地耦合在未顯示於圖6之剖面圖中的一區域中。
再者，如圖2至圖5所示，用於二極體DD的矽膜(半導體膜)SF係隔著二極體形成區域RG1內的絕緣膜ZM形成於半導體基板SUB之上。也就是說，絕緣膜ZM形成於半導體基板SUB上，且構成二極體DD的矽膜SF形成於絕緣膜ZM上。更具體地說，矽膜SF為複晶矽薄膜(多晶矽膜)，並且係圖案化為預定的平面形狀(例如矩形)。
矽膜SF具有p型矽區域(p型半導體區域)PS和複數n型矽區域(n型半導體區域)NS，且於俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者。從另一角度看，矽膜SF係由p型矽區域PS以及被p型矽區域PS環繞的複數n型矽區域NS所形成。複數n型矽區域NS之每一者與p型矽區域PS相鄰。
在矽膜SF中，因為不是n型矽區域NS的部分就是p型矽區域PS，此亦使其可能將矽膜SF視為p型矽膜並且將複數n型矽區域NS當作待形成於p型矽膜中。
在矽膜SF中，複數n型矽區域NS係形成以使彼此分隔。因此，p型矽區域PS穿插在相鄰的n型矽區域NS之間，且在俯視圖中p型矽區域PS圍繞每一n型矽區域NS。每一n型矽區域NS與p型矽區域PS接觸，且PN接面形成(在一介面中)於每一n型矽區域NS和p型矽區域PS之間。
形成於矽膜SF上的複數n型矽區域NS之每一者曝露於矽膜SF之上表面上。形成於矽膜SF上的複數n型矽區域NS之每一底部表面的深度位置較矽膜SF之下表面的深度位置淺。因此，每一n型矽區域NS的厚度小於矽膜SF的厚度，且p型矽區域PS存在於每一n型矽區域NS的底部表面下方。因此，每一n型矽區域NS的的側表面和底部表面與p型矽區域PS接觸，且PN接面形成於每一n型矽區域NS的的側表面和底部表面上。
形成於矽膜SF上的複數n型矽區域NS之每一者於X方向延伸，在俯視圖中於和X方向相交(更具體地說，正交於X方向)的Y方向上彼此分隔及排列。在俯視圖中，形成於矽膜SF上的複數n型矽區域NS之每一者具有其縱向為X方向的矩形平面形狀。每一n型矽區域NS之平面形狀於X方向的長L1可為例如約2至40 μm。再者，每一n型矽區域NS之平面形狀於Y方向的寬W1可為例如約0.2至1.0 μm。再者，n型矽區域NS於Y方向上彼此間的距離S1可為例如約0.8至2.0 μm。請注意長L1、寬W1、及間隔S1係顯示於圖2中。
二極體DD係藉由在p型矽區域PS和複數n型矽區域NS的每一者之間形成PN接面(在一介面中)而形成。也就是說，矽膜SF的p型矽區域PS作為二極體DD的陽極(陽極區域)，且矽膜SF的複數n型矽區域NS之每一者作為二極體DD的陰極(陰極區域)。二極體DD係用於溫度偵測的二極體。
如圖4至圖6所示，絕緣膜IL形成於半導體基板SUB的整體主要表面上，以便覆蓋溝槽閘極電極TG、絕緣膜ZM、及矽膜SF。絕緣膜IL為層間絕緣膜並且由例如氧化矽膜組成。絕緣膜IL形成於MOSFET形成區域RG2和二極體形成區域RG1中。
接觸孔(開孔、穿孔)CT形成於絕緣膜IL中，接觸孔CT包括用於源極的接觸孔CTS、用於閘極的接觸孔(未顯示)、用於陽極的接觸孔CTA、以及用於陰極的接觸孔CTC。
用於源極之接觸孔CTS形成於n +型半導體區域NR上、貫穿n +型半導體區域NR、且到達p型半導體區域PR。因此，在用於源極之接觸孔CTS的底部處曝露出n +型半導體區域NR和p型半導體區域PR。用於陽極之接觸孔CTA形成於矽膜SF的p型矽區域PS上，且在用於陽極之接觸孔CTA的底部處曝露出矽膜SF的p型矽區域PS。用於陰極的接觸孔CTC形成於矽膜SF的複數n型矽區域NS之每一者上，且在接觸孔CTC的底部處曝露出n型矽區域NS之每一者。與溝槽閘極電極TG整合形成的閘極閘門部(未顯示)於溝槽TR外的半導體基板SUB上延伸，且用於閘極之接觸孔(未顯示)形成於閘極閘門部上。
導電栓塞(接觸栓塞、用於連接的嵌入式導體部)PG形成於絕緣膜IL的接觸孔CT中。栓塞PG係由例如鎢(W)膜或其類似者組成。栓塞PG貫穿絕緣膜IL。栓塞PG包括：形成於接觸孔CTS中的源極栓塞(接觸栓塞)PGS；形成於用於閘極之接觸孔中的閘極栓塞(未顯示)；形成於接觸孔CTA中的陽極栓塞(接觸栓塞)PGA；以及形成於接觸孔CTC中的陰極栓塞(接觸栓塞)PGC。源極栓塞PGS電性連接至n +型半導體區域NR和p型半導體區域PR。嵌入接觸孔CTA中的陽極栓塞PGA與在接觸孔CTA之底部處曝露出的p型矽區域PS接觸，並且電性連接至p型矽區域PS。嵌入接觸孔CTC中的陰極栓塞PGC與在接觸孔CTC之底部處曝露出的n型矽區域NS接觸，並且電性連接至n型矽區域NS。
布線(電極)M1形成於栓塞PG嵌入於其中之絕緣膜IL上。布線M1包括源極布線(電極)M1S、閘極布線(未顯示)、陽極布線(電極)M1A、以及陰極布線(電極)M1C。源極栓塞PGS的上表面與源極布線M1S接觸，並且電性連接至布線M1S。陽極栓塞PGA的上表面與陽極布線M1A接觸，並且電性連接至布線M1A。陰極栓塞PGC的上表面與陰極布線M1C接觸，並且電性連接至布線M1C。布線M1由圖案化導體膜形成。布線M1由例如包含鋁(Al)作為主要成分的金屬膜組成，具體而言，布線M1由鋁膜或鋁合金膜組成。
源極布線M1S形成於幾乎整體的MOSFET形成區域RG2中。源極接觸孔CTS形成於MOSFET形成區域RG2中，且在提供於MOSFET形成區域RG2中之複數單元電晶體細胞中的源極區域(n +型半導體區域NR)和通道形成區域(p型半導體區域PR)經由嵌入複數接觸孔CTS中的源極栓塞PGS電性連接至共同布線M1S。亦可將布線M1S視為源極電極。再者，複數單元電晶體細胞的溝槽閘極電極TG經由與溝槽閘極電極TG整合形成的閘極閘門部(未顯示)和閘極栓塞(未顯示)電性連接至閘極布線(未顯示)。
布線M1A和M1C形成於位置較矽膜SF高的上方層中。矽膜SF的p型矽區域PS經由陽極栓塞PGA電性連接至陽極布線(電極)M1A。亦可將布線M1A視為陽極電極。再者，形成於矽膜SF上的複數n型矽區域NS經由複數陰極栓塞PGC電性連接至陰極布線(電極)M1C。也就是說，栓塞PGC係配置在形成於矽膜SF上的複數n型矽區域NS之每一者上，且布線M1C係配置以便在俯視圖中與複數栓塞PGC交疊，使得形成於矽膜SF中的複數n型矽區域NS成為經由複數栓塞PGC電性連接至共同布線M1C的狀態。亦可將布線M1C視為陰極電極。栓塞PGA和PGC貫穿形成在矽膜SF和布線M1A及M1C之間的絕緣膜(層間絕緣膜)IL。在俯視圖中，陽極栓塞PGA與矽膜SF的p型矽區域PS交疊，且在俯視圖中與陽極布線M1A交疊。在俯視圖中，複數陰極栓塞PGC係個別地不同於形成在矽膜SF上的複數n型矽區域NS，並且在俯視圖中與陰極布線M1C交疊。
在圖2和圖3的情況中，比照具有其縱向為X方向之矩形平面形狀的n +型半導體區域NR，栓塞PGC具有其縱向為X方向的矩形平面形狀。栓塞PGC與n型矽區域NS接觸，但不與p型矽區域PS接觸。再者，在圖3的情況中，栓塞PGA具有於俯視圖中其縱向為Y方向的矩形平面形狀，且複數(此處為二) 栓塞PGA係配置以便於X方向上分隔。栓塞PGA的數量可任意地為一或更多。栓塞PGA與p型矽區域PS接觸，但不與n型矽區域NS接觸。
於此將省略對於布線M1上方結構的說明和描述。例如，亦可藉由在絕緣膜IL上形成一絕緣膜(保護膜、鈍化膜)來形成銲墊，以便覆蓋布線M1並從該絕緣膜的開孔部分地曝露出布線M1。或者，本實施例可具有在絕緣膜IL上形成一絕緣膜(層間絕緣膜)的結構，以便覆蓋布線M1並於該絕緣膜上形成第二層布線。
在具有如此構造的半導體裝置中，功率MOSFET的操作電流在用於源極的布線M1和用於汲極的背部電極BE之間流動。也就是說，形成於MOSFET形成區域RG2中的溝槽閘極型MISFET的操作電流係以半導體基板SUB的厚度方向流動。
再者，在本實施例中，已描述將溝槽閘極型MISFET應用作為形成於半導體基板SUB上之場效電晶體的情況，但本發明並不限於此，而是亦可在半導體基板SUB之MOSFET形成區域RG2中形成其他型式的場效電晶體。
舉例來說，亦可在半導體基板SUB之MOSFET形成區域RG2中形成溝槽閘極型IGBT來替代溝槽閘極型MISFET。
再者，亦可在半導體基板SUB之MOSFET形成區域RG2中形成LDMOSFET(橫向擴散金屬氧化物半導體場效電晶體)或其類似者來替代溝槽閘極型MISFET。
形成在二極體形成區域RG1中的二極體DD係用於偵測形成於MOSFET形成區域RG2中的功率MOSFET之溫度的二極體，並且可將其視為用於偵測形成於MOSFET形成區域RG2中的功率MOSFET之熱生成的二極體。
因為二極體之電壓-電流特性係依據溫度變化，故可藉由偵測(監控)形成在二極體形成區域RG1中的二極體DD的電壓-電流特性來偵測半導體裝置CP中二極體DD的溫度。因此，在半導體裝置CP中，藉由在鄰近功率MOSFET(MOSFET形成區域RG2)處配置二極體DD (二極體形成區域RG1)，便可透過二極體DD來偵測功率MOSFET的溫度(熱生成)。
舉例來說，在半導體裝置CP中，當形成於MOSFET形成區域RG2中的功率MOSFET產生過多的熱且二極體DD的溫度變得高於預定上限溫度時，上方控制電路提供關閉(OFF)訊號(或停止開啟(ON)訊號的提供)至半導體裝置CP中的功率MOSFET的閘極，藉此將功率MOSFET切換至關閉狀態。因此，在半導體裝置CP中，當功率MOSFET產生過多的熱時，因為透過二極體DD偵測到過熱而可快速地將功率MOSFET切換至關閉狀態。 [測試之背景]
圖7為已由本案發明人測試之測試範例的半導體裝置之主要部分的俯視圖，而圖8為已由本案發明人測試之測試範例的半導體裝置之主要部分的剖面圖。圖7和圖8顯示在測試範例的半導體裝置中的二極體形成區域，且圖7中於截線B1-B1位置處的剖面圖對應於圖8的剖面圖。
如圖7和圖8所示，在測試範例的半導體裝置中，由多晶矽組成的矽膜SF10隔著絕緣膜ZM10形成於半導體基板SUB10上方。矽膜SF10由一p型矽區域PS10和一n型矽區域NS10構成，且在俯視圖中該p型矽區域PS10環繞該n型矽區域NS10。
n型矽區域NS10係形成以便於矽膜SF10的厚度方向貫穿矽膜SF10。也就是說，n型矽區域NS10的厚度實質上相同於矽膜SF10的厚度。因此，n型矽區域NS10曝露於矽膜SF10的上表面上，並且曝露於矽膜SF10的下表面上。因此，p型矽區域PS10不存在於n型矽區域NS10下方。
為此緣由，n型矽區域NS10的側表面與p型矽區域PS10接觸，且PN接面形成於n型矽區域NS10的側表面上。n型矽區域NS10的底部表面上沒有PN接面形成。p型矽區域PS10用以作為二極體DD10的陽極(陽極區域)，且n型矽區域NS10用以作為二極體DD10的陰極(陰極區域)。p型矽區域PS10經由栓塞PGA10電性連接至陽極布線M1A10，且n型矽區域NS10經由栓塞PGC10電性連接至陰極布線M1C10。
形成於測試範例的半導體裝置中的二極體DD10可用於例如相同測試範例的半導體裝置中形成之功率MOSFET的溫度偵測。然而，當二極體DD10的熱生成量大時，二極體DD10的可靠度可能由於二極體DD10的熱生成而下降。例如，二極體DD10的熱破壞(起因於熱生成的破壞)的風險可能增加。此導致具有該二極體的半導體裝置之可靠度的下降。再者，當二極體DD10的熱生成量大時，由於二極體DD10的熱生成而發生溫度上升，使得二極體DD10的溫度偵測準確度可能下降。此導致包含該二極體之半導體裝置之性能的下降。
構成二極體DD10的PN接面包括介於p型矽區域PS10和n型矽區域NS10之間的PN接面表面，且PN接面表面對應於n型矽區域NS10的側表面。流經二極體DD10的電流流經此PN接面表面。二極體DD10的操作電阻取決於構成二極體DD10之PN接面表面的面積。當PN接面表面的面積小時，二極體DD10的操作電阻變大，且當PN接面表面的面積大時，二極體DD10的操作電阻變小。請注意二極體的操作電阻係對應於當欲作為參考之電流值(電流參考值)流動時之時點的電阻值。
在流動電流為相同的條件下，當操作電阻較小時，二極體DD10的熱生成量(焦耳熱)變得較小，使得當PN接面表面的面積較大時，熱生成量變得較小。因此，假若為了改善二極體DD10的可靠度而降低二極體DD10的熱生成量，增加二極體DD10的PN接面表面的面積係有效的。為此，需要增加矽膜SF10的尺寸。然而，增加構成二極體DD10之矽膜SF10的尺寸導致包含二極體DD10之半導體裝置(半導體晶片)之平面尺寸(平面面積)的增加，其致使半導體裝置變大(大面積)。再者，當構成二極體DD10之矽膜SF10的尺寸增加而功率MOSFET形成區域減小時，流經功率MOSFET的電流變得較小，其導致半導體裝置之性能的退化。同時，假如構成二極體DD10之矽膜SF10的尺寸減小，則PN接面表面的面積減小，結果導致二極體DD10的操作電阻增加。此導致如上所述的二極體DD10的熱生成量的增加，使得可能造成如以上所提及的基於此熱生成量增加的問題。 [主要特徵和功效]
本實施例的半導體裝置CP係為包含二極體DD之半導體裝置。半導體裝置CP具有：半導體基板SUB；用於二極體DD的矽膜SF，該矽膜SF隔著絕緣膜ZM(第一絕緣膜)形成於半導體基板SUB上；以及形成於矽膜SF之上方層上的布線M1A(第一電極)和布線M1C(第二電極)。矽膜SF具有p型矽區域PS(第一矽區域)和複數n型矽區域NS(第二矽區域)，在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者。矽膜SF之p型矽區域PS電性連接至布線M1A，且矽膜SF之複數n型矽區域NS電性連接至布線M1C。
如同在上述測試之背景欄位中已說明的，當藉由具有p型矽區域和n型矽區域之矽膜來形成二極體時，期望增加PN接面的面積同時抑制矽膜的平面尺寸。
因此，在本實施例中，在用於二極體DD之矽膜SF中提供複數n型矽區域NS(第二矽區域)，且在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者。因此，可增加形成於用於二極體DD之矽膜SF中的PN接面的面積同時抑制矽膜SF的平面尺寸。
也就是說，在本實施例中，在用於二極體DD之矽膜SF中提供複數n型矽區域NS，且在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者，使得PN接面形成於複數n型矽區域NS之每一側表面上。當增加形成於矽膜SF中之n型矽區域NS的數量時，PN接面形成於其上之n型矽區域NS之側表面的總數增加，使得形成於矽膜SF中之PN接面的面積得以增加。因此，相較於如同上述測試範例之於矽膜SF10中僅提供一n型矽區域NS10的情況，如同本實施例之於矽膜SF中提供複數n型矽區域NS的情況可增加較多的PN接面形成於其上之n型矽區域NS之側面的總數。因此，可增加PN接面形成於其上之n型矽區域NS之側面的總面積。從而，可增加構成二極體DD之PN接面的總面積。
再者，矽膜SF之p型矽區域PS電性連接至布線M1A，且矽膜SF之複數n型矽區域NS電性連接至布線M1C。因此，矽膜SF之p型矽區域PS可用以作為二極體DD的陽極，且矽膜SF之複數n型矽區域NS之每一者可用以作為二極體DD的陰極。當於布線M1A和布線M1C之間施加預定電壓時，電流流經二極體DD且該電流可流經矽膜SF之p型矽區域PS和矽膜SF之複數n型矽區域NS之間的PN接面表面。因此，既然矽膜SF之複數n型矽區域NS之任一者可用以作為二極體DD的陰極(陰極區域)，矽膜SF之n型矽區域NS之數量的增加使得對於二極體DD而言增加在陰極區域(n型矽區域NS)和和陽極區域(p型矽區域PS)之間的PN接面之總面積係為可能的。
在本實施例中，在用於二極體DD之矽膜SF中提供複數n型矽區域NS，且在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者。藉由此舉，複數n型矽區域NS電性連接至布線M1C。此使得增加構成二極體DD之PN接面之總面積並且降低二極體DD之操作電阻係為可能的。因而，可抑制二極體DD的熱生成量。為此緣由，可改善二極體DD之可靠度，且因此可改善包含二極體DD之半導體裝置CP的可靠度。舉例來說，可抑制二極體DD之熱破壞(起因於熱生成的破壞)的風險，並且可改善二極體DD之對於熱破壞的耐久性。再者，因為可抑制二極體DD之熱生成量，當二極體DD用於溫度偵測時，可抑制起因於二極體DD之熱生成的溫度上升，使得二極體DD之溫度偵測的準確度得以改善。因此，可改善包含二極體DD之半導體裝置的性能。
再者，在本實施例中，藉由在用於二極體DD之矽膜SF中提供複數n型矽區域NS，可增加構成二極體DD之PN接面之總面積，使得構成二極體DD之PN接面之總面積可在不增加平面尺寸的情況下有效地增加。因此，可增加構成二極體DD之PN接面之總面積同時抑制矽膜SF的平面尺寸(平面面積)。因此，可抑制用於二極體DD之矽膜SF的平面尺寸，且可將半導體裝置CP微小化(使面積變小)。再者，既然可抑制構成二極體DD之矽膜SF的平面尺寸，即可確保半導體裝置CP中MOSFET形成區域RG2的面積。此使其可能增加流經功率MOSFET的電流，並且在此方面亦改善半導體裝置CP的性能。
再者，在本實施例中，形成於矽膜SF中的複數n型矽區域NS之每一者曝露於矽膜SF之上表面上。此使其易於將形成於矽膜SF中的複數n型矽區域NS之每一者經由栓塞PGC電性連接至布線M1C。再者，在矽膜SF中，因為在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者，故p型矽區域PS亦曝露於矽膜SF之上表面上。此使其易於將矽膜SF之p型矽區域PS經由栓塞PGA電性連接至布線M1A。
此外，在本實施例中，在矽膜SF中之p型矽區域PS存在於複數n型矽區域NS之每一者下方。因此，PN接面形成於在矽膜SF中形成的複數n型矽區域NS之每一者的側表面和底部表面(下表面)上。因為PN接面不僅形成於在矽膜SF中形成的複數n型矽區域NS之每一者的側表面上，而且也形成在複數n型矽區域NS之每一者的底部表面上，故可進一步增加介於二極體DD之陰極區域(n型矽區域NS)和陽極區域(p型矽區域PS)之間的PN接面的總面積。此使其可能進一步降低二極體DD的操作電阻，且因而進一步抑制二極體DD的熱生成量。此使其可能進一步改善二極體DD之可靠度，且因此可能進一步改善包含二極體DD之半導體裝置CP的可靠度。再者，當二極體DD用於溫度偵測時，可進一步改善二極體DD之溫度偵測的準確度，且因此可進一步改善包含二極體DD之半導體裝置的性能。再者，因為可更有效地增加用於二極體DD之矽膜SF中所形成之PN接面的面積同時抑制矽膜SF的平面尺寸，故可進一步抑制用於二極體DD之矽膜SF的平面尺寸，且可將半導體裝置CP進一步微小化(使面積變小)。
再者，在本實施例中，形成於矽膜SF中的n型矽區域NS的數量為二或更多，且圖2和圖3之每一者顯示形成於矽膜SF中的n型矽區域的數量為三的情況。相較於數量為二的情況，形成於矽膜SF中的n型矽區域NS的數量為三的情況可使構成二極體DD之PN接面的總面積進一步更大。再者，形成於矽膜SF中的n型矽區域NS的數量可為四或更多。
圖9和圖10為圖表，其每一者顯示應用本實施例之二極體的特性。圖9中圖表的橫軸和圖10中圖表的橫軸係對應形成於矽膜SF中的複數n型矽區域NS之每一者於X方向上的長度L1。圖9中圖表的縱軸對應於當電流參考值流經二極體時之時點的電壓值VF(於下文中稱為VF值)。舉例來說，可使用約50至100 μA之任意的電流值來作為電流參考值。再者，圖10中圖表的縱軸對應於矽膜SF的面積。請注意圖9和圖10的每一圖表係對應於改變n型矽區域NS之長度L1同時將PN接面之總面積保持不變的情況。
如同從圖9之圖表可察見的，當n型矽區域NS於X方向上之長度L1為40 μm或更少時，VF值幾乎不變。然而，當長度L1大於40 μm時，VF值超出上限值(目標值的1.03倍)。當長度L1增加時，VF值亦增加。這是因為：當n型矽區域NS於X方向上之長度L1為40 μm或更少時，幾乎全體的n型矽區域NS之側表面可用以作為電流的通道；而當n型矽區域NS於X方向上之長度L1超過40 μm時，於n型矽區域NS之側表面中出現不用以作為電流之通道的部分。因此，為了使n型矽區域NS的全體側表面能用以作為電流之通道並有效地確保用以作為電流路徑之PN接面的有效面積，n型矽區域NS於X方向上的長度L1較佳為40 μm或更少。
如同從圖10可察見的，當PN接面的總面積不變時，增加長度L1使其可能減少矽膜SF的面積，然而減少長度L1則造成矽膜SF之面積的增加。因此，為了確保PN接面的面積同時抑制矽膜SF的平面尺寸(平面面積)， n型矽區域NS於X方向上的長度L1最好不要太小。從這個角度來看，n型矽區域NS於X方向上的長度L1較佳為2 μm或更多。
因此，n型矽區域NS於X方向上的長度L1較佳為2 μm或更多以及40 μm或更少。此使其可能有效地增加用以作為電流路徑之PN接面的有效面積同時抑制矽膜SF的平面尺寸(平面面積)。 [半導體裝置的製造過程]
接著，將參考圖11至圖32來描述本實施例之半導體裝置之製造過程的範例。圖11至圖32之每一者為在製造過程期間本實施例之半導體裝置之主要部分的剖面圖。請注意圖11至圖32之中的圖11、13、15、17、19、21、23、25、27、29、和31係顯示對應於如上所述之圖4的橫截面(因此，二極體形成區域RG1的橫截面)。再者，圖11至圖32之中的圖12、14、16、18、20、22、24、26、28、30、和32係顯示對應於如上所述之圖6的橫截面(因此，MOSFET形成區域RG2的橫截面)。
為了製造半導體裝置，首先，如圖11和圖12所示，製備半導體基板SUB(半導體晶圓)。半導體基板SUB具有由n+型單晶矽或其類似者組成的基板主體SB，以及形成於基板主體SB之主要表面上、由n-型矽單晶組成的的磊晶層EP。
接著，在MOSFET形成區域RG2中，藉由使用光微影技術和蝕刻技術於半導體基板SUB的主要表面(磊晶層EP)中形成溝槽TR(參見圖12)。
接著，透過閘極絕緣膜GF於溝槽TR中形成溝槽閘極電極TG(參見圖12)。例如，藉由熱氧化法或其類似者，於溝槽TR之側表面和底部表面上以及於半導體基板SUB之上表面上形成用於閘極絕緣膜GF的絕緣膜。之後，於絕緣膜上形成用於溝槽閘極電極TG之導電膜(例如，多晶矽膜)，以便填充溝槽之內部。接著，藉由回蝕法移除溝槽TR外的導電膜。此使其可能形成溝槽閘極電極TG和閘極絕緣膜GF。
接著，如圖13和圖14所示，在半導體基板SUB上形成絕緣膜ZM。接著，藉由使用CVD(化學氣相沉積)法或其類似者在絕緣膜ZM上形成矽膜SF。因此，矽膜SF係透過絕緣膜ZM形成於半導體基板SUB上方。於此階段，矽膜SF係由非摻雜多晶矽膜組成。
接著，藉由使用離子植入法或其類似者將p型雜質導入矽膜SF中。於此階段，藉由將p型雜質(例如硼)導入整體矽膜SF中，矽膜SF成為p型矽膜(p型多晶矽膜)。
接著，如圖15和圖16所示，藉由使用光微影技術和蝕刻技術圖案化由絕緣膜ZM和絕緣膜ZM上之矽膜SF組成的積層膜。因此，矽膜SF被圖案化為預定的平面形狀。此時，在MOSFET形成區域RG2(圖16)中，移除矽膜SF和絕緣膜ZM，並且在二極體形成區域RG1(圖15)中，圖案化矽膜SF留存並成為用於二極體DD之矽膜SF。
接著，如圖17和圖18所示，在MOSFET形成區域RG2(圖18)中，藉由將p型雜質離子植入半導體基板SUB的主要表面中來形成p型半導體區域PR。p型半導體區域PR形成於半導體基板SUB之上方層部分(磊晶層EP)。此時，在二極體形成區域RG1(圖17)中的矽膜SF係以光阻層(未顯示)或其類似者覆蓋之，以避免將離子植入導入之。
接著，如圖19和圖20所示，在MOSFET形成區域RG2(圖20)中，藉由將n +型雜質離子植入半導體基板SUB的主要表面中來形成n +型半導體區域NR。n +型半導體區域NR之深度較p型半導體區域PR之深度為淺，且n +型半導體區域NR形成於p型半導體區域PR之上。於此離子植入的時點，在二極體形成區域RG1(圖19)中的矽膜SF係以光阻層(未顯示)或其類似者覆蓋之，以避免將離子植入導入之。
接著，如圖21和圖22所示，在半導體基板SUB的主要表面上(全體主要表面上)形成作為層間絕緣膜的絕緣膜IL，以便覆蓋溝槽閘極電極TG和矽膜SF。
接著，如圖23和圖24所示，藉由使用光微影技術和蝕刻技術，於絕緣膜IL中形成接觸孔(複數接觸孔)CTS和接觸孔CTA。接觸孔CTS形成於MOSFET形成區域RG2(圖24)中，且接觸孔CTA形成於二極體形成區域RG1(圖23)中的矽膜SF上。可於相同的步驟中或分開的步驟中形成MOSFET形成區域RG2中的接觸孔CTS和二極體形成區域RG1中的接觸孔CTA。
接著，如圖25和圖26所示，藉由光微影法於絕緣膜IL上形成光阻圖案RP1，並接著藉由使用光阻圖案RP1來蝕刻絕緣膜IL。以此方式，於絕緣膜IL中形成接觸孔CTC。接觸孔CTC係形成於二極體形成區域RG1(圖25)中的矽膜SF上。
接著，如圖27和圖28所示，藉由將n型雜質(例如砷) 離子植入至自接觸孔CTC曝露的矽膜SF中，於矽膜SF上形成複數n型矽區域NS。複數接觸孔CTC形成於矽膜SF上，且和接觸孔CTC相同數量的n型矽區域NS形成於矽膜SF上。絕緣膜IL可用以作為用於藉由離子植入在矽膜SF上形成n型矽區域NS的遮罩層。再者，於此離子植入的時點，調整離子植入的能量以使得n型矽區域NS之底部表面在矽膜SF中的深度位置變得較矽膜SF之下表面的深度位置為淺。也就是說，致使n型矽區域NS的厚度小於矽膜SF的厚度。
在n型矽區域NS形成之前，矽膜SF已為p型多晶矽膜，且全體矽膜SF已為p型矽區域，使得當n型矽區域NS形成時，矽膜SF之已非n型矽區域NS的部分成為p型矽區域PS。因此，在二極體形成區域RG1中，係形成具有p型矽區域PS和複數n型矽區域NS的矽膜SF。
接著，如圖29和圖30所示，栓塞PG(PGS、PGA、PGC)形成於接觸孔CT(CTS、CTA、CTC)中。
舉例來說，於包括接觸孔CT(CTS、CTA、CTC)之底部表面和側壁之絕緣膜IL上形成障壁導體膜之後，於障壁導體上形成主要導體膜(例如，鎢膜)以便填充孔CT(CTS、CTA、CTC)。接著，藉由CMP法或其類似者移除接觸孔CT(CTS、CTA、CTC)外之不必要的主要導體膜和障壁導體膜。此使其可能形成栓塞PG(PGS、PGA、PGC)。
接著，如圖31和圖32所示，布線M1(M1S、M1A、M1C)形成於栓塞PG(PGS、PGA、PGC)嵌入其中的絕緣膜IL上。例如，在用於形成布線M1之導電膜(例如，鋁合金膜)形成於栓塞PG(PGS、PGA、PGC)嵌入其中的絕緣膜IL上之後，使用光微影技術和蝕刻技術以圖案化此導電膜，使其可能形成由圖案化導電膜組成的布線M1(M1S、M1A、M1C)。於此將省略後接步驟的說明和描述。
請注意在形成最上層的保護膜之後，必要時研磨或拋光半導體基板SUB的背部表面以減少半導體基板SUB的厚度，並接著可於半導體基板SUB的整體背部表面上形成背部表面電極BE。在形成背部表面電極BE之後，藉由切片或其類似者劃分(分離和切割)半導體基板SUB，以自半導體基板SUB獲得個別的半導體晶片(半導體裝置)。 [修改範例]
圖33和圖34係依據本實施例之半導體裝置之修改範例之主要部分的俯視圖，而圖35為依據本實施例之半導體裝置之修改範例之主要部分的剖面圖。圖33至圖35分別對應於第一實施例之圖2至圖4。圖33和圖34中沿著截線C1-C1截取的剖面圖實質上對應於圖35的剖面圖。
在圖33至圖35所示的修改範例的情況中，在俯視圖中形成於矽膜SF上的複數n型矽區域NS係以矩陣(網狀)排列。以矩陣排列之複數n型矽區域NS係經由複數栓塞PGC電性連接至布線M1C。
還有在圖33至圖35所示的修改範例的情況中，藉由增加n型矽區域NS之側表面的總數而增加n型矽區域NS之側表面的總面積，並藉由將PN接面不僅形成於n型矽區域NS之側表面並且形成於n型矽區域NS之底部表面，而可增加構成二極體DD之PN接面的總面積。
再者，亦可將如圖33至圖35所示的複數n型矽區域NS之矩陣排列應用於之後描述的第二實施例。 [第二實施例]
圖36和圖37係依據第二實施例之半導體裝置之主要部分的俯視圖，而圖38和圖39為依據第二實施例之半導體裝置之主要部分的剖面圖。圖36至圖39分別對應於如上所述的第一實施例之圖2至圖5。圖36和圖37之每一者中於截線D1-D1位置的剖面圖實質上對應於圖38的剖面位置，且圖36和圖37之每一者中於截線D2-D2位置的剖面圖實質上對應於圖39的剖面位置。
請注意除了二極體DD的結構以外，依據第二實施例之半導體裝置的結構與第一實施例之半導體裝置CP的結構幾乎相同。因此，以下將主要描述在第二實施例中關於二極體DD之結構和第一實施例的不同點。
還有在第二實施例中，構成二極體DD之矽膜SF具有p型矽區域PS和複數n型矽區域NS，在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者。
於上述的第一實施例中，形成於矽膜SF中之複數n型矽區域NS之每一者的底部表面的深度位置較矽膜SF之下表面的深度位置為淺，且因此複數n型矽區域NS之每一者並未於矽膜SF之厚度方向貫穿矽膜SF。因此，於上述的第一實施例中，每一n型矽區域NS並未曝露於矽膜SF之下表面上，且p型矽區域PS存在於每一n型矽區域NS的底部表面下方。
相比之下，在此第二實施例中，複數n型矽區域NS之每一者係形成以便於矽膜SF之厚度方向貫穿矽膜SF。也就是說，每一n型矽區域NS的厚度與矽膜SF之厚度實質上相同。因此，在此第二實施例中，形成於矽膜SF上之複數n型矽區域NS之每一者係曝露於矽膜SF之上表面上並且曝露於矽膜SF之下表面上。因此，在此第二實施例中，p型矽區域PS不存在於每一n型矽區域NS的下方。
為此緣由，於上述的第一實施例中，每一n型矽區域NS的側表面和底部表面與p型矽區域PS接觸，且PN接面形成於每一n型矽區域NS的側表面和底部表面上。相比之下，在此第二實施例中，每一n型矽區域NS的側表面與p型矽區域PS接觸，且PN接面形成於每一n型矽區域NS的側表面上。然而，每一n型矽區域NS的底部表面沒有與p型矽區域PS接觸，且因此沒有PN接面形成於每一n型矽區域NS的底部表面上。
除了以上的描述之外，依據第二實施例之半導體裝置的配置與依據上述第一實施例之半導體裝置CP的配置幾乎相同，使得於此將省略對其重複的描述。
還有在第二實施例中，在用於二極體DD之矽膜SF中提供複數n型矽區域NS，使得在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者。此使其可能增加PN接面形成於其上之n型矽區域NS之側表面的總數，且因此使其可能增加PN接面形成於其中之n型矽區域NS之側表面的總面積。為此緣由，可增加構成二極體DD之PN接面的總面積。換句話說，可增加構成二極體DD之PN接面的總面積同時抑制矽膜SF之平面尺寸(平面面積)。因此，因為可降低二極體DD的操作電阻，故可抑制二極體DD的熱生成量。因此，可改善二極體DD的可靠度，且因此可改善包含二極體DD之半導體裝置CP的可靠度。再者，可改善半導體裝置的性能。此外，可微小化(使面積變小)半導體裝置。
然而，在第一實施例中，PN接面不僅形成於每一n型矽區域NS之側表面並且形成於每一n型矽區域NS之底部表面，然而在第二實施例中，PN接面形成於每一n型矽區域NS之側表面而沒有PN接面形成於每一n型矽區域NS之底部表面。因此，當對比第一實施例和第二實施例時，第一實施例因為於每一n型矽區域NS之底部表面亦形成PN接面，故可使構成二極體DD之PN接面之總面積大於第二實施例的PN接面之總面積。從而，因為在第一實施例中使二極體DD之操作電阻較第二實施例中的二極體DD之操作電阻為小(較低)，故可進一步抑制二極體DD的熱生成量。因此，在改善包含二極體DD之半導體裝置CP的可靠度上，第一實施例相較於第二實施例更有優勢。
接著，將參考圖40至圖49描述依據第二實施例之製造過程的範例。圖40至圖49之每一者為在製造過程期間依據第二實施例之半導體裝置之主要部分的剖面圖。請注意圖40至圖49之中的圖40、42、44、46和48係顯示對應於如上所述之圖38的橫截面(因此，二極體形成區域RG1的橫截面)。再者，圖40至圖49之中的圖41、43、45、47和49係顯示對應於如上所述之圖39的橫截面(因此，MOSFET形成區域RG2的橫截面)。
因為直至獲得圖17和圖18的結構為止，此第二實施例的製造過程和上述第一實施例的製造過程相同，故於此將省略對其重複的描述。
如在此第二實施例中的圖40和圖41所示，在以和第一實施例相同之方式獲得圖17和圖18的結構之後，曝露出MOSFET形成區域RG2(圖41)，且藉由使用光微影技術於二極體形成區域RG1(圖40)中形成覆蓋矽膜SF的光阻圖案(遮罩層)RP2。光阻圖案RP2具有曝露出一區域的開口OP1，應有矽膜SF中的n型矽區域NS曝露於該區域中。
接著，執行用於形成n +型半導體區域NR和n型矽區域NS的離子植入步驟。於此離子植入步驟中，離子植入n型雜質(例如，砷)。在MOSFET形成區域RG2中，藉由此離子注入步驟將n型雜質注入半導體基板SUB(具體而言，p型半導體區域PR的上部)中以形成n +型半導體區域NR，並且，在二極體形成區域RG1中，將n型雜質注入自光阻圖案RP2之開口OP1曝露之部分的矽膜SF中，以形成n型矽區域NS。因為複數開孔OP1形成於矽膜SF上，故複數n型矽區域NS形成於矽膜SF上。光阻圖案RP2可用以作為用於藉由離子植入於矽膜SF上形成複數n型矽區域NS的遮罩層。再者，於此離子植入步驟中，期望調整離子植入的能量，使得用以作為源極區域的n +型半導體區域NR具有適當的厚度。
接著，如圖42和圖43所示，在半導體基板SUB的主要表面上(全體主要表面上)形成作為層間絕緣膜的絕緣膜IL，以便覆蓋溝槽閘極電極TG和矽膜SF。
接著，如圖44和圖45所示，藉由使用光微影技術和蝕刻技術，於絕緣膜IL中形成接觸孔CTS、CTA、和CTC。接觸孔CTS形成於MOSFET形成區域RG2(圖45)中，且接觸孔CTA及CTC形成於二極體形成區域RG1(圖44)中的矽膜SF上。可於相同的製程中形成接觸孔CTA和接觸孔CTC。可於相同的步驟中或分開的步驟中形成接觸孔CTS和接觸孔CTA及CTC。
第二實施例中後接的步驟和第一實施例中的該些步驟幾乎相同。也就是說，如圖46和圖47所示，以和上述第一實施例中相同的方式將栓塞PG(PGS、PGA、PGC)形成於接觸孔CT(CTS、CTA、CTC)中。接著，如圖48和圖49所示，以和第一實施例中相同的方式將布線M1(M1S、M1A、M1C)形成於栓塞PG(PGS、PGA、PGC)嵌入其中的絕緣膜IL上。
在此第二實施例中，執行用於在矽膜SF中形成複數n型矽區域NS的離子植入步驟係設定為相同於執行用於在MOSFET形成區域RG2之半導體基板SUB中形成n +型半導體區域NR的離子植入步驟。此導致在此第二實施例之製造過程的情況中獲得能夠減少離子植入步驟之次數的優點。
同時，在第一實施例的情況中，用於在矽膜SF中形成複數n型矽區域NS的離子植入步驟可依據待形成之n型矽區域NS的厚度調整離子植入的能量。因此，其易於控制n型矽區域NS之底部表面的深度位置。因此，其可能更精確地形成如第一實施例所述之其中n型矽區域NS之底部表面之深度位置較矽膜SF之下表面之深度位置為淺的結構。 [第三實施例]
圖50和圖51之每一者係依據第三實施例之半導體裝置之主要部分的俯視圖，而圖52和圖53為依據第三實施例之半導體裝置之主要部分的剖面圖。圖50至圖53分別對應於第一實施例之圖2至圖5。圖50和圖51之每一者中於截線E1-E1位置的剖面圖實質上對應於圖52的剖面位置，且圖50和圖51之每一者中於截線E2-E2位置的剖面圖實質上對應於圖53的剖面位置。
請注意除了二極體DD的結構以外，第三實施例之半導體裝置的結構與上述第一實施例之半導體裝置CP的結構幾乎相同。因此，以下將主要描述在第三實施例中關於二極體DD之結構和第一實施例的不同點。
在上述第一實施例中，構成二極體DD之矽膜SF具有p型矽區域PS和複數n型矽區域NS，在俯視圖中p型矽區域PS環繞複數n型矽區域NS之每一者。
相比之下，在此第三實施例中，構成二極體DD之矽膜SF具有p型矽區域PS和n型矽區域NS，p型矽區域PS環繞n型矽區域NS，但形成於矽膜SF中之n型矽區域NS的數量為一。
此第三實施例和上述第一實施例係幾乎相同在於形成於矽膜SF中之n型矽區域NS之底部表面之深度位置較矽膜SF之下表面之深度位置為淺。因此，在此第三實施例中，n型矽區域NS的厚度亦小於矽膜SF的厚度。因此，n型矽區域NS沒有於矽膜SF之厚度方向上貫穿矽膜SF。為此緣由，在此第三實施例中，n型矽區域NS也沒有曝露於矽膜SF之下表面上，且p型矽區域PS存在於n型矽區域NS之底部表面下方。因此，在此第三實施例中，n型矽區域NS之側表面和底部表面亦與p型矽區域PS接觸，且PN接面亦形成於n型矽區域NS之側表面和底部表面上。
在此第三實施例中，形成於矽膜SF上之n型矽區域NS經由栓塞PGC電性連接至布線M1C。因此，雖然栓塞PGC係配置於矽膜SF之n型矽區域NS上，但栓塞PGC的數量可為一或更多的任何數量。圖51顯示的情況為：兩栓塞PGC配置於矽膜SF之n型矽區域NS上；且n型矽區域NS和布線M1C經由該兩栓塞PGC電性連接。在圖51的情況中，栓塞PGC於俯視圖中具有縱向為Y方向之矩形平面形狀，且該兩栓塞PGC係配置以便於X方向上彼此分隔。
除了以上各點之外，此第三實施例之半導體裝置的配置與上述第一實施例之半導體裝置CP的配置幾乎相同，使得於此將省略對其重複的描述。
在此第三實施例中，PN接面不僅形成於n型矽區域NS之側表面而且形成於n型矽區域NS之底部表面。因此，當相較於其中沒有PN接面形成於n型矽區域NS10之底部表面上的上述測試範例(圖7和圖8)時，其中PN接面形成於n型矽區域NS之底部表面上的此第三實施例(圖50至圖53)可使構成二極體DD之PN接面表面的總面積更大。換句話說，可增加構成二極體DD之PN接面的總面積同時抑制矽膜SF的平面尺寸(平面面積)。因此，因為可降低二極體DD的操作電阻，故可抑制二極體DD的熱生成量。因此，可改善二極體DD的可靠度，且因此可改善包含二極體DD之半導體裝置CP的可靠度。再者，可改善包含二極體DD之半導體裝置CP的性能。此外，可微小化(使面積變小)半導體裝置。
以上所述的第一至第三實施例係設計以使得構成二極體DD之PN接面的總面積增加。有兩方法用於增加構成二極體DD之PN接面的總面積。第一方法為：在俯視圖中將p型矽區域PS環繞n型矽區域NS，使得PN接面形成於n型矽區域NS之側表面上；藉由增加形成於矽膜SF中之n型矽區域NS的數量(二或更多)而增加n型矽區域NS之側表面的總數；並藉此增加n型矽區域NS之側表面的總面積。第二方法為：藉由使n型矽區域NS之底部表面之深度位置較矽膜SF之下表面之深度位置為淺而致使p型矽區域PS存在於n型矽區域NS之底部表面下方；且不僅於n型矽區域NS之側表面上而且於n型矽區域NS之底部表面上形成PN接面。此第三實施例應用第二方法，上述第二實施例應用第一方法，而上述第一實施例應用第一方法和第二方法兩者。
為此緣由，在第一至第三實施例中，上述第一實施例可將構成二極體DD之PN接面的總面積最大化，且因此可將二極體DD的操作電阻最小化。因此，在改善包含二極體DD之半導體裝置CP的可靠度上，於第一至第三實施例之中上述第一實施例係最有優勢的。
如上所述，已基於本發明之實施例具體描述由本案發明人產出的發明，但本發明並不限於上述實施例，且無需說明即可在不脫離本發明之範圍的情況下進行諸多修改。
CP:半導體裝置 RG1:二極體形成區域 RG2:MOSFET形成區域 DD,DD10:二極體 SF,SF10:矽膜 NS,NS10:n型矽區域 PS,PS10:p型矽區域 CT:接觸孔 CTA:陽極接觸孔 CTC:陰極接觸孔 CTS:源極接觸孔 M1:布線 M1A,M1A10:陽極布線 M1C,M1C10:陰極布線 M1S:源極布線 PG:栓塞 PGA,PGA10:陽極栓塞 PGC,PGC10:陰極栓塞 PGS:源極栓塞 L1:長 W1:寬 S1:間隔 SUB:半導體基板 SB:基板主體 EP:磊晶層 BE:背部表面電極 ZM,ZM10:絕緣膜 IL:絕緣膜 NR:n +型半導體區域 PR:p型半導體區域 TG:溝槽閘極電極 TR:溝槽 GF:閘極絕緣膜 RP1,RP2:光阻圖案 OP1:開口
圖1為依據一實施例之半導體裝置的俯視圖。 圖2為依據該一實施例之半導體裝置之主要部分的俯視圖。 圖3為依據該一實施例之半導體裝置之主要部分的俯視圖。 圖4為依據該一實施例之半導體裝置之主要部分的剖面圖。 圖5為依據該一實施例之半導體裝置之主要部分的剖面圖。 圖6為依據該一實施例之半導體裝置之主要部分的剖面圖。 圖7為以測試範例形式之半導體裝置之主要部分的俯視圖。 圖8為以檢視範例形式之半導體裝置之主要部分的剖面圖。 圖9為顯示二極體之特性的圖表。 圖10為顯示二極體之特性的圖表。 圖11為在一製造過程期間依據一實施例之半導體裝置之主要部分的剖面圖。 圖12為在該製造過程期間如同圖11之相同半導體裝置之主要部分的剖面圖。 圖13為於圖11之後的一製造過程期間半導體裝置之主要部分的剖面圖。 圖14為在該製造過程期間如同圖13之相同半導體裝置之主要部分的剖面圖。 圖15為於圖13之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖16為在該製造過程期間如同圖15之相同半導體裝置之主要部分的剖面圖。 圖17為於圖15之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖18為在該製造過程期間如同圖17之相同半導體裝置之主要部分的剖面圖。 圖19為於圖17之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖20為在該製造過程期間如同圖19之相同半導體裝置之主要部分的剖面圖。 圖21為於圖19之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖22為在該製造過程期間如同圖21之相同半導體裝置之主要部分的剖面圖。 圖23為於圖21之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖24為在該製造過程期間如同圖23之相同半導體裝置之主要部分的剖面圖。 圖25為於圖23之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖26為在該製造過程期間如同圖25之相同半導體裝置之主要部分的剖面圖。 圖27為於圖25之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖28為在該製造過程期間如同圖27之相同半導體裝置之主要部分的剖面圖。 圖29為於圖27之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖30為在該製造過程期間如同圖29之相同半導體裝置之主要部分的剖面圖。 圖31為於圖29之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖32為在該製造過程期間如同圖31之相同半導體裝置之主要部分的剖面圖。 圖33為依據一修改範例之半導體裝置之主要部分的俯視圖。 圖34為依據一修改範例之半導體裝置之主要部分的俯視圖。 圖35為依據一修改範例之半導體裝置之主要部分的剖面圖。 圖36為依據另一實施例之半導體裝置之主要部分的俯視圖。 圖37為依據該另一實施例之半導體裝置之主要部分的俯視圖。 圖38為依據該另一實施例之半導體裝置之主要部分的剖面圖。 圖39為依據該另一實施例之半導體裝置之主要部分的剖面圖。 圖40為在一製造過程期間依據另一實施例之半導體裝置之主要部分的剖面圖。 圖41為在該製造過程期間如同圖40之相同半導體裝置之主要部分的剖面圖。 圖42為於圖40之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖43為在該製造過程期間如同圖42之相同半導體裝置之主要部分的剖面圖。 圖44為於圖42之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖45為在該製造過程期間如同圖44之相同半導體裝置之主要部分的剖面圖。 圖46為於圖44之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖47為在該製造過程期間如同圖46之相同半導體裝置之主要部分的剖面圖。 圖48為於圖46之後的該製造過程期間半導體裝置之主要部分的剖面圖。 圖49為在該製造過程期間如同圖48之相同半導體裝置之主要部分的剖面圖。 圖50為依據再另一實施例之半導體裝置之主要部分的俯視圖。 圖51為依據該再另一實施例之半導體裝置之主要部分的俯視圖。 圖52為依據該再另一實施例之半導體裝置之主要部分的剖面圖。 圖53為依據該再另一實施例之半導體裝置之主要部分的剖面圖。
DD:二極體
SF:矽膜
NS:n型矽區域
PS:p型矽區域
CT:接觸孔
CTA:陽極接觸孔
CTC:陰極接觸孔
M1:布線
M1A:陽極布線
M1C:陰極布線
PG:栓塞
PGA:陽極栓塞
PGC:陰極栓塞
SUB:半導體基板
SB:基板主體
EP:磊晶層
BE:背部表面電極
ZM:絕緣膜
IL:絕緣膜

Claims (20)

  1. 一種設有二極體之半導體裝置，包含： 一半導體基板； 用於該二極體的一矽膜，該矽膜隔著一第一絕緣膜形成於該半導體基板上；及 用於該二極體的一第一電極以及一第二電極，該第一和第二電極形成於該矽膜之一上方層上， 其中該矽膜具有第一導電型之一第一矽區域和第二導電型之複數第二矽區域，該第二導電型與該第一導電型相反， 在一俯視圖中，該第一矽區域環繞該複數第二矽區域之每一者， 該第一矽區域電性連接至該第一電極，且 該複數第二矽區域電性連接至該第二電極。
  2. 如請求項1之半導體裝置，其中該複數第二矽區域之每一者曝露於該矽膜之一上表面上。
  3. 如請求項2之半導體裝置，其中該第一矽區域存在於該複數第二矽區域之每一者的下方。
  4. 如請求項3之半導體裝置，其中該第一導電型為p型，該第二導電型為n型，且PN接面形成於該複數第二矽區域之每一者的一側表面和一底部表面上。
  5. 如請求項2之半導體裝置，其中該複數第二矽區域之每一者曝露於該矽膜之一下表面上。
  6. 如請求項5之半導體裝置，其中該第一導電型為p型，該第二導電型為n型，且一PN接面形成於該複數第二矽區域的每一側表面上。
  7. 如請求項1之半導體裝置，其中在一俯視圖中，該複數第二矽區域之每一者於一第一方向上延伸，並且係配置以於一第二方向上彼此分隔，該第二方向與該第一方向相交。
  8. 如請求項7之半導體裝置，其中在一俯視圖中，該複數第二矽區域之每一者具有一矩形平面形狀，該矩形平面形狀之縱向為該第一方向。
  9. 如請求項8之半導體裝置，其中該複數第二矽區域之每一者的該平面形狀具有於該第一方向上之2至40 μm的長度。
  10. 如請求項1之半導體裝置，其中該第一矽區域經由一第一接觸栓塞電性連接至該第一電極，且該複數第二矽區域經由複數第二接觸栓塞電性連接至該第二電極。
  11. 如請求項10之半導體裝置，進一步包含形成於該矽膜以及該第一和第二電極之間的一層間絕緣膜，其中該第一接觸栓塞以及該複數第二接觸栓塞之每一者貫穿該層間絕緣膜。
  12. 如請求項11之半導體裝置，其中該第一接觸栓塞在一俯視圖中與該第一電極交疊並且在一俯視圖中與該第一矽區域交疊，且該複數第二接觸栓塞在一俯視圖中分別與該複數第二矽區域交疊，並且在一俯視圖中分別與該第二電極交疊。
  13. 如請求項1之半導體裝置，其中該第一導電型為p型，該第二導電型為n型，且一PN接面形成於該第一矽區域和該複數第二矽區域之間。
  14. 如請求項1之半導體裝置，進一步包含形成於該半導體基板之一第一區域中的一場效電晶體，其中該矽膜隔著該第一絕緣膜形成於該半導體基板之一第二區域上。
  15. 如請求項1之半導體裝置，其中該二極體係用於溫度偵測之二極體。
  16. 一種設有二極體之半導體裝置，包含： 一半導體基板；及 用於該二極體的一矽膜，該矽膜隔著一第一絕緣膜形成於該半導體基板上， 其中該矽膜具有第一導電型之一第一矽區域和第二導電型之一第二矽區域，該第二導電型與該第一導電型相反， 在一俯視圖中，該第一矽區域環繞第二矽區域， 該第二矽區域曝露於該矽膜之一上表面上，且 該第一矽區域存在於該第二矽區域下方。
  17. 如請求項16之半導體裝置，其中該第一導電型為p型，該第二導電型為n型，且PN接面形成於該第二矽區域的一側表面和一底部表面上。
  18. 一種製造半導體裝置的方法，該半導體裝置設有二極體，該方法包含： (a) 隔著一第一絕緣膜於一半導體基板上形成第一導電型且用於該二極體的一矽膜； (b) 形成具有部分地曝露該矽膜之一開口的一遮罩層； (c) 將第二導電型之雜質離子植入由該開口所曝露的該矽膜中，以於該矽膜中形成該第二導電型之一矽區域，該第二導電型與該第一導電型相反， 其中於(c)中形成之該矽區域的厚度小於該矽膜的厚度，且 PN接面形成於該矽區域的一側表面和一底部表面上。
  19. 如請求項18之製造半導體裝置的方法，其中該遮罩層為一層間絕緣膜，且該方法進一步包含： (d) 於(c)之後，在該遮罩層的該開口中形成一接觸栓塞。
  20. 如請求項18之製造半導體裝置的方法，進一步包含： (d) 於該半導體基板上形成用於一場效電晶體的一溝槽閘極電極；及 (e) 藉由離子植入於該半導體基板上形成用於該場效電晶體的一源極區域， 其中於(c)中的離子植入和於(e)中的離子植入係藉由相同的離子植入步驟加以執行。
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