TW202141757A - 三維記憶體裝置及用於形成其的方法 - Google Patents

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Abstract

本揭露公開了3D記憶體裝置及用於形成其的方法的實施例。在一個示例中，一種3D記憶體裝置包括：基底的P型摻雜區；位於所述P型摻雜區之上的N型摻雜半導體層；位於所述N型摻雜半導體層之上的包括交織的導電層和介電質層的儲存堆疊層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區的通道結構；垂直地延伸進入所述P型摻雜區的N型摻雜半導體插塞；以及，垂直地延伸通過所述儲存堆疊層以便與所述N型摻雜半導體插塞接觸的源觸點結構。

Description

三維記憶體裝置及用於形成其的方法
本揭露內容的實施例涉及三維（3D）記憶體裝置及其製造方法。
透過改進過程技術、電路設計、編程演算法和製造過程將平坦儲存單元縮放到更小的大小。然而，隨著儲存單元的特徵大***近下限，平坦過程和製造技術變得富有挑戰和代價高昂。因此，平坦儲存單元的儲存密度逼近上限。
3D儲存架構可以解決平坦儲存單元中的密度極限。3D儲存架構包括儲存陣列和用於控制去往和來自儲存陣列的訊號的周邊元件。
本文中公開了3D記憶體裝置及用於形成其的方法的實施例。
在一個示例中，一種3D記憶體裝置包括：基底的P型摻雜區；位於所述P型摻雜區之上的N型摻雜半導體層；位於所述N型摻雜半導體層之上的包括交織的導電層和介電質層的儲存堆疊層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區的通道結構；垂直地延伸進入所述P型摻雜區的N型摻雜半導體插塞；以及，垂直地延伸通過所述儲存堆疊層以便與所述N型摻雜半導體插塞接觸的源觸點結構。
在另一個示例中，一種3D記憶體裝置包括：基底的P型摻雜區；位於所述P型摻雜區之上的包括交織的導電層和介電質層的儲存堆疊層；位於所述P型摻雜區與所述儲存堆疊層之間並且具有均勻摻雜濃度分佈的單個N型摻雜半導體層；以及，垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區的通道結構。
在仍然另一個示例中，提供了一種用於形成3D記憶體裝置的方法。在基底的P型摻雜區中形成凹陷。在所述P型摻雜區上並且在所述凹陷中形成犧牲層，以及隨後在所述犧牲層上形成介電質堆疊層。形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述P型摻雜區的通道結構。在所述凹陷中形成垂直地延伸通過所述介電質堆疊層進入所述犧牲層的開口。透過所述開口在所述P型摻雜區與所述介電質堆疊層之間用N型摻雜半導體層替換所述犧牲層。在所述凹陷中形成N型摻雜半導體插塞。
儘管討論了具體的配置和佈置，但應當理解，這僅是出於說明的目的的。相關領域的技術人員應當認識到，可以使用其它的配置和佈置而不脫離本揭露內容的精神和範圍。對於相關領域的技術人員應當顯而易見，也可以在多種其它的應用中使用本揭露內容。
應當指出，本說明書中對“一個實施例”、“一實施例”、“一個示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括一個具體的特徵、結構或者特性，但每個實施例可以不必包括該具體的特徵、結構或者特性。此外，這樣的短語不必指同一個實施例。進一步地，在結合一個實施例描述一個具體的特徵、結構或者特性時，相關領域的技術人員將知道結合其它的實施例產生這樣的特徵、結構或者特性，不論是否作出了明確的描述。
概括地說，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，如本文中使用的術語“一個或多個”可以被用於描述任何單數意義上的特徵、結構或者特性，或者可以被用於描述複數意義上的特徵、結構或者特性的組合。類似地，至少部分地取決於上下文，諸如是“一”、“一個”或者“那個”這樣的術語再次可以被理解為傳達單數使用或者傳達複數使用。另外，再次至少部分地取決於上下文，術語“基於”可以被理解為不必旨在傳達因素的排他的集合，而作為代替可以允許存在不必被明確地描述的額外的因素。
應當顯而易見，應當以最寬泛的方式來解釋本揭露內容中的“在……上”、“在……之上”和“在……上方”的意義，以使得“在……上”不僅表示“直接在某物上”，而還包括“在某物上”而其間有中間的特徵或者層的意義，以及，“在……之上”或者“在……上方”不僅表示“在某物之上”或者“在某物上方”的意義，而可以還包括其“在某物之上”或者“在某物上方”而其間沒有任何中間的特徵或者層（即，直接在某物上）的意義。
進一步地，為了易於描述，可以在本文中使用空間相對術語（諸如“在……下面”、“在……之下”、“較低”、“在……之上”、“較高”等）以便描述如圖式中說明的一個元素或者特徵與另一個（些）元素或者特徵的關係。除了圖式中描繪的朝向之外，空間相對術語旨在還包括處在使用或者操作中的元件的不同的朝向。裝置可以被另外地定向（被旋轉90度或者被定向在其它的朝向處），並且同樣可以相應地解釋本文中使用的空間相對描述語。
如本文中使用的，術語“基底”指向其上添加隨後的材料層的材料。可以對基底自身進行圖案化。被添加到基底頂上的材料可以被圖案化，或者可以保持不被圖案化。此外，基底可以包括多種半導體材料（諸如，矽、鍺、砷化鎵、磷化銦等）。可替換地，基底可以是由非導電材料（諸如，玻璃、塑膠或者藍寶石晶圓）製成的。
如本文中使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在整個底層或者上覆結構之上延伸，或者可以具有小於底層或者上覆結構的廣度的廣度。進一步地，層可以是具有小於連續結構的厚度的厚度的同構或者異構連續結構的區域。例如，層可以位於連續結構的頂面與底面之間或者之處的任意一對水平的平面之間。層可以水平地、垂直地和/或沿錐形表面延伸。基底可以是一個層，可以包括位於其中的一個或多個層，和/或可以具有位於其上、位於其之上和/或位於其之下的一個或多個層。一個層可以包括多個層。例如，一個互連層可以包括一個或多個導體和觸點層（在其中形成互連線和/或經由觸點的垂直互連通道）和一個或多個介電質層。
如本文中使用的，術語“標稱的/標稱地”指在產品或者過程的設計階段期間設置的部件或者過程操作的特性或者參數的期望或者目標值，以及期望值之上和/或之下的值的範圍。值的範圍可以起因於製造過程中的輕微變化或者容限。如本文中使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的具體的技術節點改變的給定的量的值。基於具體的技術節點，術語“大約”可以指示例如在值的10-30%（例如，值的±10%、±20%或者±30%）內改變的給定的量的值。
如本文中使用的，術語“3D記憶體裝置”指具有位於橫向朝向的基底上的垂直朝向的儲存單元電晶體的串（在本文中被稱為“儲存串”，諸如，NAND儲存串）以使得儲存串關於基底在垂直方向上延伸的半導體裝置。如本文中使用的，術語“垂直的/垂直地”表示標稱地垂直於基底的橫向表面。
在一些3D NAND記憶體裝置中，有選擇地生長半導體插塞以包圍通道結構的側壁，這例如被稱為側壁選擇性磊晶生長（SEG）。與在通道結構的下端處被形成的另一種類型的半導體插塞（例如，底部SEG）相比，側壁SEG的形成避免了蝕刻通道孔的底面處的儲存膜和半導體通道（也被稱為“SONO”穿孔），因此，特別在利用先進技術製造3D NAND記憶體裝置，諸如具有伴隨多堆疊架構的96個或者更多層時，增大了製程窗口。然而，由於側壁SEG的厚度和分佈取決於沿通道結構的側壁的半導體通道的表面狀況，所以半導體通道上的殘留可以引起磊晶生長側壁SEG時的較大改變。
此外，一些具有側壁SEG的3D NAND記憶體裝置將閘極-感應-汲極-洩漏（GIDL）輔助的體偏壓用於抹除操作（在本文中被稱為“GIDL抹除”），這由於大的電應力而遭受低的元件可靠度。相對大的電壓降也可以減小GIDL抹除的抹除速度。電洞的量和生成電洞的效率隨不同的通道結構而改變，這進一步影響GIDL抹除的性能。
根據本揭露內容的各種實施例提供改進的3D記憶體裝置及其製造方法。可以將N型摻雜半導體層沉積為沿通道結構的側壁與半導體通道接觸，這不受半導體通道上的任何殘留的影響。結合P型摻雜區的N型摻雜半導體層可以使能進行由3D記憶體裝置作出的P井體抹除（取代GIDL抹除），因此避免與GIDL抹除相關聯的問題（諸如，低可靠度和抹除速度）。在一些實施例中，單獨地形成用於抹除操作的電洞電流路徑和用於讀取操作的電子電流路徑，而不需要執行讀取操作時的反轉通道，這簡化了對源選擇閘的控制。在一些實施例中，用於形成源觸點結構的每個開口（例如，閘縫隙（GLS））落入P型摻雜區中的分別的放大的凹陷中以避免由於不同開口間的刨削變化引起的任何負面影響。
圖1說明了根據本揭露內容的一些實施例的一個示例性3D記憶體裝置100的橫截面的側視圖。3D記憶體裝置100可以包括基底，基底可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣層上有矽（SOI）、絕緣層上有鍺（GOI）或者任何其它合適的材料。在一些實施例中，基底是薄基底（例如，半導體層），其是透過研磨、蝕刻、化學機械拋光（CMP）或者其任意組合被減薄的。應當指出，在圖1中包括了x和y軸以進一步說明3D記憶體裝置100中的部件的空間關係。3D記憶體裝置100的基底包括在x方向（即，橫向方向）上橫向地延伸的兩個橫向表面（例如，頂面和底面）。如本文中使用的，在基底在y方向上被定位在3D記憶體裝置的最低的平面中時，在y方向（即，垂直方向）上相對於3D記憶體裝置的基底確定3D記憶體裝置（例如，3D記憶體裝置100）的一個部件（例如，層或者元件）是在另一個部件（例如，層或者元件）的“上面”、“之上”還是“之下”。貫穿本揭露內容應用了相同的用於描述空間關係的概念。
3D記憶體裝置100可以是單片3D記憶體裝置的部分。術語“單片”表示在單個基底上形成3D記憶體裝置的部件（例如，周邊元件和儲存陣列元件）。對於單片3D記憶體裝置來說，由於周邊元件處理和儲存陣列元件處理的捲繞，製造遇到額外的限制。例如，儲存陣列元件（例如，NAND儲存串）的製造受約束於與已經或者將要在同一個基底上被形成的周邊元件相關聯的熱預算。
可替換地，3D記憶體裝置100可以是非單片3D記憶體裝置的部分，在非單片3D記憶體裝置中，可以在不同的基底上單獨地形成部件（例如，周邊元件和儲存陣列元件），並且然後例如以面對面的方式鍵合它們。在一些實施例中，儲存陣列元件基底仍然是經鍵合的非單片3D記憶體裝置的基底，並且周邊元件（例如，包括任何被用於促進3D記憶體裝置100的操作的合適的數位、類比和/或混合訊號周邊電路，諸如，頁緩衝器、解碼器和鎖存器；未示出）被翻轉，並且向下面向儲存陣列元件（例如，NAND儲存串）以用於混合鍵合。應當理解，在一些實施例中，儲存陣列元件基底被翻轉，並且向下面向周邊元件（未示出）以用於混合鍵合，以使得在經鍵合的非單片3D記憶體裝置中，儲存陣列元件位於周邊元件之上。儲存陣列元件基底可以是薄基底（其不是經鍵合的非單片3D記憶體裝置的基底），並且可以在薄儲存陣列元件基底的背部形成非單片3D記憶體裝置的後道工序（BEOL）互連。
如在圖1中示出的，3D記憶體裝置100的基底可以包括P型摻雜區102。P型摻雜區102可以被摻雜以任何合適的P型摻雜物（諸如，硼（B）、鎵（Ga）或者鋁（Al），以便本徵半導體產生價電子的不足（被稱為“電洞”）。在一些實施例中，基底是P型矽基底，並且P型摻雜區102是P型矽基底的靠近其頂面的任意部分。在一些實施例中，基底是N型矽基底，並且P型摻雜區102是P井。例如，N型矽基底的部分可以被摻雜以任何合適的P型摻雜物（諸如，B、Ga或者Al），以便形成靠近N型矽基底的頂面的P井。在其中基底是單晶矽的一些實施例中，P型摻雜區102包括被摻雜以P型摻雜物的單晶矽。
如在圖1中示出的，3D記憶體裝置100可以還包括位於P型摻雜區102上的N型摻雜半導體層104。N型摻雜半導體層104可以是如在上描述的“側壁SEG”的一個示例。N型摻雜半導體層104可以包括諸如是矽這樣的半導體材料。在一些實施例中，N型摻雜半導體層104包括透過如在下面詳細描述的沉積技術形成的多晶矽。在一些實施例中，N型摻雜半導體層104在垂直方向上的厚度t在大約30 nm與大約100 nm之間，諸如，在30 nm與100 nm之間（例如，30 nm、35 nm、40 nm、45 nm、50 nm、55 nm、60 nm、65 nm、70 nm、75 nm、80 nm、85 nm、90 nm、100 nm、任何以這些值中的任意值為下界的範圍或者在任何由這些值中的任意兩個值定義的範圍中）。
N型摻雜半導體層104可以被摻雜以任何合適的N型摻雜物（諸如，磷（P）、砷（Ar）或者銻（Sb）），這些N型摻雜物貢獻自由電子，並且提高本徵半導體的導電率。例如，N型摻雜半導體層104可以是被摻雜以N型摻雜物（諸如，P、Ar或者Sb）的多晶矽層。在一些實施例中，與具有多個在它們的界面處具有非均勻的摻雜濃度的多晶矽子層（例如，兩個子層之間的界面處的突然摻雜濃度改變）相反，N型摻雜半導體層104是在垂直方向上具有均勻摻雜濃度分佈的單個多晶矽層。應當理解，N型摻雜半導體層104的N型摻雜物的摻雜濃度仍然可以在垂直方向上逐漸改變，只要不存在任何可以透過摻雜濃度變化來區分兩個或更多個子層的突然摻雜濃度改變即可。在一些實施例中，N型摻雜半導體層104的摻雜濃度在大約1017 cm-3 與大約1021 cm-3 之間，諸如，在1017 cm-3 與1021 cm-3 之間（例如，1017 cm-3 、2×1017 cm-3 、4×1017 cm-3 、6×1017 cm-3 、8×1017 cm-3 、1018 cm-3 、2×1018 cm-3 、4×1018 cm-3 、6×1018 cm-3 、8×1018 cm-3 、1019 cm-3 、2×1019 cm-3 、4×1019 cm-3 、6×1019 cm-3 、8×1019 cm-3 、1020 cm-3 、2×1020 cm-3 、4×1020 cm-3 、6×1020 cm-3 、8×1020 cm-3 、1021 cm-3 、任何以這些值中的任意值為下界的範圍或者在任何由這些值中的任意兩個值定義的範圍中）。
在一些實施例中，3D記憶體裝置100是在其中以NAND儲存串的陣列的形式提供儲存單元的NAND快閃記憶體裝置。每個NAND儲存串可以包括延伸通過多個各自包括導電層108和介電質層110的對（在本文中被稱為“導體/介電質層對）的通道結構112。堆疊的導體/介電質層對在本文中也被稱為儲存堆疊層106。儲存堆疊層106中的導體/介電質層對的數量（例如，32、64、96、128、160、192、224、256等）確定3D記憶體裝置100中的儲存單元的數量。儘管未在圖1中示出，但應當理解，在一些實施例中，儲存堆疊層106可以具有多堆棧架構，諸如，包括下儲存堆棧和位於下儲存堆棧上的上儲存堆棧的雙堆棧架構。每個儲存堆棧中的導電層108和介電質層110的對的數量可以相同或者不同。如在圖1中示出的，根據一些實施例，具有均勻摻雜濃度分佈的N型摻雜半導體層104在垂直上被放置在P型摻雜區102與儲存堆疊層106之間。換句話說，根據一些實施例，不存在在垂直上被放置在P型摻雜區102與儲存堆疊層106之間的具有與N型摻雜半導體層104不同的摻雜濃度的另一個N型摻雜半導體層。
儲存堆疊層106可以包括位於N型摻雜半導體層104上的多個交織的導電層108和介電質層110。儲存堆疊層106中的導電層108和介電質層110可以在垂直方向上交替。換句話說，除了儲存堆疊層106的頂部或者底部處的那些導電層108和介電質層110之外，每個導電層108可以在全部兩側處與兩個介電質層110鄰接，並且每個介電質層110可以在全部兩側處與兩個導電層108鄰接。導電層108可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、多晶矽、經摻雜的矽、矽化物或者其任意組合。每個導電層108可以包括被黏合層和閘絕緣層包圍的閘電極（閘線）。導電層108的閘電極可以在橫向上作為字元線延伸，在儲存堆疊層106的一個或多個階梯結構（未示出）處結束。介電質層110可以包括介電質材料，介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或者其任意組合。
如在圖1中示出的，通道結構112在垂直上延伸通過儲存堆疊層106和N型摻雜半導體層104進入P型摻雜區102。即，通道結構112可以包括三個部分：被P型摻雜區102包圍（即，位於N型摻雜半導體層104與P型摻雜區102之間的界面之下）的下部、被儲存堆疊層106包圍（即，位於N型摻雜半導體層104與儲存堆疊層106之間的界面之上）的上部和被N型摻雜半導體層104包圍的中部。如本文中使用的，在基底被定位在3D記憶體裝置100的最低平面中時，部件（例如，通道結構112）的“上部”是在y方向上更遠離基底的部分，並且部件（例如，通道結構112）的“下部”是在y方向上更靠近基底的部分。在一些實施例中，通道結構112延伸進入P型摻雜區102的深度d（即，通道結構112的下部的深度）在大約50 nm與大約150 nm之間，諸如，在50 nm與150 nm之間（例如，50 nm、55 nm、60 nm、65 nm、70 nm、75 nm、80 nm、85 nm、90 nm、95 nm、100 nm、105 nm、110 nm、115 nm、120 nm、125 nm、130 nm、135 nm、140 nm、145 nm、150 nm、任何以這些值中的任意值為下界的範圍或者在任何由這些值中的任意兩個值定義的範圍中）。
通道結構112可以包括被填充以半導體材料（例如，作為半導體通道116）和介電質材料（例如，作為儲存膜114）的通道孔。在一些實施例中，半導體通道116包括矽（諸如，非晶矽、多晶矽或者單晶矽）。在一個示例中，半導體通道116包括多晶矽。在一些實施例中，儲存膜114是包括穿隧層、儲存層（也被稱為“電荷捕獲層”）和阻隔層的複合層。通道孔的剩餘空間可以被部分地或者完全地填充以包括介電質材料（諸如，氧化矽）的覆蓋層118和/或氣隙。通道結構112可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，從柱形的中心到外表面按照該次序放射狀地佈置覆蓋層118、半導體通道116、儲存膜114的穿隧層、儲存層和阻隔層。穿隧層可以包括氧化矽、氮氧化矽或者其任意組合。儲存層可以包括氮化矽、氮氧化矽或者其任意組合。阻隔層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或者其任意組合。在一個示例中，儲存膜114可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。在一些實施例中，通道結構112進一步包括位於通道結構112的上部的頂部的通道插塞120。通道插塞120可以包括半導體材料（例如，多晶矽）。在一些實施例中，通道插塞120充當NAND儲存串的汲極。
如在圖1中示出的，根據一些實施例，半導體通道116的沿通道結構112的側壁（例如，在通道結構112的中部中）的部分與N型摻雜半導體層104接觸。即，根據一些實施例，儲存膜114在鄰接N型摻雜半導體層104的通道結構112的中部中被斷開，暴露半導體通道116以便與包圍的N型摻雜半導體層104接觸。因此，包圍並且接觸半導體通道116的N型摻雜半導體層104可以充當通道結構112的“側壁SEG”以替換如上面描述的“底部SEG”，這可以緩解諸如是覆蓋控制、磊晶層形成和SONO穿孔這樣的問題。
如在圖1中示出的，3D記憶體裝置100可以進一步包括垂直地延伸進入P型摻雜區102的N型摻雜半導體插塞128。在一些實施例中，N型摻雜半導體插塞128的上部也垂直地延伸通過N型摻雜半導體層104。N型摻雜半導體插塞128可以包括被摻雜以N型摻雜物（諸如，P、As或者Sb）的半導體材料（諸如，矽）。在一些實施例中，N型摻雜半導體插塞128包括單晶矽。例如，可以從包括單晶矽的基底的包圍的P型摻雜區102開始磊晶地生長N型摻雜半導體插塞128。即，根據一些實施例，N型摻雜半導體插塞128和P型摻雜區102包括相同的材料（例如，單晶矽），但具有不同的摻雜物。另一方面，根據一些實施例，N型摻雜半導體插塞128和N型摻雜半導體層104包括不同的材料（例如，分別為單晶矽和多晶矽），但具有相同類型的摻雜物。應當理解，N型摻雜半導體插塞128和N型摻雜半導體層104中的N型摻雜物的摻雜濃度可以相同或者不同。在一些實施例中，通道結構112與N型摻雜半導體插塞128之間的橫向距離D（例如，在圖1中的x方向上）在大約40 nm與大約100 nm之間，諸如在40 nm與100 nm之間（例如，40 nm、45 nm、50 nm、55 nm、60 nm、65 nm、70 nm、75 nm、80 nm、85 nm、90 nm、95 nm、100 nm、任何以這些值中的任意值為下界的範圍或者在任何由這些值中的任意兩個值定義的範圍中）。
如在圖1中示出的，3D記憶體裝置100可以進一步包括源觸點結構122。源觸點結構122可以垂直地延伸通過儲存堆疊層106中的導體/介電質層對以便與N型摻雜半導體插塞128接觸。即，根據一些實施例，在橫向上（例如，在x方向上）對齊源觸點結構122和N型摻雜半導體插塞128。在一些實施例中，由於N型摻雜半導體插塞128的上部垂直地延伸通過N型摻雜半導體層104，所以源觸點結構122與N型摻雜半導體插塞128接觸，但不與N型摻雜半導體層104接觸。例如，如在圖1中示出的，源觸點結構122的底面、N型摻雜半導體插塞128的頂面和N型摻雜半導體層104的頂面可以在相同的平面中（即，與彼此齊平）。每個源觸點結構122可以是例如被電連接到多個通道結構112的多個NAND儲存串的陣列共源極（ACS）的部分。
在一些實施例中，N型摻雜半導體插塞128的橫向尺寸（例如，在圖1中的x方向上的）大於源觸點結構122的橫向尺寸（例如，在圖1中的x方向上的），這可以促進在3D記憶體裝置100的製造期間N型摻雜半導體插塞128與源觸點結構122之間的對齊。即，與源觸點結構122相比，N型摻雜半導體插塞128可以被看作“放大了的插塞”。應當理解，N型摻雜半導體插塞128的橫向尺寸和/或源觸點結構122的橫向尺寸在垂直方向上不是均勻的。例如，由於如在下面就製造過程詳細描述的移除被形成在N型摻雜半導體插塞128被形成在其中的凹陷的側壁上的N型摻雜半導體層104的相同材料（例如，多晶矽）的過程，N型摻雜半導體插塞128的被P型摻雜區102包圍的下部的橫向尺寸可以大於N型摻雜半導體插塞128的被N型摻雜半導體層104包圍的上部的橫向尺寸。在一個示例中，N型摻雜半導體插塞128和源觸點結構122的橫向尺寸可以在其間的界面（例如，源觸點結構122的底面和N型摻雜半導體插塞128的頂面）處被測量。在另一個示例中，N型摻雜半導體插塞128的橫向尺寸可以是沿垂直方向的最小橫向尺寸，以及，源觸點結構122的橫向尺寸可以是沿垂直方向的最大橫向尺寸，以使得N型摻雜半導體插塞128的任何橫向尺寸大於源觸點結構122的任何橫向尺寸。
源觸點結構122也可以橫向地（例如，在垂直於x和y方向的方向上）延伸以將儲存堆疊層106分隔成多個塊儲存區。源觸點結構122可以包括被填充以導電材料的開口（例如，縫隙）以形成源觸點126，導電材料包括但不限於W、Co、Cu、Al、鈦（Ti）、氮化鈦（TiN）、矽化物或者其任意組合。在一些實施例中，源觸點126包括被TiN包圍的多晶矽。源觸點126可以位於N型摻雜半導體插塞128之上並且與之接觸以產生與N型摻雜半導體插塞128、N型摻雜半導體層104和/或P型摻雜區102的電連接。源觸點結構122可以進一步包括橫向上位於源觸點126與儲存堆疊層106之間的具有介電質材料（諸如，氧化矽）的間隙壁124以使源觸點126與儲存堆疊層106中的包圍的導電層108電絕緣。因此，多個源觸點結構122可以將3D記憶體裝置100分隔為多個塊儲存區和/或指儲存區。在一些實施例中，源觸點126包括其下部中的多晶矽和與金屬互連（未示出）接觸的其上部中的金屬（例如，W），這兩者都被黏合層（例如，TiN）包圍，以形成N型摻雜半導體插塞128、N型摻雜半導體層104和/或P型摻雜區102（例如，作為NAND儲存串的源極）與金屬互連之間的電連接。
本文中公開的3D記憶體裝置100的設計可以達到分別用於形成抹除操作和讀取操作的電洞電流路徑和電子電流路徑的分隔。如在圖1中示出的，根據一些實施例，3D記憶體裝置100被配置為形成電子源（例如，N型摻雜半導體插塞128和/或N型摻雜半導體層104）與通道結構112的半導體通道116之間的電子電流路徑（如由黑色箭頭指示的）以在執行讀取操作時向NAND儲存串提供電子。相反，3D記憶體裝置100被配置為形成電洞源（例如，P型摻雜區102）與通道結構112的半導體通道116之間的電洞電流路徑（如由白色箭頭指示的）以在執行P井體抹除操作時向NAND儲存串提供電洞。因此，可以透過執行P井體抹除來避免與GIDL抹除相關聯的問題（諸如，低可靠度和抹除速度）。此外，由於透過分隔電子電流路徑和電洞電流路徑而在執行讀取操作時不再需要反轉通道，所以可以簡化對源選擇閘的控制。
圖2A-2J說明了根據本揭露內容的一些實施例的用於形成一個示例性3D記憶體裝置的製造過程。圖3說明了根據本揭露內容的一些實施例的用於形成一個示例性3D記憶體裝置的方法300的流程圖。圖2A-2J和圖3中描繪的3D記憶體裝置的示例包括圖1中描繪的3D記憶體裝置100。將一起描述圖2A-2J和圖3。應當理解，方法300中示出的操作不是詳盡的，並且也可以在所說明的操作中的任意操作之前、之後或者之間執行其它的操作。進一步地，可以同時地或者按照與圖3中示出的次序不同的次序執行這些操作中的一些操作。
參考圖3，方法300在操作302處開始，在操作302中，在基底的P型摻雜區中形成凹陷。在一些實施例中，基底是P型矽基底。在一些實施例中，基底是N型矽基底，並且P型摻雜區是P井。如在圖2A中說明的，形成P型摻雜區202。在一些實施例中，P型摻雜區202是透過使用離子注入和/或熱擴散過程用P型摻雜物（諸如，B、Ga或者Al）摻雜N型矽基底的靠近其頂面的部分形成的P井。在一些實施例中，P型摻雜區202是P型矽基底的靠近其頂面的部分。可以使用乾式蝕刻和/或濕式蝕刻過程在P型摻雜區202中形成凹陷206。
如在圖3中說明的，方法300前進到操作304，在操作304中，隨後形成位於P型摻雜區上並且位於凹陷中的犧牲層和位於犧牲層上的介電質堆疊層。犧牲層可以是多晶矽層。介電質堆疊層可以包括多個交織的堆疊犧牲層和堆疊介電質層。
如在圖2A中說明的，在P型摻雜區202上並且在凹陷206中形成犧牲層204。可以透過使用包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或者其任意組合的一個或多個薄膜沉積過程在P型摻雜區202上以及在凹陷206中沉積可以稍後被有選擇地移除的多晶矽或者任何其它合適的犧牲材料（例如，碳）來形成犧牲層204。在一些實施例中，透過在形成犧牲層204之前在P型摻雜區202上沉積介電質材料（諸如，氧化矽）或者執行熱氧化在犧牲層204與P型摻雜區202之間形成基底氧化物層。
如在圖2A中說明的，在犧牲層204上形成包括多對的第一介電質層（被稱為“堆疊犧牲層212”）和第二介電質層（被稱為“堆疊介電質層210”）的介電質堆疊層208。根據一些實施例，介電質堆疊層208包括交織的堆疊犧牲層212和堆疊介電質層210。可以在犧牲層204上交替地沉積堆疊介電質層210和堆疊犧牲層212以形成介電質堆疊層208。在一些實施例中，每個堆疊介電質層210包括一層氧化矽，並且每個堆疊犧牲層212包括一層氮化矽。可以透過包括但不限於CVD、PVD、ALD或者其任意組合的一個或多個薄膜沉積過程形成介電質堆疊層208。
如在圖3中說明的，方法300前進到操作306，在操作306中，形成垂直地延伸通過介電質堆疊層和犧牲層進入P型摻雜區的通道結構。在一些實施例中，為了形成通道結構，形成垂直地延伸通過介電質堆疊層和犧牲層進入P型摻雜區的通道孔，並且隨後沿通道孔的側壁形成儲存膜和半導體通道。在一些實施例中，在半導體通道之上並且與之接觸地形成通道插塞。
如在圖2A中說明的，通道孔是垂直地延伸通過介電質堆疊層208和犧牲層204進入P型摻雜區202的開口。在一些實施例中，形成多個開口，以使得每個開口在稍後的過程中變成用於生長單個通道結構214的位置。在一些實施例中，用於形成通道結構214的通道孔的製造過程包括濕式蝕刻和/或乾式蝕刻過程，諸如，深層離子反應蝕刻（DRIE）。在一些實施例中，通道結構214的通道孔進一步延伸通過P型摻雜區202的上部。透過介電質堆疊層208和犧牲層204的蝕刻過程可以繼續蝕刻P型摻雜區202的部分。在一些實施例中，在蝕刻通過介電質堆疊層208和犧牲層204之後，使用單獨的蝕刻過程來蝕刻P型摻雜區202的部分。
如在圖2A中說明的，儲存膜216（包括阻隔層、儲存層和穿隧層）和半導體通道218隨後沿通道孔的側壁和底面按照該次序被形成。在一些實施例中，首先沿通道孔的側壁和底面沉積儲存膜216，並且然後在儲存膜216之上沉積半導體通道218。阻隔層、儲存層和穿隧層隨後使用一個或多個薄膜沉積過程（諸如，ALD、CVD、PVD、任何其它合適的過程或者其任意組合）按照該次序被沉積，以形成儲存膜216。然後可以透過使用一個或多個薄膜沉積過程（諸如，ALD、CVD、PVD、任何其它合適的過程或者其任意組合）在儲存膜216的穿隧層之上沉積半導體材料（諸如，多晶矽）來形成半導體通道218。在一些實施例中，隨後沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“SONO”結構）以形成儲存膜216和半導體通道218。
如在圖2A中說明的，在通道孔中並且在半導體通道218之上形成覆蓋層220以完全地或者部分地填充通道孔（例如，不具有或者具有氣隙）。可以透過使用一個或多個薄膜沉積過程（諸如，ALD、CVD、PVD、任何其它合適的過程或者其任意組合）沉積介電質材料（諸如，氧化矽）來形成覆蓋層220。然後可以在通道孔的上部中形成通道插塞222。在一些實施例中，透過CMP、濕式蝕刻和/或乾式蝕刻過程移除並且平坦化位於介電質堆疊層208的頂面上的儲存膜216、半導體通道218和覆蓋層220的部分。然後可以透過對位於通道孔的上部中的半導體通道218和覆蓋層220的部分進行濕式蝕刻和/或乾式蝕刻在通道孔的上部中形成凹陷。然後可以透過經由一個或多個薄膜沉積過程（諸如，CVD、PVD、ALD或者其任意組合）在凹陷中沉積半導體材料（諸如，多晶矽）來形成通道插塞222。由此形成通過介電質堆疊層208和犧牲層204進入P型摻雜區202的通道結構214。
如在圖3中說明的，方法300前進到操作308，在操作308中，形成垂直地延伸通過介電質堆疊層進入凹陷中的犧牲層的開口。在一些實施例中，凹陷的橫向尺寸大於開口的橫向尺寸。
如在圖2B中說明的，縫隙224是所形成的垂直地延伸通過介電質堆疊層208進入凹陷206中的犧牲層204的開口，其暴露凹陷206中的犧牲層204的部分。在一些實施例中，凹陷206是具有大於縫隙224在x方向上的橫向尺寸的在x方向上的橫向尺寸的放大了的凹陷。可以首先使用微影過程將縫隙224圖案化為在橫向上與凹陷206對齊。凹陷206的放大了的尺寸可以增大橫向方向上的覆蓋裕度。在一些實施例中，用於形成縫隙224的製造過程進一步包括濕式蝕刻和/或乾式蝕刻過程，諸如，DRIE。被填充以犧牲層204的凹陷206的存在可以增大垂直方向上的縫隙224的刨削裕度。即，對縫隙224的蝕刻不再必須在基底的頂面之上的犧牲層204中停止，並且可以在凹陷206中的犧牲層204中停止。應當理解，對縫隙224的蝕刻可以在犧牲層204中的任意深度處停止。因此，可以放寬對不同的縫隙224之間的刨削差異要求，因此提升產量。在一些實施例中，透過沿縫隙224的側壁沉積一種或多種介電質（諸如，高k介電質）來沿縫隙224的側壁形成間隙壁228。
如在圖3中說明的，方法300前進到操作310，在操作310中，透過開口在P型摻雜區與介電質堆疊層之間用N型摻雜半導體層替換犧牲層。在一些實施例中，為了用N型摻雜半導體層替換犧牲層，移除犧牲層以在P型摻雜區與介電質堆疊層之間形成空腔，移除儲存膜的部分以暴露半導體通道的沿通道孔的側壁的部分，並且向空腔中沉積N型摻雜多晶矽以形成N型摻雜半導體層。在一些實施例中，為了向空腔中沉積N型摻雜多晶矽，以均勻摻雜濃度分佈原位摻雜多晶矽以填充空腔。
如在圖2C中說明的，透過濕式蝕刻和/或乾式蝕刻移除犧牲層204（在圖2B中示出）以形成空腔226以及重新打開凹陷206。在一些實施例中，犧牲層204包括多晶矽，間隙壁228包括高k介電質，並且經由透過縫隙224應用四甲基氫氧化銨（TMAH）蝕刻劑對犧牲層204進行蝕刻，該蝕刻可以被間隙壁228的高k介電質以及犧牲層204與P型摻雜區202之間的基底氧化物層停止。即，根據一些實施例，對犧牲層204進行的移除不移除介電質堆疊層208和P型摻雜區202。凹陷206中的犧牲層204也可以被移除以重新打開凹陷206。
如在圖2D中說明的，移除儲存膜216在空腔226中被暴露的部分以暴露半導體通道218的沿通道結構214的側壁的部分。在一些實施例中，經由通過縫隙224和空腔226應用蝕刻劑（例如，用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸）對阻隔層（例如，包括氧化矽）、儲存層（例如，包括氮化矽）和穿隧層（例如，包括氧化矽）的部分進行蝕刻。蝕刻可以被間隙壁228和半導體通道218停止。即，根據一些實施例，對儲存膜216的在空腔226中被暴露的部分進行的移除不移除介電質堆疊層208（被間隙壁228保護）和包括多晶矽的導體通道218和被半導體通道218包圍的覆蓋層220。在一些實施例中，基底氧化物層（包括氧化矽）也透過相同的蝕刻過程被移除。
如在圖2E中說明的，在P型摻雜區202與介電質堆疊層208之間形成N型摻雜半導體層230。在一些實施例中，經由通過縫隙224使用一個或多個薄膜沉積過程（諸如，CVD、PVD、ALD或者其任意組合）向空腔226（在圖2D中示出）中沉積多晶矽形成N型摻雜半導體層230。在一些實施例中，在沉積多晶矽以形成N型摻雜半導體層230時執行對N型摻雜物（諸如，P、As或者Sb）的原位摻雜。N型摻雜半導體層230可以填充空腔226，以使得N型摻雜半導體層230與通道結構214的半導體通道218的被暴露的部分接觸。根據一些實施例，由於N型摻雜半導體層230與從半導體通道218開始的磊晶生長相反而是透過沉積被形成的，所以半導體通道218的表面狀況（例如，潔淨度）不影響N型摻雜半導體層230的形成。此外，N型摻雜半導體層230可以是透過利用原位摻雜進行的單個多晶矽沉積過程形成位於P型摻雜區202與介電質堆疊層208之間的具有均勻摻雜濃度分佈的單個多晶矽層。
如在圖3中說明的，方法300前進到操作312，在操作312中，在凹陷中形成N型摻雜半導體插塞。在一些實施例中，為了形成N型摻雜半導體插塞，磊晶地生長單晶矽以填充凹陷，並且對單晶矽進行原位摻雜。
如在圖2F中說明的，使用濕式蝕刻和/或乾式蝕刻移除在凹陷206（在圖2E中示出）中並且沿縫隙224的側壁被形成的N型摻雜半導體層230以暴露凹陷206中的P型摻雜區202。可以（例如，透過控制蝕刻速率和/或時間）對蝕刻過程進行控制，以使得N型摻雜半導體層230仍然殘留在P型摻雜區202與介電質堆疊層208之間並且與通道結構214的半導體通道218接觸。在一些實施例中，對被形成在凹陷206中的N型摻雜半導體層230進行的蝕刻（例如，對被沉積在凹陷206的側壁上的多晶矽進行的蝕刻）導致凹陷206的剩餘部分具有一種形狀，該形狀具有沿垂直方向的非均勻的橫向尺寸（例如，在x方向上）。例如，如在圖2F中示出，凹陷206的被P型摻雜區202包圍的剩餘部分的下部的橫向尺寸可以大於凹陷206的被N型摻雜半導體層230包圍的剩餘部分的上部的橫向尺寸。
如在圖2G中說明的，在凹陷206中形成N型摻雜半導體插塞232。在一些實施例中，透過從P型摻雜區202開始在任何合適的方向上（例如，從底部和側壁開始）磊晶地生長單晶矽以填充凹陷206的剩餘部分來形成N型摻雜半導體插塞232。在一些實施例中，N型摻雜半導體插塞232的形狀與凹陷206的剩餘部分的形狀大致上相同。例如，N型摻雜半導體插塞232的被P型摻雜區202包圍的下部的橫向尺寸可以大於N型摻雜半導體插塞232的被N型摻雜半導體層230包圍的上部的橫向尺寸。用於磊晶地生長N型摻雜半導體插塞232的製造過程可以包括：預清潔凹陷206，之後跟隨例如氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或者其任意組合。在一些實施例中，在磊晶地生長單晶矽以形成N型摻雜半導體插塞232時執行對N型摻雜物（諸如，P、As或者Sb）的原位摻雜。在一些實施例中，N型摻雜半導體插塞232使用磊晶生長過程完全填充凹陷206，由於與縫隙224相比的凹陷206的放大了的尺寸，這對於使用沉積過程是難以達到的。
如在圖3中說明的，方法300前進到操作314，在操作314中，透過開口用儲存堆疊層替換介電質堆疊層。如在圖2H中說明的，使用濕式蝕刻和/或乾式蝕刻移除覆蓋縫隙224的側壁的間隙壁228（如在圖2C中示出的）以暴露介電質堆疊層208的堆疊犧牲層212（如在圖2A中示出的）。可以透過閘替換過程（即，用堆疊導電層236替換堆疊犧牲層212）形成儲存堆疊層234。儲存堆疊層234因此可以包括位於N型摻雜半導體層230上的交織的堆疊導電層236和堆疊介電質層210。在一些實施例中，為了形成儲存堆疊層234，經由通過縫隙224應用蝕刻劑以形成多個橫向凹陷來移除堆疊犧牲層212。然後可以透過使用一個或多個薄膜沉積過程（諸如，PVD、CVD、ALD或者其任意組合）沉積一種或多種導電材料來向橫向凹陷中沉積堆疊導電層236。
如在圖3中說明的，方法300前進到操作316，在操作316中，在開口中形成源觸點結構以便與N型摻雜半導體插塞接觸。如在圖2I中說明的，使用一個或多個薄膜沉積過程（諸如，PVD、CVD、ALD或者其任意組合）沿縫隙224的側壁形成包括一個或多個介電質（諸如，二氧化矽）的間隙壁238。如在圖2J中說明的，在間隙壁238之上形成源觸點240以便填充縫隙224（如在圖2I中示出的）的剩餘空間，以便與N型摻雜半導體插塞232接觸。在一些實施例中，透過使用一個或多個薄膜沉積過程（諸如，PVD、CVD、ALD、電子注入、無電解鍍或者其任意組合），首先在間隙壁238之上沉積黏合層（例如，包括TiN），之後在縫隙224的下部中沉積多晶矽和在縫隙224的上部中沉積金屬（例如，W）以填充縫隙224，而形成源觸點240。根據一些實施例，由此形成包括間隙壁238和位於N型摻雜半導體插塞232之上並且與之接觸的源觸點240的源觸點結構242。
根據本揭露內容的一個方面，一種3D記憶體裝置包括：基底的P型摻雜區；位於所述P型摻雜區上的N型摻雜半導體層；位於所述N型摻雜半導體層上的包括交織的導電層和介電質層的儲存堆疊層；垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區的通道結構；垂直地延伸進入所述P型摻雜區的N型摻雜半導體插塞；以及，垂直地延伸通過所述儲存堆疊層以便與所述N型摻雜半導體插塞接觸的源觸點結構。
在一些實施例中，所述N型摻雜半導體插塞的橫向尺寸大於所述源觸點結構的橫向尺寸。
在一些實施例中，所述N型摻雜半導體插塞包括單晶矽。在一些實施例中，所述N型摻雜半導體層包括多晶矽。
在一些實施例中，所述N型摻雜半導體層是具有均勻摻雜濃度分佈的單個多晶矽層。
在一些實施例中，所述N型摻雜半導體層的摻雜濃度在大約1017 cm-3 與大約1021 cm-3 之間。
在一些實施例中，所述基底是P型矽基底。
在一些實施例中，所述基底是N型矽基底，並且所述P型摻雜區是P井。
在一些實施例中，所述通道結構包括儲存膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述N型摻雜半導體層接觸。
在一些實施例中，所述3D記憶體裝置被配置為在執行P井體抹除操作時在所述P型摻雜區與所述通道結構的所述半導體通道之間形成電洞電流路徑。
在一些實施例中，所述源觸點結構包括位於所述N型摻雜半導體插塞之上並且與之接觸的源觸點。
在一些實施例中，所述N型摻雜半導體層的厚度在大約30 nm與大約100 nm之間。
在一些實施例中，所述通道結構與所述N型摻雜半導體插塞之間的橫向距離在大約40 nm與大約100 nm之間。
在一些實施例中，所述通道結構延伸進入所述P型摻雜區的深度在大約50 nm與大約150 nm之間。
在一些實施例中，所述N型摻雜半導體插塞的被所述P型摻雜區包圍的部分的橫向尺寸大於所述N型摻雜半導體插塞的被所述N型摻雜半導體層包圍的部分的橫向尺寸。
根據本揭露內容的另一個方面，一種3D記憶體裝置包括：基底的P型摻雜區；位於所述P型摻雜區之上的包括交織的導電層和介電質層的儲存堆疊層；位於所述P型摻雜區與所述儲存堆疊層之間並且具有均勻摻雜濃度分佈的單個N型摻雜半導體層；以及，垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區的通道結構。
在一些實施例中，所述N型摻雜半導體層包括多晶矽。
在一些實施例中，所述N型摻雜半導體層的摻雜濃度在大約1017 cm-3 與大約1021 cm-3 之間。
在一些實施例中，所述通道結構包括儲存膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述N型摻雜半導體層接觸。
在一些實施例中，所述3D記憶體裝置被配置為在執行P井體抹除操作時在所述P型摻雜區與所述通道結構的所述半導體通道之間形成電洞電流路徑。
在一些實施例中，所述N型摻雜半導體層的厚度在大約30 nm與大約100 nm之間。
在一些實施例中，所述通道結構延伸進入所述P型摻雜區的深度在大約50 nm與大約150 nm之間。
在一些實施例中，所述3D記憶體裝置還包括：垂直地延伸進入所述P型摻雜區的N型摻雜半導體插塞；以及，垂直地延伸通過所述儲存堆疊層以便與所述N型摻雜半導體插塞接觸的源觸點結構。
在一些實施例中，所述N型摻雜半導體插塞的橫向尺寸大於所述源觸點結構的橫向尺寸。
在一些實施例中，所述N型摻雜半導體插塞包括單晶矽。
在一些實施例中，所述源觸點結構包括位於所述N型摻雜半導體插塞之上並且與之接觸的源觸點。
在一些實施例中，所述通道結構與所述N型摻雜半導體插塞之間的橫向距離在大約40 nm與大約100 nm之間。
在一些實施例中，所述N型摻雜半導體插塞的被所述P型摻雜區包圍的部分的橫向尺寸大於所述N型摻雜半導體插塞的被所述N型摻雜半導體層包圍的部分的橫向尺寸。
在一些實施例中，所述基底是P型矽基底。
在一些實施例中，所述基底是N型矽基底，並且所述P型摻雜是P井。
根據本揭露內容的仍然另一個方面，提供了一種用於形成3D記憶體裝置的方法。在基底的P型摻雜區中形成凹陷。隨後在所述P型摻雜區上並且在所述凹陷中形成犧牲層，以及在所述犧牲層上形成介電質堆疊層。形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述P型摻雜區的通道結構。在所述凹陷中形成垂直地延伸通過所述介電質堆疊層進入所述犧牲層的開口。透過所述開口在所述P型摻雜區與所述介電質堆疊層之間用N型摻雜半導體層替換所述犧牲層。在所述凹陷中形成N型摻雜半導體插塞。
在一些實施例中，在形成所述N型摻雜半導體插塞之後，透過所述開口用儲存堆疊層替換所述介電質堆疊層以使得所述通道結構垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區；以及，在所述開口中形成源觸點結構以便與所述N型摻雜半導體插塞接觸。
在一些實施例中，所述凹陷的橫向尺寸大於所述開口的橫向尺寸。
在一些實施例中，為了形成所述通道結構，形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述P型摻雜區的通道孔；以及，隨後沿所述通道孔的側壁形成儲存膜和半導體通道。
在一些實施例中，為了用所述N型摻雜半導體層替換所述犧牲層，移除所述犧牲層以在所述P型摻雜區與所述介電質堆疊層之間形成空腔；移除所述儲存膜的部分以暴露所述半導體通道的沿所述通道孔的所述側壁的部分；以及，向所述空腔中沉積N型摻雜多晶矽以形成N型摻雜半導體層。
在一些實施例中，為了向所述空腔中沉積所述N型摻雜多晶矽，對所述多晶矽進行原位摻雜以便將所述空腔填充為具有均勻摻雜濃度分佈。
在一些實施例中，為了形成所述N型摻雜半導體插塞，磊晶地生長單晶矽以填充所述凹陷；以及，對所述單晶矽進行原位摻雜。
前述對具體的實施例的描述內容將如此揭露本揭露內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本揭露內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
已在上面借助於說明所指定的功能及其關係的實現方案的功能性構建方框描述了本揭露內容的實施例。已經出於方便描述起見任意地定義了這些功能性構建方框的邊界。可以定義替換的邊界，只要所指定的功能及其關係被恰當地執行就行。
摘要部分可以闡述如由發明人設想的本揭露內容的一個或多個而非全部示例性實施例，並且因此，不旨在以任何方式限制本揭露內容及所附申請專利範圍。
本揭露內容的廣度和範圍不應當受上面描述的示例性實施例中的任一個示例性實施例的限制，而應當僅根據以下申請專利範圍及其等價項來定義。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體裝置 102,202:P型摻雜區 104,230:N型摻雜半導體層 106,234:儲存堆疊層 108:導電層 110:介電質層 112,214:通道結構 114,216:儲存膜 116,218:半導體通道 118,220:覆蓋層 120,222:通道插塞 122,242:源觸點結構 124,228,238:間隙壁 126,240:源觸點 128,232:N型摻雜半導體插塞 204:犧牲層 206:凹陷 208:介電質堆疊層 210:堆疊介電質層 212:堆疊犧牲層 224:縫隙 226:空腔 236:堆疊導電層 300:方法 302,304,306,308,310,312,314,316:操作 D:橫向距離 d:深度 t:厚度 x,y:方向
被併入本文並且構成本說明書的一部分的圖式說明了本揭露內容的實施例，並且與本說明書一起進一步用於闡述本揭露內容的原理和使相關領域的技術人員能夠製作和使用本揭露內容。 圖1說明了根據本揭露內容的一些實施例的一個示例性3D記憶體裝置的橫截面的側視圖。 圖2A-2J說明了根據本揭露內容的一些實施例的用於形成一個示例性3D記憶體裝置的製造過程。 圖3說明了根據本揭露內容的一些實施例的用於形成一個示例性3D記憶體裝置的方法的流程圖。 將參考圖式描述本揭露內容的實施例。
100:3D記憶體裝置
102:P型摻雜區
104:N型摻雜半導體層
106:儲存堆疊層
108:導電層
110:介電質層
112:通道結構
114:儲存膜
116:半導體通道
118:覆蓋層
120:通道插塞
122:源觸點結構
124:間隙壁
126:源觸點
128:N型摻雜半導體插塞
D:橫向距離
d:深度
t:厚度
x,y:方向

Claims (20)

  1. 一種三維（3D）記憶體裝置，包括： 基底的P型摻雜區； 位於所述P型摻雜區上的N型摻雜半導體層； 位於所述N型摻雜半導體層上的包括交織的導電層和介電質層的儲存堆疊層； 垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區的通道結構； 垂直地延伸進入所述P型摻雜區的N型摻雜半導體插塞；以及 垂直地延伸通過所述儲存堆疊層以便與所述N型摻雜半導體插塞接觸的源觸點結構。
  2. 根據請求項1所述的3D記憶體裝置，其中，所述N型摻雜半導體插塞的橫向尺寸大於所述源觸點結構的橫向尺寸。
  3. 根據請求項1所述的3D記憶體裝置，其中，所述N型摻雜半導體插塞包括單晶矽或多晶矽。
  4. 根據請求項3所述的3D記憶體裝置，其中，所述N型摻雜半導體層是具有均勻摻雜濃度分佈的單個多晶矽層。
  5. 根據請求項4所述的3D記憶體裝置，其中，所述N型摻雜半導體層的摻雜濃度在大約1017 cm-3 與大約1021 cm-3 之間。
  6. 根據請求項1所述的3D記憶體裝置，其中，所述基底是P型矽基底。
  7. 根據請求項1所述的3D記憶體裝置，其中，所述基底是N型矽基底，並且所述P型摻雜區是P井。
  8. 根據請求項1所述的3D記憶體裝置，其中，所述通道結構包括儲存膜和半導體通道，並且所述半導體通道的沿所述通道結構的側壁的部分與所述N型摻雜半導體層接觸。
  9. 根據請求項8所述的3D記憶體裝置，其中，所述3D記憶體裝置被配置為在執行P井體抹除操作時在所述P型摻雜區與所述通道結構的所述半導體通道之間形成電洞電流路徑。
  10. 根據請求項1所述的3D記憶體裝置，其中，所述源觸點結構包括位於所述N型摻雜半導體插塞之上並且與所述N型摻雜半導體插塞接觸的源觸點。
  11. 根據請求項1所述的3D記憶體裝置，其中，所述N型摻雜半導體層的厚度在大約30 nm與大約100 nm之間； 所述通道結構與所述N型摻雜半導體插塞之間的橫向距離在大約40 nm與大約100 nm之間；以及 所述通道結構延伸進入所述P型摻雜區的深度在大約50 nm與大約150 nm之間。
  12. 根據請求項1所述的3D記憶體裝置，其中，所述N型摻雜半導體插塞的被所述P型摻雜區包圍的部分的橫向尺寸大於所述N型摻雜半導體插塞的被所述N型摻雜半導體層包圍的部分的橫向尺寸。
  13. 一種三維（3D）記憶體裝置，包括： 基底的P型摻雜區； 位於所述P型摻雜區之上的包括交織的導電層和介電質層的儲存堆疊層； 位於所述P型摻雜區與所述儲存堆疊層之間並且具有均勻摻雜濃度分佈的單個N型摻雜半導體層；以及 垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區的通道結構。
  14. 一種用於形成三維（3D）記憶體裝置的方法，包括： 在基底的P型摻雜區中形成凹陷； 隨後在所述P型摻雜區上並且在所述凹陷中形成犧牲層，以及在所述犧牲層上形成介電質堆疊層； 形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述P型摻雜區的通道結構； 在所述凹陷中形成垂直地延伸通過所述介電質堆疊層進入所述犧牲層的開口； 透過所述開口在所述P型摻雜區與所述介電質堆疊層之間用N型摻雜半導體層替換所述犧牲層；以及 在所述凹陷中形成N型摻雜半導體插塞。
  15. 根據請求項14所述的方法，還包括，在形成所述N型摻雜半導體插塞之後： 透過所述開口用儲存堆疊層替換所述介電質堆疊層以使得所述通道結構垂直地延伸通過所述儲存堆疊層和所述N型摻雜半導體層進入所述P型摻雜區；以及 在所述開口中形成源觸點結構以便與所述N型摻雜半導體插塞接觸。
  16. 根據請求項14所述的方法，其中，所述凹陷的橫向尺寸大於所述開口的橫向尺寸。
  17. 根據請求項14所述的方法，其中，形成所述通道結構包括： 形成垂直地延伸通過所述介電質堆疊層和所述犧牲層進入所述P型摻雜區的通道孔；以及 隨後沿所述通道孔的側壁形成儲存膜和半導體通道。
  18. 根據請求項17所述的方法，其中，用所述N型摻雜半導體層替換所述犧牲層包括： 移除所述犧牲層以在所述P型摻雜區與所述介電質堆疊層之間形成空腔； 移除所述儲存膜的部分以暴露所述半導體通道的沿所述通道孔的所述側壁的部分；以及 向所述空腔中沉積N型摻雜多晶矽以形成N型摻雜半導體層。
  19. 根據請求項18所述的方法，其中，向所述空腔中沉積所述N型摻雜多晶矽包括：對所述多晶矽進行原位摻雜以便將所述空腔填充為具有均勻摻雜濃度分佈。
  20. 根據請求項14所述的方法，其中，形成所述N型摻雜半導體插塞包括： 磊晶地生長單晶矽以填充所述凹陷；以及 對所述單晶矽進行原位摻雜。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7311646B2 (ja) * 2020-04-27 2023-07-19 長江存儲科技有限責任公司 三次元メモリデバイスおよびその形成方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101206157B1 (ko) * 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
US9780102B2 (en) * 2014-11-07 2017-10-03 Micron Technology, Inc. Memory cell pillar including source junction plug
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102332359B1 (ko) 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
US9356043B1 (en) 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
KR102461150B1 (ko) 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9741734B2 (en) * 2015-12-15 2017-08-22 Intel Corporation Memory devices and systems having reduced bit line to drain select gate shorting and associated methods
US9853047B2 (en) * 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
US9847345B2 (en) 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9659866B1 (en) 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9985098B2 (en) * 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US10403719B2 (en) * 2016-11-29 2019-09-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102521278B1 (ko) 2017-09-25 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR102442214B1 (ko) 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10147732B1 (en) 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
KR102380824B1 (ko) * 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
KR102629202B1 (ko) * 2018-04-23 2024-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624170B1 (ko) 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624619B1 (ko) 2018-04-30 2024-01-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20190132834A (ko) 2018-05-21 2019-11-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
WO2020037489A1 (en) * 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
US10971514B2 (en) 2018-10-17 2021-04-06 Sandisk Technologies Llc Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same
CN109830529A (zh) 2019-01-31 2019-05-31 西安理工大学 一种提升开通速度的超高压碳化硅晶闸管及其制作方法
WO2020177048A1 (en) * 2019-03-04 2020-09-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN110112134B (zh) 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
JP7311646B2 (ja) * 2020-04-27 2023-07-19 長江存儲科技有限責任公司 三次元メモリデバイスおよびその形成方法

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KR20220012343A (ko) 2022-02-03
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