TW202105180A - 記憶體分時控制的方法及相關系統 - Google Patents

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Abstract

一種記憶體分時控制的方法，用於包含複數個記憶體控制器及複數個記憶體裝置的一記憶體系統中，該方法包含：分配一第一運作時序至一第一記憶體控制器，以及分配一第二運作時序至一第二記憶體控制器，其中該第一運作時序與該第二運作時序的時間交錯；傳送根據該第一指令訊號產生的一第一晶片選擇訊號至該複數個記憶體裝置中的一第一記憶體裝置；以及傳送根據該第二指令訊號產生的一該第二晶片選擇訊號至該複數個記憶體裝置中的一第二記憶體裝置。

Description

記憶體分時控制的方法及相關裝置
本發明涉及一種記憶體控制的方法及裝置，尤指一種透過分時方式的記憶體控制的方法及裝置，以減少接腳設置的數量。
現代電子系統設計中，經常將雙倍資料傳輸率（Double Data Rate，DDR）的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）系統分成記憶體控制邏輯和實體層兩個部分。記憶體控制器邏輯和實體層之間定義有一雙倍資料傳輸速率實體層介面（DDR PHY interface，DFI），用來實現二者之間的標準互聯。簡言之，DFI標準的提出旨在定義一個記憶體控制邏輯與實體層之間的通用介面，即將記憶體控制器傳送的指令訊號及資料訊號轉換成符合記憶體裝置（如雙列直插式記憶體模組（Dual In-line Memory Module，DIMM））的規格，再傳送至記憶體裝置。同理，記憶體裝置傳送的資料訊號亦可透過DFI介面轉換成符合記憶體控制器的規格之後，再傳送給記憶體控制器。
傳統記憶體控制器可連接多個記憶體裝置（如***雙倍資料率同步動態隨機存取記憶體（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，DDR4））。當每次記憶體控制器傳送指令訊號（如讀、寫、啟始（active）、預充電（precharge）、自動刷新（auto-refresh）、自刷新（self-refresh）等）時，會透過DFI介面傳送至各個記憶體裝置。因此，每個記憶體裝置會同時運作。舉例來說，一個記憶體控制器連接三個記憶體裝置。當記憶體控制器欲讀取一個記憶體控制器時，在共用指令介面的情況下，會收到三倍的回覆資料大小（以DDR4每次可存取16bits資料為例，則需要16bits*3=48bit的資料寬度，造成所需頻寬的增加）。若想要單獨存取一個記憶體裝置，則需要透過分流方式，增加額外的一組指令介面，藉以減少所需資料寬度（僅需16bit*1=16bit的資料寬度）。然而，額外的指令介面也代表了記憶體控制器需要額外的接腳，藉以分別控制記憶體裝置，造成電路板上佈局的限制及成本增加。
因此，本發明之主要目的即在於提供一種記憶體分時控制的方法及相關裝置，以解決上述問題。
本發明揭露一種記憶體分時控制的方法，用於包含複數個記憶體控制器及複數個記憶體裝置的一記憶體系統中，該方法包含：分配一第一運作時序至該複數個記憶體控制器中的一第一記憶體控制器，以及分配一第二運作時序至該複數個記憶體控制器中的一第二記憶體控制器，其中該第一運作時序與該第二運作時序的時間交錯，該第一運作時序用來提供該第一記憶體控制器傳送一第一指令訊號的時脈週期，以及該第二運作時序用來提供該第二記憶體控制器傳送一第二指令訊號的時脈週期；傳送根據該第一指令訊號產生的一第一晶片選擇訊號至該複數個記憶體裝置中的一第一記憶體裝置，以於該第一運作時序存取該第一記憶體裝置；以及傳送根據該第二指令訊號產生的一該第二晶片選擇訊號至該複數個記憶體裝置中的一第二記憶體裝置，以於該第二運作時序存取該第二記憶體裝置。
本發明另揭露一種記憶體分時控制的方法，用於包含複數個記憶體控制器的一記憶體系統中，該方法包含：接收該複數個記憶體控制器中的一第一記憶體控制器傳送的一第一指令訊號及一第二記憶體控制器傳送的一第二指令訊號；根據一預設排列資訊，決定該第一指令訊號及該第二指令訊號的傳送優先順序，其中該預設排列資訊指示該複數個記憶體控制器的優先順序或複數個指令的優先順序；根據具有第一傳送優先順序的該第一指令訊號，產生一第一晶片選擇訊號，並傳送至該記憶體系統中的一第一記憶體裝置；以及根據具有第二傳送優先順序的該第二指令訊號，產生一第二晶片選擇訊號，並傳送至該記憶體系統中的一第二記憶體裝置。
本發明揭露一種記憶體系統，包含有：複數個記憶體裝置，包含有一第一記憶體裝置及一第二記憶體裝置；複數個記憶體控制器，包含有一第一記憶體控制器及一第二記憶體控制器；以及一時序管理裝置，用來分配一第一運作時序至該第一記憶體控制器，以及分配與該第一運作時序時間交錯的一第二運作時序至該第二記憶體控制器，其中該第一運作時序用來提供該第一記憶體控制器傳送一第一指令訊號的時脈週期，以及該第二運作時序用來提供該第二記憶體控制器傳送一第二指令訊號的時脈週期；一指令介面裝置，用來根據該第一指令訊號及該第二指令訊號，分別產生一第一晶片選擇訊號（chip select，CS）及一第二晶片選擇訊號，以及分別傳送該第一晶片選擇訊號及該第二晶片選擇訊號至該第一記憶體裝置及該第二記憶體裝置。
本發明揭露一種記憶體系統，包含有：複數個記憶體裝置，包含有一第一記憶體裝置及一第二記憶體裝置；複數個記憶體控制器，包含有一第一記憶體控制器及一第二記憶體控制器，用來分別存取該第一記憶體裝置及該第二記憶體裝置；一指令管理裝置，用來接收該第一記憶體控制器傳送的一第一指令訊號及該第二記憶體控制器傳送的一第二指令訊號，以及根據一預設排列資訊，決定該第一指令訊號及該第二指令訊號的傳送優先順序，其中該預設排列資訊指示該複數個記憶體控制器的優先順序或複數個指令的優先順序；以及一指令介面裝置，用來根據具有第一傳送優先順序的該第一指令訊號，產生一第一晶片選擇訊號，並傳送至該第一記憶體裝置，以及根據具有第二傳送優先順序的該第二指令訊號，產生一第二晶片選擇訊號，並傳送至該第二記憶體裝置。
請參考第1圖，第1圖為本發明實施例一記憶體系統10之示意圖。詳細來說，記憶體系統10包含時序管理裝置100、記憶體控制器MC1～MC3、指令介面裝置DFI（在本文中稱為DFI介面）及記憶體裝置D1～D3。時序管理裝置100用來根據時脈產生器（未示於圖中）產生的時脈周期，分配不同的運作時序予各個記憶體控制器MC1～MC3。舉例來說，時序管理裝置100分配第一運作時序T1給記憶體控制器MC1、分配第二運作時序T2給記憶體控制器MC2，以及分配第三運作時序T3給記憶體控制器MC3，其中每個運作時序的長度及間隔可依據時脈週期的長度來配置。因此，記憶體控制器MC1會於第一運作時序T1傳送指令訊號C1、記憶體控制器MC2於第二運作時序T2傳送指令訊號C2，以及記憶體控制器MC3於第三運作時序T3傳送指令訊號C3。進一步地，當DFI介面接收指令訊號C1／指令訊號C2／指令訊號C3（如讀、寫、啟始（active）、預充電（precharge）、自動刷新（auto-refresh）、自刷新（self-refresh）等指令）之後，會根據指令訊號指示的操作，將其轉換成具高或低電平的晶片選擇指令（chip select，CS）、列位址控制指令（Row Address Strobe，RAS）、行位址控制指令（Column Address Strobe，CAS）、寫入致能指令（Write Enable，WE），以傳送至記憶體裝置D1～D3。值得注意的是，本發明的記憶體控制器MC1～MC3共享同組的指令訊號線CMD與位址訊號線ADDR（未示於圖中），但分別設置有晶片選擇訊號線CS_1～CS_3，因此晶片選擇指令能達到分時傳送的功能。簡單來說，記憶體控制器MC1的晶片選擇指令會在第一運作時序T1傳送至記憶體裝置D1，以使記憶體控制器MC1在第一時序T1能訪問（access）記憶體裝置D1。同理，記憶體控制器MC2的晶片選擇指令會在第二運作時序T2傳送至記憶體裝置D2，以使記憶體控制器MC2在第二時序T2訪問記憶體裝置D2，並以此類推。另一方面，記憶體控制器MC1、MC2或MC3的列位址控制指令、行位址控制指令及寫入致能指令會同時傳送至記憶體裝置D1～D3，因此本案能實現DFI介面共用的機制。
第2圖為本發明實施例一電子裝置20的示意圖。電子裝置20可為上述時序管理裝置100，其包含一處理單元200、一儲存單元210以及一傳輸介面單元220。處理單元200可為一微處理器或一特定應用積體電路（application-specific integrated circuit，ASIC）。儲存單元210可為任一資料儲存裝置，用來儲存一程式碼214，並透過處理單元200讀取及執行程式碼214。傳輸介面單元220可透過有線方式，連接複數個記憶體控制器（memory controller），用來根據處理單元200的處理結果，與複數個記憶體控制器交換訊號。
請參考第3圖，其為本發明實施例一分時控制程序30的示意圖。簡單來說，上述記憶體系統10的運作方式，可歸納為分時控制程序30，並可被編譯成程式碼214，其包含以下步驟：
步驟301：分配一第一運作時序至一第一記憶體控制器，以及分配一第二運作時序至一第二記憶體控制器，其中第一運作時序與第二運作時序的時間交錯，第一運作時序用來提供第一記憶體控制器傳送一第一指令訊號的時脈週期，以及第二運作時序用來提供第二記憶體控制器傳送一第二指令訊號的時脈週期。
步驟302：在第一運作時序中，傳送根據第一指令訊號產生的一第一晶片選擇訊號至一第一記憶體裝置，以於第一運作時序存取第一記憶體裝置。
步驟303：在第二運作時序中，傳送根據第二指令訊號產生的一第二晶片選擇訊號至一第二記憶體裝置，以於第二運作時序存取第二記憶體裝置。
步驟304：從第一記憶體裝置接收響應第一指令訊號的一第一資料訊號。
步驟305：從第二記憶體裝置接收響應第二指令訊號的一第二資料訊號。
根據分時控制程序30，時序管理裝置將指令介面上的時間序列切割分成多個區間（以下稱為指令時序），使記憶體控制器的指令訊號僅在分配的區間中傳輸。因此多個記憶體控制器能共用一組指令訊號線及位址訊號線，藉以減少記憶體控制器的接腳數量。此外，每個記憶體控制器都有獨立設置的晶片選擇訊號線，對映到一個獨立的記憶體裝置，因此每個記憶體控制器只控制自己相對映的指令時序，並透過對應的晶片選擇訊號來訪問記憶體裝置。
值得注意的是，每個記憶體控制器可以等待時間間隔（即分配到的指令時序）來依序傳送指令訊號，也可以透過指令優先順序，來實現分時傳送指令訊號的機制。請參考第4圖，其為本發明實施例一記憶體系統40之示意圖。詳細來說，記憶體系統40包含記憶體控制器MC1～MC3、指令管理裝置400、相對應於記憶體控制器MC1～MC3的記憶體裝置D1～D3，以及DFI介面。指令管理裝置400在接收記憶體控制器MC1～MC3傳送的指令訊號之後，會根據預設的排列資訊，決定指令訊號的傳送優先順序。舉例來說，預設的排列資訊可指示記憶體控制器MC1～MC3的優先順序或各項指令（如讀、寫、啟始、預充電、自動刷新、自刷新）的優先順序。因此，當指令管理裝置400決定指令訊號的傳送優先順序之後，會依序傳送至DFI介面，接著DFI介面會轉換指令訊號（即晶片選擇訊號）並傳送至對應的記憶體裝置D1～D3。
請參見第5圖，其為本發明實施例一分時控制程序50的示意圖。簡單來說，上述指令管理裝置400的運作方式，可歸納為分時控制程序50，並可透過第2圖所示的電子裝置20來實現，即分時控制程序50可被編譯成程式碼214，其包含以下步驟：
步驟501：接收一第一記憶體控制器傳送的一第一指令訊號及一第二記憶體控制器傳送的一第二指令訊號。
步驟502：根據一預設排列資訊，決定第一指令訊號及第二指令訊號的傳送優先順序，其中預設排列資訊指示有複數個記憶體控制器的優先順序或複數個指令的優先順序。
步驟503：傳送一決定報告至第一記憶體控制器及第二記憶體控制器，其中決定報告指示有第一記憶體控制器及第二記憶體控制器所產生之第一指令訊號及第二指令訊號的傳送優先順序。
步驟504：根據具有第一傳送優先順序的第一指令訊號，產生一第一晶片選擇訊號，並傳送至一第一記憶體裝置。
步驟505：根據具有第二傳送優先順序的第二指令訊號，產生一第二晶片選擇訊號，並傳送至一第二記憶體裝置。
根據流程50，指令管理裝置400中儲存有預設的指令傳送排序，因此能根據預設的記憶體控制器優先順序或預設的指令優先順序，決定指令訊號輸出的時序。例如，指令管理裝置400預設記憶體控制器MC1的優先順序高於記憶體控制器MC2，而記憶體控制器MC2的優先順序又高於記憶體控制器MC3，因此指令管理裝置400在指令時序上，會優先輸出記憶體控制器MC1的指令訊號至DFI介面，並產生相對應的晶片選擇訊號至對應的記憶體裝置D1。或者，在另一實施例中，指令管理裝置400預設預充電指令的優先順序高於讀／寫指令，因此指令管理裝置400在指令時序上，會優先輸出預充電指令至DFI介面，並產生相對應的晶片選擇訊號至對應的記憶體裝置。
請參見第6圖，其為本發明實施例一傳輸時序的示意圖。如第6圖所示，本案晶片選擇訊號線CS_1～CS_3、資料觸發訊號線DQS_0～DQS_2及資料訊號線DQ_1～DQ_2為獨立設置，而指令訊號線CMD及位址訊號線ADDR為記憶體控制器MC1～MC3所共用。值得注意的是，上述訊號線的時序應基於時脈訊號CK的時脈週期。在此實施例中，記憶體控制器MC1在指令時序1T，於共用的指令訊號線CMD及位址訊號線ADDR上傳送指令訊號列位址控制指令RAS1及列位址ROW1至記憶體裝置D1～D3，以及於獨立的晶片選擇訊號線CS_1上傳送晶片選擇指令至記憶體裝置D1。同理，記憶體控制器MC2、MC3在指令時序2T、3T，分別於共用的指令訊號線CMD及位址訊號線ADDR上傳送列位址控制指令RAS2、RAS3及列位址ROW2、ROW3，以及於獨立的晶片選擇訊號線CS_2、CS_3上傳送晶片選擇指令至記憶體裝置D2、D3。在列位址控制指令及列位址傳送完後，記憶體控制器MC1～MC3在指令時序4T～6T，於共用的指令訊號線CMD及位址訊號線ADDR上，分別傳送行位址控制指令CAS1～CAS3及列位址COL1～COL3至記憶體裝置D1～D3。同時，記憶體控制器MC1～MC3在指令時序4T～6T，於獨立的晶片選擇訊號線CS_1～CS_3上，各別傳送晶片選擇訊號至記憶體裝置D1～D3。因此，記憶體裝置D1僅會在指令時序1T、4T被觸發，進而在資料訊號線DQ_1上回傳或寫入資料D0～D7。換句話說，即使在共同指令介面的情況下，記憶體裝置D2～D3不會被觸發，而同時進行記憶體控制器MC1所下達的指令操作。同理，記憶體裝置D2僅會在指令時序2T、5T被觸發，進而在資料訊號線DQ_2上回傳或寫入資料D0～D7，以及記憶體裝置D3僅會在指令時序3T、6T被觸發，進而在資料訊號線DQ_3上回傳或寫入資料D0～D7。
上述所有步驟，包含所建議的步驟，可透過硬體、韌體（即硬體裝置與電腦指令的組合，硬體裝置中的資料為唯讀軟體資料）或電子系統等方式實現。舉例來說，硬體可包含類比、數位及混合電路（即微電路、微晶片或矽晶片）。電子系統可包含系統單晶片（system on chip，SOC）、系統封裝（system in package，Sip）、電腦模組（computer on module，COM）及記憶體系統10、40。
綜上所述，本發明提供分時控制的方法及裝置，能在記憶體控制器共用指令介面的情況下，獨立控制各個記憶體裝置，因此能減少每次操作所需頻寬。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
MC1～MC3:記憶體控制器 D1～D3:記憶體裝置 100:時序管理裝置 C1～C3:指令訊號 20:電子裝置 200:處理單元 210:儲存單元 220:傳輸介面單元 214:程式碼 30、50:流程 300～305、500～505:步驟 DFI:指令介面裝置 400:指令管理裝置 CK:時脈訊號線 CMD:指令訊號線 DQ_1～DQ_3:資料訊號線 ADDR:位址訊號線 CS_1～CS_3:晶片選擇訊號線 DQS_1～DQS_3:資料觸發訊號線
第1圖為本發明實施例一記憶體系統的示意圖。 第2圖為本發明實施例一電子裝置的示意圖。 第3圖為本發明實施例一分時控制程序的流程圖。 第4圖為本發明實施例一記憶體系統的示意圖。 第5圖為本發明實施例一分時控制程序的流程圖。 第6圖為本發明實施例一傳輸時序的示意圖。
30:流程
301~305:步驟

Claims (10)

  1. 一種記憶體分時控制的方法，用於包含複數個記憶體控制器及複數個記憶體裝置的一記憶體系統中，該方法包含： 分配一第一運作時序至該複數個記憶體控制器中的一第一記憶體控制器，以及分配一第二運作時序至該複數個記憶體控制器中的一第二記憶體控制器，其中該第一運作時序與該第二運作時序的時間交錯，該第一運作時序用來提供該第一記憶體控制器傳送一第一指令訊號的時脈週期，以及該第二運作時序用來提供該第二記憶體控制器傳送一第二指令訊號的時脈週期； 傳送根據該第一指令訊號產生的一第一晶片選擇訊號至該複數個記憶體裝置中的一第一記憶體裝置，以於該第一運作時序存取該第一記憶體裝置；以及 傳送根據該第二指令訊號產生的一第二晶片選擇訊號至該複數個記憶體裝置中的一第二記憶體裝置，以於該第二運作時序存取該第二記憶體裝置。
  2. 如請求項1所述的方法，更包含有： 從該第一記憶體裝置接收響應該第一指令訊號的一第一資料訊號；以及 從該第二記憶體裝置接收響應該第二指令訊號的一第二資料訊號。
  3. 如請求項2所述的方法，其中該第一指令訊號或該第二指令訊號包含列位址控制指令、列位址控制指令及晶片選擇指令。
  4. 一種記憶體分時控制的方法，用於包含複數個記憶體控制器的一記憶體系統中，該方法包含： 接收該複數個記憶體控制器中的一第一記憶體控制器傳送的一第一指令訊號及一第二記憶體控制器傳送的一第二指令訊號； 根據一預設排列資訊，決定該第一指令訊號及該第二指令訊號的傳送優先順序，其中該預設排列資訊指示該複數個記憶體控制器的優先順序或複數個指令的優先順序； 根據具有第一傳送優先順序的該第一指令訊號，產生一第一晶片選擇訊號，並傳送至該記憶體系統中的一第一記憶體裝置；以及 根據具有第二傳送優先順序的該第二指令訊號，產生一第二晶片選擇訊號，並傳送至該記憶體系統中的一第二記憶體裝置。
  5. 如請求項4所述的方法，其中根據該預設排列資訊，決定該第一指令訊號及該第二指令訊號的傳送優先順序的步驟包含有： 根據該預設排列資訊指示的該複數個記憶體控制器的優先順序，決定該第一記憶體控制器所產生的該第一指令訊號具有第一傳送優先順序；或 根據該預設排列資訊指示的該複數個指令的優先順序，決定該第一指令訊號具有第一傳送優先順序。
  6. 如請求項4所述的方法，更包含有： 傳送一決定報告至該第一記憶體控制器及該第二記憶體控制器，其中該決定報告指示有該第一記憶體控制器及該第二記憶體控制器所產生之該第一指令訊號及該第二指令訊號的傳送優先順序。
  7. 一種記憶體系統，包含有： 複數個記憶體裝置，包含有一第一記憶體裝置及一第二記憶體裝置； 複數個記憶體控制器，包含有一第一記憶體控制器及一第二記憶體控制器； 一時序管理裝置，用來分配一第一運作時序至該第一記憶體控制器，以及分配與該第一運作時序時間交錯的一第二運作時序至該第二記憶體控制器，其中該第一運作時序用來提供該第一記憶體控制器傳送一第一指令訊號的時脈週期，以及該第二運作時序用來提供該第二記憶體控制器傳送一第二指令訊號的時脈週期；以及 一指令介面裝置，用來根據該第一指令訊號及該第二指令訊號，分別產生一第一晶片選擇訊號（chip select，CS）及一第二晶片選擇訊號，以及分別傳送該第一晶片選擇訊號及該第二晶片選擇訊號至該第一記憶體裝置及該第二記憶體裝置。
  8. 如請求項7的記憶體系統，其中該指令介面裝置為一雙倍資料傳輸速率實體層介面（DDR PHY interface，DFI）。
  9. 如請求項7所述的記憶體系統，其中該第一記憶體控制器從該第一記憶體裝置接收響應該第一指令訊號的一第一資料訊號，以及該第二記憶體控制器從該第二記憶體裝置接收響應該第二指令訊號的一第二資料訊號。
  10. 一種記憶體系統，包含有： 複數個記憶體裝置，包含有一第一記憶體裝置及一第二記憶體裝置； 複數個記憶體控制器，包含有一第一記憶體控制器及一第二記憶體控制器，用來分別存取該第一記憶體裝置及該第二記憶體裝置； 一指令管理裝置，用來接收該第一記憶體控制器傳送的一第一指令訊號及該第二記憶體控制器傳送的一第二指令訊號，以及根據一預設排列資訊，決定該第一指令訊號及該第二指令訊號的傳送優先順序，其中該預設排列資訊指示該複數個記憶體控制器的優先順序或複數個指令的優先順序；以及 一指令介面裝置，用來根據具有第一傳送優先順序的該第一指令訊號，產生一第一晶片選擇訊號，並傳送至該第一記憶體裝置，以及根據具有第二傳送優先順序的該第二指令訊號，產生一第二晶片選擇訊號，並傳送至該第二記憶體裝置。
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