TW202044766A - 輸入輸出電路及其自偏壓電路 - Google Patents

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Abstract

一種輸入輸出電路及其自偏壓電路。自偏壓電路包括追蹤電路、偏壓控制電路以及第一電晶體至第四電晶體。追蹤電路接收第一電源電壓，依據第一電源電壓的變化以產生偏壓電壓。偏壓控制電路依據第一電源電壓以及輸入輸出焊墊上的電壓以產生第一控制信號、第二控制信號以及第三控制信號。第一電晶體耦接輸入輸出焊墊並受控於第一控制信號。第二電晶體受控於第二控制信號以提供偏壓電壓。第三電晶體耦接至輸入輸出焊墊，第三電晶體受控於第三控制信號並依據焊墊的電壓產生第四控制信號。第四電晶體受控於第四控制信號以產生偏壓電壓。

Description

輸入輸出電路及其自偏壓電路
本發明是有關於一種輸入輸出電路及其自偏壓電路，且特別是有關於一種可支援故障安全（fail-safe）模式的輸入輸出電路及其自偏壓電路。
在積體電路中，為提供晶片內部電路與外部進行信號傳輸，常設置所謂的輸入輸出電路以作為晶片內部電路與外部的溝通介面。在習知技術領域中，一種所謂的失敗安全的輸入輸出電路被提出。這種故障安全的輸入輸出電路在當電源電壓斷電（power down）時，可使所連接的系統穩定被引導至安全模式下，而不致於產生崩潰或大幅漏電現象的產生。
本發明提供一種輸入輸出電路以及自偏壓電路，在系統發生故障時，可穩定控制輸入/輸出電路內部電壓的準位。
本發明的自偏壓電路包括追蹤電路、偏壓控制電路以及第一電晶體至第四電晶體。追蹤電路接收第一電源電壓，依據第一電源電壓的變化以產生偏壓電壓。偏壓控制電路耦接至焊墊並接收第一電源電壓，依據第一電源電壓以及焊墊上的電壓以產生第一控制信號、第二控制信號以及第三控制信號。第一電晶體耦接在焊墊與第一節點間，受控於第一控制信號。第二電晶體耦接在第一節點與第二節點間，受控於第二控制信號，其中第二節點提供偏壓電壓。第三電晶體具有第一端耦接至焊墊，第三電晶體的控制端接收第三控制信號，第三電晶體依據焊墊的電壓以及第三控制信號以在第三電晶體的第二端產生第四控制信號。第四電晶體耦接在追蹤電路以及第二節點間，第四電晶體依據第四控制信號以在第二節點產生偏壓電壓。
本發明的輸入輸出電路包括輸入輸出緩衝器以及如上所述的自偏壓電路。輸入輸出緩衝器具有多個疊接電晶體。自偏壓電路提供偏壓電壓至部份疊接電晶體的基極或控制端。
基於上述，本發明的自偏壓電路可基於第一電源電壓的電壓變化狀態以及焊墊上的電壓來產生偏壓電壓，並透過將偏壓電壓提供至積體電路內，各個P型電晶體的基極（設置在N型井區上）。透過使P型電晶體的基極與第一電源電壓隔離的方式，達到故障安全的要求。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明一實施例的自偏壓電路的示意圖。自偏壓電路100包括追蹤電路110、偏壓控制電路120以及電晶體PM101~PM104。追蹤電路110接收第一電源電壓VCC3V，並依據第一電源電壓VCC3V的變化以產生偏壓電壓VNW。追蹤電路110另耦接至電晶體PM104的第一端以及第二端，並依據偏壓電壓VNW以提供電壓至電晶體PM104的第一端。
此外，偏壓控制電路120耦接至焊墊IOPAD並接收第一電源電壓VCC3V以及第二電源電壓VCC18V。偏壓控制電路120依據第一電源電壓VCC3V、第二電源電壓VCC18V以及焊墊IOPAD上的電壓IOIN以產生第一控制信號CTR1、第二控制信號CTR2以及第三控制信號CTR3。偏壓控制電路120分別提供第一控制信號CTR1、第二控制信號CTR2以及第三控制信號CTR3至電晶體PM101、PM102以及PM103的控制端。焊墊IOPAD可以為輸入輸出焊墊。
在另一方面，電晶體PM101的第一端耦接至焊墊IOPAD，電晶體PM101的第二端耦接至第一節點ND1。電晶體PM102的第一端耦接至第一節點ND1，電晶體PM102的第二端耦接至第二節點ND2。並且，電晶體PM103的第一端耦接至焊墊IOPAD，電晶體PM103的第二端則耦接至電晶體PM104的控制端。其中，電晶體PM103依據第三控制信號CTR3，基於焊墊IOPAD上的電壓IOIN來產生第四控制信號CTR4。電晶體PM104則依據第四控制信號CTR4，基於追蹤電路110提供的信號以產生偏壓電壓VNW。
值得注意的，在本實施例中，電晶體PM101~PM104均為P型電晶體，且電晶體PM101~PM104的基極共同接收偏壓電壓VNW。在本實施例中，電晶體PM101~PM104的基極可設置在晶片中的N型井區（N-well）中。
以下請參照圖2，圖2繪示本發明另一實施例的自偏壓電路的電路示意圖。自偏壓電路200包括追蹤電路210以及偏壓控制電路220以及電晶體PM101~PM104。其中，偏壓控制電路220包括第一部份電路221以及第二部分電路222。
在本實施例中，追蹤電路210包括電晶體PM2051以及PM2061。電晶體PM2051的第一端接收第一電源電壓VCC3V，電晶體PM2051的控制端接收設定信號TIE1，電晶體PM2051的第二端耦接至電晶體PM2061的第一端。電晶體PM2061的第二端耦接至第二節點ND2，電晶體PM2061的控制端耦接至電晶體PM104的第一端。
在另一方面，偏壓控制電路220的第一部份電路221包括電晶體PM205。電晶體PM205的第一端接收設定信號TIE1，電晶體PM205的控制端耦接至焊墊IOPAD，電晶體PM205的第二端耦接至電晶體PM103的第二端，並耦接至電晶體PM104的控制端。
偏壓控制電路220的第一部份電路222包括電晶體PM206、PM207以及PM208以及二極體串2221。電晶體PM206的第一端接收第一電源電壓VCC3V，電晶體PM206的控制端耦接至電晶體PM207的第一端，電晶體PM206的第二端耦接至電晶體PM102的控制端。另外，電晶體PM207的控制端耦接至焊墊IOPAD，電晶體PM207的第二端耦接至第一節點ND1。電晶體PM208的第一端接收第二電源電壓VCC18V，電晶體PM208的控制端接收設定信號TIE2，且電晶體PM208的第二端耦接至電晶體PM101的控制端。
在本實施例中，二極體串2221包括一個或多個二極體，並順向偏壓於焊墊IOPAD以及電晶體PM208的第二端間。二極體串2221用以降低焊墊IOPAD上的電壓IOIN，並將降壓後的電壓傳送至電晶體PM101以及電晶體PM103的控制端。
在本實施例中，第一電源電壓VCC3V的電壓值大於第二電源電壓VCC18V的電壓值。在正常工作狀態下，第一電源電壓VCC3V例如等於3.3伏特，第二電源電壓VCC18V例如等於1.8伏特。在當焊墊IOPAD上的電壓IOIN為3.3伏特時，自偏壓電路200可產生為3.1伏特的偏壓電壓VNW。相對的，當在故障狀態時，第一電源電壓VCC3V以及第二電源電壓VCC18V的電壓值逐漸降低至0伏特，自偏壓電路200可依據為3.3伏特的焊墊IOPAD上的電壓，來維持產生等於3.3伏特的偏壓電壓VNW。在另一方面，關於設定信號TIE1以及TIE2的電壓值，當在正常工作狀態下，焊墊IOPAD上的電壓IOIN為3.3伏特時，設定信號TIE1以及TIE2的電壓值可以分別為1.8伏特以及0伏特。在故障狀態下（第一電源電壓VCC3V以及第二電源電壓VCC18V的電壓值降低至0伏特），設定信號TIE1以及TIE2的電壓值可以分別為1.8伏特以及1.8伏特。
值得一提的，在本實施例中，電晶體PM102、PM104、PM2051、PM2061、PM206、PM207形成的電路，並用以在故障狀態下產生與電源電壓隔離（包括第一電源電壓VCC3V以及第二電源電壓VCC18V）的偏壓電壓VNW，並提供偏壓電壓VNW至積體電路中的P型電晶體的基極。電晶體PM2051、PM2061並在故障狀態下，用以抵抗基於焊墊IOPAD上被提升的電壓IOIN所可能產生的漏電路徑。此外，電晶體PM205、PM103、PM104、PM208以及PM101及二極體串2221則用以產生上述電路的控制偏壓，並維持自偏壓電路200整體的可靠度。
附帶一提的，在本發明其他實施例中，自偏壓電路200也可透過第一節點ND1，來提供偏壓電壓至積體電路中P型電晶體的基極。
請參照圖3，圖3繪示本發明另一實施例的自偏壓電路的示意圖。自偏壓電路300除具有如前述實施例所述的自偏壓電路200的電路架構外，另包括設定信號產生器320。並且，圖3中的自偏壓電路200中的二極體串2221，是透過多個連接為二極體組態的電晶體所構成。並且，在自偏壓電路200的電路架構中，所有的P型電晶體的基極均接收偏壓電壓VNW。
在另一方面，設定信號產生器320包括二極體串321、322以及電晶體PM31~PM34以及NM31、NM32。二極體串321、322均由多個連接為二極體組態的電晶體所構成。二極體串321的陽極接收第一電源電壓VCC3V，二極體串321的陰極產生設定信號TIE1。二極體串322的陽極則耦接至焊墊IOPAD並接收焊墊IOPAD上的電壓IOIN，二極體串322的陰極產生信號VTIE2。
另外，電晶體PM31的第一端接收第二電源電壓VCC18V，電晶體PM31的控制端以及第二端相互連接，並使電晶體PM31形成二極體的連接組態，電晶體PM31的第二端以及控制端共同耦接至電晶體NM31的控制端。
電晶體NM31的第一端耦接至電晶體PM32的控制端，電晶體NM31的第二端耦接至參考接地端GND。電晶體PM32的第一端接收第二電源電壓VCC18V，電晶體PM32的第二端產生信號VTIE2。
在另一方面，電晶體PM33以及NM32串聯耦接並形成一反向器的架構。電晶體PM33以及NM32的控制端共同接收信號VTIE2，且電晶體PM33的第一端耦接至電晶體PM34的第二端，電晶體NM32的第二端耦接至參考接地端GND。電晶體PM33與NM32的耦接端點產生設定信號TIE2。電晶體PM34的控制端接收信號VTIE2，電晶體PM34的第二端並耦接至二極體串321產生設定信號TIE1的端點。
在正常工作狀態下，電晶體NM31的控制端接收高電壓（等於第二電源電壓VCC18V減去電晶體PM31的導通電壓），並對應被導通。如此一來，電晶體PM32控制端上的電壓被拉低，並使電晶體PM32對應被導通，並使信號VTIE2的電壓被拉高。也因此，透過被導通的電晶體NM32，可產生實質上等於0伏特的設定信號TIE2。在另一方面，二極體串321可依據正常電壓值得第一電源電壓VCC3V（例如等於3.3伏特）來產生等於1.8伏特的設定信號TIE1。
在故障狀態下，基於第一電源電壓VCC3V、第二電源電壓VCC18V均降至0伏特，而二極體串321無法產生有效的設定信號TIE1，且電晶體PM31、NM31以及PM32均無法有效的被導通。此時，二極體串322可依據被拉高的焊墊IOPAD上的電壓IOIN來提供電壓值略低於電壓IOIN的信號VTIE2。如此一來，電晶體PM34、PM33以及NM32可產生例如等於1.8伏特的設定信號TIE1以及TIE2。
請參照圖4A以及圖4B，圖4A以及圖4B繪示本發明不同實施例的輸入輸出電路的示意圖。在圖4A中，輸入輸出電路401包括輸入輸出緩衝器411以及自偏壓電路421。輸入輸出緩衝器411耦接至焊墊IOPAD，並具有的多個疊接個電晶體M1~M4。自偏壓電路421耦接至焊墊IOPAD以及輸入輸出緩衝器411。自偏壓電路421產生偏壓電壓VNW，並提供偏壓電壓VNW至輸入輸出緩衝器411中的電晶體M1~M2的基極。
在本實施例中，自偏壓電路421可依據前述的實施例的自偏壓電路100、200、300來實施。在故障狀態下，自偏壓電路421可依據焊墊IOPAD上的電壓，以產生並提供偏壓電壓VNW至電晶體M1~M2的基極，並提供相對應偏壓點有效控制驅動信號PG0、TIEHIP以及TIEHIN，以完成故障安全的動作。
在本實施例中，輸入輸出電路401另包括閘極追蹤電路431、441、451、預驅動器461、電阻R1、R2、電容C1、電晶體TX1以及緩衝器BUF1、INV1。閘極追蹤電路431接收第一電源電壓VCC3V，閘極追蹤電路441、451則接收第二電源電壓VCC18V。閘極追蹤電路431以及預驅動器461產生驅動信號PGO以驅動電晶體M1；閘極追蹤電路441、451分別產生驅動信號TIEHIP以及TIEHIN以分別驅動電晶體M2、M3；以及，預驅動器461產生驅動信號NGO以驅動電晶體M4。在本實施例中，閘極追蹤電路431、441、451可應用本領域具通常知識者所熟知的閘極追蹤（gate tracking）電路來實施，沒有固定的限制。
電阻R1、R2以及電容C1形成一個電阻電容網路（RC network），其中電阻R1接收電壓VHV，並可用以拉高焊墊IOPAD上的電壓。電晶體TX1、緩衝器BUF1以及INV1形成一緩衝電路，並用以將焊墊IOPAD上的電壓傳送至積體電路內部。其中，緩衝器BUF1可以為一遲滯型緩衝器，而緩衝器INV1可以為一反向器。值得注意的，緩衝器BUF1接收的工作電源為第二電源電壓VCC18V，緩衝器INV1則接收電源VCC以為工作電源，電晶體TX1的控制端接收驅動信號TIEHIN。電源VCC的電壓可以等於或小於第二電源電壓VCC18V的電壓。
在圖4B中，輸入輸出電路402包括輸入輸出緩衝器412以及自偏壓電路422。輸入輸出緩衝器412耦接至焊墊IOPAD，並具有的多個疊接個電晶體M5~M6。自偏壓電路422耦接至焊墊IOPAD以及輸入輸出緩衝器412。自偏壓電路422產生偏壓電壓VNW，並提供偏壓電壓VNW至閘極追蹤電路432，有效控制輸入輸出緩衝器412中的電晶體M5的控制端。
輸入輸出電路402另包括閘極追蹤電路432、預驅動器462、電阻R1、R2、電容C1、電晶體TX以及緩衝器BUF1、INV1。閘極追蹤電路431接收第一電源電壓VCC3V，閘極追蹤電路441、451則接收第二電源電壓VCC18V。
在此請注意，預驅動器462產生驅動信號NGO以驅動電晶體M6。閘極追蹤電路432在正常工作狀態下，產生驅動信號TIEHIN以驅動電晶體M5，相對的，在故障狀態下，自偏壓電路422產生偏壓電壓VNW，並提供偏壓電壓VNW以驅動電晶體M5。並達成故障安全的要求。
綜上所述，本發明提出自偏壓電路，以在故障狀態下，依據下降為0伏特的第一電源電壓，並基於被拉高的焊墊上的電壓，以產生偏壓電壓。偏壓電壓用以提供至積體電路中P型電晶體中，形成在N型井區的基極，並透過與電源電壓隔離的偏壓電壓，達成積體電路的故障安全的要求。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、421、422:自偏壓電路 110、210:追蹤電路 120、220:偏壓控制電路 221:第一部份電路 222:第二部分電路 2221、321、322:二極體串 320:信號產生器 401、402:輸入輸出電路 411、412:輸入輸出緩衝器 431、441、451、432:閘極追蹤電路 461:預驅動器 PM101~PM104、PM2051、PM2061、PM205~PM208、PM31~PM34、NM31、NM32、M1~M4:電晶體 ND1、ND2:節點 VNW:偏壓電壓 VCC3V、VCC18V:電源電壓 IOPAD:焊墊 IOIN:電壓 CTR1、CTR2、CTR3、CTR4:控制信號 TIE1、TIE2:設定信號 VHV:電壓 VTIE2:信號 GND:參考接地端 R1、R2:電阻 C1:電容 TX1:電晶體 BUF1、INV1:緩衝器 TIEHIP、TIEHIN、PGO、NGO:驅動信號 VCC:電源
圖1繪示本發明一實施例的自偏壓電路的示意圖。 圖2繪示本發明另一實施例的自偏壓電路的電路示意圖。 圖3繪示本發明另一實施例的自偏壓電路的示意圖。 圖4A以及圖4B繪示本發明不同實施例的輸入輸出電路的示意圖。
100:自偏壓電路
110:追蹤電路
120:偏壓控制電路
PM101~PM104:電晶體
VNW:偏壓電壓
VCC3V、VCC18V:電源電壓
IOPAD:焊墊
IOIN:電壓
ND1、ND2:節點
CTR1、CTR2、CTR3、CTR4:控制信號

Claims (11)

  1. 一種自偏壓電路，包括： 一追蹤電路，接收一第一電源電壓，依據該第一電源電壓的變化以產生一偏壓電壓； 一偏壓控制電路，耦接至一焊墊並接收該第一電源電壓，依據該第一電源電壓以及該焊墊上的電壓以產生一第一控制信號、一第二控制信號以及一第三控制信號； 一第一電晶體，耦接在該焊墊與一第一節點間，受控於該第一控制信號； 一第二電晶體，耦接在該第一節點與一第二節點間，受控於該第二控制信號，其中該第二節點提供該偏壓電壓； 一第三電晶體，具有第一端耦接至該焊墊，該第三電晶體的控制端接收該第三控制信號，該第三電晶體依據該焊墊的電壓以及該第三控制信號以在該第三電晶體的第二端產生一第四控制信號；以及 一第四電晶體，耦接在該追蹤電路以及該第二節點間，該第四電晶體依據該第四控制信號以在該第二節點產生該偏壓電壓。
  2. 如申請專利範圍第1項所述的自偏壓電路，其中該第一電晶體至該第四電晶體的基極接收該偏壓電壓。
  3. 如申請專利範圍第1項所述的自偏壓電路，其中該追蹤電路包括： 一第五電晶體，具有第一端接收該第一電源電壓，該第五電晶體的控制端接收一第一設定信號； 一第六電晶體，具有第一端耦接至該第五電晶體的第二端，該第六電晶體的控制端耦接至該第四電晶體的第一端，該第六電晶體的第二端接至該第二節點。
  4. 如申請專利範圍第3項所述的自偏壓電路，其中該第一電晶體至該第六電晶體均為P型電晶體，且該第五電晶體以及該第六電晶體的基極接收該偏壓電壓，並與該第一電源電壓隔離。
  5. 如申請專利範圍第1項所述的自偏壓電路，其中該偏壓控制電路包括： 一第五電晶體，其第一端接收一第一設定信號，該第五電晶體的控制端耦接至該焊墊並耦接至該第三電晶體的第一端，該第五電晶體的第二端耦接至該第三電晶體的第二端； 一第六電晶體，其第一端接收該第一電源電壓，該第六第晶體的第二端接至該第二電晶體的控制端； 一第七電晶體，其第一端耦接至該第六電晶體的控制端並接收一第一設定信號，該第七電晶體的控制端耦接至該焊墊，且該第七電晶體的第二端耦接至該第一節點； 一第一二極體串，順向偏壓在乾旱電以及該第一電晶體的控制端間；以及 一第八電晶體，具有第一端接收一第二電源電壓，該第八電晶體的控制端接收一第二設定信號，該第八電晶體的第案端耦接至該第一電晶體的控制端， 其中該第一電源電壓大於該第二電源電壓。
  6. 如申請專利範圍第5項所述的自偏壓電路，其中該第五電晶體至該第八電晶體均為P型電晶體，且該第五電晶體至該第八電晶體的基極接收該偏壓電壓，並與該第一電源電壓以及該第二電源電壓隔離。
  7. 如申請專利範圍第5項所述的自偏壓電路，其中該第一二極體串包括至少一二極體，該至少一二極體的陽極耦接至該焊墊，該至少一二極體的陰極耦接至該第一電晶體的控制端。
  8. 如申請專利範圍第5項所述的自偏壓電路，其中更包括： 一設定信號產生器，耦接至該追蹤電路以及該偏壓控制電路，用以產生該第一設定信號以及該第二設定信號。
  9. 如申請專利範圍第8項所述的自偏壓電路，其中該設定信號產生器包括： 一第二二極體串，陽極接收該第一電源電壓，陰極耦接至該第五電晶體的第一端； 一第九電晶體，其第一端接收該第二電源電壓，該第九電晶體的第二端與該第九電晶體的控制端相耦接； 一第十電晶體，其控制端耦接至該第九電晶體的第二端，該第十電晶體的第二端耦接至一參考接地端； 一第十一電晶體，其控制端耦接至該第十電晶體的第一端，該第十一電晶體的第一端接該第二電源電壓； 一第三二極體串，其陽極耦接至該焊墊，該第三二極體串的陰極耦接至該第十一電晶體的第二端； 一第十二電晶體，其控制端耦接至該第十一電晶體的第二端，其第二端耦接至該第五電晶體的第一端； 一第十三電晶體；以及 一第十四電晶體，與該第十三第電晶體相互串接在該第十二電晶體的第一端與該參考接地端間，該第十四電晶體與該第時三電晶體的控制端共同耦接至該第十一電晶體的第二端 其中該第十二電晶體的第二端提供該第一設定信號，該第十三電晶體與該第十四電晶體的耦接端點提供該第二設定信號。
  10. 如申請專利範圍第9項所述的自偏壓電路，其中該第十二電晶體與該第十三電晶體的基極端接收該偏壓電壓。
  11. 一種輸入輸出電路，包括： 一輸入輸出緩衝器，具有的多個疊接個電晶體； 如申請專利範圍第1項所述的自偏壓電路，提供該偏壓電壓至部份的該些疊接的電晶體的基極或控制端。
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