TW202044252A - 電子電路及雙穩態電路 - Google Patents

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菅原聰
北形大樹
山本修一郎
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Abstract

一種電子電路，其具備有：單元陣列，具有複數個具備有雙穩態電路的記憶體單元，各個記憶體單元分別具備有切換第1模式與第2模式的第1反相器電路及第2反相器電路，第1模式是在轉移特性上於實質上不具有遲滯的模式，第2模式是在轉移特性上具有遲滯的模式，第1反相器電路的輸出節點及輸入節點分別連接於第2反相器電路的輸入節點及輸出節點；及控制電路，將複數個記憶體單元當中亦可不保持資料的1或複數個第1記憶體單元電源切斷後，將複數個記憶體單元當中其餘的1或複數個第2記憶體單元內的雙穩態電路設為前述第2模式，在維持第2模式的狀態下，將比讀出及/或寫入資料時供給至雙穩態電路的第1電源電壓更低且第2模式的雙穩態電路可以保持資料的第2電源電壓，供給至1或複數個第2記憶體單元內的雙穩態電路。

Description

電子電路及雙穩態電路
本發明是有關於電子電路及雙穩態電路，是有關於例如雙穩態電路及具備有具有該雙穩態電路的複數個記憶體單元(memory cell)的電子電路。
目前已知可以不使用非揮發性元件，而是使用僅由CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)所構成的反相器，來構成擬似非揮發性SRAM(VNR-SRAM)(例如專利文獻1)。在VNR-SRAM中，是使用可切換下述模式的雙模式反相器(dual-mode inverter)：可進行超低電壓(ULV)保存(retention)的斯密特觸發器(Schmitt trigger)(ST)模式、以及在一般的電壓下可實現和SRAM同等的電路性能之升壓反相器(boosted inverter)(BI)模式。可以將此ULV保存使用於電源閘控(power gating)(PG)。
目前已知有使用了具有雙穩態電路與非揮發性元件的記憶體單元(NV-SRAM)之記憶電路(例如專利文獻2)。在NV-SRAM中是將雙穩態電路的資料儲存於非揮發性元件，並且將非揮發性元件的資料回存(restore/復原)至雙穩態電路。
在NV-SRAM中，目前已知有進行下述動作的記憶電路(例如專利文獻3)：如一般的SRAM地將資料寫入(write)至雙穩態電路及讀出(read)的SRAM(Static Random Access Memory)動作、降低電源電壓以保持住資料的休眠動作、將雙穩態電路的資料儲存於非揮發性元件的儲存動作、將記憶體單元的電源切斷的停工(shutdown)動作、以及將非揮發記憶元件所儲存的資料寫回雙穩態電路的回存動作。藉由使用儲存、停工、及回存動作即能夠在不失去單元的記憶內容的情形下，使得電源切斷所進行之電源閘控(PG)變得可行。
目前已知有記憶電路(例如專利文獻4)，是在雙穩態電路所儲存的資料、與非揮發性元件所記憶的資料一致的情況下，進行跳過(skip)儲存的控制(免儲存動作)。目前已知有將單元陣列分割成複數個區塊，並且將儲存動作已結束的區塊的電源切斷的方式(例如專利文獻5)。 先前技術文獻 專利文獻
專利文獻1：國際公開第2016/158691號 專利文獻2：國際公開第2009/028298號 專利文獻3：國際公開第2013/172066號 專利文獻4：國際公開第2013/172065號 專利文獻5：國際公開第2016/024527號
發明欲解決之課題
在專利文獻1的VNR-SRAM中，藉由進行ULV保存，可以在不失去單元的記憶內容之情況下，減少待機時電力。藉此，即可以抑制消耗電力。但是，在VNR-SRAM中，由於針對PG後不需要的資料也會進行ULV保存，因此PG時的漏電流所造成的能量消耗之減少率會受到限制。又，在PG時會針對全部的單元來進行ST模式與BI模式的切換。因此，會產生用於模式切換的時間(延遲，latency)或能量開銷(energy overhead)。這些漏電流、用於模式切換的能量消耗會導致損益平衡時間(BET：Break-even time)的增大。
又，在專利文獻4及5的NV-SRAM中，可以藉由進行免儲存動作，來避免不需要儲存的資料之儲存。但是，若單元陣列的記憶容量變大，則會因等待儲存動作的區塊產生的漏電流所造成之消耗電力，使得免儲存的效果受到抑制。又，在免儲存動作中，即使是在PG中不需要的資料，仍然會對於在一般動作時有重寫過的資料進行儲存動作。因此，會產生不需要的能量開銷或儲存所需的延遲之開銷。
本發明是有鑒於上述課題而完成的發明，目的在於抑制消耗電力及消耗能量。 用以解決課題之手段
本發明為一種電子電路，具備有：單元陣列，具有複數個具備有雙穩態電路的記憶體單元，各個記憶體單元各自具備有切換第1模式與第2模式的第1反相器電路及第2反相器電路，前述第1模式是在轉移特性上於實質上不具有遲滯的模式，前述第2模式是在轉移特性上具有遲滯的模式，前述第1反相器電路的輸出節點及輸入節點分別連接於前述第2反相器電路的輸入節點及輸出節點；及控制電路，將前述複數個記憶體單元當中亦可不保持資料的1或複數個第1記憶體單元電源切斷後，將前述複數個記憶體單元當中其餘的1或複數個第2記憶體單元內的雙穩態電路設為前述第2模式，在維持前述第2模式的狀態下，將比讀出及/或寫入資料時供給至雙穩態電路的第1電源電壓更低且前述第2模式的雙穩態電路可以保持資料的第2電源電壓，供給至前述1或複數個第2記憶體單元內的雙穩態電路。
在上述構成中可以設為以下構成：前述單元陣列是被分割成各個區塊至少包含2個記憶體單元的複數個區塊，前述控制電路是從前述複數個區塊中提取出亦可不保持資料的1或複數個第1區塊，且將前述1或複數個第1區塊電源切斷後，將前述複數個區塊當中其餘的1或複數個第2區塊內的雙穩態電路設為前述第2模式，在維持前述第2模式的狀態下，將前述第2電源電壓供給至前述1或複數個第2區塊內的雙穩態電路。
在上述構成中可以設為以下構成：前述控制電路是在將前述1或複數個第2區塊內的雙穩態電路設為前述第2模式之前，將第3電源電壓供給至前述1或複數個第2區塊，前述第3電源電壓是比前述第1電源電壓更低且比前述第2電源電壓更高，且前述第1模式的雙穩態電路可以保持資料的電源電壓。
在上述構成中可以設為以下構成：前述控制電路是在已將前述第3電源電壓供給至前述1或複數個第2區塊內的雙穩態電路的狀態下，將前述1或複數個第2區塊內的雙穩態電路設為前述第2模式。
在上述構成中可以設為以下構成：前述1或複數個第2區塊為複數個第2區塊，前述控制電路是在已將前述第3電源電壓供給至前述複數個第2區塊當中的1或複數個第3區塊的雙穩態電路之狀態下，將前述1或複數個第3區塊內的雙穩態電路設為前述第2模式，在已將前述1或複數個第3區塊內的雙穩態電路設為前述第2模式的狀態下供給前述第2電源電壓，之後，在已將前述第3電源電壓供給至前述複數個第2區塊當中和前述1或複數個第3區塊不同的1或複數個第4區塊的雙穩態電路之狀態下，將前述1或複數個第4區塊內的雙穩態電路設為前述第2模式，在已將前述1或複數個第4區塊內的雙穩態電路設為前述第2模式的狀態下供給前述第2電源電壓。
在上述構成中可以設為以下構成：前述1或複數個第2區塊為複數個第2區塊，前述控制電路是在已將前述第3電源電壓供給至前述複數個第2區塊內的雙穩態電路之狀態下，將前述複數個第2區塊內的雙穩態電路設為前述第2模式後，在已將前述複數個第2區塊內的雙穩態電路設為前述第2模式的狀態下供給前述第2電源電壓。
在上述構成中可以設為以下構成：具備有記憶電路，前述記憶電路是設置在前述單元陣列之外，並且記憶顯示亦可不保持從外部電路接收到的前述資料之區塊的資訊，前述控制電路是依據前述資訊，來提取出亦可不保持前述資料的前述1或複數個第1區塊。
在上述構成中可以設為以下構成：前述第1反相器電路及前述第2反相器電路各自具備有：第1導電型的通道的第1FET，源極連接於第1電源線，汲極連接於輸出節點，閘極連接於輸入節點；和前述第1導電型相反的第2導電型的通道的第2FET，源極連接於在與前述第1電源線之間供給有電源電壓的第2電源線，汲極連接於中間節點，閘極連接於前述輸入節點；第2導電型的通道的第3FET，源極連接於前述中間節點，汲極連接於前述輸出節點，閘極連接於前述輸入節點；及第4FET，源極及汲極的一者連接於前述中間節點，前述源極及前述汲極的另一者連接於控制節點，前述第1反相器電路的第4FET的閘極連接於前述第1反相器電路的輸入節點、輸出節點、前述第2反相器電路的輸入節點及輸出節點之任1個節點，前述第2反相器電路的第4FET的閘極連接於前述第2反相器電路的輸入節點、輸出節點、前述第1反相器電路的輸入節點及輸出節點之任1個節點，前述第1反相器電路的第4FET，在閘極連接於前述第1反相器電路的輸出節點或前述第2反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第1反相器電路的輸入節點或前述第2反相器電路的輸出節點時，為第1導電型的通道的FET，前述第2反相器電路的第4FET，在閘極連接於前述第2反相器電路的輸出節點或前述第1反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第2反相器電路的輸入節點或前述第1反相器電路的輸出節點時，為第1導電型的通道的FET。
在上述構成中可以設為以下構成：在前述第1反相器電路及前述第2反相器電路的控制節點上施加固定偏壓，前述第1反相器電路及前述第2反相器電路在被供給前述第1電源電壓時會成為前述第1模式，在被供給前述第2電源電壓時會成為前述第2模式。
本發明為一種雙穩態電路，其具備有第1反相器電路、第2反相器電路、第1記憶節點、及第2記憶節點，前述第1反相器電路及前述第2反相器電路各自具備有：第1導電型的通道的第1FET，源極連接於第1電源線，汲極連接於輸出節點，閘極連接於輸入節點；和前述第1導電型相反的第2導電型的通道的第2FET，源極連接於在與前述第1電源線之間供給有電源電壓的第2電源線，汲極連接於中間節點，閘極連接於前述輸入節點；第2導電型的通道的第3FET，源極連接於前述中間節點，汲極連接於前述輸出節點，閘極連接於前述輸入節點；及第1導電型的通道的第4FET，源極及汲極的一者連接於前述中間節點，前述源極及前述汲極的另一者連接於控制節點，前述第1記憶節點連接有前述第1反相器電路的輸出節點及前述第2反相器電路的輸入節點，前述第2記憶節點連接有前述第1反相器電路的輸入節點及前述第2反相器電路的輸出節點，前述第1反相器電路的第4FET的閘極連接於前述第1反相器電路的輸入節點或前述第2反相器電路的輸出節點，前述第2反相器電路的第4FET的閘極連接於前述第2反相器電路的輸入節點或前述第1反相器電路的輸出節點。
本發明是一種電子電路，具備有：上述雙穩態電路；及電源電路，將前述電源電壓切換成第1電壓與第2電壓來供給，前述第1電壓是前述雙穩態電路可以寫入及讀出資料的電壓，前述第2電壓是比前述第1電壓更低且前述雙穩態電路可以保持資料的電壓。
在上述構成中可以設為以下構成：在前述電源電路將前述第1電壓及前述第2電壓之任一者供給至前述雙穩態電路時，都在前述控制節點上供給有固定偏壓。
在上述構成中可以設為以下構成：前述固定偏壓是供給前述第1電壓時之前述第1電源線的電壓與前述第2電源線的電壓之間的偏壓。
在上述構成中可以設為以下構成：前述固定偏壓是比供給前述第1電壓時之前述第1電源線的電壓與前述第2電源線的電壓之中間，更接近於前述第2電源線的電壓。
在上述構成中可以設為以下構成：具備有控制電路，前述控制電路是在前述第4FET為P通道FET之時，在前述電源電路供給前述第1電壓及第2電壓時，將低位準及比前述低位準更高的高位準分別供給至前述控制節點，在前述第4FET為N通道FET之時，在前述電源電路供給前述第1電壓及第2電壓時，將高位準及比前述高位準更低的低位準分別供給至前述控制節點。
本發明是一種電子電路，其具備有雙穩態電路與電源電路，前述雙穩態電路具備有第1反相器電路、第2反相器電路、第1記憶節點、及第2記憶節點，前述第1反相器電路及前述第2反相器電路分別具備有：第1導電型的通道的第1FET，源極是連接於第1電源線，汲極是連接於輸出節點，閘極是連接於輸入節點；和前述第1導電型相反的第2導電型的通道的第2FET，源極是連接於在與前述第1電源線之間供給有電源電壓的第2電源線，汲極是連接於中間節點，閘極是連接於前述輸入節點；第2導電型的通道的第3FET，源極是連接於前述中間節點，汲極是連接於前述輸出節點，閘極是連接於前述輸入節點；及第4FET，源極及汲極的一者是連接於前述中間節點，前述源極及前述汲極的另一者是連接於控制節點，前述第1記憶節點連接有前述第1反相器電路的輸出節點及前述第2反相器電路的輸入節點，前述第2記憶節點連接有前述第1反相器電路的輸入節點及前述第2反相器電路的輸出節點，前述第1反相器電路的第4FET的閘極是連接於前述第1反相器電路的輸入節點、輸出節點、前述第2反相器電路的輸入節點及輸出節點之任1個節點，前述第2反相器電路的第4FET的閘極是連接於前述第2反相器電路的輸入節點、輸出節點、前述第1反相器電路的輸入節點及輸出節點之任1個節點，前述電源電路是將前述電源電壓切換成第1電壓與第2電壓來供給，前述第1電壓是前述雙穩態電路可以寫入及讀出資料的電壓，前述第2電壓是比前述第1電壓更低且前述雙穩態電路可以保持資料的電壓，在前述電源電路將前述第1電壓及前述第2電壓之任一者供給至前述雙穩態電路時，都在前述控制節點上供給有固定偏壓。
在上述構成中可以設為以下構成：前述電源電路在將前述電源電壓切換成前述第1電壓與前述第2電壓時，將一定的第3電壓供給至前述第2電源線，並且將供給至前述第1電源線的電壓分別切換成第4電壓與第5電壓。
在上述構成中可以設為以下構成：前述固定偏壓為前述第3電壓與前述第4電壓之間的偏壓。
在上述構成中可以設為以下構成：前述第1反相器電路的第4FET，在閘極連接於前述第1反相器電路的輸出節點或前述第2反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第1反相器電路的輸入節點或前述第2反相器電路的輸出節點時，為第1導電型的通道的FET，前述第2反相器電路的第4FET，在閘極連接於前述第2反相器電路的輸出節點或前述第1反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第2反相器電路的輸入節點或前述第1反相器電路的輸出節點時，為第1導電型的通道的FET。
本發明是一種電子電路，具備有：單元陣列，具有複數個具備有雙穩態電路與非揮發性元件的記憶體單元，前述雙穩態電路是各個記憶體單元以揮發的方式來記憶資料，前述非揮發性元件是以非揮發的方式來儲存前述雙穩態電路所記憶的資料，並且將已經以非揮發的方式儲存的資料回存至前述雙穩態電路；及控制電路，將前述單元陣列電源切斷時，將前述複數個記憶體單元當中不論是否以揮發的方式重寫，皆可不用以非揮發的方式來儲存的1或複數個第1記憶體單元電源切斷，並且進行儲存動作，前述儲存動作是在將前述第1記憶體單元電源切斷後，在前述複數個記憶體單元當中其餘的1或複數個第2記憶體單元中，將已經以揮發的方式記憶於雙穩態電路的資料儲存至前述非揮發性元件，之後將前述第2記憶體單元電源切斷。
在上述構成中可以設為以下構成：前述單元陣列是被分割成各個區塊至少包含2個記憶體單元的複數個區塊，前述控制電路是在將前述單元陣列電源切斷時，從前述複數個區塊中提取出不論區塊內的記憶體單元是否以揮發的方式重寫，皆可不用以非揮發的方式來儲存的1或複數個第1區塊，並且將前述1或複數個第1區塊電源切斷，在將前述1或複數第1區塊電源切斷後，在前述複數個區塊當中其餘的1或複數個第2區塊內的記憶體單元中進行儲存動作，並將儲存動作已結束的第2區塊電源切斷。
在上述構成中可以設為以下構成：前述控制電路是在已將前述1或複數個第1區塊全部電源切斷後，在前述1或複數個第2區塊內的記憶體單元中進行儲存動作。
在上述構成中可以設為以下構成：具備有記憶電路，前述記憶電路是設置在前述單元陣列之外，並且記憶顯示從外部電路接收的前述1或複數個第1區塊的資訊，前述控制電路是依據前述資訊，來提取出前述1或複數個第1區塊。
在上述構成中可以設為以下構成：前述控制電路是從前述複數個區塊中提取出不論區塊內的記憶體單元是否以揮發的方式重寫，皆可不用以非揮發的方式來儲存的區塊、以及區塊內的任一記憶體單元都未以揮發的方式來重寫的區塊，來作為前述1或複數個第1區塊，並且將前述1或複數個第1區塊電源切斷，在將前述1或複數第1區塊電源切斷後，在前述複數個區塊當中其餘的1或複數個第2區塊內的記憶體單元中進行儲存動作，並將儲存動作已結束的第2區塊電源切斷。 發明效果
根據本發明，即可以抑制消耗電力及消耗能量。
用以實施發明之形態
以下，參照圖式來說明實施例。 [實施例1]
如專利文獻3，在一般的SRAM動作(亦即讀出/寫入動作)時只會在已重寫的記憶體單元中進行儲存動作。在此方法中，若單元陣列的尺寸變大，則起因於等待儲存動作的記憶體單元中的漏電流之消耗電力會變大。於是，可考慮到的是先將未重寫的記憶體單元停工，之後，在已重寫的記憶體單元中進行儲存動作。但是，即使已重寫的記憶體單元的資料是在回存後不需要的資料，仍然會進行儲存動作。藉此，消耗電力及延遲會增大。
實施例1之目的在於抑制消耗電力及消耗能量。具體而言，目的在於在PG(電源閘控)時(電源切斷時)，減少往PG的進入及從PG的返回中之消耗電力及消耗能量、以及減少有關於PG的BET。
在實施例1中，是先將不論是否已重寫，皆可不用儲存的資料的記憶體單元停工，之後，在其餘的記憶體單元中進行儲存動作。藉此，即可以抑制消耗電力及延遲。
更具體而言，將單元陣列分割成複數個區塊。在比記憶階層更上位的階層中判斷每個區塊的免儲存。此時，在一般的SRAM動作中即使有重寫，若為不需要的資料，仍設為免儲存區塊。上位的階層生成用以指定回存後不需要的資料所存在的區塊之UDF(Useless Data Flag)。在記憶階層中是依據UDF，按每個區塊來進行停工及儲存動作。藉此，即可以有效地抑制消耗電力。
以下，說明實施例1的詳細的例子。 [記憶體單元的說明] 圖1是實施例1中的記憶體單元的電路圖。如圖1所示，記憶體單元10主要具備有反相器電路14及16、自旋轉移力矩磁性穿隧接面元件(STT-MTJ：在以下簡稱為強磁性穿隧接面元件)MTJ1及MTJ2。
反相器電路14及16是連接成迴路狀而構成雙穩態電路12。反相器電路14具備有FET(Field Effect Transistor，場效電晶體)m1及m2。反相器電路16具備有FETm3及m4。FETm1及m3為P通道MOSFET，FETm2及m4為N通道MOSFET。FETm1及m3的源極是連接於施加有虛擬電源電壓VVDD的電源線15a，FETm2及m4的源極是連接於施加有接地電壓VGND的接地線15b。藉此，在雙穩態電路12中供給有電源電壓(VVDD-VGND)。
反相器電路14與16所連接的節點分別為節點Q、QB。節點Q與節點QB互相為互補節點。雙穩態電路12是藉由節點Q及節點QB分別成為高位準及低位準，或者節點Q及節點QB分別成為低位準及高位準，而成為穩定狀態。雙穩態電路12是藉由成為穩定狀態，而可以記憶資料。
節點Q及QB是分別透過N通道FETm5及m6而連接於位元線BL及BLB。FETm5及m6的閘極是連接於字元線WL。藉由FETm1至m6來形成6電晶體(FET)型的SRAM。
在節點Q與控制線CTRL之間連接有FETm7與強磁性穿隧接面元件MTJ1，在節點QB與控制線CTRL之間連接有FETm8與強磁性穿隧接面元件MTJ2。FETm7及m8的源極及汲極的一者是分別連接於節點Q及QB，源極及汲極的另一者是分別連接於強磁性穿隧接面元件MTJ1及MTJ2。FETm7及m8的閘極是連接於開關線SR。再者，FETm7及m8亦可分別連接於強磁性穿隧接面元件MTJ1及MTJ2與控制線CTRL之間。又，亦可不設置FETm7及m8。
強磁性穿隧接面元件MTJ1及MTJ2各自具有自由層17、穿隧絕緣膜18、及固定層19。自由層17及固定層19是由強磁性體所形成。在自由層17與固定層19的磁化方向為平行的狀態(平行狀態)下，MTJ1及MTJ2的電阻值會變低。在自由層17與固定層19的磁化方向為反平行的狀態(反平行狀態)下，MTJ1及MTJ2的電阻值會變得比平行狀態更高。MTJ1及MTJ2是藉由MTJ1及MTJ2的電阻值來儲存資料。在後述的虛擬電源方式中，自由層17是連接於控制線CTRL，在虛擬接地方式中，固定層19是連接於控制線CTRL。在虛擬電源方式中，FETm7及m8為N通道FET，在虛擬接地方式中，FETm7及m8為P通道FET。
在電源線15a與電源15c之間連接有電源開關30。電源開關30包含在電源線15a與電源15c之間並聯地連接的電源開關PS1及PS2。電源開關PS1及PS2例如分別為P通道FET及N通道FET。在電源開關PS1及PS2的閘極上分別施加有PS控制訊號VPG1及VPG2。電源開關30亦可設置在接地線15b與接地15d之間。在此情況下，在電源線15a上施加有電源的電壓VDD，在接地線15b上施加有接地電壓VGND以上的虛擬接地電壓VVGND。將此稱為虛擬接地方式。電源開關30亦可設置在電源線15a與電源15c之間、以及接地線15b與接地15d之間之雙方。
[各狀態的說明] 圖2(a)及圖2(b)是顯示實施例1中的各狀態下所施加的電壓的圖。如圖2(a)，在讀出/寫入狀態下VPG1及VPG2為低位準L。電源開關PS1及PS2分別成為開啟及關閉。藉此，在電源線15a與接地線15b之間供給的電源電壓VVDD-VGND即成為電壓V2。電壓V2為例如1.2V。
在休眠狀態下VPG1及VPG2為高位準H。電源開關PS1及PS2分別成為關閉及開啟。藉此，電源電壓VVDD-VGND即成為比電壓V2更低的電壓V1。電壓V1為例如0.8V。
在停工狀態下VPG1及VPG2分別為高位準H及低位準L。電源開關PS1及PS2是成為關閉。在電源線15a上未施加有電源電壓。藉此，電源電壓VVDD-VGND即成為比電壓V1更低的電壓V0。電壓V0為例如幾乎0V。
讀出/寫入狀態的期間，是作為一般的SRAM來重寫雙穩態電路12的資料，並以揮發的方式來保持資料(將此稱為「以揮發的方式來重寫資料」)之期間。對於雙穩態電路12之資料的寫入及讀出是和SRAM相同地進行。亦即，將字元線WL設為高位準，且將FETm5及m6設為導通狀態，藉此將位元線BL及BLB的資料寫入於雙穩態電路12。又，將位元線BL及BLB設為等電位的浮動狀態，且將字元線WL設為高位準，並且將FETm5及m6設為導通狀態，藉此即可以將雙穩態電路12的資料讀出於位元線BL及BLB。電源電壓VVDD-VGND是雙穩態電路12可以進行資料的重寫且可以保持資料的電壓V2。
休眠狀態的期間是記憶體單元10的休眠模式的期間。在休眠狀態下，雙穩態電路12只會保持資料，並不進行資料的重寫。電源電壓VVDD-VGND是雙穩態電路12雖然不能進行資料的重寫但可以保持資料的電壓V1。由於電壓V1比電壓V2更低，因此可以抑制消耗電力。
在讀出/寫入狀態及休眠狀態下，控制線CTRL及開關線SR中的控制訊號VCTRL及VSR為低位準，且FETm7及m8為關閉。藉由將FETm5及m6設為關閉，即可保持雙穩態電路12的資料。再者，在對於雙穩態電路12之資料的寫入、讀出、及保持時，較理想的是將開關線SR設為低位準，並且將FETm7及m8設為關閉。藉此，即可將節點Q及QB與控制線CTRL間的電流幾乎切斷，以實現穩定動作，此外，可以抑制消耗電力的增大。
如圖2(b)所示，儲存期間是進行儲存動作的期間，且是將雙穩態電路12所儲記憶資料儲存至強磁性穿隧接面元件MTJ1及MTJ2，以非揮發的方式來保持此資料(將此稱為「以非揮發的方式儲存」)的期間。在儲存期間中電源電壓VVDD-VGND是和讀出/儲存狀態相同的電壓V2。將控制訊號VSR設為高位準。
在H儲存期間中，將控制訊號VCTRL設為低位準。藉此，在節點Q及QB當中對應於高位準的節點之MTJ會成為高電阻。在L儲存期間中，將控制訊號VCTRL設為高位準。藉此，在節點Q及QB當中對應於低位準的節點之MTJ1及MTJ2會成為低電阻。H儲存期間與L儲存期間的順序亦可相反。如此，雙穩態電路12的資料即被儲存於強磁性穿隧接面元件MTJ1及MTJ2。
停工狀態的期間是將記憶體單元10設為停工的期間。在停工狀態下，是將電源電壓VVDD-VGND設為幾乎0V即電壓V0。此時，由於記憶體單元10中幾乎沒有電流流動，因此可以抑制消耗電力。
在回存期間中，是藉由在將控制訊號VCTRL設為低位準且將控制訊號VSR設為高位準的狀態下，將電源電壓VVDD-VGND從電壓V0提升到電壓V2而進行。與高電阻的強磁性穿隧接面元件MTJ1及MTJ2相對應的節點Q及QB會成為高位準。與低電阻的MTJ1及MTJ2相對應的節點Q及QB會成為低位準。如此，由強磁性穿隧接面元件MTJ1及MTJ2所儲存且以非揮發的方式保持的資料(將此稱為「以非揮發的方式儲存的資料」)會被回存至雙穩態電路12。
控制訊號VCTRL及VSR的高位準為例如VDD或VVDD，低位準為例如VGND。只要控制訊號VCTRL中的高位準是比低位準更高，且控制訊號VSR中的高位準是比低位準更高的電壓即可。
圖3是顯示實施例1中的各期間的消耗電力的圖。實線是顯示具有圖1所示的記憶體單元10(NV-SRAM)的記憶電路的消耗電力(功率)。實線的消耗電力包含漏電流與儲存及回存所用的電力，並不包含讀出/寫入期間中的讀出及寫入的電力。點線是顯示使用未設置FETm7、FETm8、MTJ1、及MTJ2的6電晶體SRAM(6T-SRAM)單元的記憶電路的消耗電力。虛線是顯示使用6T-SRAM單元的記憶電路之讀出/寫入期間的消耗電力。虛線及點線的消耗電力包含漏電流，並不包含讀出/寫入期間中的讀出及寫入的電力。
如圖3所示，在記憶體單元10的動作期間中，有休眠期間(休眠狀態的期間)、讀出/寫入期間(讀出/寫入狀態的期間)、儲存期間、停工期間(停工狀態的期間)、及回存期間。將休眠期間及讀出/寫入期間的長度設為τNL 。將儲存期間、停工期間、及回存期間的長度分別設為τStore 、τShutdown 、及τRestore 。
NV-SRAM的休眠期間及讀出/寫入期間的消耗電力分別為PSleep 及PNL 。NV-SRAM的PSleep 及PNL 是比6T-SRAM的休眠期間及讀出/寫入期間的消耗電力更大ΔPNL 。這是因為在NV-SRAM中在FETm7及m8有漏電流流動。
在NV-SRAM中，在儲存期間中會產生用於儲存的電力ΔPStore 。在停工期間中會產生消耗電力PShutdown 。消耗電力PShutdown 是起因於漏電流。在回存期間中會產生用於回存的電力ΔPRestore 。在6T-SRAM中，是將相當於NV-SRAM中的儲存期間、停工期間、及回存期間之期間，設為休眠期間。據此，這些期間的6T-SRAM的消耗電力會變成PSleep -ΔPNL 。停工期間的NV-SRAM與6T-SRAM的消耗電力的差為ΔPShutdown 。
NV-SRAM單元之相對於6T-SRAM單元的能量增加，為休眠期間及讀出/寫入期間中的ΔPNL 所造成之能量增加ΔENL 、儲存期間的ΔPStore 所造成之能量增加ΔEStore 、及回存期間的ΔPRestore 所造成之能量增加ΔERestore 的合計。NV-SRAM單元藉由停工可節約的能量為停工期間中的ΔPShutdown 所造成之能量減少ΔESave 。使ΔENL ＋ΔEStore ＋ΔERestore 和ΔESave 成為相等的τShutdown 為BET(Break-even time)。在雙穩態電路12中不進行資料的讀出/寫入之待機期間為BET以上時則設為停工狀態，在BET以下時則設為休眠狀態。藉此，即可以相當高效率地減少能量。
[電子電路的說明] 圖4是顯示實施例1中的電子電路的方塊圖。如圖4所示，電子電路100具備有單元陣列20與控制電路28。單元陣列20是被分割成複數個子陣列22。子陣列22的記憶容量為例如8k位元組。在子陣列22中複數個記憶體單元10是設置成矩陣狀。子陣列22是連接於匯流排25。子陣列22的個數可適當地設計。
在子陣列22中設置有電源開關30及周邊電路38。電源開關30是按每個子陣列22來設定電源電壓。周邊電路38是按每個子陣列22來進行免儲存控制。
控制電路28具備有SFBF(Store Free Block Flag)暫存器41及UDF(Useless Data Flag)暫存器40。控制電路28是依據位址按每個區塊來生成SFBF並且存放於暫存器41。控制電路28是將從外部電路接收的每個區塊的UDF存放於暫存器40。控制電路28是利用PS控制訊號來控制各子陣列22的電源開關30，藉此按每個子陣列22來控制電源。如此，控制電路28可作為電源管理單元來發揮功能。又，控制電路28是利用儲存控制訊號來控制各子陣列22的周邊電路38，藉此按每個子陣列22來控制免儲存動作。如此，控制電路28可作為免儲存管理單元來發揮功能。此外，控制電路28是透過匯流排25來進行對於子陣列22之資料的輸入輸出。控制電路28的至少一部分的功能亦可由外部的CPU(Central Processing Unit，中央處理單元)等之處理器電路與軟體協同合作來進行。
[子陣列的說明] 圖5是實施例1中的子陣列的方塊圖。如圖5所示，子陣列22是被分割成具有記憶體單元10的複數個區塊24(例如8個)。區塊24的記憶容量為例如1k位元組。區塊24的個數可適當地設計。在子陣列22內複數個記憶體單元10是配置成矩陣狀。在子陣列22內，字元線WL及開關線SR是延伸於列方向，位元線BL(相當於圖1的位元線BL及BLB)及控制線CTRL是延伸於行方向。在各記憶體單元10上，連接有字元線WL、開關線SR、位元線BL、控制線CTRL、電源線15a、及接地線15b。
對應於各子陣列22，設置有電源開關30及周邊電路38。控制電路28是控制電源開關30及周邊電路38。電源開關30可以按每個區塊24將電源電壓VVDD-VGND設為電壓V2、V1、及V0。周邊電路38具備有WL解碼器31、行解碼器32、36、預充電電路33、讀出寫入電路34、及SR解碼器35。
在讀出/寫入期間中，WL解碼器31是依據列位址來選擇字元線WL。行解碼器32是依據行位址來選擇位元線BL。預充電電路33是對位元線BL進行預充電。讀出寫入電路34是將資料寫入至WL解碼器31及行解碼器32所選擇的記憶體單元10的雙穩態電路12，或者從雙穩態電路12中讀出資料並輸出至匯流排25。
在儲存期間中，SR解碼器35是依據列位址來選擇開關線SR。行解碼器36是依據行位址來選擇控制線CTRL。在WL解碼器31及行解碼器32所選擇的記憶體單元10中，雙穩態電路12的資料是以非揮發的方式被儲存於強磁性穿隧接面元件MTJ1及MTJ2。
[動作的說明] 圖6是顯示實施例1中的動作的流程圖。如圖6所示，控制電路28是藉由來自外部電路的指令來供入單元陣列20的電源(步驟S10)。例如，控制電路28是在全部的區塊24中，藉由將控制訊號VSR設為高位準而將FETm7及m8開啟，並且將電源開關PS1開啟且將PS2關閉。藉此，在各單元陣列20內的記憶體單元10中，強磁性穿隧接面元件MTJ1及MTJ2內的資料即被回存至雙穩態電路12。
控制電路28是進行讀出及寫入動作(步驟S12)。控制電路28是判定是否已從外部電路接收將單元陣列20停工的指示(步驟S14)。在「否」之時返回步驟S12。在「是」之時，控制電路28是進行儲存動作及停工(步驟S16)。之後結束並返回步驟S10。
[讀出/寫入動作的說明] 說明圖6的步驟S12中的動作。圖7(a)是顯示實施例1中的讀出/寫入動作的流程圖。如圖7(a)所示，控制電路28是將暫存器41之對應於全部區塊24的SFBF重置(步驟S20)。例如，控制電路28是將對應於全部區塊24的SFBF設為高位準H。將寫入位址輸入至控制電路28(步驟S22)。控制電路28是選擇進行寫入的區塊24(亦即包含進行寫入的記憶體單元10的區塊24)(步驟S24)。控制電路28是在與利用WL解碼器31及行解碼器32而選擇的區塊24相對應的暫存器41中設定SFBF(步驟S26)。例如，控制電路28是將對應的SFBF設為低位準L。控制電路28是將資料寫入至利用讀出寫入電路34而選擇的區塊24內的記憶體單元10(步驟S28)。控制電路28是判定是否結束動作(步驟S30)。在「否」之時返回步驟S22。在「是」之時結束。
[UDF設定的說明] 說明設定UDF的動作。UDF是顯示區塊24的資料為亦可不儲存的資料(亦即，停工後亦可不回存的資料)之資訊。圖7(b)是顯示實施例1中的UDF的設定之流程圖。如圖7(b)所示，控制電路28是將暫存器40之對應於全部區塊24的UDF重置(步驟S32)。例如，控制電路28是將對應於全部區塊的UDF設為低位準L。從外部電路將UDF輸入至控制電路28(步驟S34)。UDF例如是將資料寫入至區塊24時輸入。或者，與資料的讀出或寫入無關，而是定期地或不定期地輸入。控制電路28是在與UDF所指定的區塊24相對應的暫存器40中設定UDF(步驟S36)。例如，控制電路28是將對應的UDF設為高位準H。控制電路28是判定是否結束動作(步驟S38)。在「否」之時返回步驟S34。在「是」之時結束。
UDF是藉由例如外部電路的CPU中的OS(Operating System，作業系統)或程式等之軟體而生成。又，UDF的生成的一部分亦可由專用的硬體電路來進行。亦可先將生成UDF的演算法實作在編譯器上，而藉由編譯器來自動地生成UDF。使用者亦可在程式上指定成為UDF的資料。亦可藉由機械學習等來學習成為UDF的資料，而生成UDF。亦可將複數個這些UDF的生成方法組合。當電子電路100為快取記憶體時，亦可不儲存的資料是指例如長期間未被使用的資料、使用頻率較少的資料、或寫入時間較舊的資料等。
[儲存動作的說明] 說明圖6的步驟S16的動作。圖8是顯示實施例1中的儲存動作的流程圖。
圖9(a)至圖9(d)是顯示實施例1中的單元陣列及區塊的示意圖。在圖9(a)至圖9(d)中，將單元陣列20內的子陣列22設為3×3之9個，將1個子陣列22內的區塊24設為4×2之8個來說明。「休眠」是顯示休眠狀態(亦即，區塊24內的全部的記憶體單元10為休眠模式的狀態)的區塊24。「儲存」是顯示儲存動作中的區塊24。「SFBF停工」是顯示SFBF之停工狀態(亦即，全部的記憶體單元10為停工狀態)的區塊24，「UDF停工」是顯示UDF之停工狀態的區塊24，「儲存後停工」是顯示儲存動作後的停工狀態的區塊24。
圖10(a)至圖10(c)是顯示實施例1中的區塊的示意圖。在圖10(a)至圖10(c)中，在區塊24a內設置有複數列23。「待機」是等待儲存的狀態的列23。「儲存」是顯示儲存動作中的列23。列23a至23c是顯示複數列23當中的特定列。
如圖8所示，在圖6的步驟S16中，當控制電路28開始儲存動作後，控制電路28是從暫存器40及41中分別讀出對應於各區塊24的UDF及SFBF(步驟S40)。控制電路28是將已設定了UDF及SFBF的至少一者(例如高位準H)的區塊24提取作為免儲存區塊。將免儲存區塊一併地停工(步驟S42)。例如控制電路28是使電源開關30將免儲存區塊的電源電壓VVDD-VGND設為V0。
如圖9(a)所示，控制電路28是在9個子陣列22的各8個區塊24即9×8＝72個當中，將已設定SFBF的17個區塊24與已設定UDF的19個區塊24，合計36個區塊24一併地停工。將其餘的36個區塊24設為休眠狀態。
控制電路28是選擇執行儲存動作之最初的區塊24a(步驟S44)。如圖9(b)所示，控制電路28是選擇子陣列22a的區塊24a，而開始儲存動作。
作為已選擇的區塊24a的儲存動作，控制電路28是在已選擇的區塊24a內按每一列來進行儲存動作(步驟S46)。
如圖10(a)所示，控制電路28是將最初的列23a儲存。將其他列23設為待機。例如，控制電路28是將列23a的FETm7及m8開啟，並且將待機狀態的列23的FETm7及m8關閉。控制電路28是將儲存用的電壓施加於在行方向上延伸的控制線CTRL。藉此，在FETm7及m8開啟且已將電壓施加於控制線CTRL的記憶體單元10中，雙穩態電路12的資料是以非揮發的方式被儲存於強磁性穿隧接面元件MTJ1及MTJ2。在控制線CTRL上，亦可逐行地施加電壓，亦可複數行同時地施加電壓。當列23a的全部記憶體單元10的儲存結束後，列23a的儲存動作即結束。
如圖10(b)所示，控制電路28是將下一列23b儲存。如圖10(c)所示，控制電路28是依序將列23儲存，而將最後的列23c儲存。全部的列23的儲存結束後，區塊24a的儲存動作即結束。
控制電路28是將區塊24a停工(步驟S48)。控制電路28是判斷已選擇的子陣列22內的最後的區塊之儲存動作是否已結束(步驟S50)。在「否」之時進入至下一個區塊24b(步驟S52)，並且返回步驟S44。
如圖9(c)所示，在步驟S44中控制電路28是選擇區塊24b，而在步驟S46中進行區塊24b的儲存動作。在步驟S48中控制電路28是將區塊24b停工。之後，依序重複步驟S44至S52。
如圖9(d)所示，最後的區塊24的儲存動作結束，全部的區塊24成為停工狀態。控制電路28是在步驟S50中判定為「是」，而結束儲存動作。
[控制電路的例子] 圖11(a)及圖11(b)是顯示實施例1中的各個單元陣列的尺寸及字位址之例子的圖。如圖11(a)所示，作為單元陣列20的尺寸，設成例如32k位元組、256k位元組、及2M位元組。將1個區塊24的尺寸設為1k位元組，且將1個子陣列22內的區塊24的個數Nblock設為8後，子陣列22的個數NSA會分別成為4個、32個、256個。子陣列22的位址的位元數X會分別成為2位元、5位元、及8位元。區塊24的位址的位元數Y為3位元。
如圖11(b)所示，字位址從高位開始為子陣列位址X位元、區塊位址Y位元、及區塊內的列位址(例如1k位元組時為7位元)。
圖12是顯示實施例1中的控制電路的例子之方塊圖。控制電路28具備有解碼器42、暫存器40、41、控制電路43、及PS控制電路44。暫存器40及41的位元數分別為各個區塊24的個數之NSA×Nblock以上。在NSA×Nblock個區塊24當中針對區塊24A至24C進行說明。
UDF記憶部40A至40C是分別對應於區塊24A至24C的1位元的閂鎖電路。在圖7(b)的步驟S32中，全部的記憶部40A至40C是被重置為低位準L。在步驟S34中當UDF輸入至控制電路28後，在步驟S36中，對應的區塊24A至24C的記憶部40A至40C是被設定為高位準H。
SFBF記憶部41A至41C是分別對應於區塊A至C的1位元的閂鎖電路。在圖7(a)的步驟S20中，全部的記憶部41A至41C是被重置為高位準H。在步驟S22中寫入的位址訊號是輸入至解碼器42。在步驟S24中從子陣列位址X及區塊位址Y選擇對應的區塊24。在步驟S26中，對應的區塊24A至C的記憶部40A至40C是被設定為低位準L。
控制電路43是輸出儲存控制訊號a、b及儲存控制訊號。PS控制電路44是依據暫存器40及41所保持的UDF及SFBF，來控制各區塊24A至24C的電源開關PS1A至PS1C及PS2A至PS2C。
PS控制電路44具備有各區塊24A至24C的個數的AND電路50、NAND電路51、OR電路52、NOR電路53、AND電路54、AND電路55、OR電路56、OR電路57、OR電路58、及AND電路59。
輸入至PS控制電路44的控制訊號a、b、ENNLB、及ENSLP是在各區塊24A至24C中共通的控制訊號，控制訊號VCTRL及VSR是按各區塊24A至24C而獨立的訊號。
對於AND電路50，輸入UDF記憶部40A至40C的輸出訊號與控制訊號ENNLB。對於NAND電路51，輸入UDF記憶部40A至40C的輸出訊號與控制訊號ENNLB。
對於OR電路52，輸入SFBF記憶部41A至41C的輸出訊號與控制訊號a。對於NOR電路53，輸入SFBF記憶部41A至41C的輸出訊號與控制訊號b。對於AND電路54，輸入OR電路52的輸出訊號與控制訊號ENNLB。對於AND電路55，輸入NOR電路53的輸出訊號與控制訊號ENNLB。對於OR電路56，輸入AND電路54的輸出訊號與控制訊號ENSLP。對於OR電路57，輸入AND電路55的輸出訊號與控制訊號ENSLP。
對於OR電路58，輸入AND電路50的輸出訊號與OR電路56的輸出訊號。從OR電路58輸出PS控制訊號VPG1A至VPG1C。PS控制訊號VPG1A至VPG1C是分別輸入至區塊24A至24C的電源開關PS1A至PS1C的閘極。
對於AND電路59，輸入NAND電路51的輸出訊號與OR電路57的輸出訊號。從AND電路59輸出PS控制訊號VPG2A至VPG2C。PS控制訊號VPG2A至VPG2C是分別輸入至區塊24A至24C的電源開關PS2A至PS2C的閘極。
圖13(a)至圖13(e)是顯示實施例1中的各訊號與電源開關的動作的圖。如圖13(a)所示，在讀出/寫入期間中，控制訊號a、b、ENNLB、及ENSLP全部都為L。將區塊24A至24C的UDF分別設為L、L、及H。將區塊24A至24C的SFBF分別設為L、H、及L。此時，VPG1A至VPG1C為L，且電源開關PS1A至PS1C為開啟。VPG2A至VPG2C為L，且電源開關PS2A至PS2C為關閉。如此，在讀出/寫入期間中，不取決於UDF及SFBF，電源開關PS1A至PS1C為開啟，且電源開關PS2A至PS2C為關閉。據此，在全部的區塊24A至24C中作為電源電壓VVDD-VGND施加有讀出/寫入用的電壓V2。
如圖13(b)所示，在休眠期間中，控制訊號ENSLP為H，且控制訊號a、b、及ENNLB為L。VPG1A至VPG1C為H，且電源開關PS1A至PS1C為關閉。VPG2A至VPG2C為H，且電源開關PS2A至PS2C為開啟。如此，在休眠期間中，不取決於UDF及SFBF，電源開關PS1A至PS1C為關閉，且電源開關PS2A至PS2C為開啟。據此，在全部的區塊24A至24C中作為電源電壓VVDD-VGND施加有休眠用的電壓V1。
在圖8的步驟S42中，從讀出/寫入狀態將免儲存區塊24B及24C一併地設為停工狀態。如圖13(c)所示，和圖13(a)相較之下，控制訊號a及ENNLB是從L變為H。控制訊號b及ENSLP是維持L。VPG1A至VPG1C是從L變為H，且電源開關PS1A至PS1C是從開啟變為關閉。VPG2A是從L變為H，且VPG2B及VPG2C是維持L。電源開關PS2A是從關閉至開啟，電源開關PS2B及PS2C是維持關閉。藉此，UDF及SFBF的至少一者為H的區塊24B及24C的電源電壓VVDD-VGND是變為V0，且區塊24B及24C是變成停工狀態。UDF及SFBF之雙方為L的區塊24A的電源電壓VVDD-VGND電壓是變為V1，且區塊24A是變成休眠狀態。
從圖8的步驟S42的狀態(將此期間設為T1)，在步驟S46中，已選擇的區塊24A會進行儲存動作。如圖13(d)所示地在步驟S42至S46中，控制訊號a是從H變為L，且控制訊號b是從L變為H。控制訊號ENNLB及ENSLP是分別維持H及L。VPG1A是從H變為L，且PS1A是從關閉變為開啟。VPG2A是從H變為L，且PS2A是從開啟變為關閉。PS1B、PS1C、PS2B、及PS2C是維持關閉。區塊24A的電源電壓VVDD-VGND是變為待機用的電壓V2，且區塊24B及24C的電源電壓VVDD-VGND是變為V0。藉此，區塊24A是成為儲存動作的待機狀態，區塊24B及C是維持停工狀態。在區塊24A中，因應於控制電路43所輸出的儲存控制訊號而施加有控制訊號VCTRL及VSR。藉此，如圖10(a)至圖10(c)，成為對象的區塊24A的儲存動作即執行。將此期間設為T2。
在圖8的步驟S48中，當區塊24A的儲存結束後，控制訊號a即從L變為H。控制訊號b、ENNLB、及ENSLP是分別維持H、H、及L。VPG1A是從L變為H，且PS1A是從開啟變為關閉。藉此，區塊24A的電源電壓VVDD-VGND是從電壓V2變為電壓V0，且區塊24A是成為停工狀態。將此期間設為T3。藉由進行圖8的步驟S44至S52的迴路，針對儲存動作對象的區塊24，將控制訊號(a、b)依序設為(H、L)→(L、H)→(H、H)。藉此，儲存動作對象的區塊24即依序被儲存。
如圖13(e)所示，在停工狀態下，控制訊號a、b、ENNLB、及ENSLP分別為H、H、H、及L。PS1A至PS1C及PS2A至PS2C是不取決於UDF及SFBF而變成關閉。藉此，全區塊24的電源電壓VVDD-VGND為V0，且全區塊24成為停工狀態。
圖14是實施例1中的控制訊號的時序圖。控制訊號a1~an為對應於各區塊241至24n的控制訊號a，控制訊號b1~bn為對應於各區塊241至24n的控制訊號b。區塊241~24k為儲存動作對象的區塊，區塊24k＋1~區塊24n為免儲存區塊。
如圖14所示，時刻t10與t11之間為讀出/寫入期間，且控制訊號a1~an、b1~bn、ENNLB、及ENSLP為L。時刻t11與t12之間為休眠期間，且控制訊號ENSLP為H，其他的控制訊號為L。
當儲存動作開始後，在時刻t13(圖8的步驟S42)中，控制訊號ENNLB及a1~an會變成H。藉此，儲存動作對象的區塊241~24k是成為期間T1的休眠狀態，免儲存區塊24k＋1~24n是成為停工狀態。此狀態是期間T1。
在時刻t14中，對應於儲存動作對象的區塊241的控制訊號a1及b1是分別變成L及H。時刻t14與t15之間的期間為區塊241的期間T2，區塊241是進行儲存動作。在時刻t15中，控制訊號a1是變成H，而b1是維持H。時刻t15之後的期間為區塊241的期間T3，區塊241為停工狀態。在時刻t15中，對應於區塊242的控制訊號a2及b2是分別變成L及H。時刻t15與t16之間的期間為區塊242的期間T2，區塊242是進行儲存動作。在時刻t16中，控制訊號a2是變成H，而b2是維持H。時刻t16之後的期間為區塊242的期間T3，區塊242為停工狀態。
針對儲存動作對象的區塊241~24k依序進行步驟S46及S48。在時刻t17中針對全部的儲存動作對象的區塊241~24k而儲存動作結束後，全區塊241~24n是成為停工狀態。在時刻t18中，當控制訊號a1~an、b1~bn、ENNLB、及ENSLP變成L後，即成為讀出/寫入期間。
如此，在時刻t13中區塊241至24k是一併地成為休眠狀態(期間T1)，而區塊24k＋1至24n是一併地成為停工狀態。之後，區塊241至24k是依序成為儲存(期間T2)。儲存已結束的區塊是依序成為停工狀態(期間T3)。
圖15是實施例1中的控制電路28的其他例子之方塊圖。如圖15所示，將控制訊號ENSLP設為每個區塊24A至24C的訊號，藉此即可以按每個區塊24A至24C來設為休眠狀態。其他的構成和圖12相同故省略說明。
[模擬] 針對實施例1之電子電路模擬了BET及儲存的延遲。針對比較例1-1及比較例1-2也進行了模擬。在比較例1-1中，並不進行子陣列22及區塊24的一併切斷，而是依序跳過已設定SFBF的區塊24的儲存動作。在比較例1-2中，並不進行UDF之一併切斷而僅進行SFBF之一併切斷。
模擬條件為以下。將讀出/寫入期間、儲存期間、及回存期間中的電源電壓VVDD-VGND即電壓V2設為1.2V。將休眠期間中的電源電壓VVDD-VGND即電壓V1及控制線CTRL的電壓分別設為0.8V及0V。將儲存期間中的開關線SR的電壓設為0.75V。將儲存期間中的控制線CTRL的高位準及低位準的電壓分別設為0.45V及0V。將子陣列22及區塊24的記憶容量分別設為8k位元組及1k位元組。
將SFBF的免儲存記憶體單元的個數相對於單元陣列20內的全記憶體單元的個數之比設為SFBF免儲存比例(proportion)。將UDF的免儲存記憶體單元的個數相對於單元陣列20內的全記憶體單元的個數之比設為UD比例(proportion)。考慮到在單元陣列20內以揮發的方式寫入的記憶體單元10會集中於特定的子陣列22及區塊24，將儲存動作所須的時間設為儲存延遲。針對單元陣列20的記憶容量為32k位元組、256k位元組、及2M位元組進行了模擬。
圖16(a)至圖16(c)是顯示實施例1、比較例1-1及1-2中的相對於SFBF免儲存比例之BET的圖，圖16(d)至圖16(f)是顯示相對於SFBF免儲存比例之儲存延遲的圖。如圖16(a)所示，在比較例1-1中，在32k位元組時若免儲存比例變大則BET變短。
如圖16(b)及圖16(c)，若記憶容量變大到256k位元組及2M位元組，則即使SFBF免儲存比例變大，BET也不會變小。這是因為以下的理由。亦即，若記憶容量變大，則等待儲存動作的區塊24會變大。在儲存動作的待機中在記憶體單元10中也會有漏電流流動。因此，單元陣列20整體的漏電流較大，即使免儲存比例變大，BET也不會變小。
如圖16(d)至圖16(f)所示，在比較例1中儲存延遲是不取決於免儲存比例而為一定。
如圖16(a)至圖16(c)，在比較例1-2中並不取決於記憶容量，若免儲存比例變大則BET變小。如圖16(d)至圖16(f)，在比較例1-1中並不取決於記憶容量，若免儲存比例變大則儲存延遲變短。這是因為在比較例1-2中是一開始就將免儲存的區塊24停工。
如圖16(a)至圖16(c)，在實施例1中，和比較例1-1相較之下，若UD比例變大則BET變短。如圖16(d)至圖16(f)所示，在實施例1中，和比較例1-1相較之下，若UD比例變大則儲存延遲變短。
根據實施例1，如圖1，各記憶體單元10具有：雙穩態電路12，以揮發的方式來記憶資料；及非揮發性元件，以非揮發的方式來儲存雙穩態電路12所記憶的資料，並且將已經以非揮發的方式儲存的資料回存至雙穩態電路12。如圖8的步驟S42，控制電路28在將單元陣列20停工(電源切斷)時，在複數個記憶體單元10當中，將不論是否已以揮發的方式重寫，皆可不用以非揮發的方式來儲存的1或複數個第1記憶體單元停工。如步驟S44及S46所示，將第1記憶體單元停工後，進行儲存動作，前述儲存動作是在複數個記憶體單元當中其餘的1或複數個第2記憶體單元中，將以揮發的方式記憶於雙穩態電路12的資料儲存至非揮發性元件。如步驟S48，之後控制電路28是將第2記憶體單元停工。
藉此，將不論是否已以揮發的方式重寫，皆可不用以非揮發的方式來儲存的第1記憶體單元停工後，可以抑制對於其餘的第2記憶體單元進行儲存動作用的消耗電力。又，可以減少儲存延遲。
如圖4及圖5，單元陣列20是被分割成各個區塊24至少包含2個記憶體單元10的複數個區塊24。如圖8的步驟S40，控制電路28在將單元陣列20停工(電源切斷)時，提取出不論複數個區塊24至區塊24內的記憶體單元10是否已以揮發的方式重寫，皆可不用以非揮發的方式來儲存的1或複數個第1區塊(亦即已設定UDF的區塊)。如圖8的步驟S42及圖9(a)，控制電路28是將第1區塊停工。如圖8的步驟S46及圖9(b)，控制電路28是在將第1區塊停工後，進行儲存動作，前述儲存動作是在複數個區塊24當中其餘的1或複數個第2區塊內的記憶體單元10中，將雙穩態電路12所記憶的資料儲存至非揮發性元件。如圖8的步驟S48及圖9(c)，控制電路28是將儲存動作已結束的第2區塊停工。
如此，由於是按每個區塊24，將已設定UDF的第1區塊停工，因此可以抑制對第1區塊進行儲存動作用的消耗電力。又，可以減少儲存延遲。又，由於是一開始就將已設定UDF的第1區塊停工，因此可以減少起因於等待儲存動作時的漏電流之消耗電力。
如圖9(a)，控制電路28是在將已提取出的第1區塊全部停工後，如圖9(b)至圖9(d)，在其餘的第2區塊內的記憶體單元10中進行儲存動作。藉此，即可以減少已設定UDF的第1區塊等待停工時的消耗電力。
暫存器40(記憶電路)是設置在單元陣列20之外，並且記憶從外部電路接收的UDF(顯示亦可不用以非揮發的方式來儲存的第1區塊之資訊)。控制電路28是依據UDF來提取出第1區塊。藉此，和將記憶UDF的記憶電路設置在各子陣列22或區塊24的方法相較之下，亦可不用透過匯流排25等將UDF轉送至控制電路28，使得控制變得簡單。
如圖8的步驟S40，控制電路28是從複數個區塊24中，將已設定UDF的區塊、以及已設定SFBF的區塊24(亦即，區塊24內的任一記憶體單元10都未以揮發的方式來重寫的區塊)，提取作為第1區塊。藉此，由於是一開始就將已設定UDF的區塊與已設定SFBF的區塊停工，因此可以減少起因於等待儲存動作時的漏電流之消耗電力。又，可以減低儲存延遲。
暫存器41(記憶電路)是設置在單元陣列20之外。藉此，和將SFBF記憶於各子陣列22或區塊24的方法相較之下，亦可不用透過匯流排25等將SFBF轉送至控制電路28，使得控制變得簡單。
在實施例1中，雖然說明了MTJ1及MTJ2分別連接於節點Q及QB的例子，但是只要MTJ1及MTJ2的任一者連接於節點Q或QB即可。記憶體單元只要具有雙穩態電路12與非揮發性元件即可。雖然以MTJ為例來說明非揮發性元件，但是作為非揮發性元件可以使用巨磁阻(GMR)元件、用於ReRAM(Resistance Random Access Memory，可變電阻式隨機存取記憶體)的可變電阻元件、或用於PRAM(Phase change RAM，相變化隨機存取記憶體)之相變化元件。 [實施例2]
將專利文獻5應用於單元陣列的情況下，VNR-SRAM的ULV保存是藉由將模式從BI(升壓反相器)模式切換到ST(斯密特觸發器)模式後，使電源電壓降低來進行。若單元陣列的尺寸變大，則起因於等待模式切換的記憶體單元中的漏電流之消耗電力會變大。又，因待機期間而延遲會增加。又，即使記憶體單元的資料是不需要的資料，仍然會進行保存動作。藉此，消耗電力及延遲會增大。
實施例2之目的在於抑制消耗電力及消耗能量。具體而言，目的在於在PG時(保存時)，減少往PG的進入及從PG的返回中之消耗電力及消耗能量、以及減少有關於PG的BET。
在實施例2中，將資料寫入至單元陣列時、或者在處理資料時將電源重啟後成為不需要的資料所存在的記憶體單元停工，並且將其餘的記憶體單元保存。藉此，由於不需要不用保存的記憶體單元的模式切換，因此可以抑制消耗電力及延遲。
更具體而言，將單元陣列分割成複數個區塊。生成UDF，前述UDF指定具有電源重啟後成為不需要的資料所存在的記憶體單元之區塊。在保存之時是依據UDF，將不需要保存的區塊停工。之後，在其他的區塊中進行保存。藉此，由於不需要不用保存的區塊的模式切換，因此可以抑制消耗電力及延遲。又，由於是將不需要保存的區塊停工，因此可以更加減少消耗電力。
以下，針對實施例2的詳細的例子進行說明。 [記憶體單元的說明] 圖17是實施例2中的記憶體單元的電路圖。如圖17所示，記憶體單元10主要具備有反相器電路14及16。
反相器電路14及16是連接成迴路狀而構成雙穩態電路12。反相器電路14具備有FETm1、m2a、m2b、及m9。反相器電路16具備有FETm3、m4a、m4b、及m10。FETm1及m3為P通道MOSFET，FETm2a、m2b、m4a、m4b、m9、及m10為N通道MOSFET。FETm1及m3的源極是連接於施加有虛擬電源電壓VVDD的電源線15a，汲極是連接於節點Q及QB。FETm2a及m2b是在節點Q與施加有接地電壓VGND的接地線15b之間串聯地連接，FETm2b的源極是連接於接地線15b，FETm2a的汲極是連接於節點Q。FETm4a及m4b也是同樣地連接於節點QB與接地線15b之間。
反相器電路14的輸入節點為FETm1、m2a、及m2b共通地連接的節點N1，反相器電路14的輸出節點為節點Q。反相器電路16的輸入節點為FETm3、m4a、及m4b共通地連接的節點N3，反相器電路16的輸出節點為節點QB。反相器電路14的輸入節點及輸出節點分別連接於反相器電路16的輸出節點及輸入節點。
FETm9的源極及汲極的一者連接於FETm2a與m2b之間的節點N2，另一者連接於控制線CTRL，閘極連接於節點Q。FETm10的源極及汲極的一者連接於FETm4a與m4b之間的節點N4，另一者連接於控制線CTRL，閘極連接於節點QB。
反相器26a為控制線CTRL用的驅動器26，將控制訊號VCTRL反轉，並且輸出高位準的電壓為電壓VSCTRL及低位準的電壓為電壓VLCTRL的控制訊號。當控制訊號VCTRL為高位準時，控制線CTRL會變成VLCTRL，且反相器電路14及16會成為BI模式。當控制訊號VCTRL為低位準時，控制線CTRL會變成VSCTRL，且反相器電路14及16會成為ST模式。
節點Q及QB是分別透過MOSFETm5及m6而連接於位元線BL及BLB。MOSFETm5及m6的閘極是連接於字元線WL。
BI模式是在反相器電路14及16的轉移特性中實質上不具有遲滯，並且可以高速動作的模式。ST模式是在反相器電路14及16的轉移特性中具有遲滯，且動作較慢的模式。再者，實質上不具有遲滯是指不具有如ST模式之有意的遲滯的情形，容許具有無意的遲滯之情形。
在BI模式中，記憶體單元10是作為一般的SRAM單元來發揮功能。在ST模式中，即使將電源電壓(VVDD-VGND)設為例如0.2V之超低電壓(ULV：Ultralow Voltage)，仍然可保持雙穩態電路12的資料。
電源開關30具備有電源開關PS1、PS2、及PS3。電源開關PS1及PS2是在高電壓的電源15ch與電源線15a之間並聯地連接。電源開關PS1及PS2例如分別為P通道FET及N通道FET。在電源開關PS1及PS2的閘極上分別施加有PS控制訊號VPG1及VPG2。電源開關PS1及PS2的基板偏壓例如分別為VDDH及VGND。
在低電壓的電源15cl與電源線15a之間，電源開關PS3及FETm11是串聯地連接。電源開關PS3及FETm11分別為P通道FET及N通道FET。FETm11是作為負載來發揮功能。在電源開關PS3的閘極上施加有PS控制訊號VPG3。電源開關PS3及FETm11的基板偏壓例如分別為VDDL及VDDH。和實施例1同樣地，電源開關30亦可設置在接地線15b與接地15d之間。電源開關30亦可設置在電源線15a與電源15ch及15cl的至少一者之間、以及接地線15b與接地15d之間之雙方。
[各狀態的說明] 圖18(a)及圖18(b)是顯示實施例2中的各狀態下所施加的電壓的圖。如圖18(a)，在待機狀態下VPG1、VPG2、及VPG3分別為低位準L、低位準L、及高位準H。電源開關PS1、PS2、及PS3分別成為開啟、關閉、及關閉。藉此，電源電壓VVDD-VGND成為電壓V3。電壓V3為例如1.2V。
在休眠狀態下VPG1、VPG2、及VPG3分別為H、H、及H。電源開關PS1、PS2、及PS3分別成為關閉、開啟、及關閉。藉此，電源電壓VVDD-VGND成為比電壓V3更低的電壓V2。電壓V2為例如0.8V。
在保存狀態下VPG1、VPG2、及VPG3分別為H、L、及L。電源開關PS1、PS2、及PS3分別成為關閉、關閉、及開啟。藉此，電源電壓VVDD-VGND成為比電壓V2更低的電壓V1。電壓V1為例如0.2V。
在停工狀態下VPG1、VPG2、及VPG3分別為H、L、及H。電源開關PS1、PS2、及PS3分別成為關閉、關閉、及關閉。電源電壓VVDD-VGND成為比電壓V1更低的電壓V0。電壓V0幾乎為0V。
如圖18(b)所示，在待機狀態下，電源電壓VVDD-VGND為電壓V3。控制訊號VCTRL有L的情況與H的情況，當VCTRL為H時記憶體單元10為BI模式，當VCTRL為L時記憶體單元10為ST模式。待機(BI)狀態是和實施例1的讀出/寫入狀態相同，是作為一般的SRAM而可以重寫雙穩態電路12的資料之狀態。電源電壓VVDD-VGND是雙穩態電路12可以進行資料的重寫且可以保持資料的電壓V3。
在休眠狀態下，電源電壓VVDD-VGND是比電壓V3更低的電壓V2。控制訊號VCTRL有L的情況與H的情況，當VCTRL為H時記憶體單元10為BI模式，當VCTRL為L時記憶體單元10為ST模式。電源電壓VVDD-VGND是雙穩態電路12雖然不能進行資料的重寫但可以保持資料的電壓V2。由於電壓V2比電壓V3更低，因此可以抑制消耗電力。
在保存狀態下，電源電壓VVDD-VGND是比電壓V2更低的電壓V1。控制訊號VCTRL為L且記憶體單元10為ST模式。電源電壓VVDD-VGND是雙穩態電路12雖然在BI模式下不能保持資料，但是在ST模式下可以保持資料的電壓V1。在保存狀態下記憶體單元10為擬似非揮發性的狀態，由於可以將電壓V1設成比電壓V2更低，因此可以相當地抑制消耗電力。
在停工狀態下，電源電壓VVDD-VGND是比電壓V1更低的電壓V0。控制訊號VCTRL為H且記憶體單元10為BI模式。在停工狀態下記憶體單元10的消耗電力幾乎為0。
圖19(a)及圖19(b)是顯示實施例2中的在保存及停工施加的電壓的圖。如圖19(a)所示，在待機狀態下，電源電壓VVDD-VGND為電壓V3，控制訊號VCTRL為H，且為BI模式。在模式切換期間中，首先是將VCTRL設為L。藉此，成為ST模式。之後，將電源電壓VVDD-VGND設為電壓V1。藉此，成為保存模式。之後在模式切換期間中將電源電壓VVDD-VGND設為電壓V3。之後，將VCTRL設為H。藉此返回到待機狀態。如此，在設為保存狀態的前後來進行模式切換。
如圖19(b)所示，在待機狀態下，將電源電壓VVDD-VGND設為電壓V0後，即成為停工狀態。此時，VCTRL是維持H，而維持BI模式。將電源電壓VVDD-VGND設為電壓V3後，即返回到待機狀態。
圖20是顯示實施例2中的各期間的消耗電力的圖。實線是顯示具有圖17所示的記憶體單元10(VNR-SRAM)的記憶電路的消耗電力(功率)。點線是顯示使用6電晶體SRAM(6T-SRAM)單元的記憶電路的消耗電力。
如圖20所示，在記憶體單元10的動作期間中，有待機期間、模式切換期間、及保存期間。將待機期間的長度設為τNL 。將保存期間前的模式切換期間的長度設為τEXT 。將保存期間的長度設為τSD 。將保存期間後的模式切換期間的長度設為τENT 。
VNR-SRAM的待機期間的消耗電力是比6T-SRAM的消耗電力更大PLKG 。這是起因於FETm9及m10的漏電流。在VNR-SRAM中，在模式切換期間中必須有用於模式切換的消耗電力。在保存期間中，VNR-SRAM的消耗電力為P´Save ，在VNR-SRAM中比6T-SRAM更減少消耗電力PSave 。
VNR-SRAM單元之相對於6T-SRAM單元的能量增加，為待機期間中的PLKG 所造成之能量增加ELKG 、模式切換期間的能量增加EEXT 及EENT 的合計。VNR-SRAM單元藉由保存而可以節約的能量，為保存期間中的PSave 所產生之能量減少ESave 。即成為ELKG ＋EEXT ＋EENT ＝PSave ×BET。當不進行雙穩態電路12的讀出/寫入的待機期間為BET以上時則設為保存狀態，在BET以下時則設為待機狀態。藉此，即可以相當高效率地減少能量。
圖21(a)及圖21(b)是實施例2中的記憶體單元的其他例子。如圖21(a)所示，反相器電路14具備有FETm1a、m1b、m2、及m9a，反相器電路16具備有FETm3a、m3b、m4、及m10a。FETm1a、m1b、m3a、m3b、m9a、及m10a為P通道FET，FETm2及m4為N通道FET。FETm9a的源極及汲極的一者連接於FETm1a與m1b之間的節點N2a，FETm10a的源極及汲極的一者連接於FETm3a與m3b之間的節點N4a。
驅動器26在反相器26a的前段具備有反相器26c。當VCTRL為L時，反相器26c是輸出VDD，反相器26a是輸出VLCTRL以作為CTRL，反相器電路14及16是成為BI模式。當VCTRL為H時，反相器26c是輸出VGND，反相器26a是輸出VSCTRL以作為CTRL，反相器電路14及16是成為ST模式。其他的構成和圖17相同故省略說明。雖然是將反相器26c的電源電壓及接地電壓設為VDD及VGND，但是亦可和反相器26a同樣地將電源電壓及接地電壓設為VSCTRL及VLCTRL。亦可取代於反相器26a與26c，僅利用反相器26a來構成驅動器26。
如圖21(b)所示，反相器電路14具備有FETm1a、m1b、m2a、m2b、m9、及m9a，反相器電路16具備有FETm3a、m3b、m4a、m4b、m10、及m10a。FETm1a、m1b、m3a、m3b、m9a、及m10a為P通道FET，FETm2a、m2b、m4a及m4b、m9、及m10為N通道FET。
FETm9a及FETm10a的源極及汲極的另一者是連接於控制線CTRLP，FETm9及FETm10的源極及汲極的另一者是連接於控制線CTRLN。驅動器26具備有反相器26a及26b。反相器26a是輸出至控制線CTRLN。反相器26b是將反相器26a的輸出反轉並輸出至控制線CTRLP。其他的構成和圖17及圖21(a)相同故省略說明。
如圖21(a)及圖21(b)，在反相器電路14及16中，只要P通道FETm1a及m3a與N通道FETm2及m4的至少一者是複數個串聯地連接即可。只要設置有P通道FETm9a及m10a與N通道FETm9及m10的至少一者即可。
[電子電路的說明] 圖22是顯示實施例2中的電子電路的方塊圖。如圖22所示，電子電路102具備有單元陣列20與控制電路28。單元陣列20是被分割成複數個子陣列22。子陣列22的記憶容量為例如8k位元組。在子陣列22中複數個記憶體單元10是設置成矩陣狀。子陣列22是連接於匯流排25。子陣列22的個數可適當地設計。
在子陣列22中設置有電源開關30及周邊電路38。電源開關30是按每個子陣列22來設定電源電壓。周邊電路38是依據模式控制訊號，來控制各記憶體單元10的模式。
控制電路28具備有暫存器40。控制電路28是將從外部電路接收的每個區塊的UDF存放於暫存器40。控制電路28是利用PS控制訊號來控制各子陣列22的電源開關30。控制電路28是透過匯流排25來進行對於子陣列22之資料的輸入輸出。控制電路28的至少一部分的功能亦可由外部的CPU等之處理器電路與軟體協同合作來進行。
[子陣列的說明] 圖23是實施例2中的子陣列的方塊圖。如圖23所示，子陣列22是被分割成具有記憶體單元10的複數個區塊24(例如8個)。區塊24的記憶容量為例如1k位元組。區塊24的個數可適當地設計。在子陣列22內複數個記憶體單元10是配置成矩陣狀。在子陣列22內，字元線WL及控制線CTRL是延伸於列方向，位元線BL是延伸於行方向。在各記憶體單元10上，連接有字元線WL、位元線BL、控制線CTRL、電源線15a、及接地線15b。
對應於各子陣列22，設置有電源開關30及周邊電路38。控制電路28是控制電源開關30及周邊電路38。
電源開關30可以按每個區塊24將電源電壓VVDD-VGND設為電壓V3、V2、V1、及V0。周邊電路38具備有WL解碼器31、行解碼器32、預充電電路33、及讀出寫入電路34。
在待機期間中，WL解碼器31是依據列位址來選擇字元線WL。行解碼器32是依據行位址來選擇位元線BL。預充電電路33是對位元線BL進行預充電。讀出寫入電路34是將資料寫入至WL解碼器31及行解碼器32所選擇的記憶體單元10的雙穩態電路12，或者從雙穩態電路12中讀出資料並輸出至匯流排25。
在保存期間中，控制電路28是將1或複數個記憶體單元10設為ST模式，並且將VVDD設為電壓V1。藉此，記憶體單元10即成為保存模式。
[動作的說明] 圖24是顯示實施例2中的動作的流程圖。如圖24所示，控制電路28是藉由來自外部電路的指令來供入單元陣列20的電源(步驟S10)。例如，控制電路28是將全部的區塊24的記憶體單元10設為BI模式，將電源開關PS1開啟，並且將電源開關PS2及PS3關閉。藉此，全部的區塊24即成為待機狀態。
控制電路28是在待機狀態下進行讀出及寫入動作(步驟S12)。控制電路28是判定是否已從外部電路接收將單元陣列20停工的指示(步驟S14)。在「否」之時返回步驟S12。在「是」之時，控制電路28是進行保存動作及停工動作(步驟S17)。之後結束並返回步驟S10。
[UDF設定的說明] 設定UDF的動作和實施例1的圖7(b)相同故省略說明。
[保存動作的類型A的說明] 作為圖24的步驟S17的動作而針對保存動作的類型A來進行說明。圖25是顯示實施例2中的保存動作的類型A之流程圖。圖26(a)至圖26(e)是顯示實施例2中的保存動作的類型A中之單元陣列的示意圖。圖27(a)至圖27(e)是顯示實施例2中的保存動作的類型A中之單元陣列及區塊的示意圖。圖26(a)至圖26(e)為按每個子陣列22來進行保存動作的例子，圖27(a)至圖27(e)是按每個區塊24來進行保存動作的例子。不論是按每個子陣列22來進行保存動作的情況，還是按每個區塊24來進行保存動作的情況，基本的動作是相同的。在保存動作的類型B及C中也是同樣的。
在圖24的步驟S17中，控制電路28開始保存動作。如圖25所示，此時，各區塊24(或子陣列22)成為待機(BI)狀態(步驟S54)。例如，控制電路28是將全部的區塊24(子陣列22)的電源電壓VVDD-VGND設為電壓V3，並且將控制訊號VCTRL設為H。如圖26(a)，全部的子陣列22為待機(BI)狀態。如圖27(a)，全部的區塊24為待機(BI)狀態。
控制電路28從暫存器40中分別讀出對應於區塊24(或子陣列22)的UDF(步驟S56)。控制電路28提取出已設定UDF的(例如高位準H的)區塊24(子陣列22)，並且一併地停工(步驟S58)。例如，控制電路28是將對應的區塊24(子陣列22)的電源電壓VVDD-VGND設為電壓V0。如圖26(b)所示，控制電路28是在9個子陣列22當中，將4個子陣列22一併地設為停工狀態。如圖27(b)所示，控制電路28是在72個區塊24當中，將28個區塊24一併地設為停工狀態。
控制電路28選擇未設定UDF的(亦即保存對象的)最初的區塊24a(子陣列22a)(步驟S60)。控制電路28是將最初的區塊24a(子陣列22a)設為待機(ST)(步驟S62)。例如，控制電路28是在將區塊24a(子陣列22a)的電源電壓VVDD-VGND設為電壓V3的狀態下，將控制訊號VCTRL設為L。如圖26(c)所示，子陣列22a是成為待機(ST)狀態。如圖27(c)所示，區塊24a是成為待機(ST)狀態。
控制電路28會判定是否為最後的區塊24(子陣列22)(步驟S64)。在「否」之時，進入至下一個區塊24(子陣列22)(步驟S66)，並且返回步驟S60。依序將保存對象的區塊24(子陣列22)設為待機(ST)狀態。如圖26(d)，全部的保存對象的子陣列22成為待機(ST)狀態。如圖27(d)，全部的保存對象的區塊24成為待機(ST)狀態。
若在步驟S64中判定為「是」，則控制電路28會將全部的保存對象的區塊24(子陣列22)一併地或按每個複數個區塊24(子陣列22)來設為保存狀態(步驟S68)。如圖26(e)，全部的保存對象的子陣列22會成為保存狀態。如圖27(e)，全部的保存對象的區塊24會成為保存狀態。之後即結束。
[保存動作的類型B的說明] 說明保存動作的類型B。圖28是顯示實施例2中的保存動作的類型B之流程圖。圖29(a)至圖29(e)是顯示實施例2中的保存動作的類型B中之單元陣列的示意圖。圖30(a)至圖30(e)是顯示實施例2中的保存動作的類型B中之單元陣列及區塊的示意圖。
如圖28所示，控制電路28是將各區塊24(或子陣列22)設為休眠(BI)狀態(步驟S70)。例如，控制電路28是將全部的區塊24(子陣列22)的電源電壓VVDD-VGND設為電壓V2，並且將控制訊號VCTRL設為H。如圖29(a)，全部的子陣列22為休眠(BI)狀態。如圖30(a)，全部的區塊24為休眠(BI)狀態。
控制電路28提取出已設定在步驟S56中讀出的UDF的(例如高位準H的)區塊24(子陣列22)，並且一併地停工(步驟S58)。如圖29(b)所示，控制電路28是將4個子陣列22一併地設為停工狀態。如圖30(b)所示，控制電路28是將28個區塊24一併地設為停工狀態。
控制電路28是將步驟S60中已選擇之最初的區塊24a(子陣列22a)設為休眠(ST)狀態(步驟S72)。例如，控制電路28是將區塊24a(子陣列22a)的電源電壓VVDD-VGND設為電壓V2，並且將控制訊號VCTRL設為L。如圖29(c)所示，子陣列22a是成為休眠(ST)狀態。如圖30(c)所示，區塊24a是成為休眠(ST)狀態。
若在步驟S64中判定為「否」，則針對下一個區塊24(子陣列22)進行步驟S60及S72。如圖29(d)，全部的保存對象的子陣列22成為休眠(ST)狀態。如圖30(d)，全部的保存對象的區塊24成為休眠(ST)狀態。
若在步驟S64中判定為「是」，則控制電路28會將全部的保存對象的區塊24(子陣列22)一併地設為保存狀態(步驟S68)。如圖29(e)所示，全部的保存對象的子陣列22成為保存狀態。如圖30(e)所示，全部的保存對象的區塊24成為保存狀態。之後即結束。其他的動作和保存動作的類型A是相同的。
[保存動作的類型C的說明] 說明保存動作的類型C。圖31是顯示實施例2中的保存動作的類型C之流程圖。圖32(a)至圖32(e)是顯示保存動作的類型C中之單元陣列的示意圖。圖33(a)至圖33(e)是顯示保存動作的類型C中之單元陣列及區塊的示意圖。
如圖31所示，步驟S70、S56、S58、S60、S72是和保存的類型B相同，圖32(a)至圖32(c)及圖33(a)至圖33(c)是分別和圖29(a)至圖29(c)及圖30(a)至圖30(c)相同。
在步驟S72中，控制電路28是將保存對象的最初的區塊24a(或子陣列22a)設為休眠(ST)狀態後，將區塊24a(或子陣列22a)設為保存狀態(步驟S74)。如圖32(d)所示，子陣列22a是成為保存狀態。如圖33(d)所示，區塊24a是成為保存狀態。
之後，依序將保存對象的區塊24(子陣列22)設為休眠(ST)狀態(步驟S72)，之後設為保存狀態(步驟S74)。在步驟S64中判定為「是」時，如圖32(e)，全部的保存對象的子陣列22是成為保存狀態。如圖33(e)，全部的保存對象的區塊24成為保存狀態。之後即結束。其他的動作是和保存動作的類型B相同的。
[保存動作的類型B之控制電路的例子] 圖34是顯示保存動作的類型B中之控制電路的例子的方塊圖。控制電路28B具備有暫存器40、模式控制電路45、及PS控制電路44。暫存器40的位元數分別為各個區塊24的個數之NSA×Nblock以上。在NSA×Nblock個區塊24當中針對區塊24A至24B進行說明。
和實施例1的圖7(b)的步驟S32同樣地，全部的記憶部40A至40B是被重置為低位準L。在步驟S34中當UDF輸入至控制電路28B後，在步驟S36中，對應的區塊24A至24B的記憶部40A至40B是被設定為高位準H。
模式控制電路45是輸出模式控制訊號VCTRL。PS控制電路44是依據暫存器40所保持的UDF，來控制各區塊24A至24B的電源開關PS1A至PS1B、PS2A至PS2B、及PS3A至PS3B。
PS控制電路44具備有各區塊24A至24B的個數的OR電路60、AND電路61、OR電路62、OR電路63、NAND電路64、AND電路65、AND電路66、OR電路67、OR電路68、OR電路69、AND電路70、AND電路71、OR電路72、及OR電路73。
對於OR電路60，輸入UDF記憶部40A至40B的輸出訊號與控制訊號ENNLB。對於AND電路61，輸入OR電路60的輸出訊號與控制訊號ENNLB。對於OR電路62，輸入AND電路61的輸出訊號與控制訊號ENSLP。從OR電路62輸出PS控制訊號VPG1A至VPG1B。PS控制訊號VPG1A至VPG1B是分別輸入至區塊24A至24B的電源開關PS1A至PS1B的閘極。
對於OR電路63，輸入UDF記憶部40A至40B的輸出訊號與控制訊號ENRB。對於NAND電路64，輸入UDF記憶部40A至40B的輸出訊號與控制訊號ENNLB。對於AND電路65，輸入OR電路63的輸出訊號與NAND電路64的輸出訊號。對於AND電路66，輸入AND電路65的輸出訊號與控制訊號ENNLB。對於OR電路67，輸入AND電路65的輸出訊號與控制訊號ENSLP。從OR電路67輸出PS控制訊號VPG2A至VPG2B。PS控制訊號VPG2A至VPG2B是分別輸入至區塊24A至24B的電源開關PS2A至PS2B的閘極。
對於OR電路68，輸入UDF記憶部40A至40B的輸出訊號與控制訊號ENRB。對於OR電路69，輸入UDF記憶部40A至40B的輸出訊號與控制訊號ENNLB。對於AND電路70，輸入OR電路68的輸出訊號與OR電路69的輸出訊號。對於AND電路71，輸入AND電路70的輸出訊號與控制訊號ENNLB。對於OR電路72，輸入AND電路71的輸出訊號與控制訊號ENSLP。對於OR電路73，輸入OR電路72的輸出訊號與控制訊號ENRB。從OR電路73輸出PS控制訊號VPG3A至VPG3B。PS控制訊號VPG3A至VPG3B是分別輸入至區塊24A至24B的電源開關PS3A至PS3B的閘極。
圖35(a)至圖35(e)是顯示保存動作的類型B中之各訊號與電源開關的動作的圖。如圖35(a)所示，在待機(BI)狀態下，控制訊號ENRB、ENNLB、ENSLP、及VCTRL分別為H、L、L、及H。將區塊24A至24B的UDF分別設為L及H。此時，VPG1A至VPG1B為L，且電源開關PS1A至PS1B為開啟。VPG2A至VPG2B為L，且電源開關PS2A至PS2B為關閉。VPG3A至VPG3B為H，且電源開關PS3A至PS3B為關閉。如此，在待機(BI)狀態下，不取決於UDF，電源開關PS1A至PS1B為開啟，且電源開關PS2A至PS2B及PS3A至PS3B為關閉。據此，全部區塊24A至24B的電源電壓VVDD-VGND為電壓V3。
如圖35(b)所示，在休眠(BI)狀態下，控制訊號ENRB、ENNLB、ENSLP、及VCTRL分別為H、L、H、及H。VPG1A至VPG1B為H，且電源開關PS1A至PS1B為關閉。VPG2A至VPG2B為H，且電源開關PS2A至PS2B為開啟。VPG3A至VPG3B為H，且電源開關PS3A至PS3B為關閉。如此，在休眠(BI)狀態下，不取決於UDF，電源開關PS1A至PS1B及PS3A至PS3B為關閉，且電源開關PS2A至PS2B為開啟。據此，全部區塊24A至24B的電源電壓VVDD-VGND會成為電壓V2而成為休眠(BI)。在圖28的步驟S70中，如圖35(b)，全部區塊會成為休眠(BI)狀態。
在圖28的步驟S70、S56、及S58中，將UDF為H的區塊24設為休眠(BI)狀態，並且將UDF為L的區塊一併地切斷。如圖35(c)所示，從圖35(a)的待機(BI)之狀態控制訊號ENNLB會從L變成H。VPG1A至VPG1B是從L變為H，且VPG2A是從L變為H。藉此，電源開關PS2A是從關閉變成開啟。電源開關PS1A及PS1B是從開啟變成關閉。電源開關PS2B、PS3A、及PS3B是維持關閉。據此，保存對象的區塊24A的電源電壓VVDD-VGND是從電壓V3變成V2，且區塊24A是變為休眠(BI)狀態。已設定UDF的區塊24B的電源電壓VVDD-VGND是變成電壓V0，且區塊24B是變為停工狀態。
在圖28的步驟S72中，將區塊24A從休眠(BI)切換成休眠(ST)。如圖35(d)所示，控制訊號ENRB、ENNLB、及ENSLP是維持圖35(c)的狀態。各電源開關的狀態並不改變，區塊24A及24B的電源電壓VVDD-VGND是分別維持電壓V2及V0。控制訊號VCTRL是從H變成L。藉此，成為對象的區塊24A的模式是從BI模式切換成ST模式。藉此，區塊24A即成為休眠(ST)狀態。
藉由進行圖28的步驟S60至S66的迴路，針對全部的保存對象之區塊24，將休眠(BI)狀態切換成休眠(ST)狀態。
在圖28的步驟S68中，將全部的保存對象之區塊24A從休眠(ST)狀態設為保存狀態。如圖35(e)所示，控制訊號ENNLB、ENSLP、及VCTRL是維持圖35(d)的狀態，且將控制訊號ENRB從H設為L。藉此，VPG2A及VPG3A會從H變成L，電源開關PS2A會從開啟變成關閉，且電源開關PS3A會從關閉變成開啟。藉此，保存對象的區塊24A的電源電壓VVDD-VGND會從電壓V2變成電壓V1，且全部的保存對象的區塊24A是變成保存狀態。區塊24B的電源電壓VVDD-VGND是維持電壓V0。
圖36是保存動作的類型B中之控制訊號的時序圖。控制訊號VCTRL1~VCTRLn是對應於各區塊241~24n的控制訊號VCTRL。區塊241~24k為保存對象的區塊，區塊24k＋1~區塊24n為停工對象的區塊。
如圖36所示，時刻t20與t21之間為待機(BI)期間，控制訊號ENNLB及ENSLP為L，且ENRB及VCTRL1~VCTRLn為H。時刻t21與t22之間為休眠(BI)期間，且控制訊號ENSLP為H。
在時刻t23(圖28的步驟S58)中，控制訊號ENNLB會變成H。藉此，保存對象的區塊241~24k會維持休眠(BI)狀態，且UDF的區塊24k＋1~24n會變成停工狀態。此狀態是期間T1。
在時刻t24(圖28的步驟S72)中，保存對象之最初的區塊241的控制訊號VCTRL1會變成L。藉此，區塊241的模式會從BI切換成ST，且區塊241會變成休眠(ST)狀態。時刻t24以後的期間為區塊241的期間T2，且為區塊241為ST模式的期間。在時刻t25中，針對保存對象的第2個區塊242，將控制訊號VCTRL2設為L。區塊242會變成休眠(ST)狀態而成為期間T2。
藉由進行圖28的步驟S60至S66的迴路，針對全部的保存對象之區塊241~24k來依序進行步驟S68。針對全部的保存對象之區塊241~24k，BI模式會切換成ST模式。在時刻t26(圖28的步驟S68)中，控制訊號ENRB會變成L。藉此，全部的保存對象的區塊241~24n會成為保存狀態。
在時刻t27中，控制訊號ENRB會變成H。藉此，保存對象的區塊241~24k會成為休眠(ST)狀態。依序將控制訊號VCTRL1~VCTRLk設為H。區塊241~24k會依序成為休眠(BI)狀態。在時刻t28中，從ST模式往BI模式的模式之切換即結束。
[保存動作的類型C之控制電路的例子] 圖37是顯示保存動作的類型C中之控制電路的例子的方塊圖。控制電路28C相對於圖34的控制電路28B，OR電路63、NAND電路64、及AND電路65是置換成NAND電路74，且OR電路68、69、及AND電路70是置換成OR電路75。模式控制電路45是按每個區塊24A至24B來輸出控制訊號ENRB。
對於NAND電路74，輸入UDF記憶部40A至40B的輸出訊號與控制訊號ENNLB。對於AND電路65，輸入NAND電路74的輸出訊號與按每個區塊24A至24B的控制訊號ENRB。對於OR電路75，輸入UDF記憶部40A至40B的輸出訊號與按每個區塊24A至24B的控制訊號ENRB。OR電路75的輸出訊號是輸入至AND電路71。其他的構成和圖34的控制電路28B相同故省略說明。在控制電路28C中可以按每個區塊24A至24B來進行保存。
各訊號與電源開關的動作和圖35(a)至圖35(e)是同樣的故省略說明。
圖38是保存動作的類型C中之控制訊號的時序圖。控制訊號ENRB1~ENRBn是對應於各區塊241至24n的控制訊號ENRB。
如圖38所示，在時刻t20至t23之間，控制訊號ENRB1至ENRBn為H。其他和圖36是相同的。
在時刻t24(圖31的步驟S72)中，針對保存對象之最初的區塊241，控制訊號VCTRL1會變成L。藉此，區塊241的模式會從BI模式切換成ST模式，且區塊241會變成休眠(ST)狀態。在時刻t25中，針對區塊241，控制訊號ENRB1會變成L。藉此，區塊241即變成保存模式。針對保存對象的第2個區塊242，控制訊號VCTRL2會變成L。區塊242會成為休眠(ST)狀態。
藉由進行圖31的步驟S60至S66的迴路，針對全部的保存對象之區塊241~24k來依序進行步驟S72及S74。當針對全部的保存對象的區塊241~24k，模式切換及保存結束後，在時刻t26中，全部的保存對象的區塊241~24n會變成保存狀態。
在時刻t27之後，按各區塊241至24k，控制訊號ENRB1~ENRBk及控制訊號VCTRL1~VCTRLk會依序變成H。區塊241~24k會依序成為休眠(BI)。在時刻t28中，從ST模式往BI模式的模式切換即結束。
[模擬] 針對實施例2之電子電路，模擬了BET及保存的待機(BI)狀態與待機(ST)狀態的模式切換之延遲。針對比較例2也進行了模擬。在比較例2中，並不進行藉由UDF之子陣列22及區塊24的一併切斷，而是將全部的區塊設為待機(BI)狀態，並且按每個區塊來依序進行模式切換。最後將全部的區塊24一併地設為保存狀態。
模擬條件為以下。將VDDH、VDDL、VGND、VSCTRL、VLCTRL、及WL分別設為1.2V、0.2V、0V、0.3V、0.1V、及0V。將VPG1的H及L分別設為1.4V及0V。將VPG2的H及L分別設為1.2V及-0.2V。將VPG3的H及L分別設為1.4V及0V。將VCTRL的H及L分別設為1.2V及0V。位元線BL及BLB是在待機狀態及休眠狀態時設為1.2V，並且在保存狀態及停工狀態時設為0V。作為模式切換時對驅動器26充電的時間，按每1子陣列22而設為15ns。將子陣列22及區塊24的記憶容量分別設為8k位元組及1k位元組。
將相對於單元陣列20內的全記憶體單元的個數之已設定UDF的記憶體單元的個數之比設為UD比例。針對單元陣列20的記憶容量為32k位元組、256k位元組、及2M位元組進行了模擬。
圖39(a)至圖39(c)是顯示類型A至C及比較例2中的相對於UD比例之BET的圖，圖39(d)至圖39(f)是顯示相對於UD比例之延遲的圖。如圖39(a)至圖39(c)所示，在比較例2中，BET並不取決於UD比例且為一定。在類型A中，當UD比例為0%時是和比較例2的BET相同。若UD比例變大則BET變短。在類型B中，當UD比例為0%時和比較例2相較之下BET較小。這是因為在類型B中由於在保存之前會將全部的區塊一併地設為休眠(BI)狀態，因此可以抑制保存的待機中的區塊之漏電流所造成之消耗電力。在類型C中，當UD比例為0%時和類型B相較之下BET較小。這是因為由於是按每個成為對象的區塊來依序進行休眠(BI)狀態至休眠(ST)狀態的切換及保存，因此可以縮短休眠(ST)狀態下的待機時間並且抑制消耗電力。
如圖39(d)至圖39(f)所示，在類型A至C中和比較例2相較之下，若UD比例變大則可以減少延遲。在類型A至C之間延遲是相同的。
如以上的模擬，在類型A中雖然BET較長但是由於亦可不用設定休眠狀態因此控制較為簡單。在類型B中，BET是在類型A與C之間。由於類型B的控制會設定休眠狀態因此比類型A更複雜，但是由於會一併地進行保存因此比類型C更簡單。在類型C中，雖然BET較短，但是由於要依序進行保存，因此控制較為複雜。
接著，針對不進行藉由UDF之一併停工，而在進行保存時在待機(BI)狀態下待機的比較例2-1、在休眠(BI)下待機的比較例2-2、及類型C，模擬了待機電力。
圖40(a)至圖40(c)是比較實施例2中的VNR-SRAM與6T-SRAM的圖。比較6T-SRAM的待機狀態及休眠狀態的待機電力、類型C的VNR-SRAM的待機電力。如圖40(a)至圖40(c)所示，在6T-SRAM中，從待機狀態設為休眠狀態後，待機電力可以減少大約30%。在保存動作的類型C的情況下，即使UD比例為0%，也可以將待機電壓減少90%。在UD比例為100%的情況下，可以將待機電力減少99%。
根據實施例2，如圖17、圖21(a)、及圖21(b)，記憶體單元10具有雙穩態電路12，前述雙穩態電路12分別具備有切換BI模式(第1模式)與ST模式(第2模式)的反相器電路14(第1反相器電路)及反相器電路16(第2反相器電路)，前述BI模式是在轉移特性上實質上不具有遲滯的模式，前述ST模式是在轉移特性上具有遲滯的模式。在雙穩態電路12中，反相器電路14的輸出節點及輸入節點分別連接於反相器電路16的輸入節點及輸出節點。
如圖25、圖28、及圖31的步驟S56及S58，控制電路28是在複數個記憶體單元10當中，將亦可不保持資料的1或複數個第1記憶體單元停工(電源切斷)。如步驟S62及S72，控制電路28是在複數個記憶體單元10當中將其餘的1或複數個第2記憶體單元內的雙穩態電路12設為ST模式，並且如步驟S68及S74，在維持ST模式的狀態下，將電壓V1(第2電源電壓)供給至第2記憶體單元內的雙穩態電路12。電壓V1是比讀出及/或寫入資料時供給至雙穩態電路12的電壓V3(第1電源電壓)更低，且ST模式的雙穩態電路12可以保持資料的電壓。
如此，由於是將亦可不保持資料的記憶體單元停工，因此可以抑制亦可不保持資料的記憶體單元的模式之切換及維持保存狀態用的消耗電力。又，可以減少延遲。
如圖22及圖23，單元陣列20是被分割成各個區塊24至少包含2個記憶體單元10的複數個區塊24。如圖25、圖28、及圖31的步驟S56，控制電路28是從複數個區塊24中提取出亦可不保持資料的1或複數個第1區塊。如步驟S58，控制電路28是將第1區塊停工(電源切斷)。之後，如步驟S62及S72，控制電路28是在複數個區塊24當中將其餘的1或複數個第2區塊內的雙穩態電路設為ST模式。如步驟S68及S74，控制電路28是在維持ST模式的狀態下，將電壓V1供給至第2區塊內的雙穩態電路12。
如此，由於是以區塊單位來將已設定UDF的第1區塊停工，因此可以抑制第1區塊的模式之切換及維持保存狀態用的消耗電力。又，可以減少延遲。又，由於是最先將已設定UDF的第1區塊停工，因此可以減少起因於等待模式切換動作時的漏電流之消耗電力。
如保存動作的類型B及C，控制電路28是在將保存對象的區塊設為ST模式之前，如圖28及圖31的步驟S70，作為電源電壓將電壓V2(第3電源電壓)供給至保存對象的第2區塊(亦即設為休眠狀態)。電壓V2是比電壓V3更低且比電壓V1更高，且BI模式的雙穩態電路12可以保持資料的電源電壓。藉此，即可以抑制等待停工及保存的期間之消耗電力。
如步驟S72，控制電路28是在已將電壓V2供給至第2區塊內的雙穩態電路12的狀態下，將第2區塊內的雙穩態電路12設為ST模式。藉此，可以抑制等待保存的期間之消耗電力。
如保存動作的類型C的圖38，控制電路28是在已將電壓V2供給至複數個第2區塊當中的區塊241(第3區塊)的雙穩態電路之狀態下，將區塊241內的雙穩態電路12設為ST模式(圖31的步驟S72、期間T2)，並且在已將區塊241內的雙穩態電路12設為ST模式的狀態下供給電壓V1(步驟S74、期間T3)。之後，控制電路28是在已將電壓V1供給至複數個第2區塊內當中和區塊241不同的其他區塊242(第4區塊)的雙穩態電路12之狀態下，將區塊242內的雙穩態電路12設為ST模式，並且在已將區塊242內的雙穩態電路12設為ST模式的狀態下供給電壓V1。藉此，即可以縮短等待保存的期間，而可以抑制消耗電力。
如保存動作的類型B的圖36，控制電路28是在已將電壓V2供給至第2區塊內的雙穩態電路12之狀態下，將第2區塊內的雙穩態電路12設為ST模式後，在已將第2區塊內的雙穩態電路12設為ST模式的狀態下供給電壓V1(圖28的步驟S74、圖36的時刻t26)。藉此，和類型C相較之下可以使控制較簡單。控制電路28亦可在已將複數個第2區塊內的雙穩態電路12設為ST模式的狀態下一併地供給電壓V2。又，控制電路28亦可將複數個第2區塊分割成分別包含1個或複數個第2區塊的複數個群組，並且按每個已分割的群組來依序供給電壓V2。
暫存器40(記憶電路)是設置在單元陣列20之外，並且記憶從外部電路接收的UDF(顯示亦可不保持資料的區塊之資訊)。控制電路28是依據UDF來提取出亦可不保持資料的區塊(步驟S56)。藉此，和將記憶UDF的記憶電路設置在各子陣列22或區塊24的方法相較之下，亦可不用透過匯流排25等將UDF轉送至控制電路28，使得控制變得簡單。
如圖17，反相器電路14及16具備有FETm1及m3(第1FET)、FETm2b及m4b(第2FET)、FETm2a及m4a(第3FET)、以及FETm9及m10(第4FET)。FETm1及m3為P通道(第1導電型的通道)FET，源極是連接於電源線15a(第1電源線)，汲極是連接於輸出節點Q及QB，閘極是連接於輸入節點N1及N3。FETm2b及m4b為N通道(第1電導型的相反之第2導電型的通道)FET，源極是連接於接地線15b(第2電源線)，汲極是連接於中間節點N2及N4，閘極是連接於輸入節點N1及N3。FETm2a及m4a為N通道FET，源極是連接於中間節點N2及N4，汲極是連接於輸出節點Q及QB，閘極是連接於輸入節點N1及N3。FETm9及m10(第4FET)為N通道FET，源極及汲極的一者是連接於中間節點N2及N4，源極及汲極的另一者是連接於控制線CTRL(控制節點)，閘極是連接於輸出節點Q及QB。藉此，藉由控制線CTRL的電壓即可以切換BI模式與ST模式。
如圖21(a)，第1FET亦可為FETm2及m4，第2FET亦可為FETm1a及m3a，第3FET亦可為FETm1b及m3b，第4FET亦可為FETm9a及m10a。此時，第1導電型的通道為N通道，而第2導電型的通道為P通道。
如21(b)，第1FET亦可設置在電源線15a與輸出節點Q及QB之間串聯地連接的FETm1a及m1b與m3a及m3b。 [實施例3]
在實施例2的圖17、圖21(a)、及圖21(b)的記憶體單元10中，下拉(pull down)側的反饋電晶體FBTr即FETm9及m10為N通道FET。上拉(pull up)側的反饋電晶體FBTr即FETm9a及m10a為P通道FET。
將設置了FETm9及m10的類型稱為下拉型反饋PDFB。將設置了FETm9a及m10a的類型稱為上拉型反饋PUFB。將設置了FETm9、m9a、m10、及m10a的類型稱為上拉下拉型反饋PUPDFB。將在電源線15a與電源15c之間設置了電源開關30的類型稱為標頭PS。將在接地線15b與接地15d之間設置了電源開關30的類型稱為註腳PS。圖17的記憶體單元為標頭PS、PDFB。圖21(a)的記憶體單元為標頭PS、PUFB。圖21(b)的記憶體單元為標頭PS、PUPDFB。
以下，以標頭PS、PDFB為例來說明實施例2的課題。在圖17中，待機狀態及保存狀態的VVDD及CTRL的電壓為以下。 待機狀態(BI模式)：VVDD＝VVDDH，CTRL的電壓VFNL 保存狀態(ST模式)：VVDD＝VVDDL，CTRL的電壓VFNH
各電壓為例如以下的關係。 VFNL＜VFNH＝VVDDL＜VVDDH VFNL＜VVDDL＜VFNH＜VVDDH、或 VFNL＜VFNH＜VVDDL＜VVDDH VVDDL、VVDDH、VGND、VFNL、及VFNH分別為例如0.2V、1.2V、0.0V、0.0V、及0.2V。
例如節點Q為高位準時，FETm9開啟，節點N2是從電壓為VFNH的控制線CTRL來充電。但是，由於FETm9為N通道，且FETm9的閾值電壓Vth為正，因此從控制線CTRL充電的電位實質上為VFNH-Vth。藉此，會有FBTr即FETm9的反饋效果降低，且保存狀態中之雙穩態電路的動作穩定性(例如雜訊容限)降低的情況。
[標頭PS、PDFB] 說明解決實施例2中之記憶體單元的上述課題的實施例3。圖41是實施例3中的標頭PS、PDFB、類型1的記憶體單元的電路圖，圖42是實施例3中的標頭PS、PDFB、類型2的記憶體單元的電路圖。類型1是不設置驅動器26的類型，而類型2是設置驅動器26的類型。如圖41及圖42所示，FBTr即FETm9及m10為P通道FET。FETm9及m10的閘極是分別連接於節點QB及Q。電源開關30是將虛擬電源電壓VVDD施加於電源線15a。
在圖41的類型1中，並未設置有驅動器26，且在控制線CTRL上施加有定電壓VFN。在圖42的類型2中，設置有驅動器26。驅動器26為反相器26a，當控制訊號VCTRL為高位準時，將電壓VFNL供給至控制線CTRL，當控制訊號VCTRL為低位準時，將電壓VFNH供給至控制線CTRL。其他的構成和實施例2的圖17相同故省略說明。
圖41所示的標頭PS、PDFB、類型1中的待機狀態及保存狀態的VVDD及CTRL的電壓為以下。 待機狀態(BI模式)：VVDD＝VVDDH，CTRL的電壓VFN 保存狀態(ST模式)：VVDD＝VVDDL，CTRL的電壓VFN
各電壓為例如以下的關係。 VFN＝VVDDL＜VVDDH VVDDL＜VFN＜VVDDH、或 VFN＜VVDDL＜VVDDH(在此關係下由於節點N3及N4難以從控制線CTRL來充電因此較不理想) VVDDL、VVDDH、VGND、及VFN分別為例如0.2V、1.2V、0.0V、及0.2V。
圖42所示的標頭PS、PDFB、類型2中的待機狀態及保存狀態的VVDD及CTRL的電壓是和圖17所例示的電壓相同。
在圖41及圖42的實施例3的記憶體單元中，例如當節點Q為高位準時，節點QB會變成低位準，因此FETm9會開啟，且節點N2是從電壓為VFN(圖41)或VFNH(圖42)的控制線CTRL來充電。由於FETm9為P通道，且在FETm9的閘極上相對於源極及汲極施加有相當低的電壓，因此可以將節點N2上拉至VFN(圖41)或VFNH(圖42)。藉此，FETm9的反饋效果可充分產生。據此，可以提升保存狀態中之雙穩態電路的動作穩定性。
在圖41所示的類型1中，相對於VVDDH而將VFN設為充分地小，藉此即使將VFN設為定電壓，仍然能夠進行ST模式與BI模式的切換。例如當節點Q為高位準時，即使FETm9開啟，節點N2的電壓仍是相對於VVDDH而充分地低。因此，雙穩態電路12可以作為BI模式來發揮功能。藉此，圖17中的控制線CTRL用的驅動器26即變成不必要，而可以減少晶片面積。此外，藉由將VFN設為比VVDDH更充分地低，即可以抑制待機狀態及保存狀態中的漏電流。
在類型1中，當VVDDH接近於VFN的情況下，會有往BI模式的轉變不充分的情況。如圖42所示，在類型2中，在ST模式時將CTRL的電壓設為VFNH，在BI模式時將CTRL的電壓設為VFNL。藉此，即可以轉變成充分的BI模式。
[模擬] 針對6T-SRAM的記憶體單元(比較例3)、圖17所示的實施例2的記憶體單元、圖41所示的實施例3的標頭PS、PDFB、類型1的記憶體單元、及圖42所示的實施例3的標頭PS、PDFB、類型2的記憶體單元，進行了模擬。
各FET的通道寬度W/長度L為以下。 FETm1、m3：100nm/60nm FETm2a、m2b、m4a、m4b：150nm/60nm FETm5、m6：100nm/120nm FETm9、m10：150nm/60nm PS1：300nm/60nm PS3：150nm/60nm 反相器26a的FET：100nm/60nm 各電壓為以下。 VVDDH＝1.2V VVDDL＝0.2V VGND＝0V VFNH＝0.2V VFNL＝0V VFN＝0.2V
圖43(a)是顯示保存狀態中的反相器電路的轉移特性之圖。比較例3是顯示6T-SRAM的一般狀態的特性。如圖43(a)所示，在實施例2中和比較例3相較之下，蝴蝶特性的開口變大且雜訊容限變大。在實施例3的類型1及2中，雜訊容限變得比實施例2更大。
圖43(b)是顯示待機狀態下的SNM(Static Noise Margin，靜態雜訊容限)的圖。VVDD＝1.2V，且為BI模式。保存並不是顯示ULV保存狀態，而是顯示將FETm5及m6關閉，且保持著資料的狀態。讀出顯示將FETm5及m6開啟，且將位元線BL及BLB設為1.2V的狀態。寫入顯示將FETm5及m6開啟，且將位元線BL及BLB的一者設為1.2V並將另一者設為0V的狀態。
如圖43(b)所示，在實施例3中，和比較例3及實施例2相較之下SNM較大一些。這是因為在實施例3中，FETm9及m10為P通道，因此節點N3及N4的電位比實施例2更高些許。因此，在BI模式中會需要一些FETm9及m10的反饋。藉此，SNM會稍微增加。
圖44(a)是顯示保存狀態的SNM的圖。如圖44(a)所示，在比較例3中SNM為大約50mV，相對於此，在實施例2中可以將SNM設為大到大約80mV。在實施例3中SNM為大約100mV，比起實施例2可以將SNM設為更大大約20mV，比起比較例3可以將SNM設為更大大約50mV。在實施例3的類型1與類型2中SNM為幾乎相同程度。在實施例3中，比起比較例2可以將SNM設為幾乎2倍。如此，在實施例3中和實施例2相較之下可以將保存狀態的SNM設為較大，使動作穩定性提升。在要確保實施例2的相同程度的SNM(例如80mV)之情況下，可以將VVDDL設成比實施例2更低。藉此即可以抑制消耗電力。
實施例3的類型1比起類型2，SNM更大大約6mV。這是因為在類型1中未設置有驅動器26，因此偏壓有效地施加於控制線CTRL上。雖然並未圖示，但是在後述的PUPDFB中，比起PUFB及PDFB而可以將雜訊容限更加擴大。
圖44(b)是顯示BI模式的洩漏電力的圖。如圖44(b)所示，在實施例2的待機狀態(BI模式)中，和比較例3相較之下可以將漏電流減少25%。在實施例3中和比較例3相較之下，在類型2中可以將漏電流減少70%，在類型1中可以將漏電流減少81%。如此，在實施例3中，比實施例2更能夠抑制待機狀態下的漏電流。
圖44(c)及圖44(d)是顯示ST模式的洩漏電力的圖。圖44(c)的比較例3為6T-SRAM的待機狀態的洩漏電力。如圖44(c)所示，在實施例2的保存狀態(ST模式)中，和比較例3的待機狀態相較之下，可以將漏電流減少92%。在實施例3的類型1及2中，和比較例3相較之下，分別可以將漏電流減少95%及94%。如圖44(d)所示，在實施例3的類型1及2中，和實施例2相較之下，分別可以將漏電流減少40%及20%。
以下、說明標頭PS、PDFB以外的例子。 [註腳PS、PDFB] 圖45是實施例3中註腳PS、PDFB、類型2的記憶體單元的電路圖。如圖45所示，對於電源線15a供給有VDD，並且在接地線15b與接地之間設置有電源開關30。接地線15b為虛擬接地電壓VVGND。
待機狀態及保存狀態的VVGND及CTRL的電壓為以下。 待機狀態(BI模式)：VVGND＝VVGNDL，CTRL的電壓VFNL 保存狀態(ST模式)：VVGND＝VVGNDH，CTRL的電壓VFNH 各電壓為例如以下的關係。 VVGNDL＜VVGNDH VFNL~VVGNDL、及 VFNH~VVGNDH 再者，~是表示附近。 VVGNDL、VVGNDH、VDD、VFNL、及VFNH分別為例如0.0V、1.0V、1.2V、0.0V、及1.2V。
[PDFB] 在PDFB中，如圖41，在設為標頭PS的情況下，當VVDDH-VGND較大時，為例如0.5V以上，例如VFN-VGND＜(VVDDH-VGND)/2時，可以設為類型1。當VVDDH-VGND較小時，例如0.5V以下時，在類型1中，會有往BI模式的轉變不充分的情況。據此，藉由設為類型2，即可以轉變至充分的BI模式。在註腳、PDFB中，是如圖45地成為類型2。
[註腳PS、PUFB] 圖46是實施例3中註腳PS、PUFB、類型1的記憶體單元的電路圖。FETm9a及m10a為N通道FET。FETm9a及m10a的閘極是分別連接於節點QB及Q。對於電源線15a供給有VDD，並且在接地線15b與接地15d之間設置有電源開關30。接地線15b為虛擬接地電壓VVGND。在控制線CTRL上施加有定電壓VFP。其他的構成和實施例2的圖21(a)相同，故省略說明。
待機狀態及保存狀態的VVGND及CTRL的電壓為以下。 待機狀態(BI模式)：VVGND＝VVGNDL，CTRL的電壓VFP 保存狀態(ST模式)：VVGND＝VVGNDH，CTRL的電壓VFP 各電壓為例如以下的關係。 VVGNDL＜VFP＝VVGNDH VVGNDL＜VFP＜VVGNDH、或 VVGNDL＜VVGNDH＜VFP(在此關係下由於節點N2a及N4a難以從控制線CTRL來放電因此較不理想) VVGNDL、VVGNDH、VDD、VFP分別為例如0.0V、1.0V、1.2V、及1.0V。
[標頭PS、PUFB] 圖47是實施例3中的標頭PS、PUFB、類型2的記憶體單元的電路圖。相對於圖46，設置有驅動器26。驅動器26為反相器26a，當控制電路28輸出的控制訊號VCTRL為低位準時，將電壓VFPH輸出至控制線CTRL，當VCTRL為高位準時，將電壓VFPL輸出至控制線CTRL。
待機狀態及保存狀態的VVDD及CTRL的電壓為以下。 待機狀態(BI模式)：VVDD＝VVDDH，CTRL的電壓VFPH 保存狀態(ST模式)：VVDD＝VVDDL，CTRL的電壓VFPL 各電壓為例如以下的關係。 VVDDL＜VVDDH VFPL~VGND、及 VFPH~VVDDH 再者，~是表示附近。 VVDDL、VVDDH、VGND、VFNL、及VFNH分別為例如0.2V、1.2V、0.0V、0.0V、及1.2V。
[PUFB] 在PUFB中，如圖46，在設為註腳PS的情況下，當VDD-VVGNDL較大時，為例如0.5V以上，例如VDD-VFP＜(VDD-VVGNDL)/2時，可以設為類型1。當VDD-VVGNDL較小時，例如0.5V以下時，在類型1中，會有往BI模式的轉變不充分的情況。據此，藉由設為類型2，即可以轉變至充分的BI模式。在標頭、PUFB中，是如圖47地成為類型2。
[標頭PS、PUPDFB] 圖48是實施例3中的標頭PS、PUPDFB的記憶體單元的電路圖。FETm9及m10為P通道FET，FETm9a及m10a為N通道FET。FETm9及m9a的閘極是連接於節點QB，FETm10及m10a的閘極是連接於節點Q。在電源線15a與電源15c之間設置有電源開關30，在接地線15b上供給有接地電壓VGND。在FETm9及m10的控制線CTRLN上供給有定電壓VFN。在FETm9a及m10a的控制線CTRLP上從驅動器26施加有電壓。驅動器26為反相器26a，當控制電路28輸出的控制訊號VCTRL為低位準時，將電壓VFPH輸出至控制線CTRLP，當VCTRL為高位準時，將電壓VFPL輸出至控制線CTRLP。其他的構成和實施例2的圖21(b)相同，故省略說明。
圖48所示的標頭PS、PUPDFB的記憶體單元的動作條件，是結合圖41所示的標頭PS、PDFB、類型1的記憶體單元的動作條件、以及圖47所示的標頭PS、PUFB、類型2的記憶體單元的動作條件。
[註腳PS、PUPDFB] 圖49是實施例3中的註腳PS、PUPDFB的記憶體單元的電路圖。對於電源線15a供給有電源電壓VDD，並且在接地線15b與接地15d之間設置有電源開關30。在FETm9a及m10a的控制線CTRLP上供給有定電壓VFP。在FETm9及m10的控制線CTRLN上從驅動器26施加電壓。驅動器26為反相器26a，當控制電路28輸出的控制訊號VCTRL為低位準時，將電壓VFNH輸出至控制線CTRLN，當VCTRL為高位準時，將電壓VFNL輸出至控制線CTRLN。其他的構成和圖48相同故省略說明。
圖49所示的註腳PS/PUPDFB的記憶體單元的動作條件，是結合圖45所示的註腳PS、PDFB、類型2的記憶體單元的動作條件、以及圖46所示的註腳PS、PUFB、類型1的記憶體單元的動作條件。
在標頭PS中，亦可將待機狀態的VVDD設為比一般動作狀態的VVDDH略低的VVDDHS。在註腳PS中，亦可將待機狀態的VVGND設為比一般動作狀態的VVGNDL略高的VVGNDLS。為了進行低電壓動作，在標頭PS中，亦可使用VVDDL＜VVDDM＜VVDDH的VVDDM，在註腳PS中，亦可使用VVGNDL＜VVGNDM＜VVGNDL的VVGNDM。
根據實施例3，在PDFB的情況下，在反相器電路14(第1反相器電路)及16(第2反相器電路)的每一個中，在P通道FETm1及m3(第1導電型的通道的第1FET)中，源極是連接於電源線15a(第1電源線)，汲極是連接於節點Q及QB(輸出節點)，閘極是連接於節點N1及N3(輸入節點)。在N通道FETm2b及m4b(第2導電型的通道的第2FET)中，源極是連接於在與電源線15a之間被供給有電源電壓VVDD-VGND的接地線15b(第2電源線)，汲極是連接於節點N2及N4(中間節點)，閘極是連接於節點N1及N3。在N通道FETm2a及m4a(第2導電型的通道的第3FET)中，源極是連接於節點N2及N4，汲極是連接於節點Q及QB，閘極是連接於節點N1及N3。
在P通道FETm9及m10(第1導電型的通道的第4FET)中，源極及汲極的一者是連接於節點N2及N4，源極及汲極的另一者是連接於控制線CTRL(控制節點)，閘極是連接於節點N1及N3。反相器電路14的輸出節點及反相器電路16的輸入節點N1及N3是連接於節點Q(第1記憶節點)，反相器電路14的輸入節點N1及N3以及反相器電路16的輸出節點是連接於節點QB(第2記憶節點)。藉此，藉由適當地設定電源電壓VVDD-VGND及控制線CTRL的電壓，即可以提升ST模式下的動作穩定性。
反相器電路14的FETm9的閘極亦可連接於反相器電路16的輸出節點，反相器電路16的FETm10的閘極亦可連接於反相器電路14的輸出節點。
在PUFB的情況下，N通道FETm2及m4是對應於第1FET，P通道FETm1a及m3a是對應於第2FET，P通道FETm1b及m3b是對應於第3FET，N通道FETm9a及m10a是對應於第4FET。接地線15b及電源線15a是分別對應於第1電源線及第2電源線。
在PDFB的情況下，電源開關30(電源電路)是切換電壓VVDDH-VGND(第1電壓)、以及比電壓VVDDH-VGND更低的VVDDL-VGND(第2電壓)來供給，以作為電源電壓VVDD-VGND。電壓VVDDH-VGND是雙穩態電路12可以寫入及讀出資料的電壓，電壓VVDDL-VGND是比電壓VVDDH-VGND更低且雙穩態電路12不能寫入及讀出資料但可以保持資料的電壓。藉此，在保持資料時，可以抑制消耗電力。
電源電路亦可從1個電源利用如電源開關的電晶體來生成第1電壓與第2電壓，而供給至雙穩態電路。又，控制電路亦可將電源開關分別連接於2個電源，並且藉由控制電源開關而將第1電壓與第2電壓供給至雙穩態電路。
在PUFB的情況下，電壓VDD-VVGNDL及VDD-VVGNDH是分別對應於第1電壓及第2電壓。
如類型1，當電源開關30將第1電壓及第2電壓的任一者供給至雙穩態電路12時，在控制線CTRL上都供給有固定偏壓(在PDFB的情況下為VFN，在PUFB的情況下為VFP)。藉此，驅動器26即變成不必要，而可以減低晶片尺寸。
在圖41的標頭PS、PDFB中，固定偏壓(VFN)只要是作為電源電壓而供給有VVDDH-VGND(第1電壓)時之電源線15a(第1電源線)的電壓VVDDH與接地線15b(第2電源線)的電壓VGND之間的偏壓即可。在圖46的註腳PS、PUFB中，固定偏壓(VFP)只要是作為電源電壓而供給有VDD-VVGNDL(第1電壓)時之接地線15b(第1電源線)的電壓VVGNDL與電源線15a(第2電源線)的電壓VDD之間的偏壓即可。藉此，即使如類型1地在控制線CTRL上施加有定電壓，仍然可以藉由電源電壓的切換，來切換ST模式與BI模式。
在圖41的標頭PS、PDFB中，固定偏壓(VFN)是比作為電源電壓而供給有VVDDH-VGND(第1電壓)時之電源線15a(第1電源線)的電壓VVDDH與接地線15b(第2電源線)的電壓VGND的中間(VVDDH-VGND)/2，更接近於接地線15b的電壓VGND。在圖46的註腳PS、PUFB中，固定偏壓(VFP)是比作為電源電壓而供給有VDD-VVGNDL(第1電壓)時之接地線15b(第1電源線)的電壓VVGNDL與電源線15a(第2電源線)的電壓VDD的中間(VDD-VVGNDL)/2，更接近於電源線15a的電壓VDD。藉此，即使如類型1地在控制線CTRL上施加有定電壓，仍然可以藉由電源電壓的切換，來切換ST模式與BI模式。
在標頭PS、PDFB中，VFN較理想的是比(VVDDH-VGND)/3更接近於VGND，在註腳PS、PUFB中，VFN較理想的是比2(VDD-VVGNDL)/3更接近於VDD。
在類型2中，控制電路28是在PDFB時，當電源開關30供給VVDDH-VGND及VVDDL-VGND時，將低位準及比低位準更高的高位準分別供給至控制線CTRL。控制電路28是在PUFB時，當電源開關30供給VDD-VVGNDL及VDD-VVGNDH時，將高位準及比高位準更低的低位準分別供給至控制線CTRL。藉此，在保持資料時，可以抑制消耗電力。再者，高位準只要是比低位準更高的電壓即可。
將實施例3的記憶體單元設為實施例2的記憶體單元的情況下，在反相器電路14及16的控制線CTRL上施加有固定偏壓，反相器電路14及16是在作為電源電壓而供給有電壓V3時成為BI模式，在供給有電壓V1時則成為ST模式。藉此，控制訊號VCTRL變成不必要。 [實施例4]
[標頭(header)PS、註腳(footer)PS、雙重(dual)PS的說明] 首先針對各名稱進行匯整。圖50(a)至圖50(f)是顯示連接於單元的電源開關的配置的圖。如圖50(a)所示，電源15c的電壓為VDD，接地15d的電壓為VGND。在標頭PS中，在記憶體單元10的電源線15a與電源15c之間連接有電源開關30。電源開關30是將電源線15a的虛擬電源電壓VVDD切換成VVDDH及VVDDL。即使虛擬電源電壓VVDD切換成VVDDH及VVDDL，接地線15b的電壓VVGND仍然為接地電壓VGND而為一定。待機狀態(BI模式)時的電源電壓會成為VVDDH-VGND，低電壓(ULV)保存狀態(ST模式)時的電源電壓會成為VVDDL-VGND。
如圖50(b)所示，在註腳PS中，在記憶體單元10的接地線15b與接地15d之間連接有電源開關30。電源開關30是將接地線15b的虛擬接地電壓VVGND切換成VVGNDH及VVGNDL。即使虛擬接地電壓VVGND切換成VVGNDH及VVGNDL，電源線15a的電壓VVDD仍然為電源電壓VDD而為一定。待機狀態(BI模式)時的電源電壓會成為VDD-VVGNDL，低電壓保存狀態(ST模式)時的電源電壓會成為VDD-VVGNDH。
如圖50(c)所示，在雙重PS中，在電源線15a與電源15c之間、以及接地線15b與接地15d之間之雙方連接有電源開關30。電源開關30是將電源線15a的虛擬電源電壓VVDD切換成VVDDH及VVDDL，並且將接地線15b的虛擬接地電壓VVGND切換成VVGNDH及VVGNDL。待機狀態(BI模式)時的電源電壓會成為VVDDH-VVGNDL，低電壓保存狀態(ST模式)時的電源電壓會成為VVDDL-VVGNDH。
如圖50(d)，在標頭PS中，電源開關30亦可具備有連接於電源VDD1與電源線15a之間的PFET30a、以及連接於電源VDD2與電源線15a之間的PFET30b。若將FET30a開啟且將FET30b關閉，則虛擬電源電壓VVDD會變成VDD1，若將FET30a關閉且將FET30b開啟，則VVDD會變成VDD2。若將FET30a及30b關閉，則電源會被切斷。
如圖50(e)，在註腳PS中，電源開關30亦可具備有連接於VGND1與接地線15b之間的NFET30c、以及連接於VGND2與接地線15b之間的NFET30d。若將FET30c開啟且將FET30d關閉，則虛擬接地電壓VVGND會變成VGND1，若將FET30c關閉且將FET30d開啟，則VVGND會變成VGND2。若將FET30c及30d關閉，則電源會被切斷。
如圖50(f)，在雙重PS中，電源開關30具備有連接於VDD1與電源線15a之間的PFET30a、連接於VDD2與電源線15a之間的PFET30b、連接於VGND1與接地線15b之間的NFET30c、連接於VGND2與接地線15b之間的NFET30d。藉由FET30a至FET30d之適當的開啟及關閉，即可以適當地切換供給至虛擬電源線15a與虛擬接地線之間的電源電壓。
[PDFB、PUFB、PUPDFB的說明] 如圖41，PDFB(下拉型反饋)是在反相器電路14的N通道FETm2a與m2b之間反饋有FETm9，在反相器電路16的N通道FETm4a與m4b之間反饋有FETm10的類型。
如圖46，PUFB(上拉型反饋)是在反相器電路14的P通道FETm1a與m1b之間反饋有FETm9a，在反相器電路16的P通道FETm3a與m3b之間反饋有FETm10a的類型。
如圖48及圖49，PUPDFB(上拉下拉型反饋)是設置有PDFB的FETm9及m10、以及PUFB的FETm9a及m10a之雙方的類型。
[類型1、類型2的說明] 圖51(a)至圖52(c)是顯示連接於單元的驅動器的配置的圖。如圖51(a)所示，在PUFB的類型2型中，設置有驅動器26。驅動器26是依據控制電路28輸出的控制訊號VCTRL，將電壓VFP切換成電壓VFPH與電壓VFPL。當電壓VFP為VFPH(高位準)時，反相器電路14及16是成為BI模式，VFPL(低位準)時是成為ST模式。
如圖51(b)所示，在PUFB的類型1型中，並未設置有驅動器26。雖然VFP為固定偏壓，但是當電源電壓切換時，反相器電路14及16即切換BI模式與ST模式。
如圖51(c)所示，在PDFB的類型2型中，設置有驅動器26。驅動器26是依據控制電路28輸出的控制訊號VCTRL，將電壓VFN切換成電壓VFNH與電壓VFNL。當電壓VFN為VFNL(低位準)時，反相器電路14及16是成為BI模式，VFNH(高位準)時是成為ST模式。
如圖51(d)所示，在PDFB的類型1型中，並未設置有驅動器26。雖然VFN為固定偏壓，但是當電源電壓切換時，反相器電路14及16即切換BI模式與ST模式。
如圖52(a)所示，在PUPDFB的VFP及VFN皆為類型2型時，在電壓VFP及VFN之雙方設置有驅動器26。當電壓VFP為VFPH及電壓VFN為VFNL時，反相器電路14及16是成為BI模式，當電壓VFP為VFPL及電壓VFN為VFNH時，則成為ST模式。
如圖52(b)所示，在PUPDFB的VFP為類型2型及VFN為類型1型時，在電壓VFP設置有驅動器26，而VFN為固定偏壓。當電壓VFP為VFPH時，反相器電路14及16是成為BI模式，當電壓VFP為VFPL時，則成為ST模式。
如圖52(c)所示，在PUPDFB的VFP為類型1型及VFN為類型2型中，電壓VFP為固定偏壓，而在VFN設置有驅動器26。當電壓VFN為VFNL時，反相器電路14及16是成為BI模式，當電壓VFN為VFNH時，則成為ST模式。
圖53(a)及圖53(b)分別是顯示標頭PS、PDFB、類型1型及註腳PS、PUFB、類型1型的各電壓的圖。在圖53(a)中，在縱方向上顯示相對於VGND之VVDDH及VVDDL，在圖53(b)中，在縱方向上顯示相對於VDD之VVGNDL及VVGNDH。
如圖53(a)所示，在標頭PS中，在待機狀態下是將VVDDH供給至電源線15a，並且將VGND供給至接地線15b。此時，若將VFN設為VVDDL左右的固定偏壓，由於VFN相對於VVDDH充分地低，因此反相器電路14及16會變成BI模式。在低電壓保存狀態下，是將VVDDL供給至電源線15a，並且將VGND供給至接地線15b。此時，若將VFN設為VVDDL左右，由於VFN相對於VGND較高，因此反相器電路14及16會變成ST模式。
定電壓VFN只要比VVDDH更小且比VGND更大即可。若定電壓VFN接近VVDDH，在已將虛擬電源電壓VVDD設為VVDDH時，反相器電路14及16會難以變成BI模式。據此，定電壓VFN較理想是在VVDDH與VGND的中點的電壓以下(亦即(VVDDH-VGND)/2以下)，更理想是在VVDDL加上VVDDL與VGND的差之電壓的電壓以下(亦即VVDDL＋(VVDDL-VGND)/2以下)。若定電壓VFN接近VGND，在已將虛擬電源電壓VVDD設為VVDDL時，反相器電路14及16會難以變成ST模式。據此，定電壓VFN較理想是在VVDDL與VGND的中點的電壓以上(亦即(VVDDL-VGND)/2以上)。
在標頭PS、PUFB中，在VFP為高位準時會成為BI模式，在低位準時會成為ST模式。據此，若設為標頭PS、PUFB、類型1型，則會變得無法進行BI與ST模式的切換。
如圖53(b)所示，在註腳PS中，在待機狀態下是將VVGNDL供給至接地線15b，並且將VDD供給至電源線15a。此時，若將VFP設為VVGNDH左右的固定偏壓，由於VFP相對於VVGNDL充分地高，因此反相器電路14及16會變成BI模式。在低電壓保存狀態下，是將VVGNDH供給至接地線15b，並且將VDD供給至電源線15a。此時，若將VFP設為VVGNDH左右，由於VFP相對於VDD較低，因此反相器電路14及16會變成ST模式。
定電壓VFP只要比VVGNDL更大且比VDD更小即可。若定電壓VFP接近VVGNDL，在已將虛擬接地電壓VVGND設為VVGNDL時，反相器電路14及16會難以變成BI模式。據此，定電壓VFP較理想是在VDD與VVGNDL的中點的電壓以上(亦即(VDD-VVGNDL)/2以上)，更理想是在VVGNDH減去VDD與VVGNDH的差之電壓的電壓以上(亦即VVGNDH-(VDD-VVGNDH)/2以上)。若定電壓VFP接近VVDD，在已將虛擬接地電壓VVGND設為VVGNDH時，反相器電路14及16會難以變成ST模式。據此，定電壓VFP較理想是在VDD與VVGNDH的中點的電壓以下(亦即(VDD-VVGNDH)/2以下)。
在註腳PS、PDFB中，在VFN為低位準時會成為BI模式，在高位準時會成為ST模式。據此，若設為註腳PS、PDFB、類型1型，則會變得無法進行BI與ST模式的切換。
表1是匯總固定偏壓是否可行的表。 [表1]
FBTr PS 固定偏壓
PDFB 標頭 可行
註腳 不可行
雙重 不可行
PUFB 標頭 不可行
註腳 可行
雙重 不可行
PUPDFB 標頭 僅PD可行
註腳 僅PU可行
雙重 不可行
如表1所示，在PDFB中，在標頭PS中固定偏壓為可行。在註腳PS及雙重PS中固定偏壓為不可行，而使用驅動器26。
在PUFB中，在註腳PS中，固定偏壓為可行。在標頭PS及雙重PS中固定偏壓為不可行，而使用驅動器26。在PUPDFB中，在標頭PS中，僅於PD(亦即VFN)側固定偏壓為可行。在註腳PS中，僅於PU(亦即VFP)側固定偏壓為可行。在雙重PS中，固定偏壓為不可行。
在實施例3中，反饋FETm9及/或m9a的閘極是連接於反相器電路14的輸入節點或反相器電路16的輸出節點，反饋FETm10及/或m10a的閘極是連接於反相器電路16的輸入節點或反相器電路14的輸出節點。將此稱為實施例3型。在實施例3型的情況下，將表1的標頭PS、PDFB、類型1型圖示於圖41，將註腳PS、PUFB、類型1型圖示於圖46，將標頭PS、PUPDFB、PD側類型1型圖示於圖48，將註腳PS、PUPDFB、PU側類型1型圖示於圖49。
亦可如實施例2，反饋FETm9及/或m9a的閘極是連接於反相器電路14的輸出節點，反饋FETm10及/或m10a的閘極是連接於反相器電路16的輸出節點。將此情況稱為實施例2型。在實施例2型中表1也會成立。
圖54是實施例4中的標頭PS、PDFB、類型1型的記憶體單元的電路圖。如圖54所示，FETm9(及m10)為N通道FET，閘極是連接於反相器電路14(及16)的輸出節點。其他的構成和實施例3的圖41相同故省略說明。
圖55是實施例4中的註腳PS、PUFB、類型1型的記憶體單元的電路圖。如圖55所示，FETm9a(及m10a)為P通道FET，閘極是連接於反相器電路14(及16)的輸出節點。其他的構成和實施例3的圖46相同故省略說明。
圖56是實施例4中的標頭PS、PUPDFB、PD側類型1型的電路圖。如圖56所示，FETm9(及m10)為N通道FET，FETm9a(及m10a)為P通道FET，閘極是連接於反相器電路14(及16)的輸出節點。其他的構成和實施例3的圖48相同故省略說明。
圖57是實施例4中的註腳PS、PUPDFB、PU側類型1型的電路圖。如圖57所示，FETm9(及m10)為N通道FET，FETm9a(及m10a)為P通道FET，閘極是連接於反相器電路14(及16)的輸出節點。其他的構成和實施例3的圖49相同故省略說明。
[實施例4的變形例1] 實施例4的變形例1是主從型正反器電路的例子。圖58是實施例4的變形例1之電子電路的電路圖。如圖58，具備有閂鎖電路(D閂鎖電路)76及77。閂鎖電路76及77分別為主側及從側閂鎖電路。閂鎖電路76具備具有反相器80a及80b的雙穩態電路80與反相器78a。反相器78a是在時脈訊號C為高位準時動作，反相器80b是在時脈訊號C成為低位準時動作。閂鎖電路77具備雙穩態電路12與通道閘79a。在雙穩態電路12的迴路內設置有通道閘79b。通道閘79a是在時脈訊號C為低位準時動作，通道閘79b是在時脈訊號C成為高位準時動作。在雙穩態電路12的迴路當中節點QB是透過反相器78b而輸出為Q訊號。
時脈生成電路81是在賦能(enable)訊號VEN為高位準時動作，而在低位準時不動作。時脈生成電路81是在輸入低位準作為時脈訊號VCLK時，輸出高位準作為時脈訊號C，輸出低位準作為時脈訊號CB，在輸出高位準作為時脈訊號VCLK時，輸出低位準作為時脈訊號C，輸出高位準作為時脈訊號CB。
對於電源線15a從電源開關30供給有虛擬電源電壓VVDD，對於接地線15b供給有接地電壓VGND，為標頭PS型。反相器電路14及16的反饋FET為P通道FETm9及m10，為PDFB型。電壓VFN為定電壓，為類型1型。FETm9(及m10)的閘極連接於反相器電路16(及14)的輸出節點，為實施例3型。如此，圖58的變形例1為標頭PS、PDFB、類型1型、實施例3型。
表1在主從型正反器電路中也成立。亦即，亦可將主從型正反器電路設為註腳PS、PUFB、類型1型、標頭PS、PUPDFB、PD側類型1型、註腳PS、PUPDFB、PU側類型1型。又，雙穩態電路12亦可為實施例3型，亦可為實施例2型。亦可將雙穩態電路12使用於主側閂鎖電路。
[模擬] 模擬了主從型正反器電路的SNM及待機功率。已模擬的電路為以下的電路A~C。 電路A：一般的延遲正反器電路 電路B：標頭PS、PDFB、類型2型、實施例2型 電路C：標頭PS、PDFB、類型1型、實施例3型(圖58所示的電路)
模擬條件為以下。 電路A： 構成的各電晶體的通道寬度W/長度L是參考標準單元而決定。 電路B： 閂鎖電路77中的各FET的通道寬度W/長度L為以下。 FETm1及m1a：180nm/60nm FETm2a、m2b、m4a、及m4b：385nm/60nm FETm9及m10：150nm/60nm 在電路B中和實施例2的圖17同樣地設置有反相器26a，通道寬度W/長度L為以下。 反相器26a的FET：150nm/60nm 電路C： 閂鎖電路77中的各FET的通道寬度W/長度L為以下。 FETm1及m1a：130nm/60nm FETm2a、m2b、m4a、及m4b：385nm/60nm FETm9及m10：150nm/60nm 各電壓為以下。 VVDDH＝1.2V VVDDL＝0.2V VGND＝0V VFNH＝0.2V
圖59(a)及圖59(b)是顯示正反器電路的蝴蝶曲線的圖。圖59(a)是將(Vin，Vout)為(L，H)設成記憶節點，圖59(b)是將(H，L)設成記憶節點。在電路A中是設成VVDD＝0.2V。在電路C中是設為ST模式且設成VVDDL＝0.2V。均是針對TT來顯示。
再者，SNM的TT是FET的閾值電壓為Typical(典型)時的SNM。之後，FF、SS、FS、及SF是顯示閾值電壓因程序(process)變動而由Typical值往Fast(F)側或Slow(S)側偏差3σ時的SNM。
如圖59(a)及圖59(b)所示，在電路A中蝴蝶曲線為幾乎對稱，開口較小且雜訊容限較小。在電路C中，是藉由設為VVDD＝0.2V而使雙穩態電路12成為ST模式，使得轉移特性的遲滯變大。藉此，記憶節點側的開口變大且雜訊容限變大。
圖60(a)是顯示SNM的圖，圖60(b)是顯示待機功率的圖。在圖60(a)中是針對(L，H)及(H，L)，顯示TT、FF、SS、FS、SF的SNM。在電路A中是設成VVDD＝0.2V，在電路B及電路C中是設為ST模式且設成VVDDL＝0.2V。
在電路A中SNM為大約60mV。在電路B中SNM比電路A更高些許而為70mV~80mV左右。在電路C中SNM為90mV~100mV，可以得到充分的SNM。若在電路C中將SNM設為80mV，則可以將VVDDL設為比0.2V更低，而可以更加減少消耗電力。
在圖60(b)中，「SB1.2」是將VVDD設為1.2V的待機狀態，「ULV0.2」是設成VVDDL＝0.2V的低電壓保存狀態。在SB1.2中，電路B比起電路A待機功率更大大約14%。在電路C中，可以將待機狀態的功率設成和電路A相同程度。在電路B及C的ULV0.2中，和電路A相較之下可以將待機功率減少98%。如此，在實施例4的變形例1之正反器電路C中，電路A與VDD＝1.2V中的待機功率為相同程度，可以減少低電壓保存狀態下的待機功率98%。
表2是針對電路A、氣球(balloon)FF、NVFF、及電路C，顯示電力減少效果、晶片面積、延遲、BET、製程成本、及控制步驟數的表。氣球FF為氣球型FF電路，NVFF是使用了如實施例1的非揮發性記憶體元件的FF電路。 [表2]
  電路A 氣球FF NVFF 電路C
電力減少效果   95% 99% 98%
面積 1 1.7 1.5 1.2
延遲 1/1 1.2/1.1 1.1/1.1 1.1/1.6
BET   100ns 8μs 160ns
製程成本 低 低 高 低
控制步驟數 0 3 3 0
電力減少效果是顯示低電壓保存狀態下從電路A的減少率。在NVFF及電路C中，和電路A相較之下分別可以減少99%及98%電力。面積是將電路A的面積設為1。氣球FF的面積為電路A的面積的1.7倍。NVFF的面積為電路A的面積的1.5倍。電路C的面積為電路A的面積的1.2倍。延遲是在CLK-QH及CLK-QL的各個中以電路A為基準來作比較，且將電路A設為1。氣球FF及NVFF的延遲和電路A相較之下為1.1至1.2。電路C的延遲和電路A相較之下CLK-QL為1.6。
氣球FF的BET為100ns，相對於此，NVFF的BET較長為8μs。相對於此，電路C的BET為160ns，為氣球FF的程度。由於非揮發性元件的製程成本較高，因此NV-FF的製程成本較高。相對於此，由於電路C是由CMOS製程所製作，因此電路C的製程成本是低至電路A及氣球FF的程度。控制步驟數是在不包含電源開關的控制之控制中必要的脈衝數。氣球FF及NVFF的控制步驟數為3，相對於此，電路C的控制步驟數是和電路A的控制步驟數相同而為0。
如此，電路C可以設成和NVFF相同程度的電力減少效果及晶片面積，BET是和氣球FF相同程度，且製程成本及控制步驟是和電路A相同程度。
接著，設想SOC(System on a chip，單晶片系統)等之邏輯系統來模擬待機功率。圖61(a)是已模擬的邏輯系統的概念圖。將系統82的50%的面積設為LLC(Last-level Cache，末級快取)84。設成在系統82的其餘的50%上設置有複數個核心83。設成各核心83的面積的20%為FF(正反器)83a，且10%為FLC(First-level Cache，第一級快取)83b。已模擬的系統為以下的系統A及C。 系統A：使用了6T-SRAM的快取及正反器 系統C：使用了實施例3的標頭PS、PDFB、類型1型的快取及圖58所示的正反器電路
圖61(b)是顯示系統A及C的標準化待機功率的圖。系統A的A1是核心83及LLC84均為VVDD＝1.2V的待機狀態。A2是將核心83的FF83a設為VVDD＝1.2V的待機狀態，將FLC83b設為VVDD＝0.8V的休眠狀態，在核心83當中將除了FF83a與FLC83b以外的電路全部電源切斷，並且將LLC84設為VVDD＝1.2V的狀態。A3是將核心83的FF83a設為VVDD＝1.2V的待機狀態，將FLC83b設為VVDD＝0.8V的休眠狀態，在核心83當中將除了FF83a與FLC83b以外的電路全部電源切斷，並且將LLC84設為VVDD＝0.8V的休眠狀態之狀態。A2的標準化待機功率為A1的大約0.6，A3的標準化待機功率為A1的大約0.5。
系統C的C1是核心83及LLC84均為VVDD＝1.2V的待機狀態。C2是將核心83的FF83a設為VVDD＝0.2V的低電壓保存狀態，將FLC83b設為VVDD＝0.2V的低電壓保存狀態，在核心83當中將除了FF83a與FLC83b以外的電路全部電源切斷，並且將LLC84設為VVDD＝1.2V的狀態。C3是將核心83的FF83a設為VVDD＝0.2V的低電壓保存狀態，將FLC83b設為VVDD＝0.2V的低電壓保存狀態，在核心83當中將除了FF83a與FLC83b以外的電路全部電源切斷，並且將LLC84設為VVDD＝0.2V的低電壓保存狀態之狀態。C2的標準化待機功率為A1的0.2以下，C3的標準化待機功率為C1的大約0.05。
如以上所述，在系統C中，藉由將FF83a、FLC83b、及LLC84設為低電壓保存狀態，即可以使待機功率非常地小。
根據實施例4及其變形例1，在實施例2型中，反相器電路14(第1反相器電路)的FETm9及m9a(第4FET)的閘極連接於反相器電路14的輸出節點或反相器電路16的輸入節點，反相器電路16(第2反相器電路)的FETm10及m10a的閘極連接於反相器電路14的輸入節點或反相器電路16的輸出節點。此時，FETm9及m10的通道的導電型是和FETm2、m2a、m2b、m4、m4a、及m4b相同，FETm9a及m10a的通道的導電型是和FETm1、m1a、m1b、m3、m3a、及m3b相同。
在實施例3型中，反相器電路14的反饋FETm9及m9a的閘極連接於反相器電路16的輸出節點或反相器電路14的輸入節點，反相器電路16的FETm10及m10a的閘極連接於反相器電路16的輸入節點或反相器電路14的輸出節點。此時，FETm9及m10的通道的導電型是和FETm1、m1a、m1b、m3、m3a、及m3b相同，FETm9a及m10a的通道的導電型是和FETm2、m2a、m2b、m4、m4a、及m4b相同。
在實施例2型及實施例3型的任一者中，電源開關30(電源電路)都是將電源電壓VVDD-VVGND切換成第1電壓與第2電壓來供給，前述第1電壓是雙穩態電路12可以寫入及讀出資料的電壓，前述第2電壓是比第1電壓更低且雙穩態電路12可以保持資料的電壓。當電源開關30將第1電壓及第2電壓的任一者供給至雙穩態電路12時，在控制節點VFN及VFP上也供給有固定偏壓。藉此，驅動器26變成不需要，而可以將電子電路小型化。又，可以抑制消耗電力。
如圖53(a)及表1，在PDFB及PUPDFB、標頭PS中，將電源電壓VVDD-VGND切換成第1電壓與第2電壓時，將一定的接地電壓VGND(第3電壓)供給至接地線15b(第2電源線)，並且切換VVDDH(第4電壓)及VVDDL(第5電壓)來供給至電源線15a(第1電源線)。如圖53(b)及表1，在PUFB及PUPDFB、註腳PS中，將電源電壓VDD-VVGND切換成第1電壓與第2電壓時，將一定的電源電壓VDD(第3電壓)供給至電源線15a(第2電源線)，並且切換VVGNDL(第4電壓)及VVGNDH(第5電壓)來供給至接地線15b(第1電源線)。藉此，即使將固定偏壓VFN及VFP供給至控制線，仍然可以切換BI模式與ST模式。
以上，雖然針對本發明的較理想的實施例進行了詳述，但是本發明並不限定於所述特定的實施例，在申請專利範圍所記載之本發明的要旨的範圍內，可以進行各種的變形、變更。
10:記憶體單元 12,80:雙穩態電路 14,16:反相器電路 15a:電源線 15b:接地線 15c,15ch,15cl:電源 15d:接地 17:自由層 18:穿隧絕緣膜 19:固定層 20:單元陣列 22,22a:子陣列 23,23a~23c:列 24,24a,24b,24A~24C,241~24n,24k:區塊 25:匯流排 26:驅動器 26a,26b,26c,78a,80a,80b:反相器 28,28B,43:控制電路 30,PS1,PS2,PS3,PS1A~PS1C,PS2A~PS2C,PS3A,PS3B:電源開關 31:WL解碼器 32,36:行解碼器 33:預充電電路 34:讀出寫入電路 35:SR解碼器 38:周邊電路 40,41:暫存器 40A~40C,41A~41C:記憶部 42:解碼器 44:PS控制電路 45:模式控制電路 50,54,55,59,61,65,66,70,71:AND電路 51,64,74:NAND電路 52,56,57,58,60,62,63,67,68,69,72,73,75:OR電路 53:NOR電路 76,77:閂鎖電路 78b:反相器 79a,79b:通道閘 81:時脈生成電路 82:系統 83:核心 83a:正反器 83b:FLC 84:LLC 100,102:電子電路 BL,BLB:位元線 C,CB,VCLK:時脈訊號 CTRL,CTRLN,CTRLP:控制線 H:高位準 L:低位準 m1~m11,m1a,m1b,m2a,m2b,m3a,m3b,m4a,m4b,m9a,m10a,30a~30d:FET MTJ1,MTJ2:自旋轉移力矩磁性穿隧接面元件 N1,N3:輸入節點 N2,N4:中間節點 N2a,N4a:節點 PNL:讀出/寫入期間的消耗電力 Pshutdown,PSave,P´Save:消耗電力 PSleep:休眠期間的消耗電力 PShutdown:停工期間的消耗電力 Q,QB:輸出節點 S10,S12,S14,S16,S17,S20,S22,S24,S26,S28,S30,S32,S34,S36,S38,S40,S42,S44,S46,S48,S50,S52,S54,S56,S58,S60,S62,S64,S66,S68,S70,S72,S74:步驟 SR:開關線 T1~T3:期間 t10~t18,t20~t28:時刻 V0~V3, VSCTRL,VLCTRL,VFN,VFNH,VFNL,VFP,VFPH,VFPL,VVDDH,VVDDL,VVGNDH,VVGNDL:電壓 VCTRL,VCTRL1~VCTRLn,VSR,VPG3A,VPG3B,a,b,a1~an,b1~bn,ENNLB,ENSLP,ENRB,ENRB1~ENRBn:控制訊號 VDD:電源的電壓 VDD1,VDD2:電源(電源的電壓) VDDL,VDDH:基板偏壓 VEN:賦能訊號 VGND:接地電壓 VGND1,VGND2:電壓(虛擬接地的電壓) VPG1,VPG2,VPG3,VPG1A~VPG1C,VPG2A~VPG2C:PS控制訊號 VVDD:虛擬電源電壓 VVGND:虛擬接地電壓 WL:字元線 ΔENL,ΔEStore,ΔERestore,ELKG,EEXT,EENT:能量增加 ΔESave,Esave:能量減少 ΔPRestore:用於回存的電力 ΔPStore:用於儲存的電力 ΔPNL:NV-SRAM與6T-SRAM的休眠期間及讀出/寫入期間的消耗電力之差值 τEXT,τENT:模式切換期間的長度 τNL:休眠期間及讀出/寫入期間的長度 τNL:待機期間的長度 τRestore:回存期間的長度 τSD:保存期間的長度 τShutdown:停工期間的長度 τStore:儲存期間的長度
圖1是實施例1中的記憶體單元的電路圖。 圖2(a)及圖2(b)是顯示實施例1中的各狀態下所施加的電壓的圖。 圖3是顯示實施例1中的各期間的消耗電力的圖。 圖4是顯示實施例1中的電子電路的方塊圖。 圖5是實施例1中的子陣列的方塊圖。 圖6是顯示實施例1中的動作的流程圖。 圖7(a)是顯示實施例1中的讀出/寫入動作的流程圖，圖7(b)是顯示實施例1中的UDF的設定之流程圖。 圖8是顯示實施例1中的儲存動作的流程圖。 圖9(a)至圖9(d)是顯示實施例1中的單元陣列及區塊的示意圖。 圖10(a)至圖10(c)是顯示實施例1中的區塊的示意圖。 圖11(a)及圖11(b)是顯示實施例1中的各個單元陣列的尺寸及字位址(word address)之例子的圖。 圖12是顯示實施例1中的控制電路的例子之方塊圖。 圖13(a)至圖13(e)是顯示實施例1中的各訊號與電源開關的動作的圖。 圖14是實施例1中的控制訊號的時序圖。 圖15是實施例1中的控制電路28的其他例子之方塊圖。 圖16(a)至圖16(c)是顯示實施例1、比較例1-1及1-2中的相對於SFBF免儲存比例之BET的圖，圖16(d)至圖16(f)是顯示相對於SFBF免儲存比例之儲存延遲的圖。 圖17是實施例2中的記憶體單元的電路圖。 圖18(a)及圖18(b)是顯示實施例2中的各狀態下所施加的電壓的圖。 圖19(a)及圖19(b)是顯示實施例2中的保存(retention)及停工(shutdown)所施加的電壓的圖。 圖20是顯示實施例2中的各期間的消耗電力的圖。 圖21(a)及圖21(b)是實施例2中的記憶體單元的其他例子。 圖22是顯示實施例2中的電子電路的方塊圖。 圖23是實施例2中的子陣列的方塊圖。 圖24是顯示實施例2中的動作的流程圖。 圖25是顯示實施例2中的保存動作的類型A之流程圖。 圖26(a)至圖26(e)是顯示實施例2中的保存動作的類型A中之單元陣列的示意圖。 圖27(a)至圖27(e)是顯示實施例2中的保存動作的類型A中之單元陣列及區塊的示意圖。 圖28是顯示實施例2中的保存動作的類型B之流程圖。 圖29(a)至圖29(e)是顯示實施例2中的保存動作的類型B中之單元陣列的示意圖。 圖30(a)至圖30(e)是顯示實施例2中的保存動作的類型B中之單元陣列及區塊的示意圖。 圖31是顯示實施例2中的保存動作的類型C之流程圖。 圖32(a)至圖32(e)是顯示保存動作的類型C中之單元陣列的示意圖。 圖33(a)至圖33(e)是顯示保存動作的類型C中之單元陣列及區塊的示意圖。 圖34是顯示保存動作的類型B中之控制電路的例子的方塊圖。 圖35(a)至圖35(e)是顯示保存動作的類型B中之各訊號與電源開關的動作的圖。 圖36是保存動作的類型B中之控制訊號的時序圖。 圖37是顯示保存動作的類型C中之控制電路的例子的方塊圖。 圖38是保存動作的類型C中之控制訊號的時序圖。 圖39(a)至圖39(c)是顯示類型A至C及比較例2中的相對於UD比例之BET的圖，圖39(d)至圖39(f)是顯示相對於UD比例之延遲的圖。 圖40(a)至圖40(c)是顯示類型C、比較例2-1及2-2中的相對於UD比例之待機功率的圖。 圖41是實施例3中的標頭PS、PDFB、類型1的記憶體單元的電路圖。 圖42是實施例3中的標頭PS、PDFB、類型2的記憶體單元的電路圖。 圖43(a)是顯示保存狀態中的反相器電路的轉移特性之圖，圖43(b)是顯示BI模式中的SNM的圖。 圖44(a)是顯示保存狀態的SNM的圖，圖44(b)是顯示BI模式的洩漏電力的圖，圖44(c)及圖44(d)是顯示ST模式的洩漏電力的圖。 圖45是實施例3中的註腳(footer)PS、PDFB、類型2的記憶體單元的電路圖。 圖46是實施例3中的註腳PS、PUFB、類型1的記憶體單元的電路圖。 圖47是實施例3中的標頭PS、PUFB、類型2的記憶體單元的電路圖。 圖48是實施例3中的標頭PS、PUPDFB的記憶體單元的電路圖。 圖49是實施例3中的註腳PS、PUPDFB的記憶體單元的電路圖。 圖50(a)至圖50(f)是顯示連接於單元的電源開關的配置的圖。 圖51(a)至圖51(d)是顯示連接於單元的驅動器的配置的圖。 圖52(a)至圖52(c)是顯示連接於單元的驅動器的配置的圖。 圖53(a)及圖53(b)分別是顯示標頭PS、PDFB、類型1型及註腳PS、PUFB、類型1型的各電壓的圖。 圖54是實施例4中的標頭PS、PDFB、類型1型的記憶體單元的電路圖。 圖55是實施例4中的註腳PS、PUFB、類型1型的記憶體單元的電路圖。 圖56是實施例4中的標頭PS、PUPDFB、PD側類型1型的電路圖。 圖57是實施例4中的註腳PS、PUPDFB、PU側類型1型的電路圖。 圖58是實施例4的變形例1之電子電路的電路圖。 圖59(a)及圖59(b)是顯示正反器電路的蝴蝶曲線的圖。 圖60(a)是顯示SNM的圖，圖60(b)是顯示待機功率的圖。 圖61(a)是已模擬的邏輯系統的概念圖，圖61(b)是顯示系統A及C的標準化待機功率的圖。
S54,S56,S58,S60,S62,S64,S66,S68:步驟

Claims (24)

  1. 一種電子電路，其具備有： 單元陣列，具有複數個具備有雙穩態電路的記憶體單元，各個記憶體單元各自具備有切換第1模式與第2模式的第1反相器電路及第2反相器電路，前述第1模式是在轉移特性上於實質上不具有遲滯的模式，前述第2模式是在轉移特性上具有遲滯的模式，前述第1反相器電路的輸出節點及輸入節點分別連接於前述第2反相器電路的輸入節點及輸出節點；及 控制電路，將前述複數個記憶體單元當中亦可不保持資料的1或複數個第1記憶體單元電源切斷後，將前述複數個記憶體單元當中其餘的1或複數個第2記憶體單元內的雙穩態電路設為前述第2模式，在維持前述第2模式的狀態下，將比讀出及/或寫入資料時供給至雙穩態電路的第1電源電壓更低且前述第2模式的雙穩態電路可以保持資料的第2電源電壓，供給至前述1或複數個第2記憶體單元內的雙穩態電路。
  2. 如請求項1之電子電路，其中前述單元陣列是被分割成各個區塊至少包含2個記憶體單元的複數個區塊， 前述控制電路是從前述複數個區塊中提取出亦可不保持資料的1或複數個第1區塊，且將前述1或複數個第1區塊電源切斷後，將前述複數個區塊當中其餘的1或複數個第2區塊內的雙穩態電路設為前述第2模式，在維持前述第2模式的狀態下，將前述第2電源電壓供給至前述1或複數個第2區塊內的雙穩態電路。
  3. 如請求項2之電子電路，其中前述控制電路是在將前述1或複數個第2區塊內的雙穩態電路設為前述第2模式之前，將第3電源電壓供給至前述1或複數個第2區塊，前述第3電源電壓是比前述第1電源電壓更低且比前述第2電源電壓更高，且前述第1模式的雙穩態電路可以保持資料的電源電壓。
  4. 如請求項3之電子電路，其中前述控制電路是在已將前述第3電源電壓供給至前述1或複數個第2區塊內的雙穩態電路的狀態下，將前述1或複數個第2區塊內的雙穩態電路設為前述第2模式。
  5. 如請求項3之電子電路，其中前述1或複數個第2區塊為複數個第2區塊， 前述控制電路是在已將前述第3電源電壓供給至前述複數個第2區塊當中的1或複數個第3區塊的雙穩態電路之狀態下，將前述1或複數個第3區塊內的雙穩態電路設為前述第2模式，在已將前述1或複數個第3區塊內的雙穩態電路設為前述第2模式的狀態下供給前述第2電源電壓，之後，在已將前述第3電源電壓供給至前述複數個第2區塊當中和前述1或複數個第3區塊不同的1或複數個第4區塊的雙穩態電路之狀態下，將前述1或複數個第4區塊內的雙穩態電路設為前述第2模式，在已將前述1或複數個第4區塊內的雙穩態電路設為前述第2模式的狀態下供給前述第2電源電壓。
  6. 如請求項3之電子電路，其中前述1或複數個第2區塊為複數個第2區塊， 前述控制電路是在已將前述第3電源電壓供給至前述複數個第2區塊內的雙穩態電路之狀態下，將前述複數個第2區塊內的雙穩態電路設為前述第2模式後，在已將前述複數個第2區塊內的雙穩態電路設為前述第2模式的狀態下供給前述第2電源電壓。
  7. 如請求項2之電子電路，其具備有記憶電路，前述記憶電路是設置在前述單元陣列之外，並且記憶顯示亦可不保持從外部電路接收到的前述資料之區塊的資訊，前述控制電路是依據前述資訊，來提取出亦可不保持前述資料的前述1或複數個第1區塊。
  8. 如請求項1至7中任一項之電子電路，其中前述第1反相器電路及前述第2反相器電路各自具備有： 第1導電型的通道的第1FET，源極連接於第1電源線，汲極連接於輸出節點，閘極連接於輸入節點； 和前述第1導電型相反的第2導電型的通道的第2FET，源極連接於在與前述第1電源線之間被供給電源電壓的第2電源線，汲極連接於中間節點，閘極連接於前述輸入節點； 第2導電型的通道的第3FET，源極連接於前述中間節點，汲極連接於前述輸出節點，閘極連接於前述輸入節點；及 第4FET，源極及汲極的一者連接於前述中間節點，前述源極及前述汲極的另一者連接於控制節點， 前述第1反相器電路的第4FET的閘極連接於前述第1反相器電路的輸入節點、輸出節點、前述第2反相器電路的輸入節點及輸出節點之任1個節點， 前述第2反相器電路的第4FET的閘極連接於前述第2反相器電路的輸入節點、輸出節點、前述第1反相器電路的輸入節點及輸出節點之任1個節點， 前述第1反相器電路的第4FET，在閘極連接於前述第1反相器電路的輸出節點或前述第2反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第1反相器電路的輸入節點或前述第2反相器電路的輸出節點時，為第1導電型的通道的FET， 前述第2反相器電路的第4FET，在閘極連接於前述第2反相器電路的輸出節點或前述第1反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第2反相器電路的輸入節點或前述第1反相器電路的輸出節點時，為第1導電型的通道的FET。
  9. 如請求項8之電子電路，其中在前述第1反相器電路及前述第2反相器電路的控制節點上施加固定偏壓，前述第1反相器電路及前述第2反相器電路在被供給前述第1電源電壓時會成為前述第1模式，在被供給前述第2電源電壓時會成為前述第2模式。
  10. 一種雙穩態電路，其具備有第1反相器電路、第2反相器電路、第1記憶節點、及第2記憶節點，前述第1反相器電路及前述第2反相器電路各自具備有： 第1導電型的通道的第1FET，源極連接於第1電源線，汲極連接於輸出節點，閘極連接於輸入節點； 和前述第1導電型相反的第2導電型的通道的第2FET，源極連接於在與前述第1電源線之間被供給電源電壓的第2電源線，汲極連接於中間節點，閘極連接於前述輸入節點； 第2導電型的通道的第3FET，源極連接於前述中間節點，汲極連接於前述輸出節點，閘極連接於前述輸入節點；及 第1導電型的通道的第4FET，源極及汲極的一者連接於前述中間節點，前述源極及前述汲極的另一者連接於控制節點， 前述第1記憶節點連接有前述第1反相器電路的輸出節點及前述第2反相器電路的輸入節點， 前述第2記憶節點連接有前述第1反相器電路的輸入節點及前述第2反相器電路的輸出節點， 前述第1反相器電路的第4FET的閘極連接於前述第1反相器電路的輸入節點或前述第2反相器電路的輸出節點， 前述第2反相器電路的第4FET的閘極連接於前述第2反相器電路的輸入節點或前述第1反相器電路的輸出節點。
  11. 一種電子電路，其具備有： 如請求項10之雙穩態電路；及 電源電路，將前述電源電壓切換成第1電壓與第2電壓來供給，前述第1電壓是前述雙穩態電路可以寫入及讀出資料的電壓，前述第2電壓是比前述第1電壓更低且前述雙穩態電路可以保持資料的電壓。
  12. 如請求項11之電子電路，其中在前述電源電路將前述第1電壓及前述第2電壓之任一者供給至前述雙穩態電路時，也在前述控制節點上供給有固定偏壓。
  13. 如請求項12之電子電路，其中前述固定偏壓是供給前述第1電壓時之前述第1電源線的電壓與前述第2電源線的電壓之間的偏壓。
  14. 如請求項12之電子電路，其中前述固定偏壓是比供給前述第1電壓時之前述第1電源線的電壓與前述第2電源線的電壓之中間，更接近於前述第2電源線的電壓。
  15. 如請求項11之電子電路，其具備有控制電路，前述控制電路是在前述第4FET為P通道FET之時，在前述電源電路供給前述第1電壓及第2電壓時，將低位準及比前述低位準更高的高位準分別供給至前述控制節點， 在前述第4FET為N通道FET之時，在前述電源電路供給前述第1電壓及第2電壓時，將高位準及比前述高位準更低的低位準分別供給至前述控制節點。
  16. 一種電子電路，其具備有雙穩態電路與電源電路，前述雙穩態電路具備有第1反相器電路、第2反相器電路、第1記憶節點、及第2記憶節點，前述第1反相器電路及前述第2反相器電路各自具備有： 第1導電型的通道的第1FET，源極連接於第1電源線，汲極連接於輸出節點，閘極連接於輸入節點； 和前述第1導電型相反的第2導電型的通道的第2FET，源極連接於在與前述第1電源線之間被供給電源電壓的第2電源線，汲極連接於中間節點，閘極連接於前述輸入節點； 第2導電型的通道的第3FET，源極連接於前述中間節點，汲極連接於前述輸出節點，閘極連接於前述輸入節點；及 第4FET，源極及汲極的一者連接於前述中間節點，前述源極及前述汲極的另一者連接於控制節點， 前述第1記憶節點連接有前述第1反相器電路的輸出節點及前述第2反相器電路的輸入節點， 前述第2記憶節點連接有前述第1反相器電路的輸入節點及前述第2反相器電路的輸出節點， 前述第1反相器電路的第4FET的閘極連接於前述第1反相器電路的輸入節點、輸出節點、前述第2反相器電路的輸入節點及輸出節點之任1個節點， 前述第2反相器電路的第4FET的閘極連接於前述第2反相器電路的輸入節點、輸出節點、前述第1反相器電路的輸入節點及輸出節點之任1個節點， 前述電源電路是將前述電源電壓切換成第1電壓與第2電壓來供給，前述第1電壓是前述雙穩態電路可以寫入及讀出資料的電壓，前述第2電壓是比前述第1電壓更低且前述雙穩態電路可以保持資料的電壓， 在前述電源電路將前述第1電壓及前述第2電壓之任一者供給至前述雙穩態電路時，也在前述控制節點上供給有固定偏壓。
  17. 如請求項16之電子電路，其中前述電源電路在將前述電源電壓切換成前述第1電壓與前述第2電壓時，將一定的第3電壓供給至前述第2電源線，並且將供給至前述第1電源線的電壓分別切換成第4電壓與第5電壓。
  18. 如請求項17之電子電路，其中前述固定偏壓為前述第3電壓與前述第4電壓之間的偏壓。
  19. 如請求項16至18中任一項之電子電路，其中前述第1反相器電路的第4FET，在閘極連接於前述第1反相器電路的輸出節點或前述第2反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第1反相器電路的輸入節點或前述第2反相器電路的輸出節點時，為第1導電型的通道的FET， 前述第2反相器電路的第4FET，在閘極連接於前述第2反相器電路的輸出節點或前述第1反相器電路的輸入節點時，為第2導電型的通道的FET，在閘極連接於前述第2反相器電路的輸入節點或前述第1反相器電路的輸出節點時，為第1導電型的通道的FET。
  20. 一種電子電路，其具備有： 單元陣列，具有複數個具備有雙穩態電路與非揮發性元件的記憶體單元，前述雙穩態電路是各個記憶體單元以揮發的方式來記憶資料，前述非揮發性元件是以非揮發的方式來儲存前述雙穩態電路所記憶的資料，並且將已經以非揮發的方式儲存的資料回存至前述雙穩態電路；及 控制電路，將前述單元陣列電源切斷時，將前述複數個記憶體單元當中不論是否以揮發的方式重寫，皆可不用以非揮發的方式來儲存的1或複數個第1記憶體單元電源切斷，並且進行儲存動作，前述儲存動作是在將前述第1記憶體單元電源切斷後，在前述複數個記憶體單元當中其餘的1或複數個第2記憶體單元中，將已經以揮發的方式記憶於雙穩態電路的資料儲存至前述非揮發性元件，之後將前述第2記憶體單元電源切斷。
  21. 如請求項20之電子電路，其中前述單元陣列是被分割成各個區塊至少包含2個記憶體單元的複數個區塊， 前述控制電路是在將前述單元陣列電源切斷時，從前述複數個區塊中提取出不論區塊內的記憶體單元是否以揮發的方式重寫，皆可不用以非揮發的方式來儲存的1或複數個第1區塊，並且將前述1或複數個第1區塊電源切斷，在將前述1或複數第1區塊電源切斷後，在前述複數個區塊當中其餘的1或複數個第2區塊內的記憶體單元中進行儲存動作，並將儲存動作已結束的第2區塊電源切斷。
  22. 如請求項21之電子電路，其中前述控制電路是在已將前述1或複數個第1區塊全部電源切斷後，在前述1或複數個第2區塊內的記憶體單元中進行儲存動作。
  23. 如請求項21或22之電子電路，其具備有記憶電路，前述記憶電路是設置在前述單元陣列之外，並且記憶顯示從外部電路接收到的前述1或複數個第1區塊的資訊， 前述控制電路是依據前述資訊，來提取出前述1或複數個第1區塊。
  24. 如請求項21或22之電子電路，其中前述控制電路是從前述複數個區塊中提取出不論區塊內的記憶體單元是否以揮發的方式重寫，皆可不用以非揮發的方式來儲存的區塊、以及區塊內的任一記憶體單元都未以揮發的方式來重寫的區塊，來作為前述1或複數個第1區塊，並且將前述1或複數個第1區塊電源切斷，在將前述1或複數第1區塊電源切斷後，在前述複數個區塊當中其餘的1或複數個第2區塊內的記憶體單元中進行儲存動作，並將儲存動作已結束的第2區塊電源切斷。
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