TW202038445A - 具有縮小間距的三維反及結構 - Google Patents
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Abstract
論述了形成3D NAND元件之方法。某些實施例以增加的單元密度形成3D NAND元件。一些實施例形成在單元之間具有減少的豎直及/或後方間距的3D NAND元件。一些實施例形成具有較小CD記憶體孔洞的3D NAND元件。一些實施例形成在交替的氧化物及氮化物材料之間具有矽層的3D NAND元件。
Description
本揭露案的實施例大體係關於用於形成在單元之間具有減少的豎直及/或橫向間距的三維反及（3D NAND）元件。本揭露案的某些實施例允許記憶體孔洞特徵減少的CD。
隨著半導體技術的進步，市場要求每單位面積具有越來越多的結構且越來越小的晶片。在小型化方面已取得許多進步的一類元件為記憶體元件。隨著對更高密度的需求增加，3D NAND元件中的通常方案為堆疊更多的層。然而額外的層導致更厚的堆疊，由於增加的縱橫比而變得越來越難以蝕刻。因此，一種解決方案為減少層之間的豎直間距，使得總堆疊高度不會增加。
然而，隨著層的變薄，相鄰單元之間的串擾已經成為問題。串擾會導致元件效能不良，且在很大程度上抵消晶片密度增加的好處。減少串擾的一種方法為增加電荷捕捉層的表面積。因此，需要增加電荷捕捉層的表面積而不增加單元之間的豎直間距之方法。
用於增加密度的另一種潛在解決方案是將記憶體元件在橫向上更靠近放置在一起或減小橫向間距。此解決方案由於所需的記憶體孔洞或通道的關鍵尺寸（CD）而變得複雜。若可減少記憶體孔洞的CD，則可在不降低效能的情況下使單元更靠近在一起。因此，需要減小3D NAND元件中的記憶體孔洞的CD之方法。
本揭露案的一或更多實施例係關於形成3D NAND元件之方法。方法包含沉積藉由矽層分隔的氮化物材料及氧化物材料的複數個交替層。經由複數個交替層蝕刻具有寬度的記憶體孔洞，以形成複數個交替層的暴露的表面。選擇性蝕刻氮化物材料的一部分。在記憶體孔洞中沉積阻擋氧化物層、電荷捕捉氮化物層及閘極氧化物層，以在複數個交替層的暴露的表面上形成襯墊。沉積矽材料以填充記憶體孔洞。經由複數個交替層蝕刻狹縫。移除氮化物材料以暴露矽層且形成間隙。移除矽層以暴露氧化物材料的暴露層。沉積金屬閘極材料以填充氧化物材料的層之間的間隙。
本揭露案的額外實施例係關於一種用於增加在3D NAND元件中單元密度之方法。方法包含經由氮化物材料及氧化物材料的複數個交替層蝕刻記憶體孔洞，以形成交替層的暴露的表面。選擇性蝕刻氮化物材料的一部分。在記憶體孔洞中沉積阻擋氧化物層、電荷捕捉氮化物層及閘極氧化物層，以在交替層的暴露的表面上形成共形襯墊。沉積矽材料以填充記憶體孔洞。以金屬閘極材料取代氮化物材料。
本揭露案的進一步實施例係關於一種用於在3D NAND元件中減少界面SiON之方法。方法包含藉由循環形成氮化物材料及氧化物材料的複數個交替層。循環包含沉積氮化物材料的層；沉積矽材料的第一層；沉積氧化物材料的層；及沉積矽材料的第二層。反覆循環以形成預定數量的層。形成3D NAND元件。
在說明本揭露案的數個範例實施例之前，應瞭解本揭露案並非限於以下說明中提及的構造或處理常式之細節。本揭露案包含其他實施例，且能夠以各種方式實施或執行。
此處所使用的「基板」、「基板表面」或類似者，代表在其上實行處理的任何基板或基板上所形成的材料表面。舉例而言，取決於應用，可在其上實行處理的基板表面可包括但非限於例如矽、氧化矽、應變矽、絕緣體上矽（SOI）、碳摻雜的氧化矽、氮化矽、摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料，及任何其他材料，例如金屬、金屬氮化物、金屬合金及其他導電材料。基板包括但非限於半導體晶圓。基板可暴露至預處置處理，以拋光、蝕刻、還原、氧化、羥化（或者以其他方式生成或嫁接目標化學部分以賦予化學官能性）、退火及/或烘烤基板表面。除了直接在基板本身的表面上處理之外，在本揭露案中，所揭露的任何膜處理步驟亦可在基板上形成的下層上實行，如以下更詳細揭露，且「基板表面」一詞意圖包括如內文指示的此下層。因此，舉例而言，當膜/層或部分膜/層沉積於基板表面上時，新沉積的膜/層的暴露的表面亦可描述為基板表面。給定基板表面的組成將取決於待沉積的材料，以及所使用的特定化學物質。
本文的揭露內容利用例如「豎直」、「水平」、「橫向」及類似者的詞彙。如此處所使用，「豎直」代表從接近基板延伸到遠離基板的點或平面的平面。如隨附圖式中圖示，豎直平面從3D NAND元件的頂部（頁面的頂部）行進至基板（頁面的底部）。類似地，「水平」代表從基板的一側延伸至另一側的平面。如圖示於隨附圖式中，水平平面從3D NAND元件的左邊（頁面的左邊）行進至3D NAND元件的右邊（頁面的右邊）。因此，「橫向」應理解為從左至右或相反的移動，亦即，水平地。技藝人士將理解方向說明相關於3D NAND元件的定向，且不限於任何特定基板定向。
如此說明書及隨附申請專利範圍中所使用，「選擇性」一詞代表作用於第一表面的效果比另一第二表面更大的處理。此處理將描繪為「選擇性」作用於第一表面上而非第二表面。此處所使用的「上」一詞並非暗示在另一表面頂部的一個表面的實體定向，而為一個表面相對於另一表面的化學反應的熱力學或動力學性質的關係。舉例而言，在銅表面上而非電介質表面選擇性沉積鈷膜代表鈷膜沉積在銅表面上，且很少或沒有鈷膜沉積在電介質表面上；或在銅表面上鈷膜的形成相對於在介電表面上鈷膜的形成為熱力學或動力學上有利的。
本揭露案的某些實施例關於用於形成3D NAND元件之方法。本揭露案的某些實施例有益地提供用於形成具有增加的單元密度之3D NAND元件之方法。本揭露案的某些實施例有益地提供用於形成具有減少的豎直間距之3D NAND元件之方法。本揭露案的某些實施例有益地提供用於形成具有增加的橫向間距之3D NAND元件之方法。本揭露案的某些實施例有益地提供用於形成具有減少的記憶體孔洞CD之3D NAND元件之方法。本揭露案的額外實施例提供用於形成在相鄰氧化物及氮化物層之間具有減少的界面SiON之3D NAND元件之方法。
參照圖式，本揭露案的某些實施例關於3D NAND及用於形成此之方法。第1圖根據本揭露案的某些實施例，圖示範例基板100的剖面視圖。方法藉由提供基板100至處理腔室而開始。在基板100上沉積氮化物材料120及氧化物材料130的複數個交替層150。在某些實施例中，如所顯示，交替層150藉由在氮化物材料120及氧化物材料130之各層之間的矽層140分隔開。
在一些實施例中，氮化物材料120包含氮化矽。在一些實施例中，氧化物材料130包含氧化矽。在一些實施例中，矽層140本質上以矽組成。如本領域中技藝人士將理解，氮化物材料120及氧化物材料130之各者可為化學計量的或非化學計量的材料。
包括氮化物材料120、氧化物材料130及/或矽層140的交替層150可以任何適合的處理沉積。在某些實施例中，氮化物材料120、氧化物材料130及矽層140藉由化學氣相沉積來沉積。
個別交替層可形成至任何適合的厚度。在一些實施例中，氮化物材料120之各層的厚度大約相等。在一些實施例中，氧化物材料130之各層的厚度大約相等。在一些實施例中，各個矽層140之厚度大約相等。如此處所使用，大約相等的厚度彼此在+/- 5%之中。
在一些實施例中，氮化物材料120的層的平均厚度大約等於氧化物材料130的層的平均厚度。在一些實施例中，氮化物材料120的層的平均厚度大於或小於氧化物材料130的層的平均厚度。
在一些實施例中，矽層140沉積於氮化物材料120的各層上及氧化物材料130的各層上。換言之，矽層140沉積於氮化物材料120的層及氧化物材料130的層之間。
在一些實施例中，矽層140的厚度與氮化物材料120的層或氧化物材料130的層的厚度相比可相對地薄。在某些實施例中，矽層140的厚度小於或等於約20%、小於或等於約10%、小於或等於約5%、小於或等於約2%或小於或等於約1%的氮化物材料120及氧化物材料130的層的平均厚度。
在一些實施例中，氮化物材料120的層的平均厚度為約27nm。在一些實施例中，氧化物材料130的層的平均厚度為約25nm。在一些實施例中，矽層的平均厚度為約3nm。如此處所使用，「約Xnm」的層包括X的+/- 5%的變化。
參照第2圖，在沉積交替層150之後，經由交替層150蝕刻記憶體孔洞210。蝕刻記憶體孔洞210形成交替層150的暴露的表面155。記憶體孔洞210具有寬度W。在某些實施例中，寬度在記憶體孔洞210的頂部222及底部224處大約相等。在某些實施例中，記憶體孔洞210具有約70nm的寬度W。
在某些實施例中，使用硬遮罩形成記憶體孔洞210。在某些實施例中，使用反應離子蝕刻處理實行記憶體孔洞的蝕刻。
如第3圖中所顯示，在蝕刻記憶體孔洞210之後，從交替層150的暴露的表面155選擇性蝕刻氮化物材料120的層。蝕刻氮化物材料120橫向移除氮化物材料120的部分。
可控制氮化物材料120移除的量。在某些實施例中，選擇性蝕刻氮化物材料120以移除氮化物材料120預定的深度D。如第3圖中所顯示，在某些實施例中，從氮化物材料120的各層移除的材料的深度D大約相等。
可藉由對氧化物材料130及矽層140為選擇性的任何適合的處理而選擇性蝕刻氮化物材料120。在某些實施例中，可藉由原子層蝕刻處理選擇性蝕刻氮化物材料。
在一些實施例中，選擇性蝕刻氮化物材料120以移除正比於記憶體孔洞210的寬度W的深度D。在一些實施例中，深度D大於或等於約2%的W、大於或等於約5%的W、大於或等於約10%的W或大於或等於約15%的W。在一些實施例中，深度D小於或等於約30%的W、小於或等於約25%的W、小於或等於約20%的W、小於或等於約15%的W或小於或等於約10%的W。在一些實施例中，深度D在W的約2%至約30%的範圍中、在W的約5%至約25%的範圍中或在W的約10%至約20%的範圍中。
在一些實施例中，深度D小於或等於約10nm、小於或等於約7nm、小於或等於約5nm或小於或等於約3nm。在一些實施例中，深度D在約2nm至約10nm的範圍中，或在約10nm至約15nm的範圍中。在一些實施例中，深度D為約5nm。
第4圖顯示在記憶體孔洞210中沉積阻擋氧化物層、電荷捕捉氮化物層及閘極氧化物層之後，第3圖中所顯示的區域4之放大視圖，以在交替層150的暴露的表面155上形成襯墊410。
為了簡化起見，第4圖及後續圖式顯示襯墊410而不會顯示個別組成層。沉積阻擋氧化物層與交替層150的暴露的表面155接觸。沉積電荷捕捉氮化物層與阻擋氧化物層接觸。沉積閘極氧化物層與電荷捕捉氮化物層接觸。
在一些實施例中，阻擋氧化物層、電荷捕捉氮化物層及閘極氧化物層各個藉由原子層沉積來沉積。在一些實施例中，原子層沉積處理為空間原子層沉積處理。
在一些實施例中，襯墊410對交替層150的暴露的表面155實質上共形。如此處所使用，「實質上共形」的層代表層始終為約相同的厚度（例如，在側壁的頂部、中間及底部上，且在間隙的底部上）。實質上共形的層在厚度中具有小於或等於約5%、2%、1%或0.5%的變化
不受理論的束縛，據信使氮化物材料120凹陷提供具有可變化深度的結構，使得當沉積襯墊410時，電荷捕捉層比在沒有可變化深度的結構上類似的處理具有靠近氮化物材料120的較大表面積。理論上，電荷捕捉層的增加的表面積提供數個優點。
在一些實施例中，以約5nm凹陷氮化物材料120允許介於類似層之間（亦即，兩個氧化物層或兩個閘極層之間）的豎直間距減少約25%。在一些實施例中，以約5nm凹陷氮化物材料120允許記憶體孔洞的寬度W減少約25%。減少記憶體孔洞210的寬度W允許單元之間的橫向間距減少類似的量。在一些實施例中，減少記憶體孔洞210的寬度W提供較低的導通電壓。在某些實施例中，共形的襯墊及相關增加的表面積提供較高的電荷保持。
如第5圖中所顯示，在沉積襯墊410之後，沉積矽材料510以填充記憶體孔洞210。在一些實施例中，矽材料510包含實質上晶體矽材料。在一些實施例中，矽材料510包含單片晶體材料。
矽材料510可藉由任何適合的處理沉積。在一些實施例中，矽材料510藉由化學氣相沉積（CVD）來沉積。在一些實施例中，矽材料510藉由磊晶沉積來沉積。在一些實施例中，矽材料510藉由可流動CVD處理而沉積。
儘管未顯示於圖式中，在沉積矽材料510之後，從記憶體孔洞210在交替層150的相對側上開啟狹縫。在一些實施例中，使用硬遮罩形成狹縫。在一些實施例中，使用反應離子蝕刻處理實行狹縫的蝕刻。在一些實施例中，藉由用以蝕刻記憶體孔洞210之處理的類似的處理形成狹縫。
如第3圖中所顯示，在形成狹縫之後，移除氮化物材料120以暴露矽層140且形成間隙610。氮化物材料120可藉由任何適合的處理移除。在一些實施例中，移除處理選擇氮化物材料120而非矽層140、襯墊410及/或氧化物材料130。在一些實施例中，藉由熱磷酸（熱磷；hot phos）移除氮化物材料120。
如第7圖中所顯示，在移除氮化物材料120之後，移除矽層140（若存在）。矽層140可藉由任何適合的處理移除。在一些實施例中，移除處理選擇矽層140而非氧化物材料130及/或襯墊410。在一些實施例中，藉由氫氧化鉀移除矽層140。
如第8圖中所顯示，在移除矽層之後，若為必須的，可在氧化物材料130的層上沉積阻隔層810。在一些實施例中，並未沉積阻隔層810。在一些實施例中，阻隔層810藉由原子層沉積來沉積。在一些實施例中，阻隔層810包含氮化鈦。
如第9圖中所顯示，在沉積阻隔層810之後，沉積金屬閘極材料910以填充氧化物材料130的層之間的間隙610。閘極材料910可為任何適合的導電材料。在一些實施例中，閘極材料910包含鎢。在一些實施例中，閘極材料910藉由原子層沉積來沉積。在一些實施例中，未顯示，閘極材料910的層接合在一起而形成。在此等實施例中，閘極材料910的層可藉由選擇性原子等級金屬蝕刻處理而分隔開。
本揭露案的某些實施例關於在3D NAND元件中增加單元密度之方法。增加的密度可藉由減少豎直單元間距（介於鄰接單元之間的豎直距離）及/或橫向單元間距（介於單元之間的橫向距離，通常橫跨記憶體孔洞而量測）而達成。
在一些實施例中，方法包含經由氮化物材料及氧化物材料的複數個交替層蝕刻記憶體孔洞，以形成交替層的暴露的表面；選擇性蝕刻氮化物材料的一部分；在記憶體孔洞中沉積阻擋氧化物層、電荷捕捉氮化物層及閘極氧化物層，以在交替層的暴露的表面上形成共形襯墊；及沉積矽材料以填充記憶體孔洞。類似的處理參照第2圖至第5圖而如以上之說明。
在記憶體孔洞中沉積矽材料之後，以金屬閘極材料取代氮化物材料。此取代可藉由任何適合的處理實行。在某些實施例中，取代處理藉由類似於參照第6圖至第9圖所揭露的處理之處理而實行。在某些實施例中，參照第7圖所移除的矽層不存在。在此等實施例中，可排除參照第7圖所述的操作。
不受理論的束縛，在所揭露實施例中的共形電荷捕捉氮化物層與並未蝕刻氮化物材料的實施例相比較的結果，具有增加的表面積。如以上所述，增加的表面積提供減少的豎直間距、減少的記憶體孔洞寬度及/或減少的橫向間距。不受理論的束縛，以上所揭露的矽層據信並非必須達成此等優點。在某些實施例中，所述的矽層140並不存在。
本揭露案的某些實施例關於用於減少程式干擾之方法。某些實施例的減少的程式干擾可藉由減少或消除氧化物及氮化物層之間的氮氧化物而達成。
在一些實施例中，方法包含藉由循環形成氮化物材料及氧化物材料的複數個交替層，循環包含：沉積氮化物材料的層；沉積矽材料的第一層；沉積氧化物材料的層；及沉積矽材料的第二層。在一些實施例中，反覆循環以形成預定數量的層。藉由一些實施例形成的複數個交替層顯示於第1圖中。
在一些實施例中，在3D NAND元件中形成複數個交替層。在一些實施例中，用於形成3D NAND元件之處理包含：經由複數個交替層蝕刻記憶體孔洞；在記憶體孔洞中沉積阻擋氧化物層、電荷捕捉氮化物層及閘極氧化物層；沉積矽層以填充記憶體孔洞；及以金屬閘極材料取代氮化物材料。在某些實施例中，用於形成3D NAND元件的處理參照第2圖至第9圖而說明。
不受理論的束縛，據信沉積於氮化物材料及氧化物材料的層之間的矽層避免氮氧化物的自發形成。氮氧化物相信藉由層之間界面處的氧及氮原子混合而形成。在一些實施例中，於氮化矽及氧化矽的層之間沉積矽層避免氮氧化矽（SiON）的形成。
再次，不受理論的束縛，在某些3D NAND形成技術中，以閘極材料取代氮化物材料的層。在此等實例中，移除氮化物材料的處理可能無法充分移除在氧化物及氮化物層的界面處所形成的所有氮氧化物材料。因此，此阻抗層在最終單元中可能造成電壓偏移及程式干擾。
本揭露案的一些實施例關於3D NAND元件。本揭露案的一些實施例有益地提供具有增加的單元密度的3D NAND元件。本揭露案的一些實施例有益地提供具有增加的豎直間距的3D NAND元件。本揭露案的一些實施例有益地提供具有增加的橫向間距的3D NAND元件。本揭露案的一些實施例有益地提供具有減少的記憶體孔洞CD的3D NAND元件。本揭露案的額外實施例提供在相鄰氧化物及氮化物層之間具有減少的界面SiON之3D NAND元件。
全篇說明書中所述的「一個實施例」、「某些實施例」、「一或更多實施例」或「一實施例」代表與實施例連接所述的特定特徵、結構、材料或特性包括在本揭露案的至少一個實施例中。因此，在此全篇說明書的各處中諸如「在一或更多實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」的詞彙的存在並非必須代表本揭露案的相同實施例。再者，特定特徵、結構、材料或特性可以任何適合的方式在一或更多實施例中結合。
儘管此處的實施例已參照特定實施例而說明，應理解此等實施例僅為本揭露案的原理及應用之範例。可對本揭露案的方法及設備作成各種修改及改變而不會悖離本揭露案的精神及範疇，對本領域中技藝人士而言為顯而易見的。因此，本揭露案意圖包括在隨附申請專利範圍及其均等之範疇之中的修改及改變。
100:基板
120:氮化物材料
130:氧化物材料
140:矽層
150:交替層
155:暴露的表面
210:記憶體孔洞
222:頂部
224:底部
410:襯墊
510:矽材料
610:間隙
810:阻隔層
910:閘極材料
由以上之方式可詳細理解本揭露案所記載的特徵，以上簡要概述的本揭露案的更特定說明可參考實施例而獲得，某些實施例圖示於隨附圖式中。然而，應理解隨附圖式僅圖示本揭露案的通常實施例，且因此不應考量為其範疇之限制，因為本揭露案認可其他均等效果的實施例。
第1圖根據本文所述的一或更多實施例，圖示具有交替層的範例基板的剖面視圖；
第2圖根據本文所述的一或更多實施例，圖示具有經由交替層蝕刻的記憶體孔洞的範例基板的剖面視圖；
第3圖根據本文所述的一或更多實施例，圖示具有氮化物材料蝕刻至預定深度之範例基板的剖面視圖；
第4圖根據本文所述的一或更多實施例，圖示具有襯墊沉積於記憶體孔洞中的範例基板的放大剖面視圖；
第5圖根據本文所述的一或更多實施例，圖示具有矽材料沉積於記憶體孔洞中的範例基板的放大剖面視圖；
第6圖根據本文所述的一或更多實施例，圖示移除了氮化物材料的範例基板的放大剖面視圖；
第7圖根據本文所述的一或更多實施例，圖示移除了矽層的範例基板的放大剖面視圖；
第8圖根據本文所述的一或更多實施例，圖示具有沉積的阻隔層之範例基板的放大剖面視圖；
第9圖根據本文所述的一或更多實施例，圖示具有金屬閘極材料沉積於間隙中的範例基板的放大剖面視圖。
在隨附圖式中，類似的部件及/或特徵可具有相同的元件符號。再者，相同類型的各種部件可藉由破折號隨後的元件符號及在類似部件之中第二符號的差異來區隔。若在說明書中僅使用第一元件符號，則說明可應用至不論第二元件符號的相同第一元件符號之類似部件之任何一者。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
130:氧化物材料
410:襯墊
510:矽材料
810:阻隔層
910:閘極材料
Claims (20)
- 一種形成一三維反及（3D NAND）元件之方法，該方法包含以下步驟： 沉積藉由一矽層分隔的一氮化物材料及一氧化物材料的複數個交替層； 經由該複數個交替層蝕刻具有一寬度的一記憶體孔洞，以形成該複數個交替層的一暴露的表面； 選擇性蝕刻該氮化物材料的一部分； 在該記憶體孔洞中沉積一阻擋氧化物層、一電荷捕捉氮化物層及一閘極氧化物層，以在該複數個交替層的該暴露的表面上形成一襯墊； 沉積一矽材料以填充該記憶體孔洞； 經由該複數個交替層蝕刻一狹縫； 移除該氮化物材料以暴露該等矽層且形成一間隙； 移除該等矽層以暴露氧化物材料的暴露層；及 沉積一金屬閘極材料以填充該等氧化物材料的層之間的該間隙。
- 如請求項1所述之方法，其中該複數個交替層藉由化學氣相沉積來沉積。
- 如請求項1所述之方法，其中該氮化物材料的一層具有約27nm的一厚度，該矽層具有約3nm的一厚度，且該氧化物材料的一層具有約25nm的一厚度。
- 如請求項1所述之方法，其中該記憶體孔洞的該寬度為約70nm。
- 如請求項1所述之方法，其中選擇性蝕刻該氮化物材料的一部分之步驟包含以下步驟：一原子層蝕刻處理。
- 如請求項1所述之方法，其中蝕刻該氮化物材料以移除一深度，該深度在該記憶體孔洞的該寬度的約10%至約20%的一範圍中。
- 如請求項1所述之方法，其中該襯墊對該複數個交替層的該暴露的表面實質上共形。
- 如請求項1所述之方法，其中該阻擋氧化物層、該電荷捕捉氮化物層及該閘極氧化物層藉由一空間原子層沉積處理來沉積。
- 如請求項1所述之方法，其中該矽材料藉由化學氣相沉積、磊晶沉積及/或可流動化學氣相沉積來沉積。
- 如請求項1所述之方法，其中該氮化物材料藉由熱磷酸移除。
- 如請求項1所述之方法，其中該等矽層藉由氫氧化鉀移除。
- 如請求項1所述之方法，進一步包含以下步驟：在移除該等矽層之後，於氧化物材料的該等層上沉積一阻隔層。
- 如請求項12所述之方法，其中該阻隔層藉由原子層沉積來沉積。
- 如請求項12所述之方法，其中該阻隔層包含氮化鈦。
- 一種藉由請求項1所述之方法形成之元件。
- 一種用於增加在三維反及（3D NAND）元件中單元密度之方法，該方法包含以下步驟： 經由氮化物材料及氧化物材料的複數個交替層蝕刻具有一寬度的一記憶體孔洞，以形成該複數個交替層的一暴露的表面； 選擇性蝕刻該氮化物材料的一部分； 在該記憶體孔洞中沉積一阻擋氧化物層、一電荷捕捉氮化物層及一閘極氧化物層，以在該複數個交替層的該暴露的表面上形成一共形襯墊； 沉積一矽材料以填充該記憶體孔洞；及 以一金屬閘極材料取代該氮化物材料。
- 如請求項16所述之方法，其中蝕刻該氮化物材料以移除材料的一橫向厚度，該橫向厚度在該記憶體孔洞的該寬度的約10%至約20%的一範圍中。
- 如請求項16所述之方法，其中蝕刻該氮化物材料以移除一橫向厚度，該橫向厚度在約10nm至約15nm的一範圍中。
- 一種用於在三維反及（3D NAND）元件中減少界面SiON之方法，該方法包含以下步驟： 藉由一循環形成一氮化物材料及一氧化物材料的複數個交替層，該循環包含： 沉積一氮化物材料的一層； 沉積矽材料的一第一層； 沉積氧化物材料的一層；及 沉積矽材料的一第二層； 反覆該循環以形成一預定數量的層；及 形成一3D NAND元件。
- 如請求項19所述之方法，其中形成該3D NAND元件之步驟包含以下步驟： 經由該複數個交替層蝕刻一記憶體孔洞； 在該記憶體孔洞中沉積一阻擋氧化物層、一電荷捕捉氮化物層及一閘極氧化物層； 沉積一矽層以填充該記憶體孔洞；及 以一金屬閘極材料取代該氮化物材料。
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