TW202013894A - 用於具有自動相位對準技術電壓模式發射器之高速多工器 - Google Patents

用於具有自動相位對準技術電壓模式發射器之高速多工器 Download PDF

Info

Publication number
TW202013894A
TW202013894A TW108103354A TW108103354A TW202013894A TW 202013894 A TW202013894 A TW 202013894A TW 108103354 A TW108103354 A TW 108103354A TW 108103354 A TW108103354 A TW 108103354A TW 202013894 A TW202013894 A TW 202013894A
Authority
TW
Taiwan
Prior art keywords
phase
clock signal
data stream
stage
output
Prior art date
Application number
TW108103354A
Other languages
English (en)
Other versions
TWI750450B (zh
Inventor
彭楚芸
石家豪
Original Assignee
彭楚芸
石家豪
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 彭楚芸, 石家豪 filed Critical 彭楚芸
Publication of TW202013894A publication Critical patent/TW202013894A/zh
Application granted granted Critical
Publication of TWI750450B publication Critical patent/TWI750450B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一種用於電壓模式發射器的多相位串行化系統，其包括由N相位輸入時鐘所驅動的N對1多工級，由上述N相位輸入時鐘所驅動的相位對齊單元***作以透過基於上述N相位輸入時鐘提供給上述相位對齊單元調整複數個參考時脈訊號產生內插採樣時脈訊號，以及由上述內插採樣時脈訊號驅動的前一個多工級，其被配置為用以接收輸入數據流並將相位對準數據流輸出到上述N對1多工級。

Description

用於具有自動相位對準技術電壓模式發射器之高速多工器
本發明係關於多工器，特別是一種用於具有自動相位對準技術電壓模式發射器之高速多工器。
不斷增加的數據通信頻寬推動了有線連接朝向50Gb/s或更高的數據速率發展。電機電子工程師學會(IEEE)已經批准了400Gb/s數據速率標準，使現有100Gb/s以太網的骨幹頻寬增加四倍。同時，存儲網絡的高速連接也促進了快速增長。發射器作為這些串行鏈路(serial links)中最重要的組件之一，其需要產生精確的定時資訊以進行正確的數據傳輸，並提供適當的補償能力來消除通道色散(channel dispersion)。此外，時序預算(timing budget)和高效率要求使得設計任務更具挑戰性。發射器在50Gb/s或更高傳輸速率時的挑戰主要集中在最終級串行化(final-stage serialization)和多抽頭(multi-tap)等化技術上。
序列化(serialization)通常透過使用由2：1多工器(multiplexer；MUX)組成的多工樹(multiplexing tree)來實現。在通信數據傳輸路徑的最後幾個階段，電流模態邏輯(current-mode logic；CML)通常用於滿足速度要求，這會消耗靜態電流並且會顯著增加總功率消耗。此外，在最後的2：1 MUX階段，由於位元時間(bit time)短，在建立滿足製程-電壓-溫度(process-voltage-temperature；PVT)變化的多工器(MUX)和保持時間限制方面是具有挑戰性的。正如文獻中所揭示的那樣，用4：1 MUX替換最後兩級2：1 MUX消除了數個多工器(MUXs)和閂鎖器(latches)並可以有效降低功率損耗。由於 較長的時鐘週期，這種配置還放寬了時序約束，因此不需要額外的相位校準迴路。然而，將諸如前饋等化器(feed-forward equalizer；FFE)的等化技術結合到發射器結構中以補償這種高頻下的通道損耗是一個挑戰。當數據速率超過40Gb/s時，前饋等化器(FFE)的設計更加困難。許多設計為每個延遲訊號複製多工樹(multiplexing tree)，這需要以全速率運行的高速多工器(high-speed MUX)。即使最近的研究表明以60Gb/s運行單個多工器(MUX)是可能的，但功率消耗隨著抽頭(tap)的數量而線性增加，並且可能變得不切實際。
為了實現閘極延遲量級的位元時間(bit time)，本發明提出了一種發射器設計，其引入了具有高速最終多工級(final multiplexing stage)的多工樹(multiplexing tree)。此一多工級使用具有自動對齊技術的多相位採樣。
本發明提出一種用於具有自動相位對準技術電壓模式發射器之4：1高速多工器。
基於上述目的，我們提出了一種用於電壓模式發射器的多相位串行化系統，其包括由N相位輸入時鐘所驅動的N對1多工級，由上述N相位輸入時鐘所驅動的相位對齊單元***作以透過基於上述N相位輸入時鐘提供給上述相位對齊單元調整複數個參考時脈訊號產生內插採樣時脈訊號，以及由上述內插採樣時脈訊號驅動的前一級多工級，其被配置為用以接收輸入數據流並將相位對準數據流輸出到上述N對1多工級。輸出相位對齊的數據流與N相位輸入時鐘之一的上升沿對齊。
根據本發明的一個觀點，上述之前一級多工級由複數個前一級子多工器所組成，每個前一級子多工器由上述內插採樣時脈訊號驅動，用於接收輸入數據流並輸出相位對齊的數據流到N對1多工級。
根據本發明的一個觀點，上述之相位對齊單元還包括第一相位內插器、耦合到第一內插器的第二相位內插器，上述第一相位內插器，用於從N 相位輸入時鐘接收參考時脈訊號，以產生一個第一內插時脈訊號，用於驅動一部分的前一級子多工器、且上述第二相位內插器被配置為從N相位輸入時鐘接收參考時脈訊號，以產生一個第二內插時脈訊號，用於驅動剩餘的前一級子多工器(sub-proceeding multiplexing stage)。
根據本發明的一個觀點，上述之第一內插時脈訊號是一個零度時脈訊號(zero-degree clock signal)。
根據本發明的另一個觀點，上述之第二內插時脈訊號是一個九十度時脈訊號(90-degree clock signal)。
根據本發明的另一個觀點，上述之具有N個切割的N對1級，每個切割包括一個第一電源、一個第一電晶體、一個第二電晶體和一個串聯連接的第二電源以提供電流路徑、以及一個與上述第一電晶體閘極耦合的NAND閘、一個NOR閘，耦合到上述第二電晶體的閘極。
根據本發明的另一個觀點，上述之第一電晶體是一個p型金屬氧化物半導體(PMOS)電晶體。
根據本發明的另一個觀點，上述之第一電晶體是一個n型金屬氧化物半導體(NMOS)電晶體。
用於電壓模式發射器的多相位串行化之方法包括提供由N相位輸入時鐘所驅動的N對1多工級、提供一個相位對齊單元用以透過基於N相位時鐘調整提供給相位對齊單元的複數個參考時脈訊號來產生內插採樣時脈訊號、並提供由內插採樣時脈訊號所驅動的一個前一級多工級，用於接收輸入數據流並將相位對準數據流輸出到上述N對1多工級。上述輸出相位對齊的數據流與N相位輸入時鐘之一的上升沿對齊。
11‧‧‧前一級8：4多工器
101‧‧‧D型正反器(D-type flip flop)
13‧‧‧4：1多工器(MUX)
21‧‧‧前一級8：4多工器
23‧‧‧4：1多工器(MUX)
201‧‧‧閂鎖器(latches)
30‧‧‧傳統CMOS 4：1多工器(MUX)電路架構
31、33、35、37‧‧‧分割段
303、303a‧‧‧傳輸閘(transmission gate)
301‧‧‧反相器(inverter)
30a‧‧‧另一種傳統的4：1多工器(MUX)之電路架構
341/341a、342/342a、343/343a和344/344a‧‧‧上拉/下拉單元(pull-up/pull-down cells)
400‧‧‧發射器(transmitter；TX)
401‧‧‧輸出級
411‧‧‧粗調前饋等化器(coarse FFE)
413‧‧‧細調前饋等化器(fine FFE)
403a、403b、403c和403d‧‧‧輸出分割段
421‧‧‧正交相位產生器(quadrature phase generator)
423‧‧‧除頻器(frequency divider)
425‧‧‧多相濾波器(poly-phase filter)
425a‧‧‧CML到CMOS轉換器
427‧‧‧工作週期和正交誤差校正(DCC/QEC)電路
429‧‧‧相位對齊單元(phase aligned unit)
431和433‧‧‧相位內插器(phase interpolators)
531和533‧‧‧相位內插器(phase interpolators)
51‧‧‧子多工級
53‧‧‧4：1多工器(MUX)
523‧‧‧除頻器(frequency divider)
528‧‧‧相位對準器
525‧‧‧相位檢測器(phase detector；PD)
527‧‧‧有限狀態機(finite state machine)
600‧‧‧電壓模式驅動器之高速4：1多工器(MUX)
61、63、65或67‧‧‧分割段
605‧‧‧25%脈衝產生器
611‧‧‧第一電源
613‧‧‧PMOS電晶體
615‧‧‧NMOS電晶體
611a‧‧‧第二電源
617‧‧‧NAND閘
619‧‧‧NOR閘
如下所述之對本發明的詳細描述與實施例之示意圖，應使本發明更被充分地理解；然而，應可理解此僅限於作為理解本發明應用之參考，而非限制本發明於一特定實施例之中。
圖1A顯示根據現有技術的傳統CMOS 4：1多工器(MUX)的多相位採樣示意圖；圖1B顯示根據現有技術操作如圖1A多相位採樣之時序圖；圖2顯示根據現有技術的另一傳統CMOS 4：1多工器(MUX)的多相位採樣示意圖；圖3A顯示根據現有技術的用於輸入數據的時間多工之傳統CMOS 4：1多工器(MUX)的電路示意圖；圖3B顯示根據現有技術的另一種用於輸入數據的時間多工之傳統CMOS 4：1多工器(MUX)的電路示意圖；圖3C顯示根據現有技術圖3B中所描述的第一單元(the first cell)的時序圖；圖4顯示根據本發明實施例中所提出的發射器之電路的架構示意圖；圖5A顯示本發明實施例中CMOS 4：1多工器(MUX)的多相位採樣；圖5B顯示本發明實施例中根據圖5A操作的示例性時序圖；圖5C顯示本發明實施例中由有限狀態機(finite state machine) 進行對準校準的方法的方塊圖；圖5D顯示本發明實施例中用於透過有限狀態機(finite state machine)進行對準校準的示例性電路；圖5E顯示本發明實施例中根據圖5D中的示例性電路用於對準校準所產生的波形的示意圖；圖6顯示根據本發明一個實施例中用於電壓模式發射器的高速4：1多工器(MUX)。
此處本發明將針對發明具體實施例及其觀點加以詳細描述，此類描述為解釋本發明之結構或步驟流程，其係供以說明之用而非用以限制本發明之申請專利範圍。因此，除說明書中之具體實施例與較佳實施例外，本發明亦可廣泛施行於其他不同的實施例中。以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技術之人士可藉由本說明書所揭示之內容輕易地瞭解本發明之功效性與其優點。且本發明亦可藉由其他具體實施例加以運用及實施，本說明書所闡述之各項細節亦可基於不同需求而應用，且在不悖離本發明之精神下進行各種不同的修飾或變更。
圖1A顯示出如果除頻時脈是差分的，傳統互補式金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)4：1多工器(MUX)所需的最小閂鎖器(latches)數量。在這種情況下，前一級8：4多工器11的四個輸出，每個輸出耦合到D型正反器(D-type flip flop)101和4：1多工器(MUX)13。訊號D1、D2、D3和D4代表來自位於前一級8：4多工器11和4：1多工器(MUX)13之間的D型正反器(D-type flip flop)101的輸出之數位輸入訊號，而訊號CK0、CK90、CK180和CK270表示從鎖相迴路(phase-locked loop)(未顯示)產生的輸入四相位時脈訊號CKin。輸入的四相時脈訊號(CK0、CK90、CK180和CK270)直接驅動4：1多工器(MUX)13和除頻器(frequency divider)。除頻器的輸出 CKdiv驅動前一級8：4多工器11。CKdiv可以觸發8：4多工器11的輸出，以產生輸出對準的數據訊號。然後將這些對齊的數據訊號饋入四個D型正反器(D-type flip flop)，由時脈訊號CKin進行採樣，並在使用四個D型正反器(D-type flip flop)101施加到4：1級多工器之前重新定時，以便為4：1多工器(MUX)13提供足夠的串行化時序(serialization timing)。由於D型正反器(D-type flip flop)相當於串聯連接的兩個閂鎖器(latches)，因此電路架構中有八個閂鎖器(latches)。
圖1B顯示根據現有技術對圖1A進行的操作所產生的示例性時序圖。來自8：4級多工器11的輸出之並聯數據流由D型正反器(D-type flip flop)中的閂鎖器(latches)處理，以分別產生單位間隔(unit interval；UI)的間隔數據流D1、D2、D3和D4。然後，透過在4：1多工器(MUX)內部產生的25%工作週期(duty cycle)時鐘CK1、CK2、CK3和CK4順序選擇這些具UI間隔數據，以形成串行序列(serial sequence)。在一個較佳實施例中，可以透過對輸入的四相時脈訊號(CK0、CK90、CK180和CK270)兩個相鄰時鐘相位進行ANDing運算來產生25%工作週期(duty cycle)時鐘CK1、CK2、CK3和CK4。每個陰影區域表示用於傳遞每個輸出數據的時序窗口。
如果除頻時脈(divided clock)有八個相位，即CK0,(7G)、CK180,(7G)、CK45,(7G)、CK225,(7G)、CK90,(7G)、CK270,(7G)、CK135,(7G)，如圖2所示，它保持與輸入時鐘相同的時間分辨率。訊號D1、D2、D3和D4表示來自位於前一級8：4多工器21和4：1多工器(MUX)23之間的閂鎖器(latches)201所輸出的數位輸入訊號。前一級多工器21的輸出將已經重新定時，並且在4：1多工器(MUX)23之前所需的閂鎖器(latches)201的數量僅為四個。由於閂鎖器(latches)本身的功率降低和時鐘負載減少，因此減少50%閂鎖器數量會產生明顯的功率節省。對於非常高的速度，如果這些閂鎖器需要電感峰值，則由於電感器數量的減少，多相位採樣也可以明顯的節省電路面積。
為了使上述論點對於高速多工器(MUX)應用有效，除頻器(frequency divider)的設計必須遵循如下原則(guide line)，即不以過高的成本產生這些額外的相位。但是，即使閂鎖器(latches)的數量從八減少到四，多相位 除頻器仍會出現大的功耗。
除了前面提到的用於傳統CMOS 4：1多工器(MUX)的多相位採樣之外，圖3A-B還描述了多工器核心中(MUX core)的傳統CMOS 4：1多工器(MUX)電路架構。在現有技術的一個實施例中，圖3A顯示用於輸入數據的時間多工(time multiplexing)的傳統CMOS 4：1多工器(MUX)電路架構30，每個分割段(31、33、35或37)可以使用與兩個傳輸閘(transmission gate)303和303a串聯的反相器(inverter)301來設計，即圖3A中顯示的分割段31的(CK0,CK90)、分割段33的(CK90,CK180)、分割段35的(CK180,CK270)和分割段37的(CK270,CK0)。為了產生25%的工作週期(duty cycle)脈衝，傳輸閘303和303a都應該在每個分割段中設置為高，以分別將數據訊號D1、D2、D3或D4傳輸到端子Dout。訊號D1、D2、D3和D4表示來自前一級的閂鎖器(latches)所輸出的數位輸入訊號，而訊號CK0、CK90、CK180和CK270表示輸入時脈訊號。
或者，參見圖3B中，其顯示另一種傳統的4：1多工器(MUX)之電路架構30a，它用於降低時鐘電路的功耗。如圖3B所示，上述4：1多工器(MUX)30a是一個四對一的CMOS多工器(MUX)，其包含四個上拉/下拉單元(pull-up/pull-down cells)341/341a、342/342a、343/343a和344/344a。每個上拉/下拉單元(pull-up/pull-down cells)包含多個PMOS開關和NMOS開關，其連接以形成數據和時脈訊號路徑。上述第一單元(the first cell)的時序圖，如圖3C所示。只要CK90為高位準(CK270為低位準)，Np和Nn節點分別充電至Vdd並放電至地(discharge to ground)。當CK90變為低位準時，Np和Nn節點將分別追踪D1(A)及其互補碼(Ab)。在CK0的上升沿，輸入數據在Np和Nn節點上的寄生電容上採樣。這些節點保持其值，直到CK90變高。在CK0為高且CK90為低的時間窗口期間，單元1(341/341a)輸出M1out等於輸入數據D1。當CK0為低位準或CK90為高位準時，M1out與Dout斷開。因此，每個上拉/下拉(pull-up/pull-down)單元在其時鐘(單元1中的CK0)為高並且其延遲時鐘(單元1中的CK90)為低的時間期間控制輸出訊號。透過將適當的時鐘相位連接到每個上拉和下拉單元(pull-up and pull-down cell)，其輸出一次由一個單元所驅動，並且每個時鐘相位看到相同的電容性負載。PMOS表示p型金屬對半導體場效電晶體，而NMOS 表示n型半導體金屬半導體場效電晶體。訊號D1、D2、D3和D4表示來自前一級的閂鎖器(latches)所輸出的數位輸入訊號，而信號CK0、CK90、CK180和CK270表示輸入時脈訊號。
前面提到的傳統的4：1多工器(MUX)具有一些缺點，即由於使用了大量的閂鎖器(latches)或者於減少了閂鎖器的數量同時用了具有大的功率損耗的多相位除頻器。為了解決這些問題，本發明提出了一種發射器設計，用以引入具有高速最終多工級(final multiplexing stage)的一個多工樹(multiplexing tree)。此一多工級(multiplexing stage)使用具有自動對齊(automatic alignment)技術的多相位採樣。
在本發明中，一種用於具有自動相位對準技術的電壓模式發射器的高速4：1多工器被提出。
提議的發射器(transmitter；TX)架構：圖4顯示所提出的112Gb/s PAM4發射器(transmitter；TX)400的電路架構，其中PAM4表示四級脈衝幅度調製。發射器400包括128：1串行器(serializer)，後面是兩階段前饋等化器(two-step feed-forward equalizer；FFE)。串行器的最後一級是一個4：1多工器MUX，包括脈衝產生和鎖存(latching)功能。偽隨機位元序列(pseudo-random bit sequence；PRBS)產生器透過128：16多工器(MUX)發送128位元並聯數據。數據被分成兩個八-位元束(8-bit bundle)，即MSB和LSB，並饋入一個有限脈衝響應(finite-impulse-response；FIR)功能方塊，分別透過四個8：4 MUX生成pre-cursor、main-cursor、post-cursor和post2-cursor(游標)數據流。這些pre-cursor、main-cursor、post-cursor和post2-cursor(游標)數據流被饋送到輸出級401並被重新配置成(pre-,main-)、(main-,main-)、(post1-,main-)、以及(post2-,main-)形成粗調前饋等化器(coarse FFE)411然後透過4：1多工器(MUX)將其多工(multiplexed)成一個細調前饋等化器(fine FFE)413。輸出級401顯示輸出分割段403a、403b、403c和403d，每個輸出分割段具有粗調前饋等化器(coarse FFE) 411(例如，輸出段403a中pre-cursor或main-cursor)和細調前饋等化器(fine FFE)413。粗調前饋等化器(coarse FFE)411和細調前饋等化器(fine FFE)413透過4：1多工器(MUX)耦合以形成兩階段前饋等化器(two-step FFE)。
所需的採樣時脈訊號由一個鎖相迴路(phase-locked loop)產生。一個正交相位產生器(quadrature phase generator)421產生四個14GHz相位，其直接驅動最終的4：1多工器(MUX)和除頻器(frequency divider)423。發射器(TX)包括一個四分之一速率時鐘(14GHz)、一個多相濾波器(poly-phase filter)425、一個CML到CMOS轉換器425a、一個具有統計相位誤差檢測的工作週期和正交誤差校正(duty cycle circuit/quadrature error correction circuit；DCC/QEC)電路427、以及相位對齊單元(phase aligned unit)429在數據路徑的各個階段產生重新定時訊號。
除頻器423在兩個低功率相位內插器(phase interpolators)431和433中產生四個相位7GHz時脈訊號。可以透過添加兩個低功率相位內插器431和433作為校準迴路(calibration loop)來建構一個相位對齊單元(phase aligned unit)429，以選擇良好的時序。細節將在稍後討論。
為了提高多工器(MUX)的功率效率和耐受性(robustness)，圖2中所顯示的(14GHz)重定時閂鎖器201被移除。圖5A顯示了多相位串行化系統(multiphase serialization system)的多相位採樣(類似於圖1和圖2中描述的系統)，透過添加兩個低功率相位內插器(phase interpolators)531和533，因此不需要高速閂鎖器(latches)。在這種情況下，前一個8：4多工級的四個子多工級51的輸出直接耦合到4：1多工器(MUX)53。訊號D1、D2、D3和D4表示來自前一個8：4多工級中的各個子多工級51輸出的數位輸入訊號，而信號CK0,7G和CK90,7G相應地表示從兩個低功率相位內插器(phase interpolators)531和533產生的時脈訊號。
相位內插器(phase interpolators)用於許多應用中，包括高速收發器(high-speed transceivers)，用以從輸入時脈訊號產生內插訊號。相位內插器 (phase interpolators)也可以稱為相位旋轉器(phase rotators)，它能夠調整輸入時脈訊號的相位。個別相位內插器(phase interpolators)需要四個相位來分別形成同相(in-phase)和正交(quadrature)時脈訊號，即I時脈訊號和Q時脈訊號。四相位(four-phase)輸入時脈訊號CKin(14GHz)由除頻器(frequency divider)523處理，以分別為兩個相位內插器(phase interpolators)531和533產生兩個四相位時脈訊號。
在本發明的一個較佳實施例中，由兩個低功率相位內插器(phase rotators；PIs)531和533產生的個別時脈訊號，即I和Q的時脈訊號，可以輸出新的同相時脈訊號CK0,7G和新的正交時脈訊號CK90,7G。D1和D2的相位由輸出時脈訊號CK0,7G對準，而D3和D4的相位由輸出時脈訊號CK90,7G對準。D1-D2和D3-D4之間的相對相位(relative phase)固定在90度。因此，可以利用兩個相位內插器(phase interpolators)531和533來建構校準迴路(calibration loop)，以選擇良好時序(good timing)用於執行相位對準(phase alignment)。在操作中，時脈訊號CK4的上升沿(脈衝發生器55產生的25%訊號週期時脈訊號CKin之一)與D1對準。相位對準器528由相位檢測器(phase detector；PD)525和有限狀態機(finite state machine)527組成，相位檢測器(phase detector；PD)525檢測數據訊號D1和時脈訊號CK4的相位，有限狀態機(finite state machine)527利用時脈訊號CK4鎖定PI碼的向下或向上來進行對準校準(calibrate the alignment)。
圖5B為根據本發明的一個實施例顯示出使用兩個相位內插器的高速CMOS 4：1多工器(MUX)相位對準的操作之示例性時序圖(exemplary timing diagram)。D1-D2和D3-D4之間存在90度相位。該相位差是透過使用由兩個相位內插器(phase interpolators)531和533為前一個8：4多工級中的多工器51產生的不同時鐘相位來引入。這是透過在前一個8：4多工級中重新定時(retiming)兩個多工器51來完成。由於時脈訊號CK4的上升沿被設置為與D1對齊，因此並聯的四分之一速率輸入數據流由兩個相位內插器531和533處理，以分別產生D1、D2、D3和D4單位間隔(unit interval；UI)的間隔數據流。然後，上述這些UI間隔數據透過被饋送到4：1多工器(MUX)53和脈衝產生器(pulse generator)55的CK1、CK2、CK3和CK4的25%工作週期時脈訊號依順序地被選 擇，以形成串行序列(serial sequence)。陰影區域表示於終端Dout處輸出數據的串行序列(serial sequence)。
圖5C顯示有限狀態機(finite state machine)的對準校準(alignment calibration)，在數據流D1的上升沿檢查時脈訊號CK4的狀態。如果CK4的值為高(CK4=1)，這意味著D1與CK4相比是延遲的(D1的相位滯後)，則相位插值器531的PI相位代碼被設置為+1，使得D1趕上CK4。如果CK4的值低(CK4=0)，這意味著D1與CK4相比是提早的(D1的相位超前)，然後相位插值器531的PI相位代碼被設置為-1，讓CK4趕上D1。既然相位插值器531和533之間的相對相位是固定的，因此PI相位碼可以從相位插值器531或533中選擇。
在一個較佳實施例中，如圖5D-E所示，可以透過利用D型正反器(D-type flip flop)在數據流D1的上升沿檢查時脈訊號CK4的狀態來執行對準校準，如果在D1的上升沿處，CK4的值為高(CK4=1，由“A”表示)，即由實線指示的數據流，則相位插值器531的PI相位代碼被設置為+1(向上)讓D1趕上CK4；如果在D1的上升沿處，CK4的值為低(CK4=0，由“B”表示)，即由虛線表示的數據流D1，則相位插值器531的PI相位代碼被設置為-1(向下)讓CK4趕上D1。
傳統用於電壓模式驅動器的CMOS 4：1多工器(MUX)，如圖3A和圖3B所示。它們的電路包括具有與兩個傳輸閘串聯的反相器或具有複數個PMOS開關和NMOS開關的堆疊元件連接以形成上拉/下拉單元(pull-up/pull-down cells)，以傳遞數據流和時脈訊號。用於圖3A-B中提到的4：1多工器核心(MUX core)的多工器電路，由於電晶體數量眾多，因此會增加RC常數，這將極大地影響數據傳輸的速度。
電壓模式驅動器需要軌到軌(rail to rail)輸入擺幅(input swing)以保持輸出阻抗和擺幅，因此需要高速CMOS 4：1多工器(MUX)。參照圖6，一個用於發射器中的電壓模式驅動器之高速4：1多工器(MUX)600被提出。每 個分割段(segment)61、63、65或67表示由25%脈衝產生器605產生的一個時鐘路徑的驅動器分割，其可以使用P-over-N電壓驅動器來設計，其包括一個第一電源611、一個PMOS電晶體613和一個NMOS電晶體615、以及一個第二電源611a串聯連接以形成一電流路徑、一個NAND閘617和NOR閘619分別耦合到上述PMOS和NMOS電晶體的閘極用於時脈訊號(CK1和
Figure 108103354-A0101-12-0012-14
)和數據流D1的輸入。在這個4：1多工器(MUX)電路中，在每個分割段中，數據或時鐘路徑只有一個電晶體(其導通狀態像電阻一樣)，這可以大大降低高速運行時的功率損耗，並且可以增加數據通訊的頻寬。
上述敘述係為本發明之較佳實施例。此領域之技藝者應得以領會其係用以說明本發明而非用以限定本發明所主張之專利權利範圍。其專利保護範圍當視後附之申請專利範圍及其等同領域而定。凡熟悉此領域之技藝者，在不脫離本專利精神或範圍內，所作之更動或潤飾，均屬於本發明所揭示精神下所完成之等效改變或設計，且應包含在下述之申請專利範圍內。
531和533‧‧‧相位內插器(phase interpolators)
51‧‧‧子多工級
53‧‧‧4：1多工器(MUX)
523‧‧‧除頻器(frequency divider)
528‧‧‧相位對準器
525‧‧‧相位檢測器(phase detector；PD)
527‧‧‧有限狀態機(finite state machine)

Claims (10)

  1. 一種用於電壓模式發射器的多相位串行化系統，其包括：一N對1多工級，由N相位輸入時鐘所驅動；一相位對齊單元，由上述N相位輸入時鐘所驅動，***作以透過基於該N相位輸入時鐘提供給該相位對齊單元調整複數個參考時脈訊號以產生內插採樣時脈訊號；以及前一級多工級，由該內插採樣時脈訊號驅動，其被配置為用以接收輸入數據流並將相位對準數據流輸出到該N對1多工級，其中該輸出相位對齊的數據流與該N相位輸入時鐘之一的上升沿對齊。
  2. 如請求項1所述之用於電壓模式發射器的多相位串行化系統，其中上述之前一級多工級係由複數個前一級子多工器所組成，每個該前一級子多工器係由上述內插採樣時脈訊號驅動，用於接收上述輸入數據流並輸出上述相位對齊的數據流到上述N對1多工級。
  3. 如請求項1所述之用於電壓模式發射器的多相位串行化系統，其中上述相位對齊單元還包括：一第一相位內插器；以及一第二相位內插器耦合到該第一內插器，其中該第一相位內插器，用於從上述N相位輸入時鐘接收上述參考時脈訊號，以產生一個第一內插時脈訊號，用於驅動一部分的上述前一個子多工級、且該第二相位內插器被配置為從上述N相位輸入時鐘接收上述參考時脈訊號，以產生一個第二內插時脈訊號，用於驅動剩餘的上述前一級子多工器。
  4. 如請求項3所述之用於電壓模式發射器的多相位串行化系統，其中上述之第一內插時脈訊號是一個零度時脈訊號(zero-degree clock signal)。
  5. 如請求項3所述之用於電壓模式發射器的多相位串行化系統，其中上述之第二內插時脈訊號是一個90度時脈訊號(90-degree clock signal)。
  6. 如請求項1所述之用於電壓模式發射器的多相位串行化系統，其中上述輸出相位對準之數據流係利用檢查該輸出相位對齊數據流之一的上升沿處的上述N相位輸入時鐘之一的狀態來校準，如果該N相位輸入時鐘為高，則上述相位對齊單元使輸出相位對準數據流的相位前進，使該輸出相位對準數據流的相位趕上該N相位輸入時鐘的相位；如果該N相位輸入時鐘為低，則該相位對齊單元延遲該輸出相位對準數據流的相位，使得該N相輸入時鐘的相位趕上該輸出相位對準數據流的相位。
  7. 如請求項1所述之用於電壓模式發射器的多相位串行化系統，其中上述具有N個切割的N對1多工級，每個切割包括：一個第一電源、一個第一電晶體、一個第二電晶體、以及一個第二電源串聯連接以提供電流路徑；一個NAND閘與該第一電晶體閘極耦合；及一個NOR閘，耦合到該第二電晶體的閘極，其中該NAND閘或NOR閘的輸入端用於上述數據流或上述時脈訊號輸入。
  8. 如請求項7所述之用於電壓模式發射器的多相位串行化系統，其中上述之第一電晶體為一個p型金屬氧化物半導體(MOS)電晶體。
  9. 如請求項7所述之用於電壓模式發射器的多相位串行化系統，其中上述之第二電晶體為一個n型金屬氧化物半導體(MOS)電晶體。
  10. 如請求項7所述之用於電壓模式發射器的多相位串行化系統，其中上述之第二電源被設置為接地。
TW108103354A 2018-09-28 2019-01-29 用於具有自動相位對準技術電壓模式發射器之高速多工器 TWI750450B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/147,477 US10560097B1 (en) 2018-09-28 2018-09-28 High-speed 4:1 multiplexer for voltage-mode transmitter with automatic phase alignment technique
US16/147,477 2018-09-28

Publications (2)

Publication Number Publication Date
TW202013894A true TW202013894A (zh) 2020-04-01
TWI750450B TWI750450B (zh) 2021-12-21

Family

ID=69410580

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108103354A TWI750450B (zh) 2018-09-28 2019-01-29 用於具有自動相位對準技術電壓模式發射器之高速多工器

Country Status (3)

Country Link
US (1) US10560097B1 (zh)
CN (1) CN111064473B (zh)
TW (1) TWI750450B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10749505B2 (en) * 2018-10-19 2020-08-18 Avago Technologies International Sales Pte. Ltd. High-speed transmitter including a multiplexer using multi-phase clocks
US11942796B2 (en) * 2021-02-10 2024-03-26 International Business Machines Corporation Wireless power for sensor arrays
US11914416B2 (en) 2021-05-26 2024-02-27 Samsung Electronics Co., Ltd. Transmitter circuit and method of operating same
EP4096098A1 (en) * 2021-05-27 2022-11-30 Samsung Electronics Co., Ltd. Transmitter circuit including selection circuit
US11558045B1 (en) 2021-06-29 2023-01-17 International Business Machines Corporation Phase rotator
CN113938144B (zh) * 2021-10-19 2022-10-18 中国人民解放军国防科技大学 一种Duo-binary PAM4发射机及数据传输***
US11855652B2 (en) * 2021-12-08 2023-12-26 Xilinx, Inc. Calibrating a multiplexer of an integrated circuit
US20230208423A1 (en) * 2021-12-24 2023-06-29 Samsung Electronics Co., Ltd. Systems and methods for quarter rate serialization
KR102420430B1 (ko) * 2021-12-27 2022-07-13 한양대학교 산학협력단 고속 4:1 멀티플렉서
CN116318076B (zh) * 2023-03-28 2024-02-09 上海韬润半导体有限公司 一种基于高速电路的时钟校准电路及方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5799048A (en) * 1996-04-17 1998-08-25 Sun Microsystems, Inc. Phase detector for clock synchronization and recovery
JP2001358692A (ja) * 2000-06-14 2001-12-26 Nec Corp 直交周波数分割多重変復調回路
US6901126B1 (en) * 2000-06-30 2005-05-31 Texas Instruments Incorporated Time division multiplex data recovery system using close loop phase and delay locked loop
US7561806B2 (en) * 2005-05-18 2009-07-14 Futurewei Technologies, Inc. Method and system for keeping timing alignment between driving signals in optical double modulation
US8559582B2 (en) * 2010-09-13 2013-10-15 Altera Corporation Techniques for varying a periodic signal based on changes in a data rate
US8373472B2 (en) * 2011-06-20 2013-02-12 Intel Mobile Communications GmbH Digital PLL with automatic clock alignment
US8824224B2 (en) * 2011-08-05 2014-09-02 Rambus Inc. Frequency-agile strobe window generation
US9106400B2 (en) * 2012-10-23 2015-08-11 Futurewei Technologies, Inc. Hybrid timing recovery for burst mode receiver in passive optical networks
US9257164B2 (en) * 2013-03-14 2016-02-09 Altera Corporation Circuits and methods for DQS autogating
US9166698B2 (en) * 2013-10-14 2015-10-20 Korea Advanced Institute Of Science And Technology Electronic dispersion compensation for low-cost distributed feedback-directly modulated laser
US10698440B2 (en) * 2018-01-10 2020-06-30 International Business Machines Corporation Reducing latency of memory read operations returning data on a read data path across multiple clock boundaries, to a host implementing a high speed serial interface

Also Published As

Publication number Publication date
US10560097B1 (en) 2020-02-11
TWI750450B (zh) 2021-12-21
CN111064473B (zh) 2023-04-11
CN111064473A (zh) 2020-04-24

Similar Documents

Publication Publication Date Title
TWI750450B (zh) 用於具有自動相位對準技術電壓模式發射器之高速多工器
US7822113B2 (en) Integrated decision feedback equalizer and clock and data recovery
US7656984B2 (en) Circuits and methods for recovering a clock signal
US7184511B2 (en) Method and apparatus for data density-independent phase adjustment in a clock and data recovery system
US7668238B1 (en) Method and apparatus for a high speed decision feedback equalizer
US20120154059A1 (en) Multi phase clock and data recovery system
US10257121B1 (en) Full-rate transmitter
US10461757B2 (en) Reference-less frequency detector with high jitter tolerance
CN110232886B (zh) 两级判决反馈均衡器和包括两级判决反馈均衡器的显示器
EP3216128B1 (en) Digital-to-phase converter
US10523412B2 (en) Frequency detector, and clock and data recovery circuit including the frequency detector
US8509299B2 (en) Decision feedback equalizer operable with multiple data rates
Kim et al. A four-channel 3.125-Gb/s/ch CMOS serial-link transceiver with a mixed-mode adaptive equalizer
US8503595B2 (en) Data judgment/phase comparison circuit
CN112291120B (zh) 一种延时线结构及其时延抖动的校正方法
US10931305B2 (en) Data serialization circuit
US9455846B2 (en) Decision feedback equalization
Peng et al. A 50-Gb/s quarter-rate voltage-mode transmitter with three-tap FFE in 40-nm CMOS
US7885320B1 (en) MGT/FPGA clock management system
Chen et al. A 100-Gb/s PAM-4 Voltage-Mode Transmitter With High-Resolution Unsegmented Three-Tap FFE in 40-nm CMOS
CN109217849B (zh) 一种相位插值器
Zargaran-Yazd et al. A 25 Gb/s full-rate CDR circuit based on quadrature phase generation in data path
Jeon et al. Area Efficient 4Gb/s Clock Data Recovery Using Improved Phase Interpolator with Error Monitor
Li et al. A 0.18/spl mu/m CMOS transceiver design for high-speed backplane data communications
Brannon et al. Equalization of Backplane Channels Using Transmitter FFE and Receiver CTLE+ DFE