TW202013766A - 半導體元件以及其相關之製造方法 - Google Patents

Abstract

一種半導體元件，其包含一基板；一半導體疊層，設置於基板上，具有一出光面及環繞並連接出光面的一側壁；一絕緣層，形成於半導體疊層上並覆蓋出光面及側壁，絕緣層於出光面上具有一第一開口及一第二開口；以及，一金屬電極層，包括一焊墊電極及一延伸電極，形成於絕緣層上，焊墊電極及延伸電極分別透過第一開口及第二開口電性連接半導體疊層。自一俯視觀之，第一開口及第二開口各具有一第一開口外緣及一第二開口外緣，焊墊電極及延伸電極各具有一第一電極外緣及一第二電極外緣，分別對應於第一開口外緣及第二開口外緣，第一電極外緣及第二電極外緣分別包圍第一開口外緣及第二開口外緣，以使金屬電極層完全覆蓋第一開口及第二開口。

Description

半導體元件以及其相關之製造方法

本說明書係關於一種半導體元件以及其製作方法，尤指關於一發光二極體以及其相關之製作方法。

發光二極體(Light-Emitting Diode，LED)具有耗能低、低發熱、操作壽命長、防震、體積小、以及反應速度快等良好特性，因此適用於各種照明及顯示用途。

除了需要好的發光效率外，LED也需要有良好的可靠度。一個LED，往往需要經過許多嚴格的可靠度測試，以證明其可耐用達一定的使用壽命。舉例來說，LED會經過高溫高濕的可靠度測試，然而，於測試期間，水氣可能進入LED中，與LED內的磊晶材料產生反應，例如氧化反應，而使得LED失效。如何使LED能夠具有更佳的可靠度，為業界所努力的目標。

一種半導體元件，其包含一基板；一半導體疊層，設置於基板上，具有一出光面及環繞並連接出光面的一側壁；一絕緣層，形成於半導體疊層上並覆蓋出光面及側壁，絕緣層於出光面上具有一第一開口及一第二開口；以及，一金屬電極層，包括一焊墊電極及一延伸電極，形成於絕緣層上，焊墊電極及延伸電極分別透過第一開口及第二開口電性連接半導體疊層。自一俯視觀之，第一開口及第二開口各具有一第一開口外緣及一第二開口外緣，焊墊電極及延伸電極各具有一第一電極外緣及一第二電極外緣，分別對應於第一開口外緣及第二開口外緣，第一電極外緣及第二電極外緣分別包圍第一開口外緣及第二開口外緣，以使金屬電極層完全覆蓋第一開口及第二開口。

一種半導體元件之製作方法，包含：提供一基板；形成一半導體疊層於基板上，其中，半導體疊層自基板向外依序具有一第二導電型半導體層、一主動層、一半導體層，其中半導體層具有遠離基板的一表面；形成一遮罩層於半導體層的表面上，遮罩層具有位於表面相對側的一上表面；蝕刻遮罩層之上表面，形成一圖案化遮罩層，其具有一表面，此表面具有一圖案；以及，蝕刻薄化圖案化遮罩層及半導體層，以使圖案轉印至半導體層。

一種半導體元件之製作方法，包含：於一成長基板上形成一半導體疊層，半導體疊層自成長基板向外包含第一部分及第二部分，其中，第一部份包含一無摻雜層，第二部分包含一第一導電型半導體層、一主動層及一第二導電型半導體層；使成長基板以及半導體疊層接合至一導電基板上，其中，半導體疊層夾於成長基板與導電基板之間；移除成長基板，以使半導體疊層露出無摻雜層的一表面；形成一遮罩層於無摻雜層的表面上，遮罩層具有位於表面相對側的一上表面；蝕刻遮罩層之上表面，形成一圖案化遮罩層，其具有一表面，此表面具有一圖案；蝕刻薄化圖案化遮罩層及無摻雜層，使圖案轉印至半導體疊層之第二部分的第一導電型半導體層上，以形成具有此圖案之一出光面；蝕刻半導體疊層的第二部分，以形成一切割道並露出半導體疊層之第二部分的一側壁，此側壁環繞並連接出光面；形成絕緣層，覆蓋出光面及側壁；圖案化絕緣層以形成一圖案化絕緣層，其包含一絕緣層開口於出光面上；以及，形成一金屬電極層於圖案化絕緣層上，其中金屬電極層對應並透過絕緣層開口電性連接第一導電型半導體層，其中，自一俯視觀之，此絕緣層開口具有具有一開口外緣，金屬電極層具有一電極外緣包圍絕緣層開口的開口外緣，以使金屬電極層完全覆開口。

一種半導體元件之製作方法，包含：提供一基板；形成一半導體疊層於基板上，其中，半導體疊層自基板向外依序具有一第二導電型半導體層、一主動層、一半導體層，其中半導體層具有遠離該基板的一表面；形成一第一遮罩層於半導體層的表面上，第一遮罩層具有位於表面相對側的一平坦上表面；蝕刻薄化第一遮罩層及半導體層，以使平坦上表面轉印至半導體層，使半導體層具有一平坦表面；形成一第二遮罩層於該半導體層的平坦表面上，第二遮罩層具有位於平坦表面相對側的一上表面；蝕刻第二遮罩層之上表面，形成一圖案化遮罩層，其具有一表面，此表面具有一圖案；以及蝕刻薄化圖案化遮罩層及半導體層，以使圖案轉印至半導體層。

下文中，將參照圖式詳細地描述本揭露之實施例，已使得本揭露領域技術人員能夠充分地理解本揭露之精神。本揭露並不限於以下之實施例，而是可以以其他形式實施。在本說明書中，有一些相同的符號，其表示具有相同或是類似之結構、功能、原理的元件，且為業界具有一般知識能力者可以依據本說明書之教導而推知。為說明書之簡潔度考量，相同之符號的元件將不再重述。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。另，「層」、「層別」之用語通常意謂在一區域內具有特定厚度的材料，其可由單一層或複數子層組成，只要該組成提供相同的功能即屬之。

第1圖顯示依據本揭露之一實施例的發光二極體300的橫剖面示意圖，其可為如第6A、6B或6C圖中沿線段CX-CX、CX’-CX’或CX”-CX”所產生的橫剖面示意圖，其中細節將於下文詳述。在本實施例中，發光二極體300為紫外光(ultraviolet，UV)LED，但本揭露並不限於UV LED。在其他實施例中，發光二極體300可以是白光LED、藍光LED、或是紅光LED。

發光二極體300包含一導電基板102、一接合層104、一阻障層106、一反射層108、一電流阻擋層110、一半導體疊層111、一側壁保護層118、一主要保護層320、以及一金屬電極層322，其中，半導體疊層111包含一p型半導體層112、一發光層114及一n型半導體層116。半導體疊層111具有一個平台(mesa) (圖未標示)，平台具有一出光面LO及環繞並連接出光面LO的一側壁SW，及具有一平台寬度WRFL，其中，出光面LO具有一粗糙結構RGH。側壁SW上覆蓋有一側壁保護層118，側壁保護層118可選擇性地延伸覆蓋至部份出光面LO。主要保護層320覆蓋於側壁保護層118以及半導體疊層111的出光面LO之上。在另一實施例中，發光二極體300可不包含側壁保護層118，主要保護層320直接覆蓋於半導體疊層111的出光面LO及側壁SW上。如第1圖的橫剖面示意圖所示，於出光面LO上，主要保護層320具有一個開口VA，其具有一開口寬度WNPD。金屬電極層322具有一電極寬度WML，並形成於主要保護層320的開口VA內且延伸至主要保護層320的一部份上，以完全覆蓋開口VA，換言之，於金屬電極層322邊緣處，主要保護層320係延伸至金屬電極層322底下，並夾於金屬電極層322與n型半導體層116之間。於一實施例中，由俯視觀之，金屬電極層322之邊緣環繞主要保護層320之開口VA的邊緣。於一實施例中，金屬電極層322之邊緣較主要保護層320之開口VA的邊緣向外大1μm以上，亦即由剖面觀之，金屬電極層322之邊緣延伸覆蓋主要保護層320上表面的一部份達1μm以上。金屬電極層322透過開口VA與半導體疊層111中的n型半導體層116形成低阻值接觸，例如歐姆接觸(ohmic contact)，以作為半導體疊層111與外界電連接之上電極。反射層108跟半導體疊層111中的p型半導體層112形成低阻值接觸，例如歐姆接觸，以作為半導體疊層111與外界電連接之下電極。當經由上電極與下電極對半導體疊層111之施以適當的跨電壓時，載子，例如電子及電洞，將於發光層114複合(recombination)而發出光，並透過出光面LO放射至外界。

如先前所述，金屬電極層322的邊緣位於開口VA的邊緣外側，故金屬電極層322的電極寬度WML大於主要保護層320之開口VA的開口寬度WNPD，使得金屬電極層322可以完整覆蓋了主要保護層320的開口VA。另外，參照第1圖，電流阻擋層110具有一阻擋層寬度WCB，其大於主要保護層320之開口VA的開口寬度WNPD，故可提高發光二極體300的發光效率。因為金屬電極層322通過主要保護層320之開口VA與半導體疊層111電連接，當經由金屬電極層322與反射層108對發光二極體300施以適當的跨電壓而使其發光時，為預防從金屬電極層322經主要保護層320之開口VA來的載子流過度集中在位於金屬電極層322及其正下方的反射層108之間的發光層114局部區域，故在對應主要保護層320之開口VA的下方處會設置電流阻擋層110，使得金屬電極層322或反射層108來的載子流(例如，電子流或/及電洞流)可橫向擴散流經更多的發光層114區域，讓較大面積的發光層114發光，從而提高發光二極體300的發光效率。換言之，當電流阻擋層110的阻擋層寬度WCB設計得比主要保護層320之開口VA的開口寬度WNPD大時，可以讓來自金屬電極層322及反射層108的載子流橫向擴散至更多的發光層114區域，讓較大面積的發光層114發光；另一方面也避免載子流過度集中在金屬電極層322附近，致使金屬電極層322之下方發光層114發出的大部分光被金屬電極層322吸收。在一實施例中，電流阻擋層110的邊緣較主要保護層320之開口VA的邊緣向外大15μm ~ 65μm。

第2圖與第3圖分別顯示其它對比實施例之發光二極體的橫剖面示意圖。第2圖之發光二極體100或第3圖之發光二極體200與第1圖之發光二極體300的相同或相似之處，不再贅述。第2圖之發光二極體100與第1圖之發光二極體300的差異在於發光二極體100的金屬電極層122位於主要保護層120於出光面上的開口(圖未標示)中，而沒有延伸覆蓋至主要保護層120上。於一實施例中，因主要保護層120之開口與金屬電極層122同屬同一微影蝕刻製程，而主要保護層120之開口於蝕刻時會產生底切(undecut)現象，造成後續所形成的金屬電極層122與主要保護層120之間存在一縫隙SB。第3圖之發光二極體200與第1圖之發光二極體300的差異在於發光二極體200之主要保護層220延伸覆蓋至金屬電極層222之側面(圖未標示)及部份上表面(圖未標示)，其中，主要保護層220具有一開口224以曝露出金屬電極層222之上表面。於一實施例中，發光二極體100於高溫高濕的可靠度測試中出現失效，原因顯示水氣會透過縫隙SB，進入半導體疊層111，導致n型半導體層116中的材料氧化變質，致使得發光二極體100失效。另外，發光二極體200及發光二極體300相較於發光二極體100，於高溫高濕的可靠度測試中會有比較好的表現。然而，當發光二極體200的半導體疊層111的上表面形成粗糙結構RGH，並藉由粗糙結構RGH欲提高發光二極體200之亮度時，形成於半導體疊層111的粗糙結構RGH上之金屬電極層222的邊緣與半導體疊層111間的鄰接處CR會因粗糙結構RGH產生一下陷結構(圖未標示)，而這樣的下陷結構會使後續形成的主要保護層220不容易完整地覆蓋及保護金屬電極層222之邊緣與半導體疊層111間的鄰接處CR，因而讓水氣容易由此處進入。所以，發光二極體200的可靠度還是有值得改善的地方。第1圖之發光二極體300，因主要保護層320延伸至金屬電極層322底下並位於金屬電極層322與n型半導體層116之間，使得主要保護層320能順應地且完整地覆蓋n型半導體層116與金屬電極層322重疊鄰接處，加上藉由後來所形成的金屬電極層322覆蓋於主要保護層320上，使主要保護層320之開口VA完全被金屬電極層322覆蓋。如此的層疊結構，在金屬電極層322與主要保護層320之間不會產生對於可靠度損害的縫隙或凹陷，發光二極體300相較於發光二極體100或發光二極體200於高溫高濕的可靠度測試中有比較好的表現。

第4A圖至第4E圖顯示發光二極體300在製作流程之不同階段的橫剖面示意圖。參考第4A圖，先在一成長基板(未顯示)上形成由半導體疊層111、電流阻擋層110及反射層108構成之疊層結構；接著，將成長基板上的疊層結構接合至導電基板102；再移除成長基板並進行後續製程後而得到如第4A圖的橫剖面示意圖。導電基板102用做為承載其上方疊層結構之載體，其可為一鉬(Mo)基板、一銅鎢合金(CuW)基板、一鎳金合金(NiAu)基板、或一矽(Si)基板，但不限於此。接合層104可具有單層或多層的結構，原來在成長基板上的半導體疊層111、電流阻擋層110及反射層108等疊層結構藉由接合層104接合至導電基板102。接合層104包含銦(In)、金(Au)、或鈦(Ti)的單層、疊層或其合金的疊層，但不限於此。阻障層106可於接合製程中，防止接合層104之材料擴散至反射層108而降低反射層108的反射率。阻障層106包含鈦鎢(TiW)合金、或鉑(Pt)的單層、疊層或其合金的疊層，但不限於此。由發光層114所產生並射向導電基板102的光會藉由反射層108而反射回半導體疊層111再由出光面LO射出，從而提高發光二極體300的發光效率。反射層108跟p型半導體層112之間形成低阻值接觸，例如歐姆接觸。反射層108的材料，舉例來說，可以是銀(Ag)、鋁(Al)、鈦鎢(TiW)、或鉑(Pt)等材料，但不限於此。電流阻擋層110介於反射層108與p型半導體層112之間的部份區域，可以區域性地阻擋金屬反射層108跟P型半導體層112接觸，讓載子有效地橫向擴散流經半導體疊層111，以增加半發光二極體300的發光效率。於一實施例中，電流阻擋層110不被反射層108包覆，而與反射層108交錯設置於阻障層106與p型半導體層112之間。電流阻擋層110可以是例如二氧化鈦(TiO2)或二氧化矽(SiO2)等材料的單層結構，或是例如TiO2及SiO2交替堆疊的結構，但不限於此。

半導體疊層111包含III-V族半導體材料，例如AlxInyGa(1-x-y)N或AlxInyGa(1-x-y)P, 其中0≤x、y≤1及(x+y)≤1。舉例而言，p型半導體層112與n型半導體層116的材料可包含氮化鎵(gallium nitride，GaN)層或是氮化鋁鎵(aluminium gallium nitride，AlGaN)層。發光層114的材料可以是AlGaInP材料、InGaN材料、AlGaN材料或AlGaInN材料。發光層114的材料可為無摻雜、p型不純物摻雜、或n型不純物摻雜的半導體材料。發光層114可為單一異質結構(single heterostructure，SH)、雙異質結構(double heterostructure，DH)、雙側雙異質結構(double-side double heterostructure，DDH)或多重量子阱結構(multi-quantum-well structure，MQW)。以MQW發光層114為例，MQW發光層114中包含一或多組障壁層(barrier layer)及阱層(well layer)交替堆疊結構。以本實施例中之UV LED為例，障壁層之半導體材料包含氮化鋁鎵，阱層之半導體材料包含氮化鋁(銦)鎵，其中障壁層中的鋁濃度大於阱層中的鋁濃度，以有效侷限電子與電洞於量子阱中復合，而釋放出光子(photon)。

接著，利用一粗化製程(roughening process)將成長基板移除後露出的半導體疊層111之上表面(圖未示) 粗糙化，形成具有粗糙結構RGH的出光面LO，其粗化製程細節將於下文詳述。粗糙結構RGH可以降低出光面LO對於發光層114所發出的光之反射，以提高發光二極體300的光萃取(light extraction)效率。接著再經由一平台形成製程(mesa forming process)將半導體疊層111圖案化形成一平台(mesa)。於一實施例中，在ㄧ晶圓等級(wafer level)時，晶圓上的半導體疊層111可藉由平台形成製程而被定義出複數個平台，平台之間存在複數溝槽以將各平台分隔開來。經過平台形成製程後，半導體疊層111具有側壁SW。在另一實施例中，半導體疊層111則可先經平台形成製程再進行粗化製程，以形成如第4A圖所示的結構。

側壁保護層118可以保護因平台形成製程而從側壁SW曝露出來的發光層114。側壁保護層118的材料可以是氮化矽(SiN)，其具有優良阻擋水氣的能力，可以保護發光層114免於外界環境的影響。於一實施例中，因SiN材料的能隙約為5eV，當發光層114發出的光為UV波段時，SiN材料會吸收發光層114所發出的光，降低發光二極體300的發光效率。因此，如第4A圖所示，側壁保護層118僅覆蓋到出光面LO之一部份。

在第4A圖中，主要保護層320全面性地沉積於側壁保護層118以及半導體疊層111上。在一實施例中，發光二極體300可不包含側壁保護層118，僅藉由主要保護層320全面性地沉積於半導體疊層111的出光面LO及側壁SW上。主要保護層320的材料可以是二氧化矽(SiO2)、或SiN等絕緣材料。於一實施例中，當發光二極體300之發光層114發出光為UV波段時，主要保護層320的材料優選為SiO2。因為SiO2的能隙約為9eV，相較於SiN，SiO2比較不會吸收UV光，因此可以作為出光面LO上的主要保護層320之材料。

參考第4B-4C圖，接續第4A圖之製程，於主要保護層320上形成一遮罩層，再經曝光顯影以於主要保護層320上形成一圖案化遮罩層PR_1，其具有一開口VA_1，用以曝露出部分主要保護層320。

第4C圖顯示主要保護層320經過蝕刻製程以及去除圖案化遮罩層製程後的結構剖面示意圖。舉例來說，蝕刻製程可以採用緩衝氧化蝕刻液(buffer oxide etcher，BOE)去除掉第4B圖中未受圖案化遮罩層PR_1保護的主要保護層320，即遮罩層開口VA_1位置內的部份主要保護層320，使得主要保護層320具有開口VA。之後，再去除圖案化遮罩層PR_1，得到如同第4C圖所示之結構。主要保護層320之開口VA的開口寬度WNPD會小於正下方之電流阻擋層110的阻擋層寬度WCB，可以從第4C圖之剖面圖理解，在一相對的上視圖中，開口VA係完全位於電流阻擋層110之內。

接續第4C圖，第4D圖顯示另一遮罩層經曝光顯影後而於主要保護層320上形成圖案化遮罩層PR_2的橫剖面示意圖，圖案化遮罩層PR_2具有一開口VA_2，以曝露出部分主要保護層320及主要保護層320的開口VA。

接續第4D圖，第4E圖顯示沉積金屬材料層321於圖案化遮罩層PR_2上並填入開口VA_2內的橫剖面示意圖。沉積在主要保護層320的開口VA內的金屬材料層321以及開口VA周圍之主要保護層320上的金屬材料層321將構成金屬電極層322。金屬材料層321可以是數個金屬層堆疊而成，舉例來說，金屬材料層321可以是鋁(Al)、鈦(Ti)、鉑(Pt)、鉻(Cr)或金(Au)的疊層或其合金的疊層，但不限於此。

接著，可以採用一去光阻製程，去除圖案化遮罩層PR_2的，同時掀離(lift off)圖案化遮罩層PR_2上的金屬材料層321，遺留下開口VA_2內的金屬材料層321，以成為金屬電極層322。於晶圓等級製程中，後續可再經由一切割製程(dicing process)，藉由切割刀或雷射光束沿上述平台之間的溝槽(切割道)切割，而得到如第1圖所示的發光二極體300。

第5A圖至第5C圖分別顯示發光二極體300中，由半導體疊層111側觀察，金屬電極層322與主要保護層320的俯視圖，以及電流阻擋層110的透視圖。在第1圖的剖面圖中，半導體疊層111具有一平台寬度WRFL。於第5A、5C圖中，虛線區域表示半導體疊層111之區域，其具有一寬度，亦即平台寬度WRFL。第5A圖顯示金屬電極層322之俯視圖，金屬電極層322具有一焊墊電極3221及一延伸電極3222，焊墊電極3221及延伸電極3222各具有第一電極外緣3221e及一第二電極外緣3222e。第5B圖顯示主要保護層320之俯視圖，主要保護層320具有一第一開口3201及一第二開口3202，其中，第一開口3201及第二開口3202可分開或相連接。本實施例以第一開口3201及第二開口3202相連接為例。第一開口3201及第二開口3202各具有一第一開口外緣3201e及一第二開口外緣3202e。第5C圖顯示由半導體疊層111側觀察電流阻擋層110之透視圖，電流阻擋層110具有一焊墊阻擋層1101及一延伸阻擋層1102，焊墊阻擋層1101及延伸阻擋層1102各具有一第一阻擋層外緣1101e及一第二阻擋層外緣1102e。

第6A圖至第6C圖則顯示第5A圖至第5C圖疊加後，於第5A圖至第5C圖中標示的一焊墊電極區域400、一延伸電極交叉區域402及一延伸電極區域404三處的放大示意圖。第6A圖顯示焊墊電極區域400中，焊墊電極3221、主要保護層320之第一開口3201、以及焊墊阻擋層1101疊加後的相對位置。如同第6A圖所示，焊墊電極3221、第一開口3201及焊墊阻擋層1101彼此是對應地設置，焊墊電極3221之第一電極外緣3221e係介於第一開口3201之第一開口外緣3201e及焊墊阻擋層1101之第一阻擋層外緣1101e之間，亦即焊墊阻擋層1101之第一阻擋層外緣1101e包圍焊墊電極3221之第一電極外緣3221e，而焊墊電極3221之第一電極外緣3221e包圍第一開口3201之第一開口外緣3201e。在另一實施例中，焊墊阻擋層1101之第一阻擋層外緣1101e可介於焊墊電極3221之第一電極外緣3221e及第一開口3201之第一開口外緣3201e之間，換言之，焊墊電極3221之第一電極外緣3221e包圍焊墊阻擋層1101之第一阻擋層外緣1101e，而焊墊阻擋層1101之第一阻擋層外緣1101e包圍第一開口3201之第一開口外緣3201e。同理，第6B圖及第6C圖分別顯示延伸電極交叉區域402及延伸電極區域404中，延伸電極3222、主要保護層320之第二開口3202、以及延伸阻擋層1102之疊加後的相對位置，其中，延伸電極3222之第二電極外緣3222e、第二開口3202之第二開口外緣3202e及延伸阻擋層1102之第二阻擋層外緣1102e彼此間的相對位置關係將如上所述，不再贅述。

另外，第6A圖中，沿著線段CX-CX所產生的剖面圖，可得到第1圖所示之發光二極體300的橫剖面示意圖，於第6B圖或第6C圖中沿著線段CX’-CX’及線段CX”-CX”所產生的剖面圖，也可得到如第1圖所示之發光二極體300的橫剖面示意圖。各橫剖面示意圖之各層結構間的相對位置係一致的，其主要差異在於焊墊電極3221與延伸電極3222的寬度不同造成對應的第一開口3201、第二開口3202、焊墊阻擋層1101、及延伸阻擋層1102的寬度不同。

第7A圖至第7H圖顯示一種粗化製程，用以粗糙化發光二極體300之出光面LO。

第7A圖提供有一成長基板600。成長基板600可以是一圖案化藍寶石基板(pattern sapphire substrate，PSS)，其上表面有已經預設的凸起圖案，但不限於此，圖案化藍寶石基板之上表面也可設有凹陷圖案或凸起/凹陷的組合圖案。在成長基板600上，依序成長堆疊了無摻雜半導體層602、n型半導體層116、發光層114、以及p型半導體層112。n型半導體層116、發光層114、以及p型半導體層112構成半導體疊層111。半導體疊層111與其下的無摻雜半導體層602構成半導體疊層604。無摻雜半導體層602作為一緩衝層(buffer layer)，用以降低n型半導體層116與成長基板600之間因晶格不匹配(lattice mismatch)而在n型半導體層116中所產生之應力或錯位缺陷(dislocation defect)。緩衝層602與基板600之間還可包含一層或是複數子層構成的成核層(nucleation layer，圖未示)，成核層材料的晶格常數與基板600之晶格常數相近。舉例來說，成核層可由氮化鋁(Aluminum Nitride，AlN)所構成，其厚度約50nm ~ 500nm。在較佳實施例中，成核層可由一低溫磊晶成長的AlN子層(厚度約40nm)及一高溫磊晶成長的AlN子層(厚度約150nm)堆疊而成。p型半導體層112上形成了圖案化的電流阻擋層110以及反射層108。接著，於電流阻擋層110以及反射層108上形成阻障層106。

第7B圖顯示將第7A圖之結構，接合至導電基板102。此時，成長基板600、半導體疊層604、電流阻擋層110、反射層108、以及阻障層106，透過接合層104，接合至導電基板102，如同第7B圖所示，半導體疊層604夾於成長基板600與導電基板102之間。

第7C圖接續第7B圖，顯示移除成長基板600，例如，用雷射光剝離法(lase lift off)或蝕刻法來移除成長基板600，以曝露出半導體疊層604中無摻雜半導體層602的一表面(圖未標示)。因為成長基板600上的凸起圖案，在無摻雜半導體層602表面上有相對應的凹陷圖案，結果如同第7D圖所示。在另一實施例中，若成長基板600的上表面設有凹陷圖案，於移除成長基板600後，則無摻雜半導體層602的表面遺留有相對應的凸起圖案。

第7E圖接續第7D圖，在無摻雜半導體層602上形成一遮罩層PRRGH。遮罩層PRRGH填滿了成長基板600在無摻雜半導體層602上所造成的凹陷圖案，以提供一平坦的上表面TS。遮罩層PRRGH可為一有機材料層或一無機材料層。

接著可以將第7E圖中的結構置入感應耦合電漿離子蝕刻機台(inductively coupled plasma reactive ion etcher，ICP etcher)中，對遮罩層PRRGH的上表面TS進行焦化步驟。舉例來說，利用ICP轟擊所產生的熱能，使遮罩層PRRGH之上表面TS焦化，而形成一圖案化表面RGH1，其結果如同第7F圖所示，圖案化表面RGH1具有一圖案。

接著，在同一個ICP機台中，持續ICP轟擊以蝕刻並減薄遮罩層PRRGH至露出部分無摻雜半導體層602，此時便同時蝕刻遮罩層PRRGH以及無摻雜半導體層602，而將圖案化表面RGH1的圖案轉印到無摻雜半導體層602，接著，藉由持續ICP轟擊，再將此圖案轉印到n型半導體層116上，以形成出光面LO1，其結果分別如同第7G圖及第7H圖所示。在此步驟中，可藉由選擇遮罩層PRRGH的材料，使得遮罩層PRRGH以及無摻雜半導體層602的ICP蝕刻率選擇比例(etching selectivity ratio)接近1。如此，在ICP轟擊下，可以把遮罩層PRRGH之圖案化表面RGH1的圖案轉印到無摻雜半導體層602，進而轉印到n型半導體層116上。

在另一實施例中，可先行將無摻雜半導體層602的凹陷圖案抹平後，再行後續的粗化步驟，其具體細節將參照第7E圖、第7E_1圖、第7E_2圖、第7G_1圖及第7H_1圖而描述如下。

接續第7E圖後，將第7E圖中的結構置入感應耦合電漿離子蝕刻機。與上一實施例不同處在於不對遮罩層PRRGH的上表面TS進行焦化步驟，換言之，藉由調整ICP參數及遮罩層PRRGH的特性，使得ICP轟擊下將蝕刻並減薄遮罩層PRRGH，但不形成圖案化表面。如此，可將遮罩層PRRGH之平坦上表面TS特徵轉印至無摻雜半導體層602，藉此消除無摻雜半導體層602表面的凹陷圖案，其結果如第7E_1圖所示，會在無摻雜半導體層602之上形成平坦的表面TS1。接著，在無摻雜半導體層602的表面TS1上形成一遮罩層PRRGH2，然後，再利用ICP轟擊對遮罩層PRRGH2的上表面進行焦化步驟，使遮罩層PRRGH2之上表面焦化，，以形成一圖案化表面RGH2，圖案化表面RGH2具有一圖案，結果如同第7E_2圖所示。接續第7E_2圖，再持續以ICP轟擊圖案化表面RGH2，將圖案化表面RGH2的圖案轉印到無摻雜半導體層602，進而轉印到n型半導體層116上，其結果分別如同第7G_1圖及第7H_1圖所示。

自第7E圖、第7F圖、第7G圖到第7H圖的步驟，或自第7E圖、第7E_1圖、第7E_2圖、第7G_1圖到第7H_1圖的步驟，可在同一個ICP機台中進行，以節省不同製程機台操作所需要的運送與機台預備時間。但不限於此，自第7E圖、第7F圖、第7G圖到第7H圖的步驟，或自第7E圖、第7E_1圖、第7E_2圖、第7G_1圖到第7H_1圖的步驟，也可以分別在不同的ICP機台中進行。

第8A圖至第8C圖顯示另一種粗化製程，用以粗糙化發光二極體300之出光面LO。以下僅約略解釋第8A圖至第8C圖之製作方法，更多的細節可以參考先前的揭示得知。

如第8A圖所示，與先前實施例的差別在於，因n型半導體層116上沒有無摻雜半導體層602，故在移除成長基板600後，會在n型半導體層116上形成凹陷圖案。接著，n型半導體層116上形成光阻層PRRGH3。遮罩層PRRGH3填滿了成長基板600在n型半導體層116上所造成的凹陷圖案，以提供一平滑的上表面TS2。接著可以將第8A圖中的結構置入ICP機台中，對遮罩層PRRGH3的上表面TS2進行焦化步驟，而將遮罩層PRRGH3之上表面形成一圖案化表面RGH3，其結果如同第8B圖所示。

接著，持續ICP轟擊，以蝕刻並減薄遮罩層PRRGH3至露出部分n型半導體層116，同時將圖案化表面RGH3的圖案轉印到n型半導體層116，以形成出光面LO2，其結果如同第8C圖所示。

於一實施例中，發光二極體300製造流程中的粗化製程可依製程需求或產品設計而以上述之各粗化製程之實施例替換之，在完成上述之粗化製程後，將進行金屬電極層322的製程或平台形成製程，其細節可參考上文所述，不再贅述。

以上所述僅為本揭露之較佳實施例，凡依本揭露申請專利範圍所做之均等變化與修飾，皆應屬本揭露之涵蓋範圍。

100、200、300:發光二極體102:導電基板104:接合層106:阻障層108:反射層110:電流阻擋層1101:焊墊阻擋層1101e:第一阻擋層外緣1102:延伸阻擋層1102e:第二阻擋層外緣111:半導體疊層112:p型半導體層114:發光層116:n型半導體層118:側壁保護層120、220、320:主要保護層3201:第一開口3201e:第一開口外緣3202:第二開口3202e:第二開口外緣321:金屬材料層122、222、322:金屬電極層3221:焊墊電極3221e:第一電極外緣3222:延伸電極3222e:第二電極外緣224:開口400:接合墊區域402:延伸電極交叉區域404:延伸電極區域600:成長基板602:無摻雜半導體層604:半導體疊層CR:鄰接處CX-CX、CX’-CX’、CX”-CX”:線段LO、LO1、LO2:出光面PR_1、PR_2、PRRGH、PRRGH2、PRRGH3:遮罩層RGH、RGH1、RGH2、RGH3:粗糙結構SB:縫隙SW:側壁TS、TS1、TS2:上表面VA、VA_1、VA_2:開口WCB:阻擋層寬度WML:電極寬度WNPD:開口寬度WRFL:平台寬度

第1圖顯示依據本揭露之一實施例的發光二極體的橫剖面示意圖。

第2圖顯示對比實施例一之發光二極體的橫剖面示意圖。

第3圖顯示對比實施例二之發光二極體的橫剖面示意圖。

第4A圖至第4E圖顯示第1圖之發光二極體在製作流程之不同階段的橫剖面示意圖。

第5A圖至第5C圖分別顯示第1圖之發光二極體中，半導體疊層上方之金屬電極層、主要保護層的俯視圖，以及由半導體疊層側觀察，半導體疊層下方之電流阻擋層的透視圖。

第6A圖至第6C圖則顯示第5A圖至第5C圖疊加後，於焊墊電極區域、延伸電極交叉區域及延伸電極區域三處的放大透視示意圖。

第7A圖至第7D圖、第7E圖、第7F圖、第7G圖及第7H圖顯示一種粗化製程，用以粗糙化發光二極體之出光面。

第7A圖至第7D圖、第7E圖、第7E_1圖、第7E_2圖、第7G_1圖及第7H_1圖顯示一種粗化製程，用以粗糙化發光二極體之出光面。

第8A圖至第8C圖顯示一種粗化製程，用以粗糙化發光二極體之出光面。

300:發光二極體

102:導電基板

104:接合層

106:阻障層

108:反射層

110:電流阻擋層

111:半導體疊層

112:p型半導體層

114:發光層

116:n型半導體層

118:側壁保護層

320:主要保護層

322:金屬電極層

LO:出光面

RGH:粗糙結構

SW:側壁

VA:開口

WCB:阻擋層寬度

WML:電極寬度

WNPD:開口寬度

WRFL:平台寬度

Claims (17)

1. 一種半導體元件，包含： 一基板； 一半導體疊層，設置於該基板上，具有一出光面及一側壁，該側壁環繞並連接該出光面； 一絕緣層，形成於該半導體疊層上並覆蓋該出光面及該側壁，該絕緣層於該出光面上具有一第一開口及一第二開口；以及 一金屬電極層，包括一焊墊電極及一延伸電極，形成於該絕緣層上，該焊墊電極及該延伸電極分別透過該第一開口及該第二開口電性連接該半導體疊層； 其中，自一俯視觀之，該第一開口及該第二開口各具有一第一開口外緣及一第二開口外緣，該焊墊電極及該延伸電極各具有一第一電極外緣及一第二電極外緣，分別對應於該第一開口外緣及該第二開口外緣，該第一電極外緣及該第二電極外緣分別包圍該第一開口外緣及該第二開口外緣，以使該金屬電極層完全覆蓋該第一開口及該第二開口。
2. 如申請專利範圍第1項之該半導體元件，另包含： 一電流阻擋層形成於該半導體疊層與該基板之間，具有一焊墊阻擋層及一延伸阻擋層，分別對應於該焊墊電極及該延伸電極設置。
3. 如申請專利範圍第2項之該半導體元件，其中，自該俯視觀之，該焊墊阻擋層及該延伸阻擋層各具有一第一阻擋層外緣及一第二阻擋層外緣，且該第一阻擋層外緣及該第二阻擋層外緣分別包圍該第一開口外緣及該第二開口外緣。
4. 如申請專利範圍第3項之該半導體元件，其中，該第一阻擋層外緣及該第二阻擋層外緣分別包圍該第一電極外緣及該第二電極外緣，或該第一阻擋層外緣位於該第一電極外緣及該第一開口外緣之間，以及該第二阻擋層外緣位於該第二電極外緣及該第二開口外緣之間。
5. 如申請專利範圍第1項之該半導體元件，其中，該出光面包含一粗化結構。
6. 如申請專利範圍第1項之該半導體元件，其中，該絕緣層包含一二氧化矽層。
7. 如申請專利範圍第1項之該半導體元件，另包含一反射層，形成於該半導體疊層與該基板之間。
8. 一種半導體元件之製作方法，包含： 提供一基板； 形成一半導體疊層於該基板上，其中，該半導體疊層自該基板向外依序具有一第二導電型半導體層、一主動層、一半導體層，其中該半導體層具有一表面遠離該基板； 形成一遮罩層於該半導體層的該表面上，該遮罩層具有位於該表面相對側的一上表面； 蝕刻該遮罩層之該上表面，形成一圖案化遮罩層，具有一表面，該表面具有一圖案；以及 蝕刻薄化該圖案化遮罩層及該半導體層，以使該圖案轉印至該半導體層。
9. 如申請專利範圍第8項之該製作方法，其中，該蝕刻該遮罩層之步驟，係採用感應耦合電漿離子蝕刻(inductively coupled plasma reactive ion etching，ICP)。
10. 如申請專利範圍第8項之該製作方法，其中，形成該半導體疊層於該基板之步驟包含： 提供一成長基板，該成長基板包含一上表面； 依序於該成長基板之該上表面上形成該半導體層、該主動層及該第二導電型半導體層，以構成該半導體疊層； 接合該半導體疊層及該基板；以及 移除該成長基板，並裸露出該半導體層的該表面。
11. 如申請專利範圍第10項之該製作方法，其中，該成長基板之該上表面具有複數個凸出部或凹陷部，該半導體層的該表面對應該複數個凸出部或凹陷部具有複數個凹陷部或凸出部。
12. 如申請專利範圍第11項之該製作方法，其中，該遮罩層覆蓋填平該半導體層的該複數個凹陷部或凸出部。
13. 如申請專利範圍第8項之該製作方法，其中該半導體層包含一無摻雜層或一第一導電型半導體層。
14. 如申請專利範圍第13項之該製作方法，更包含一摻雜半導體層，位於該無摻雜層及該主動層之間，其中該摻雜半導體層具有一導電性。
15. 如申請專利範圍第8項之該製作方法，其中，該蝕刻薄化該圖案化遮罩層及該半導體層之步驟，係採用感應耦合電漿離子蝕刻(inductively coupled plasma reactive ion etching，ICP)。
16. 一種半導體元件之製作方法，包含： 於一成長基板上形成一半導體疊層，該半導體疊層自成長基板向外包含第一部分及第二部分，其中，第一部份包含一無摻雜層，第二部分包含一第一導電型半導體層、一主動層及一第二導電型半導體層； 使該成長基板以及該半導體疊層接合至一導電基板上，其中，該半導體疊層夾於該成長基板與該導電基板之間； 移除該成長基板，以使該半導體疊層露出該無摻雜層的一表面； 形成一遮罩層於該無摻雜層的該表面上，該遮罩層具有位於該表面相對側的一上表面； 蝕刻該遮罩層之該上表面，形成一圖案化遮罩層，具有一表面，該表面具有一圖案； 蝕刻薄化該圖案化遮罩層及該無摻雜層，使該圖案轉印至該半導體疊層之該第二部分的該第一導電型半導體層上，以形成具有該圖案之一出光面； 蝕刻該半導體疊層的第二部分，以形成一切割道並露出該半導體疊層之第二部分的一側壁，該側壁環繞並連接該出光面； 形成一絕緣層，覆蓋該出光面及該側壁； 圖案化該絕緣層以形成一圖案化絕緣層，該圖案化絕緣層包含一絕緣層開口於該出光面上；以及 形成一金屬電極層於該圖案化絕緣層上，其中該金屬電極層對應於該絕緣層開口，並透過該絕緣層開口電性連接該第一導電型半導體層； 其中，自一俯視觀之，該絕緣層開口具有一開口外緣，該金屬電極層具有一電極外緣包圍該開口外緣，以使該金屬電極層完全覆蓋該絕緣層開口。
17. 一種半導體元件之製作方法，包含： 提供一基板； 形成一半導體疊層於該基板上，其中，該半導體疊層自該基板向外依序具有一第二導電型半導體層、一主動層、一半導體層，其中該半導體層具有一表面遠離該基板； 形成一第一遮罩層於該半導體層的該表面上，該第一遮罩層具有位於該表面相對側的一平坦上表面； 蝕刻薄化該第一遮罩層及該半導體層，以使該平坦上表面轉印至該半導體層，使該半導體層具有一平坦表面； 形成一第二遮罩層於該半導體層的該平坦表面上，該第二遮罩層具有位於該平坦表面相對側的一上表面； 蝕刻該第二遮罩層之該上表面，形成一圖案化遮罩層，具有一表面，該表面具有一圖案；以及 蝕刻薄化該圖案化遮罩層及該半導體層，以使該圖案轉印至該半導體層。

Images