TW202006385A - 高效積體電路模擬及測試 - Google Patents

Abstract

一種方法，包括使用至少一個硬體處理器，用於：運行多種積體電路（IC）單元類型中的每一種的可能的IC製程變化的蒙特卡羅模擬，其中，多種IC單元類型中的每一種由多個特定電晶體和多個特定互連來定義；基於蒙特卡羅模擬的結果，創建IC單元類型及其對於可能的IC製程變化中的每一個的相應行為值的庫，並將該庫儲存在非暫時記憶體中；接收體現為數位檔的IC設計；將接收到的IC設計與庫相關聯；以及預測根據IC設計製造的IC的頻率分佈和功率分佈。

Description

高效積體電路模擬及測試

相關申請的交叉引用

本申請要求2018年6月19日提交的標題為“EFFICIENT INTEGRATED CIRCUIT SIMULATION AND TESTING”的第62/686,744號美國臨時專利申請的優先權的權益，該臨時專利申請的內容藉由引用以其整體併入本文。

本發明涉及用於積體電路（IC）設計測試的電子設計工具（EDA）領域。

積體電路可以包括在例如矽（Si）晶圓（wafer）的平坦半導體基底上的類比和數位電子電路。使用光刻技術將微型電晶體印刷到基底上，以在非常小的區域內生產數十億電晶體的複雜電路，使得使用IC的現代電子電路設計既低成本又高性能。IC由稱為“代工廠（foundries）”的工廠的裝配線生產，這些工廠已經商品化了IC（例如互補金屬氧化物半導體（CMOS）IC）的生產。數位IC包含數十億個以功能及/或邏輯單元排列在晶圓上的電晶體，並且封裝在金屬、塑膠、玻璃、陶瓷外殼等中。

在生產期間對照功率/性能規格來對IC進行測試（例如藉由使用晶圓測試、封裝測試、電路測試、最終使用者設備操作測試等）。例如，晶圓測試可以確定哪些IC不符合每個被測晶圓的功率/性能規格，並且表現不佳的IC可以被丟棄。作為另一範例，封裝/電路/設備測試可以在最終使用者使用之前測試產品操作，並且表現不佳的產品/批次被丟棄。作為再一範例，行銷、保修和維護統計資料可以反映產品開發期間需求、規格、設計和測試之間的一致性。這些類型的測試中的每一個都可以產生表現不佳的產品清單，可以對這些列表進行分析，以改進下一代產品的設計並提高產品成品率（yield）。

成品率是半導體製造和測試中的一個常用度量。它度量了完工的晶圓或封裝的IC批次中藉由所有測試並正常工作的IC的百分比。不符合功率/性能規格的IC會影響成品率，因為它們最終可能會被丟棄。

相關技術的前述範例和與之相關的限制旨在是說明性的，而不是排他性的。藉由閱讀說明書並研究圖式，相關技術的其他限制對於本領域技術人員來說將變得明顯。

結合系統、工具和方法對以下實施例及其各方面進行描述和說明，這些系統、工具和方法旨在是範例性和說明性的，而不是限制範圍。

一個實施例提供了一種方法，其包括使用至少一個硬體處理器，用於：運行多種積體電路（IC）單元類型中的每一種的可能的IC製程變化的蒙特卡羅（Monte Carlo）模擬，其中，多種IC單元類型中的每一種由多個特定電晶體和多個特定互連（interconnect）來定義；基於蒙特卡羅模擬的結果，創建IC單元類型及其對於可能的IC製程變化中的每一個的相應行為值（behavioral value）的庫，並將該庫儲存在非暫時記憶體中；接收體現為數位檔的IC設計；將接收到的IC設計與庫相關聯；以及預測根據IC設計製造的IC的頻率分佈和功率分佈。

另一實施例提供了一種方法，其包括使用至少一個硬體處理器，用於：運行多種積體電路（IC）單元類型中的每一種的可能的IC製程變化的蒙特卡羅模擬，其中，多種IC單元類型中的每一種由多個特定電晶體和多個特定互連來定義；基於蒙特卡羅模擬的結果，創建IC單元類型及其對於可能的IC製程變化中的每一個的相應行為值的庫，並將該庫儲存在非暫時記憶體中；接收體現為數位檔的IC設計；將路徑選擇演算法應用於IC設計，其中，該應用包括：從庫中檢索與IC設計中存在的單元類型相關的行為值。在實施例中，該方法還包括基於從庫中檢索的行為值，運行IC設計中的路徑的可能的IC製程變化的電子電路模擬，以產生IC設計中路徑中的關鍵路徑的排序清單，及/或基於從庫中檢索的行為值，運行IC設計的電子電路模擬以識別可能的IC製程變化。在實施例中，該方法還包括基於從庫中檢索的行為值，識別IC設計中的路徑中的關鍵路徑的排序清單。在實施例中，該方法還包括基於IC設計中的路徑，預測根據IC設計製造的IC的頻率分佈及/或功率分佈。

在一些實施例中，行為值是影響基於IC設計製造的IC的至少一個指令引數的值，其中，至少一個指令引數選自由電壓、電流、延遲和頻率組成的組。

在一些實施例中，IC單元類型的庫包括對於每種IC單元類型的操作模型。在一些實施例中，對於每種IC單元類型的操作模型包括老化退化資料。在一些實施例中，對於每種IC單元類型的操作模型包括靜態時序分析（STA）模型。

在一些實施例中，使用SPICE（Simulation Program with Integrated Circuit Emphasis，著重積體電路的模擬程式）來執行電子電路模擬。

在一些實施例中，該方法還包括：接收從根據IC設計製造的IC獲得的Si後（Post-Si）資料；以及基於接收到的資料來調整所儲存的庫。

在一些實施例中，該方法還包括：從根據IC設計製造的IC接收片上測量結果；使用片上測量結果作為估計器的輸入，Si後資料被提供作為來自估計器的輸出。

在一些實施例中，從一或更多片上感測器獲得Si後資料。

在一些實施例中，一或更多片上感測器包括以下至少一個：時序裕度（timing-margin）感測器；延遲感測器；洩漏感測器；電壓感測器；以及熱感測器。

在一些實施例中，該方法還包括：根據IC設計製造IC；以及基於所儲存的庫來設置所製造的IC的一或更多指令引數。

在一些實施例中，該方法還包括：基於所儲存的庫來設置一或更多製造參數；以及根據IC設計和製造參數來製造IC。

另一實施例提供了一種電腦程式產品，其包括其上包含有程式碼的非暫時性電腦可讀儲存媒體，該程式碼可由至少一個硬體處理器執行，以執行前述實施例中任一個的動作。

又一實施例提供了一種系統，包括：（a）其上包含有程式碼的非暫時性電腦可讀儲存媒體，該程式碼由至少一個硬體處理器可執行，以執行前述實施例中任一個的動作；以及（b）至少一個硬體處理器，其被配置為執行程式碼。

除了上述範例性方面和實施例之外，藉由參考圖式並藉由研究以下詳細描述，另外方面和實施例將變得明顯。

本文揭露了用於預測例如製造的（Si後）邏輯積體電路（IC）的頻率及/或功率分佈的設備、系統、電腦程式產品和方法。所揭露的技術可以預測IC內將限制其頻率的邏輯路徑，即關鍵路徑（CP）。在設計階段（Si前（Pre-Si））對由Si製造分佈定義的每一Si製造點進行預測。本文的技術允許基於給定的Si製造空間來預測、分析和確定所製造的IC的最大頻率（頻率分箱，frequency binning）和功率分佈（功率分箱）。這些技術使用Si後資料作為回饋，以改善其未來的分析和預測過程。這種改善會影響目前所製造的IC和（同一版本或新設計的）未來設計的品質（例如，關於成品率方面）和上市時間（TTM）。第1圖所示的實施例（作為系統框圖）可以由以下五個部分中的一或更多個組成： 1. 電子設計自動化（EDA）工具集100。 1.1 Lib-Sens：庫靈敏度資源管理器工具（explorer tool）110。 1.2 PSA：路徑靈敏度分析工具120。 1.3 生產視圖：設計時的矽生產視圖（silicon production view at design）：成品率-功率/性能分析工具，用於做出減少功率/面積、提高性能及/或加快流片（tape-out）時間的決策。 2. 感測器/代理210是在晶粒（IC）上實現的電子電路。 3. 機器學習（ML）工具130、230，用於構建估計器/函數，該等估計器/函數由Si前101和Si後201使用，以使用來自代理210的讀數作為它們的引數（argument）來估計IC的CP延遲和功耗。 4. 來自Si後的回饋200，其用於改進Si前預測和分析過程。 5. Si後設計檢視（未示出），以便產生僅在IC設計階段可用的參數資料，並針對在設計階段達到的功率/性能分箱重新創建決策。 EDA工具 - 稱為 “Lib Sense” 110

第2圖中示出了庫靈感度工具（Lib Sense）110（作為框圖）。工具輸入是： 1. 產品操作點310，即電壓和溫度。 2. 單元庫320，基礎智慧財產權單元，如標準單元和記憶體，包括對於庫中每一單元的網表資料和佈局（LO）資料。 3. 特定製程技術的製程技術模型330（包括老化退化資料），其特徵在於使用該技術（即，製程、工廠（fab）等）製造的裝置類型。例如： 3.1 SVT類型：用標準臨界值電壓製造的N裝置或P裝置。 3.2 LVT類型：用低臨界值電壓製造的N裝置或P裝置。 3.3 ULVT類型：用超低臨界值電壓製造的N裝置或P裝置。

Lib Sense工具110操作電路模擬引擎/工具150（如第1圖所示），以產生包含對於庫中每一單元的延遲和洩漏電流的查閱資料表。相對於單元不同的邏輯狀態測量洩漏電流，不同的邏輯狀態由其輸入的邏輯值決定。延遲以每弧（per arc）進行表徵，即從輸入[i]到輸出的延遲。工具110針對單元輸入引腳的每一個產生激發，使得輸入[i]在單元輸出引腳處觸發轉變（下降或上升）。

為了表示單元延遲和單元洩漏與Si製造空間和輸入斜率（input slope）的關係，工具110以蒙特卡羅模式來操作電路模擬引擎/工具150，以表徵每蒙特卡羅點（MC點）的單元。使用MC資料，該工具針對每一單元建立降級（de-rate）查閱資料表。降級資料藉由用參考點的資料來對每一MC資料點進行因數分解而產生。參考點可以表示中心製造點、標稱操作電壓和標稱操作溫度。參考點可以表示其他製造點，以在感興趣的製造點處獲得更好的精度。以下是由工具針對特定單元根據特定電壓和溫度產生的延遲降級查閱資料表的範例。該範例示出了一個單元弧（a4輸入的上升到輸出z的上升）相對於幾個MC點的降級值。該資料是對於PSA和“設計時的矽生產視圖”工具的資料庫。

表1：降級表範例

查閱資料表資料可以使用一或更多轉換因數來增加其他場景（例如不同的負載（FO）或不同的輸入斜率）的準確性。附加地或替代地，查閱資料表可以包括表示老化退化的降級因數。 EDA工具 - PSA 120

PSA 120的目標是識別IC在Si製造空間上的關鍵路徑（CP）。這些路徑將決定每一Si製造點處的晶粒頻率。該工具產生CP的列表，該清單可以確定Si製造點上的頻率。參考第3圖，示出了根據範例的頻率長條圖，其中線條圖示出了對於每一分箱（bin）的頻率，並且直條（bar）表示分箱的大小。

對於PSA 120的輸入是： 1. 由靜態時序分析（STA）過程/EDA工具等產生的候選路徑的清單。每條路徑由對應於特定邏輯閘延遲及/或互連RC延遲的延遲弧列表來描述。 2. 由Lib-Sense工具110產生的因數分解的參考弧延遲（factorized Reference arcs-delays）的列表（降級表 - 第1圖）。該清單包括某個標準單元中每一弧延遲在500個MC點上的延遲分佈、一組操作電壓以及一組操作溫度。 3. 表示Si製造空間的製程分佈資料。

PSA過程 A部分：識別CP集： 1. 產生Si製造空間： 1.1 基於製程分佈資料來計算製程分佈平均值和協方差矩陣。 2. 基於以下項，從Si製造空間中對晶粒進行取樣： 2.2 全域製程變化，即使用計算的製程平均值和協方差矩陣（1中提到的）。 2.3 藉由從具有σ（sigma）的二維互高斯分佈中取樣得到的局部變化取決於距離。 3. 對於每一樣本，藉由使用500個MC點由K-NN演算法來估計每一弧的延遲。可以藉由交叉驗證來對K-NN進行調整。 4. 每條路徑的延遲是路徑中包含的弧的延遲之和。 5. ϵ₁ 被定義為到最慢路徑的時間差，並且δ ₁ 被定義為找到它的機率。對於給定的ϵ₁ 和δ ₁ ，演算法返回一組路徑，使得這些路徑中至少有一條是ϵ₁ -在 (1－δ ₁ ) × 100%的時間上最慢的。 B部分：添加隨機變化： 6. 執行上面步驟1至5。 7. 複製每一樣本。 8. 對於實例中的每一個，向每一弧添加隨機變化。 9. 對於樣本中的每一個，計算樣本（無隨機）與其實例（包括隨機）之間的延遲差異。 10. 計算對於每一分箱（具有相似延遲的樣本組）的差值平均值和σ。 也可以在A部分的步驟2添加隨機變化。 EDA工具 - 生產視圖：設計時的矽生產視圖

“設計時的矽生產視圖”工具用於針對特定功率/性能規格分析晶粒的Si後參數化成品率。Si後資料可以來自不同的Si後階段，例如製造及/或老化測試。“設計時的矽生產視圖”工具是一種規劃工具，它允許計算相對於Si前階段的特定頻率/功率分箱的Si後參數化成品率（符合功率/性能規格）。

對於該工具的輸入包括： 1. 由靜態時序分析（STA）過程/EDA工具或類似工具產生的關鍵路徑（CP）清單。每條路徑由對應於特定邏輯閘延遲及/或互連RC延遲的延遲弧的列表來描述。 2. 由Lib-Sense工具產生的因數分解的參考弧延遲的列表。該清單包括某個標準單元中每一弧延遲在500個MC點上的延遲分佈、一組操作電壓、一組操作溫度和一組老化條件。 3. IC數位實現中使用的基礎智慧財產權單元、標準單元和記憶體（基礎IP）的列表。 4. 由Lib-Sense工具產生的每單元因數分解的參考洩漏電流值的列表。 5. 由功率分析工具產生的有功功率（active power）。 6. 表示Si製造空間的製程分佈資料。

該工具使用CP集（1）以及操作電壓和溫度集來創建CP的延遲。STA的時序跟蹤將針對特定的蒙特卡羅點、電壓點和溫度點來產生新的STA模型。下表示出了對於CP延遲表示的範例（即，在某個操作點某些延遲弧相對於MC點）：

表2：CP延遲

該工具使用IC設計中使用的基礎IP實例的清單來產生洩漏功率資料庫。

功率資料庫是洩漏功率和有功功率的總和。可以藉由對特定IC設計中所有基礎IP實例的洩漏功率進行求和來計算總洩漏功率。於2018年4月16日提交的標題為“Integrated Circuit Profiling and Anomaly Detection”的第62/657,986號美國臨時專利申請以及於2019年4月16日提交的標題為“Integrated Circuit Profiling and Anomaly Detection”的第PCT/IL2019/050433號國際（PCT）專利申請中描述了更多細節，這兩個專利申請都藉由引用以其整體併入本文。

例如，特定IC設計的總洩漏可以被成生為總洩漏測量值，總洩漏測量值作為所有單元洩漏的總和：

該工具首先在標稱操作點處創建頻率及/或功率分箱（例如，如下所討論，如參考第3圖、第4圖或第5圖所示，其中示出了頻率分箱，或者如參考第4圖所示，其中示出了功率分箱），然後允許使用者使用“假設（What-If）”查詢來探測資料庫。“假設”查詢產生不同的成品率與功率/性能情況的關係。長條圖中的每一頻率桶（bucket）對應於與一組CP相關的一組MC點。慢速製程拐點（slow process corner）和快速製程拐點也是長條圖的一部分。

參考第4圖、第5圖和第6圖示出了三個範例。第4圖示出了在Si前成品率損失減輕過程的範例中使用的第3圖的頻率長條圖。藉由增加（上驅動（up-driving））在材料分箱中具有預測的Fmax（最大頻率）（其低於目標頻率（在該情況下約為530MHz））的裝置的電壓，可以挽救成品率損失。第5圖示出了說明了IC的功率分箱的功率長條圖。可以藉由降低高功率分箱中裝置的操作電壓來減輕功率成品率損失。在第三個範例中（第6圖），第3圖的頻率長條圖用於說明假設分析的上市時間（TTM）視圖。這表明，相對於頻率目標，參數化成品率損失和以工作周（WW）為單位測量的工作量之間存在折衷。藉由在530MHz的目標頻率上折衷4%的參數化成品率損失，TTM可以減少35WW。 感測器/代理210

這些是用於感測或測量特定裝置參數、子電路參數、晶粒級參數等的電路。例如，感測器測量特定邏輯單元的延遲。

以下是感測器/代理電路（為了簡單起見，在下文中稱為“感測器”）的範例。

時序裕度感測器產生在IC中的許多點處的裕度圖（Margin Map）。第7圖示出了晶粒的範例裕度圖。裕度圖可以由在2017年12月5日提交的標題為“Integrated Circuit Failure Prediction Device”的第62/586,423號美國臨時專利申請以及在2018年11月15日提交的標題為“Integrated Circuit Margin Measurement and Failure Prediction Device”的第PCT/IL2018/051234號國際（PCT）專利申請中描述的時序裕度偵測電路產生，這兩個專利申請都藉由引用以其整體併入本文。這也在前面提到的 ‘986申請和相應的PCT申請中有所描述。

延遲感測器可以感測特定邏輯單元的延遲。它可以由環形振盪器電路實現，該電路的頻率反映邏輯單元的平均延遲。

另一延遲感測器可以以單獨的方式來感測特定邏輯單元的上升沿和邏輯單元的下降沿的延遲。

又一延遲感測器可以感測每金屬或每金屬子集等的RC延遲。

洩漏感測器可以用於以單獨的方式來感測特定P裝置和特定N裝置的洩漏，如在標題為“Integrated Circuit Sub-Threshold Leakage Sensor”的第62/614,706號美國臨時專利申請以及於2019年1月8日提交的標題為“Integrated Circuit Workload, Temperature and/or Sub-Threshold Leakage Sensor”的第PCT/IL2019/050039號國際（PCT）專利申請中所描述的，這兩個專利申請都藉由引用以其整體併入本文。

電壓感測器可以感測Si中的點的絕對DC電壓或者暫時AC電壓（負峰值、正峰值和峰-峰值）。

熱感測器可以感測Si中的點的絕對溫度或暫時溫度（負峰值、正峰值和峰-峰值）。參考上述洩漏感測器來討論熱感測器的範例。 ML工具 - CP估計器產生器230

估計器是在值之間轉換的函數及/或規則（即，藉由分析、經驗、啟發式等定義晶粒操作值之間的關係），其例如使用感測器值作為輸入引數來確定CP延遲、晶粒功耗、簡檔（profile）（簡檔分類器）、預測的高覆蓋測量（HCM）值（HCM轉換函數）、預測製造點等。如本文所用，術語“製造點”是指確定IC設計的製造的一組參數。在HCM值和感測器值之間可以發現類似的關係。晶粒測試和分析的結果可以更好地確定操作上符合或超過工程規範的特定晶粒。 Si後回饋資料200

當測試特定晶粒時，測試儀從其感測器讀取值。此外，IC對照Fmax限制進行測試，並且功耗（有功功率和洩漏功率-IDDQ）實際上根據用於特定生產測試的IC進行測量。

來自感測器的值用作以下各項的輸入資料： 1. ‘986申請和相應的PCT申請中描述的剖析塊（profiling-block）。剖析塊根據晶粒的Si製造點對晶粒進行分類。 2. 估計器塊，其使用感測器資料作為其引數來計算Si前CP的延遲估計器、晶粒功耗估計器和Si製造點。 3. 直接參數測量，例如IC中的許多不同區域處的時序裕度。

估計器塊可以由Si後估計器產生以下輸出的一或更多個： 1. 晶粒最大頻率。 2. 晶粒功耗。 3. 晶粒Si製造點。 感測器讀數產生的附加資料作為直接參數測量結果。 4. IC中許多不同點處的晶粒時序裕度圖。

1、2、3的後處理用於按Si製造組/族和互連模型創建晶粒Si後頻率/功耗-分箱。

這些與4一起創建了“Si後階段的設計檢視”。如上所描述的，該視圖在每裝置的Si後階段處根據設計產生資料，其直到現在還不可用。

以下資料或其一部分被回饋給根據每一晶粒的Si前製程： 1. Si後CP的列表。 2. 晶粒的Si後功耗。 3. 晶粒Si製造簡檔/點。 4. Si後CP的Fmax估計器結果。 5. Si後壓降測量結果和局部熱點（hot-spot）。 6. IC中許多不同點處的Si後時序裕度。

回饋資料允許將Si後結果與Si前模型相關聯，改進Si前模型和對進一步設計的假設，及/或改進Si後測試、測試條件和覆蓋範圍。 對照規格 - 參數化成品率改進的Si後分箱及/或性能/功率測試140

在製造測試階段處，Si後資料（1-6）用於實際執行“設計時的矽生產視圖”工具分析中決定的功率/性能分箱決策。在設計階段和Si後階段處提供相同的可視性和良好的決策，並根據設計階段中採取的決策來最大化參數化成品率。

時序裕度圖用於分析不同生產測試中的IC行為、找到“熱點”、比較不同生產測試的“壓力”和覆蓋範圍，以及用作對Si前模型的回饋。

一般而言，可以考慮在硬體處理器（或多個硬體處理器）上操作的方法，包括：運行多種積體電路（IC）單元類型中的每一種的可能的IC製程變化的蒙特卡羅模擬，其中，多種IC單元類型中的每一種由多個特定電晶體和多個特定互連來定義；基於蒙特卡羅模擬的結果，創建IC單元類型及其對於可能的IC製程變化中的每一個的相應行為值的庫，並將該庫儲存在非暫時記憶體中；以及在硬體處理器處接收具體體現為數位檔的IC設計。IC單元類型的庫有利地包括對於每種IC單元類型的一或更多模型（例如一或更多操作模型）。可以根據多種IC單元類型中的每一種的一或更多模型來實現蒙特卡羅模擬。每一模型可以包括老化退化資料。蒙特卡羅模擬的結果可以藉由用相應參考點的資料對來自蒙特卡羅模擬的結果的每一資料點進行因數分解來被降級。例如，參考點可以表示中心製造點、標稱操作電壓和標稱操作溫度。多種IC單元類型中的每一種的一或更多模型可以包括多種IC單元類型中的每一種的靜態時序分析（STA）模型。

在第一方面，該方法還可以包括：將接收到的IC設計與庫相關聯；以及預測根據IC設計製造的IC的頻率分佈及/或功率分佈。該方法可以允許獲得關於製造過程的改善資料。資料可以被回饋到製造過程及/或製造的IC的操作中。這可能是產品分箱的一種形式，其中IC可以根據其特性被分類。使用Si前（模擬和設計）資料來執行分箱，但是可以另外使用Si後資料（其可以從IC測量結果中獲得）。

在第二方面，該方法還可以包括：將路徑選擇演算法應用於IC設計，其中，該應用包括：從庫中檢索與IC設計中存在的單元類型相關的行為值。路徑選擇演算法的結果可以包括IC設計中的路徑清單以及可選地關鍵路徑的標識。由此可以提供路徑靈敏度分析（PSA）工具。在實施例中，該方法還可以包括：基於從庫中檢索的行為值，運行（例如，使用著重積體電路的模擬程式（SPICE）執行的）電子電路模擬，以產生可能的IC製程變化。可以從IC設計中的路徑中識別出關鍵路徑的排序清單。特別地，關鍵路徑的排序清單可以基於從庫中檢索的行為值（擴展的庫資料，尤其是在許多MC點處）。此外，關鍵路徑的排序清單可以基於STA模型，允許STA資料在製造過程空間上擴展。CP然後可以用於改進製造過程及/或製造的IC的操作。例如，根據IC設計製造的IC的頻率分佈及/或功率分佈可以基於關鍵路徑的排序清單（例如上面關於第一方面討論的）來被預測。

根據任何方面，可以認為行為值是影響基於IC設計製造的IC的至少一個指令引數的值。例如，至少一個指令引數可以選自由電壓、電流、延遲和頻率組成的組。

在實施例中，可以使用Si後資料。例如，可以接收從根據IC設計製造的IC獲得的Si後資料。可以基於接收到的資料來調整所儲存的庫。例如，這可以包括以下中的一或更多個：將Si後結果與Si前模型相關聯；改進Si前模型及/或對於進一步設計的假設；並改善Si後測試、測試條件和覆蓋範圍。

在實施例中，可以從根據IC設計製造的IC接收片上測量結果。然後，片上測量結果可以用作估計器的輸入。Si後資料可以被提供作為來自估計器的輸出。估計器也可以使用Si前資料（例如模型及/或模擬資料）。例如，估計器可以用於提供CP延遲資訊。

從一或更多片上感測器（例如，如本文討論的代理）獲得Si後資料。一或更多片上感測器可以包括以下中的至少一個：時序裕度感測器；延遲感測器；洩漏感測器（例如，基於環形振盪器）；電壓感測器；以及熱感測器。

在實施例中，可以基於所儲存的庫，例如從庫中檢索的模型資料及/或行為值（包括從行為值獲得的諸如頻率分佈、功率分佈及/或CP的資訊）來設置一或更多製造參數。例如，這可以導致生產時間的減少，以實現特定的頻率目標。因此可以根據IC設計和製造參數來製造IC。

在實施例中，該方法還可以包括：根據IC設計來製造IC。然後，製造的IC的一或更多指令引數（例如操作電壓及/或頻率）可以基於所儲存的庫來被設置，例如基於從庫中檢索的模型資料及/或行為值（包括從行為值獲得的諸如頻率分佈、功率分佈及/或CP的資訊）。例如，在某些情況下，降低裝置的操作電壓可以降低成品率損失。在這樣的實施例中，基於Si後資料有益地改善或更新模型資料。

本發明可以是系統（其可以包括製造及/或測試裝置）、方法及/或電腦程式產品。電腦程式產品可以包括用於使（或被置成使）處理器執行本發明的各方面的電腦可讀程式指令。電腦可讀儲存媒體（或多個電腦可讀儲存媒體）可以具有電腦可讀程式指令。

電腦可讀儲存媒體可以是能夠保存並儲存指令以供指令執行裝置使用的有形裝置。電腦可讀儲存媒體可以是，例如但不限於，電子存放裝置、磁存放裝置、光存放裝置、電磁存放裝置、半導體存放裝置、或者上述的任何適當組合。電腦可讀儲存媒體的更具體範例的非窮舉清單包括以下內容：可攜式電腦磁片、硬碟、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、可抹除可程式唯讀記憶體（EPROM或快閃記憶體）、靜態隨機存取記憶體（SRAM）、可攜式光碟唯讀記憶體（CD-ROM）、數位視訊光碟（DVD）、記憶條、磁片、其上具有記錄的指令的機械編碼設備，以及上述的任何適當組合。如本文所使用的，電腦可讀儲存媒體本身不應被解釋為暫時訊號，例如無線電波或其它自由傳播的電磁波、藉由波導或其它傳輸媒介傳播的電磁波（例如，藉由光纖電纜進行傳遞的光脈衝）、或藉由導線傳輸的電訊號。相反，電腦可讀儲存媒體是非暫時（即，非易失性）媒體。

可以將本文描述的電腦可讀程式指令從電腦可讀儲存媒體下載到相應的計算/處理裝置，或者經由網路（例如，網際網路、區域網路、廣域網路及/或無線網路）下載到外部電腦或外部存放裝置。網路可以包括銅傳輸線纜、光傳輸光纖、無線傳輸、路由器、防火牆、交換機、閘道電腦及/或邊緣伺服器。每一計算/處理設備中的網路介面卡或網路介面從網路接收電腦可讀程式指令，並轉發電腦可讀程式指令以儲存在相應計算/處理裝置內的電腦可讀儲存媒體中。

用於執行本發明的操作的電腦可讀程式指令可以是彙編指令、指令集架構（ISA）指令、機器指令、與機器有關的指令、微代碼、韌體指令、狀態設置資料、或以一或更多程式設計語言（包括物件導向的程式設計語言（諸如，Java、Smalltalk、C++等）、以及常規過程程式設計語言（諸如，“C”程式設計語言或類似的程式設計語言））的任意組合的方式編寫的原始程式碼或目標代碼。電腦可讀程式指令可以完全地在使用者的電腦上執行、作為獨立的套裝軟體部分地在使用者的電腦上執行、部分地在使用者的電腦上執行並且部分地在遠端電腦上執行，或者完全在遠端電腦或伺服器上執行。在後者的方案中，遠端電腦可藉由任何類型的網路連接到使用者的電腦，包括區域網路（LAN）或廣域網路（WAN），或者可連接到外部電腦（例如，藉由使用網際網路服務提供者的網際網路）。在一些實施例中，包括例如可程式邏輯電路、現場可程式閘陣列（FPGA）或可程式邏輯陣列（PLA）的電子電路可以藉由利用電腦可讀程式指令的狀態資訊來執行電腦可讀程式指令以個性化設置電子電路，以便執行本發明的各方面。

本文參考根據本發明的實施例的方法、裝置（系統）、和電腦程式產品的流程圖圖式及/或框圖描述了本發明的各方面。應理解的是，流程圖圖式及/或框圖中的每一塊和流程圖圖式及/或框圖中的塊的組合可以由電腦可讀程式指令來實現。

這些電腦可讀程式指令可被提供到通用電腦的、專用電腦的或用於產生機器製造的其他可程式資料處理設備的處理器，使得經由電腦的或其他可程式資料處理設備的處理器執行的指令創建用於實現在流程圖中及/或在框圖的一或更多框中所指定的功能/動作。這些電腦可讀程式指令還可以儲存在電腦可讀儲存媒體中，其可以引導電腦、可程式資料處理設備、及/或其他裝置以特定方式運行，使得其中儲存有指令的電腦可讀儲存媒體包括包含實施流程圖及/或框圖的一或更多框中指定的功能/動作的各方面的指令的製造品。

電腦可讀程式指令還可被載入到電腦、其他可程式資料處理設備、或其他裝置上，以使一系列操作步驟在電腦、其他可程式裝置、或其他裝置上被執行以產生電腦實現的過程，使得在電腦、其他可程式裝置、或其他裝置上執行的指令實施在流程圖及/或框圖中的一或更多框中指定的功能/動作。

圖式中的流程圖和框圖示出了根據本發明的各種實施例的系統、方法和電腦程式產品的可能的實施的架構、功能和操作。在這一點上，在流程圖或框圖中的每一框可以代表模組、片段或指令的一部分，其可以包括用於實現指定邏輯功能（多個指定邏輯功能）的一或更多可執行指令。在一些可選的實施方式中，在框中標注的功能可能並非以圖式中標注的順序來發生。例如，連續地顯示的兩個塊事實上可以基本上同時執行，或者框有時可以以相反的循序執行，這取決於所涉及的功能。還應注意到，框圖及/或流程圖圖式中的每一框以及框圖及/或流程圖圖式中的框的組合可以藉由執行指定功能或動作或者執行專用硬體和電腦指令的組合的基於專用硬體的系統來實現。

所呈現的本發明的各種實施例的描述目的在於說明，而不旨在是詳盡的或限於所揭露的實施例。在不脫離所描述實施例的範圍和精神的情況下，許多修改和變化對於本領域普通技術人員來說是明顯的。選擇本文使用的術語是為了最好地解釋實施例的原理、實際應用或對市場上發現的技術改進，或者使本領域普通技術人員能夠理解本文揭露的實施例。

100‧‧‧電子設計自動化（EDA）工具集 101‧‧‧Si前（Pre-Si） 110‧‧‧庫靈敏度（Lib-Sens）資源管理器工具 120‧‧‧路徑靈敏度分析（PSA）工具 130‧‧‧機器學習（ML）工具 140‧‧‧Si後分箱分析 150‧‧‧電路模擬引擎/工具 200‧‧‧Si後回饋 201‧‧‧Si後（Post-Si） 210‧‧‧感測器/代理 230‧‧‧CP估計器產生器 310‧‧‧產品操作點 320‧‧‧單元庫/庫單元 330‧‧‧製程技術模型 350‧‧‧Si製造空間資料 360‧‧‧庫單元查閱資料表 CP‧‧‧關鍵路徑 FMAX‧‧‧最大頻率 MC‧‧‧蒙特卡羅 STA‧‧‧靜態時序分析

參考圖式示出了範例性實施例。圖式中示出的部件和特徵的大小通常是為了呈現的方便和清楚而選擇的，並且不一定按比例示出。以下列出了這些圖式。 第1圖示出了根據一些實施例的系統的框圖； 第2圖示出了根據一些實施例的庫靈感度工具（library sensitivity tool）的框圖； 第3圖示出了根據一些實施例的頻率長條圖（histogram）； 第4圖示出了根據一些實施例的另一頻率長條圖； 第5圖示出了根據一些實施例的功率長條圖； 第6圖示出了根據一些實施例的又一頻率長條圖；以及 第7圖示出了根據一些實施例的晶粒（die）的裕度圖（margin map）。

100‧‧‧電子設計自動化(EDA)工具集

101‧‧‧Si前(Pre-Si)

110‧‧‧庫靈敏度(Lib-Sens)資源管理器工具

120‧‧‧路徑靈敏度分析(PSA)工具

130‧‧‧機器學習(ML)工具

140‧‧‧Si後分箱分析

150‧‧‧電路模擬引擎/工具

200‧‧‧Si後回饋

201‧‧‧Si後(Post-Si)

210‧‧‧感測器/代理

230‧‧‧CP估計器產生器

CP‧‧‧關鍵路徑

Claims (18)

1. 一種方法，包括使用至少一硬體處理器來用於： 運行多種積體電路（IC）單元類型中的每一種的可能的IC製程變化的蒙特卡羅模擬，其中，該等多種IC單元類型中的每一種由多個特定電晶體和多個特定互連來定義； 基於該蒙特卡羅模擬的結果，創建IC單元類型及它們對於該等可能的IC製程變化中的每一個的相應行為值的庫，並將該庫儲存在非暫時記憶體中； 接收體現為數位檔的一IC設計； 將接收到的IC設計與該庫相關聯；以及 預測根據該IC設計製造的IC的頻率分佈及/或功率分佈。
2. 一種方法，該方法包括使用至少一硬體處理器以用於： 運行多種積體電路（IC）單元類型中的每一種的可能的IC製程變化的蒙特卡羅模擬，其中，該等多種IC單元類型中的每一種由多個特定電晶體和多個特定互連來定義； 基於該蒙特卡羅模擬的結果，創建IC單元類型及它們對於該等可能的IC製程變化中的每一個的相應行為值的庫，並將該庫儲存在非暫時記憶體中； 接收體現為數位檔的一IC設計； 將路徑選擇演算法應用於該IC設計，其中，該應用包括：從該庫中檢索與該IC設計中存在的單元類型相關的行為值。
3. 如申請專利範圍第2項所述之方法，還包括： 基於從該庫中檢索的該等行為值，運行該IC設計的電子電路模擬，以識別可能的IC製程變化。
4. 如申請專利範圍第2項或申請專利範圍第3項所述之方法，還包括： 基於從該庫中檢索的該等行為值，識別該IC設計中的路徑中的關鍵路徑的排序清單。
5. 如申請專利範圍第2項至第4項中任一項所述之方法，還包括： 基於該IC設計中的該等路徑，預測根據該IC設計製造的IC的頻率分佈及/或功率分佈。
6. 如申請專利範圍第1項至第5項中任一項所述之方法，其中，該等行為值是影響基於該IC設計製造的IC的至少一指令引數的值，其中，該等至少一指令引數選自由電壓、電流、延遲和頻率組成的組。
7. 如申請專利範圍第1項至第6項中任一項所述之方法，其中，IC單元類型的該庫包括對於每種IC單元類型的一操作模型。
8. 如申請專利範圍第7項所述之方法，其中，對於每種IC單元類型的該操作模型包括一老化退化資料。
9. 如申請專利範圍第8項所述之方法，其中，對於每種IC單元類型的該操作模型包括一靜態時序分析（STA）模型。
10. 如申請專利範圍第1項至第9項中任一項所述之方法，其中，使用SPICE（著重積體電路的模擬程式）來執行該電子電路模擬。
11. 如申請專利範圍第1項至第10項中任一項所述之方法，還包括： 接收從根據該IC設計製造的IC獲得的一Si後資料；以及 基於接收到的資料來調整所儲存的庫。
12. 如申請專利範圍第11項所述之方法，還包括： 從根據該IC設計製造的IC接收一片上測量結果； 使用該片上測量結果作為估計器的輸入，該Si後資料被提供作為來自該估計器的輸出。
13. 如申請專利範圍第11項至第12項中任一項所述之方法，其中，從一或更多片上感測器獲得該Si後資料。
14. 如申請專利範圍第13項所述之方法，其中，該等一或更多片上感測器包括以下中的至少一個：一時序裕度感測器；一延遲感測器；一洩漏感測器；一電壓感測器；以及一熱感測器。
15. 如申請專利範圍第1項至第14項中任一項所述之方法，還包括： 根據該IC設計製造IC；以及 基於所儲存的庫來設置所製造的IC的一或更多指令引數。
16. 如申請專利範圍第1項至第15項中任一項所述之方法，還包括： 基於所儲存的庫來設置一或更多製造參數；以及 根據該IC設計和該等製造參數來製造IC。
17. 一種電腦程式產品，包括其上包含有一程式碼的非暫時性電腦可讀儲存媒體，該程式碼是由至少一硬體處理器可執行的，以執行前述申請專利範圍中任一項之動作。
18. 一種系統，包括： （a） 其上包含有一程式碼的非暫時性電腦可讀儲存媒體，該程式碼是由至少一硬體處理器可執行的以執行申請專利範圍第1項至第16項中任一項之動作； （b） 被配置成執行該程式碼的至少一硬體處理器。

Images