TW201935487A - 記憶體裝置以及其寫入／抹除方法 - Google Patents

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Abstract

本發明提供了一種記憶體裝置，包括狀態暫存器、記憶體陣列、記憶體控制器、介面控制電路、以及寫入控制邏輯電路。介面控制電路受控於記憶體控制器以對記憶體陣列執行資料寫入/抹除操作且於當資料寫入/抹除操作未完成時對記憶體陣列重新寫入/抹除。寫入控制邏輯電路計數重新寫入/抹除的次數以產生一重試計數值，比較重試計數值與重試臨界值以產生結果信號，且將結果信號傳送至狀態暫存器。狀態暫存器根據結果信號來更新所儲存的結果位元。記憶體控制器自狀態暫存器讀取結果位元，以判斷資料寫入/抹除操作是否成功。

Description

記憶體裝置以及其寫入/抹除方法
本發明係關於一種記憶體裝置，且特別是關於一種用於快閃記憶體的寫入/抹除方法。
對於記憶體裝置(例如快閃記憶體)而言，對同一記憶體胞重複地寫入與抹除將會造成對此記憶體胞的讀取速度變慢，甚至記憶胞損壞而無法使用。然而，在對記憶體進行寫入/抹取操作時，沒有能確認指示寫入/抹除操作是否成功的機制。在自記憶體讀取對應的資料且讀出資料與寫入資料不符合時才發現當時的寫入/抹除操作未成功。
因此，本發明提供一種記憶體裝置以及寫入/抹除方法，其能探知寫入/抹除操作是否成功，且進一步得知記憶胞的損耗程度。
本發明之一實施例提供一種記憶體裝置。記憶體裝置包括狀態暫存器、第一記憶體陣列、記憶體控制器、介面控制電路、以及寫入控制邏輯電路。狀態暫存器儲存複數狀態位元以及一第一臨界值，其中，該些狀態位元包括一結果位元。介面控制電路受控於記憶體控制器以對第一記憶體陣列執行 一資料寫入/抹除操作且於當資料寫入/抹除操作未完成時啟動一重試模式以對第一記憶體陣列重新寫入/抹除。寫入控制邏輯電路計數在重試模式期間對第一記憶體陣列重新寫入/抹除的次數以產生一重試計數值，自狀態暫存器讀取第一臨界值以作為重試臨界值，比較重試計數值與重試臨界值以產生一結果信號，且將結果信號傳送至狀態暫存器。狀態暫存器根據結果信號來更結果位元。介面控制電路自狀態暫存器讀取結果位元且傳送至記憶體控制器，且記憶體控制器根據結果位元來判斷資料寫入/抹除操作是否成功。
本發明之一實施例提供一種寫入/抹除方法，用於一記憶體裝置。此寫入/抹除方法包括以下步驟：傳送一寫入致能指令至記憶體裝置的快閃記憶體，以指示快閃記憶體將被寫入/抹除；傳送一寫入/抹除指令至快閃記憶體，以對快閃記憶體中的第一記憶體陣列執行一資料寫入/抹除操作；傳送第一狀態暫存器讀取指令至快閃記憶體；根據第一狀態暫存器讀取指令，自快閃記憶體中的狀態暫存器讀取一忙碌位元；根據忙碌位元，判斷是否該資料寫入/抹除操作使否已完成；當判斷出該資料寫入/抹除操作已完成時，傳送一第二狀態暫存器讀取指令至快閃記憶體；根據第二狀態暫存器讀取指令，自狀態暫存器讀取一結果位元；以及根據結果位元來判斷判斷資料寫入/抹除操作是否成功。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
1‧‧‧記憶體裝置
10‧‧‧記憶體控制器
11‧‧‧快閃記憶體
110‧‧‧介面控制電路
111‧‧‧狀態暫存器
111A‧‧‧狀態儲存電路
111B‧‧‧狀態暫存控制器
111C‧‧‧栓鎖電路
112‧‧‧寫入控制邏輯電路
112A‧‧‧重試計數器
112B‧‧‧暫存器
112C‧‧‧比較器
113‧‧‧寫入保護邏輯與列解碼電路
114‧‧‧行解碼與緩衝電路
115、116‧‧‧記憶體陣列
ADD‧‧‧位址信號
Bstatus‧‧‧狀態位元
Comm10‧‧‧指令
D112A‧‧‧重試計數值
D112C‧‧‧結果信號
D100A、D100B‧‧‧控制信號
Din‧‧‧輸入資料
Dout‧‧‧讀出資料
S0...S16‧‧‧狀態位元
S30...S36‧‧‧步驟
S40、S41‧‧‧步驟
第1圖表示根據本發明一實施例之顯示裝置。
第2圖表示根據本發明一實施例的狀態位元。
第3圖表示根據本發明一實施例的寫入/抹除方法的流程圖。
第4圖表示根據本發明另一實施例的寫入/抹除方法的流程圖。
於下文中將參照相關圖式以解說本發明之數個實施例之範例。
第1圖係表示根據本發明一實施例的記憶體裝置。參閱第1圖，記憶體裝置1包括記憶體控制器10以及記憶體11。記憶體11可以為一非揮發記憶體，例如快閃記憶體。記憶體11包括介面控制電路110、狀態暫存器111、寫入控制邏輯電路112、寫入保護邏輯與列解碼電路113、行解碼與緩衝電路114、記憶體陣列115與116。記憶體控制器10傳送指令Comm10至介面控制電路110藉控制快閃記憶體11。記憶體控制器10傳送指令至介面控制電路110的指令Comm10可以是讀取致能指令、寫入致能指令、讀取指令、寫入/抹除指令、狀態暫存器讀取指令等等。介面控制電路110則對接收到的指令進行解碼以傳送控制信號以及/或位址信號至狀態暫存器111、寫入控制邏輯電路112、寫入保護邏輯與列解碼電路113、以及/或行解碼與緩衝電路114，藉此控制其操作，以進行讀取、 寫入、或抹除等操作。在此實施例中，介面控制電路110為一串列周邊介面(serial peripheral interface，SPI)控制電路。舉例來說，記憶體裝置1則為SPI快閃記憶體。詳細的操作與說明將於下文中敘述。
狀態暫存器111包括狀態儲存電路111A、狀態暫存控制器111B、以及栓鎖電路111C。狀態儲存電路111A儲存關於快閃記憶體11的操作狀態的狀態位元。這些狀態位元係透過記憶體控制器10對介面控制電路110以及狀態暫存控制器111B的控制而寫入至狀態儲存電路111A。當記憶體控制器10傳送一狀態暫存器讀取指令至介面控制電路110時，狀態暫存控制器111B受控於介面控制電路110對狀態儲存電路111A執行狀態讀取操作。此時，來自狀態儲存電路111A的狀態位元暫存於栓鎖電路111C。介面控制電路110自栓鎖電路111C讀出狀態位元，且將讀出的狀態位元Bstatus傳送至記憶體控制器10。舉例來說，依據介面控制電路110傳送狀態位元的順序。第一組編碼包括位元S0~S7，分別為BYSY、WEL、BP0、BP1、BP2、T/B、SEC、SRP0。其中，BUSY為忙碌位元，其表示快閃記憶體10是否正執行資料寫入/抹除操作；WEL為寫入致能栓鎖(write enable latch)位元，其表示寫入操作是否被致能；BP0、BP1、與BP2為區塊保護(block protect)位元，其提供寫入保護的控制與保護；T/B為上/下區塊保護(top/bottom block protect)位元，其控制區塊保護位元(BP0、BP1、與BP2)是用於記憶體陣列的上區塊或下區塊；SEC為區段/區塊保護(sector/block protect)位元，其控制區塊保護 位元(BP0、BP1、與BP2)是保護在記憶體陣列的上區塊或下區塊的區段或區塊；SRP0為狀態暫存器保護位元，其指示是否能對第一組編碼(位元S0~S7)進行寫入。
第二組編碼包括位元S8~S15，分別為SRP1、QE、P/F、LB1、LB2、LB3、CMP、SUS。其中，SRP1為狀態暫存器保護位元，其指示是否能第二組編碼(S8~S15)進行寫入；QE是四線模式致能(quad enable)指令SRP，其表示是否致能四線SPI操作；P/F表示結果位元，其表示資料寫入/抹除狀態是否成功；LB1、LB2、LB3是安全暫存鎖定(security register lock)位元，其提供寫入保護控制與狀態給安全暫存器；CMP是補充保護(complement protect)位元，其與位元SEC、T/B、BP2、BP1、與BP0一組使用以提供更靈活的記憶體陣列保護；SUS為抹除/寫入暫停狀態(erase/program suspend state)指令，其指示是否執行一抹除/寫入暫停指令。上述第一組編碼與第二組編碼所包括的位元僅為一示範實施例。在其他實施例中，編碼組的數量以及每一編碼組中的位元數量與順序可依實際應用來設定或配置，不以第2圖所示者為限。
狀態儲存電路111A還儲存用於重試操作的重試臨界值。當狀態暫存控制器111B對狀態儲存電路111A執行狀態讀取操作時，重試臨界值暫存於栓鎖電路111C。寫入控制邏輯電路112則從栓鎖電路111C讀取重試臨界值Dth，且將其儲存其內。
參閱第1圖，寫入控制邏輯電路112包括重試計數器112A、暫存器112B、以及比較器112C。在對記憶體陣列 115/116進行寫入/抹除操作的期間，重試計數器112A受到來自介面控制電路110的控制信號D100A的控制以計數在此期間對記憶體陣列115/116重新寫入/抹除的次數，且根據計數結果產生重試計數值D112A。每當重試計數器112A獲得重試計數值D112A，其將重試計數值D112A傳送至比較器112C。暫存器112B儲存讀取自栓鎖電路111C的重試臨界值Dth。當比較器112C執行比較操作時，其自暫存器112B讀取重試臨界值Dth，且比較重試計數值D112A與重試臨界值Dth。比較器112C根據比較結果來產生結果信號D112C，且將其傳送至狀態暫存器111。狀態暫存器111的狀態暫存控制器11B則根據結果信號D112C來對狀態儲存電路111A進行寫入，以更新結果位元P/F(S10)。
以下將透過第1~4圖來說明記憶體裝置1的寫入/抹除操作。
當欲將資料寫入至記憶體陣列115，記憶體裝置1進入資料寫入/抹除操作期間。在資料寫入/抹除操作期間，記憶體控制器10傳送寫入致能指令至介面控制電路110，以指示寫入/抹除操作的致能。記憶體控制器10接著傳送寫入/抹除指令以及輸入資料Din至介面控制電路110。介面控制電路110對接收到的寫入/抹除指令進行解碼。此時，介面控制電路110控制狀態暫存控制器111B設定狀態儲存電路111A所儲存的位元BUSY(S0)，使其處於指示正執行資料寫入/抹除操作的狀態(例如S0=1)。介面控制電路110更傳送對應的位址信號ADD以及控制信號D100B至寫入保護邏輯與列解碼電路113。寫入 保護邏輯與列解碼電路113根據位址信號ADD以及控制信號D100B來將輸入資料Din的內容寫入至記憶體陣列115中的特定記憶胞。在資料寫入/抹除操作期間，每當對記憶體陣列115/116進行一次寫入/抹除，記憶體控制器10控制介面控制電路110透過行解碼與緩衝電路114對記憶體陣列115執行一讀取操作，以自對應位址信號ADD的特定記憶胞讀取一讀出資料Dout，且記憶體控制器10判斷讀出資料Dout是否符合輸入資料Din。在記憶體控制器10判斷出讀出資料Din不符合輸入資料Dout時，記憶體控制器10則判斷此資料寫入/抹除操作未完成，且啟動重試模式。在重試模式下，記憶體控制器10控制介面控制電路110對記憶體陣列115重新寫入/抹除。此時，介面控制電路110傳送控制信號D100A至重試計數器112A，以控制其開始計數在此寫入/抹除期間對記憶體陣列115/116重新寫入/抹除的次數。直到在記憶體控制器10判斷出讀出資料Din與輸入資料Dout相符合或者一預設重試期間結束時(即直到該資料寫入/抹除操作完成時)，記憶體控制器10結束重試模式。在重試模式結束時，重試計數器112A停止計數，且將重試計數值D112A傳送至比較器112C。之後，重試計數器112A受控於介面控制電路而重置。比較器112C則根據比較結果來產生結果信號D112C，以更新結果P/F位元S10。此外，當資料寫入/抹除操作完成時，介面控制電路110控制狀態暫存控制器111B更新狀態儲存電路111A所儲存的BUSY位元S0，使其處於指示非正執行資料寫入/抹除操作的狀態(例如S0=0)。
在資料寫入/抹除操作期間，記憶體控制器10傳送一狀態暫存器讀取指令(第一狀態暫存器讀取指令)至介面控制電路110，以透過介面控制電路110自狀態儲存電路111A讀取狀態位元Bstatus中的位元S0~S7。記憶體控制器10根據BUSY位元(S0)來判斷資料寫入/抹除操作已完成。此時，記憶體控制器10傳送另一狀態暫存器讀取指令(第二狀態暫存器讀取指令)至介面控制電路110，以透過介面控制電路110自狀態儲存電路111A讀取狀態位元Bstatus中的位元S8~S15。記憶體控制器10根據P/F位元(S10)來判斷資料寫入/抹除操是否成功。
一般而言，對同一記憶體胞重複地寫入與抹除將會造成對此記憶體胞的讀寫速度變慢、寫入錯誤的資料、寫入/抹除失敗、甚至記憶胞損壞而無法使用。記憶體的重試模式是對記憶胞重新寫入/抹除，以期望正確地寫入輸入資料至記憶體陣列。當記憶胞受損的程度越嚴重，對記憶體胞重新寫入/抹除的次數越多，也就是重新寫入/抹除的次數與記憶胞受損的程度相關聯(成正比)。因此，根據本發明實施例，透過比較重試計數值D112A與重試臨界值Dth來判斷資料寫入/抹除操作是否成功，藉以推測記憶體陣列是否已損壞而不堪使用，如此一來，應用記憶體裝置1的系統可在損耗變嚴重之前先執行一些預防的機制。舉例來說，當判斷出資料寫入/抹除操作未成功，記憶體控制器10則控制介面控制電路110切換為對另一記憶體陣列116執行資料寫入/抹除操作。
在一實施例中，狀態儲存電路111A儲存的重試臨 界值Dth為默認臨界值，其可為製造商經測試後所預估記憶體陣列損壞時所對應的重試計數值(即出場寫入/抹除重試計數值)。因此，當重試計數值D112A到達重試臨界值Dth時，記憶體陣列115視為已損壞，且資料寫入/抹除操作未成功。在另一實施例中，於記憶體裝置1出廠後，可將另一臨界值寫入至狀態儲存電路111A以取代默認臨界值作為新的重試臨界值Dth。此新的重試臨界值Dth小於默認臨界值，例如為默認臨界值的百分之70(70%)。在此情況下，當判斷出資料寫入/抹除操作未成功時，記憶體陣列115尚未損壞，且輸入資料可能已正確地寫入至記憶體陣列115。此時，記憶體控制器10可透過讀取P/F位元來預先得知記憶體陣列115目前的狀態接近於損壞，且進一步執行預防操作，例如切換為對另一記憶體陣列116進行讀取或寫入/抹除操作。
第3圖係表示根據本發明一實施例的寫入/抹除操作。當欲執行資料寫入/抹除操作時，記憶體控制器10傳送一寫入致能指令至快閃記憶體11(步驟S30)，以指示快閃記憶體11將被寫入/抹除。接著，記憶體控制器10傳送寫入/抹除指令至快閃記憶體11(步驟S31)。在快閃記憶體11接收到寫入/抹除指令之後，對寫入/抹除指令進行解碼，以控制寫入保護邏輯與列解碼電路113將來自記憶體控制器10的輸入資料Din寫入至對應的記憶胞。在資料寫入/抹除操作期間，記憶體控制器10傳送一狀態暫存器讀取指令(第一狀態暫存器讀取指令)至快閃記憶體10(步驟S32)，且自狀態暫存器111讀取狀態位元Bstatus中的位元S0~S7(步驟S33)。接著，記憶 體控制器10判斷BUSY位元(S0)是否處於邏輯狀態”1”(BUSY=1？)，來判斷資料寫入/抹除操作是否已完成(步驟S34)。
當BUSY位元處於邏輯狀態”1”(BUSY=1)時(步驟S34-是)，記憶體控制器10判斷資料寫入/抹除操作仍正在進行，尚未完成。此時，寫入/抹除操作方法回到步驟S32，以繼續讀取BUSY位元來判斷判斷資料寫入/抹除操作是否已完成。當BUSY位元非處於邏輯狀態”1”(即BUSY=0)時(步驟S34-否)，記憶體控制器10判斷資料寫入/抹除操作已完成。接著，記憶體控制器10傳送另一狀態暫存器讀取指令(第二狀態暫存器讀取指令)至快閃記憶體10(步驟S35)，以透過介面控制電路110自狀態儲存電路111A讀取狀態位元Bstatus中的位元S8~S15。記憶體控制器10檢查P/F位元(S10)的邏輯狀態(步驟S36)，且根據P/F位元(S10)的邏輯狀態來判斷資料寫入/抹除操作是否成功。
在另一實施例中，欲更改前述的重試臨界值，則需在進入資料寫入/抹除操作之前完成。參閱第4圖，記憶體控制器10傳送一寫入致能指令至快閃記憶體11(步驟S40)，以指示快閃記憶體11將被寫入/抹除。記憶體控制器10接著傳送一寫入狀態暫存器指令至快閃記憶體11(步驟S41)。快閃記憶體11的介面控制電路110則根據寫入狀態暫存器指令來控制狀態暫存控制器111B將新的臨界值寫入至狀態儲存電路111A，以取代默認臨界值作為新的重試臨界值Dth。之後，當記憶體裝置1欲執行資料寫入/抹除操作時，則執行第3圖 實施例中的步驟S30~S36。在此省略敘述。
根據本發明實施例，SPI快閃記憶體1的介面控制電路110所接收的狀態位元Bstatus具有關於寫入/抹除操作的通過/失敗(P/F)位元，透過其位元值可得知記憶體陣列115目前的狀態是否接近於損壞。此外，SPI快閃記憶體1還具有等於出場寫入/抹除重試計數值的一百分比的一臨界值，其作為更新P/F位元的依據。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (15)

  1. 一種記憶體裝置，包括：一狀態暫存器，儲存複數狀態位元以及一第一臨界值，其中，該等狀態位元包括一結果位元；一第一記憶體陣列；一記憶體控制器；一介面控制電路，受控於該記憶體控制器以對該第一記憶體陣列執行一資料寫入/抹除操作且於當該資料寫入/抹除操作未完成時啟動一重試模式以對該第一記憶體陣列重新寫入/抹除；以及一寫入控制邏輯電路，計數在該重試模式期間對該第一記憶體陣列重新寫入/抹除的次數以產生一重試計數值，自該狀態暫存器讀取該第一臨界值以作為一重試臨界值，比較該重試計數值與該重試臨界值以產生一結果信號，且將該結果信號傳送至該狀態暫存器；其中，該狀態暫存器根據該結果信號來更新該結果位元；以及其中，該介面控制電路自該狀態暫存器讀取該結果位元且傳送至該記憶體控制器，且該記憶體控制器根據該結果位元來判斷該資料寫入/抹除操作是否成功。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中，在該資料寫入/抹除操作期間，該記憶體控制器傳送一輸入資料，且控制該介面控制電路執行該資料寫入/抹除操作以將該輸入資料寫入至該第一記憶體陣列的複數特定 記憶胞；其中，在該資料寫入/抹除操作期間，該記憶體控制器控制該介面控制電路對該第一記憶體陣列執行一讀取操作以自該等特定記憶胞讀出一讀出資料，且判斷該讀出資料是否符合該輸入資料；以及其中，當該記憶體控制器判斷該讀出資料不符合該輸入資料時，該記憶體控制器判斷該資料寫入/抹除操作未完成，且啟動一重試模式以控制該介面控制電路對該第一記憶體陣列重新寫入/抹除。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中，該狀態暫存器包括：一狀態儲存電路，儲存該第一臨界值以及該等狀態位元，其中，該等狀態位元包括表示該資料寫入/抹除操作是否正在執行的一忙碌位元；一栓鎖電路，耦接該狀態儲存電路；一狀態暫存控制器，對該狀態儲存電路執行一狀態讀取操作，以使該第一臨界值以及該等狀態位元讀出至該栓鎖電路；其中，該寫入控制邏輯電路自該栓鎖電路讀取該第一臨界值，且該介面控制電路自該栓鎖電路讀取該等狀態位元。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中，當該記憶體控制器發送一臨界值設定指令至該介面控制電路時，該介面控制電控制該狀態暫存控制器將一第二臨界值寫入至該狀態儲存電路；以及 其中，在該第二臨界值寫入至該狀態儲存電路後，該寫入控制邏輯電路自該狀態暫存器讀取該第二臨界值以作為該重試臨界值。
  5. 如申請專利範圍第4項所述之記憶體裝置，該第一臨界值高於該第二臨界值。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中，該寫入控制邏輯電路包括：一重試計數器，受控於該介面控制電路，以計數在該重試模式期間該記憶體陣列重新寫入/抹除的次數以產生該重試計數值；一暫存器，儲存該重試臨界值；以及一比較器，耦接該重試計數器以及該暫存器以分別接收該重試計數值以及該重試臨界值，且比較該重試計數值以及該重試臨界值以產生該結果信號。
  7. 如申請專利範圍第1項所述之記憶體裝置，更包括：一第二記憶體陣列；其中，當該記憶體控制器根據該結果位元判斷出對該第一記憶體陣列的該資料寫入/抹除操作不成功時，該記憶體控制器控制該介面控制電路切換為對該第二記憶體陣列執行該資料寫入/抹除操作。
  8. 如申請專利範圍第1項所述之記憶體裝置，其中，該記憶體裝置為一串列周邊介面(serial peripheral interface，SPI)快閃記憶體。
  9. 一種寫入/抹除方法，用於一記憶體裝置，包括： 傳送一寫入致能指令至該記憶體裝置的一快閃記憶體，以指示該快閃記憶體將被寫入/抹除；傳送一寫入/抹除指令至該快閃記憶體，以對該快閃記憶體中的一第一記憶體陣列執行一資料寫入/抹除操作；傳送一第一狀態暫存器讀取指令至該快閃記憶體；根據該第一狀態暫存器讀取指令，自該快閃記憶體中的一狀態暫存器讀取一忙碌位元；根據該忙碌位元，判斷是否該資料寫入/抹除操作使否已完成；當判斷出該資料寫入/抹除操作已完成時，傳送一第二狀態暫存器讀取指令至該快閃記憶體；根據該第二狀態暫存器讀取指令，自該狀態暫存器讀取一結果位元；以及根據該結果位元來判斷判斷該資料寫入/抹除操作是否成功。
  10. 如申請專利範圍第9項所述之寫入/抹除方法，更包括：在該資料寫入/抹除操作期間，將一輸入資料寫入至該快閃記憶體中一記憶體陣列的複數特定記憶胞；在該資料寫入/抹除操作期間，自該等特定記憶胞讀出一讀出資料；判斷該讀出資料是否符合該輸入資料；當該讀出資料不符合該輸入資料時，判斷該資料寫入/抹除操作未完成，且啟動一重試模式以對該記憶體陣列重新寫入/抹除。
  11. 如申請專利範圍第10項所述之寫入/抹除方法，其中，該結果位元根據對該記憶體陣列重新寫入/抹除的一重試計數值是否到達一重試臨界值來決定。
  12. 如申請專利範圍第11項所述之寫入/抹除方法，其中，更包括：傳送一寫入狀態暫存器指令至該快閃記憶體，以寫入該重試臨界值至該快閃記憶體中的一狀態暫存器。
  13. 如申請專利範圍第9項所述之寫入/抹除方法，其中，該重試計數值與該記憶陣列的損耗程度成正比。
  14. 如申請專利範圍第9項所述之寫入/抹除方法，其中，該結果位元儲存於該快閃記憶體中的一狀態暫存器。
  15. 如申請專利範圍第9項所述之寫入/抹除方法，其中，該記憶體裝置為一串列周邊介面(serial peripheral interface，SPI)記憶體裝置。
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