TW201926641A - 記憶體元件及其製造方法 - Google Patents

Abstract

一種記憶體元件包含基板、堆疊結構，以及覆蓋層。堆疊結構配置於基板上，其中堆疊結構包含交替堆疊之複數個導電層以及複數個絕緣層。覆蓋層配置於堆疊結構之一側，並與堆疊結構之絕緣層連接，其中至少一導電層與覆蓋層之間具有一氣隙。

Description

記憶體元件及其製造方法

本揭露是關於一種記憶體元件。

非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。快閃記憶體是一種典型的非揮發性記憶體技術。製作具有垂直通道的非揮發性記憶體元件，例如垂直通道NAND快閃記憶體的方法，一般先以複數絕緣層和多晶矽層交錯堆疊在半導體基材上形成多層堆疊結構，再於多層堆疊結構中形成貫穿開口，將基材曝露於外。並依序在貫穿開口的側壁上毯覆記憶層，例如矽-矽氧化物-氮化矽-矽氧化物-矽(SONOS)記憶層以及多晶矽通道層，藉以在記憶層、通道層以及多晶矽層上定義出複數個記憶胞。

隨著元件尺寸的縮小，目前普遍以各向異性蝕刻，例如電漿蝕刻(plasma etching)，以在堆疊結構中形成具有高深寬(aspect ratio)比之開口。然而，電漿蝕刻所產生的高電場容易使元件累積過多的電荷，一旦電荷累積過多，便容易產生電弧效應(arcing)，進而造成元件的損壞。

本揭露之一實施方式為一種記憶體元件，包含基板、堆疊結構，以及覆蓋層。堆疊結構配置於基板上，其中堆疊結構包含交替堆疊之複數個導電層以及複數個絕緣層。覆蓋層配置於堆疊結構之一側，並與堆疊結構之絕緣層連接，其中至少一導電層與覆蓋層之間具有一氣隙。

本揭露另之一實施方式為一種製造記憶體元件之方法，包含在基板上交替形成複數個絕緣層、複數個導電層，以形成堆疊結構；移除導電層之一部分，以在絕緣層之間形成複數個凹槽；在堆疊結構之至少一側形成覆蓋層，其中覆蓋層封閉凹槽，以在覆蓋層與導電層之間形成複數個氣隙。

本揭露藉由移除部分導電層，進而在導電層與覆蓋層之間形成具有較低介電常數之氣隙，可使整體結構的等效介電常數較低，進而降低整體結構的極化率。使得元件在進行部分製程(例如電漿蝕刻製程)的期間，電荷較不易累積，可舒緩電弧效應所造成的元件破壞。

100、200、210、220、300、400‧‧‧基板

102、202、203、204、302、402‧‧‧堆疊結構

104、104a‧‧‧絕緣層

106、106a‧‧‧導電層

110‧‧‧第一區

120‧‧‧第二區

130‧‧‧第三區

150、250、251、252、450‧‧‧隔離結構

150A、150B、450A、450B‧‧‧隔離層

260、280、380‧‧‧遮罩層

270、470‧‧‧導電材料

271、272、273、274、371、471‧‧‧導電結構

272A、272B、273A、273B、274A、274B‧‧‧側壁

1001‧‧‧側表面

1002‧‧‧底表面

g₁‧‧‧氣隙

H‧‧‧高度

O₁、O₂、O₃、O₄‧‧‧開口

R₁、R₂、R₃、R₄、R₂₂、R₃₃、R₄₄‧‧‧凹槽

閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。

第1A圖至第1F圖為本揭露之部分實施例之記憶體元件在不同製造階段的剖面圖。

第2A圖至第2D圖為本揭露之部分實施例之記憶體元件在不同製造階段的剖面圖。

以下揭露提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。

此外，空間相對術語，諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。此設備可以其他方式定向(旋轉90度或處於其他方位上)，而本案中使用之空間相對描述詞可相應地進行解釋。

本揭露之記憶體元件可包括三維NAND快閃記憶體元件、NOR快閃記憶體元件、三維唯讀記憶體(Read Only Memory；ROM)元件等等，然本揭露並不限定於此。

第1A圖至第1F圖為本揭露之部分實施例之記憶體元件在不同製造階段的剖面圖。

請參照第1A圖。首先，提供基板100。基板100包括第一區110、第二區120以及第三區130，其中第三區130位於第一區110與第二區120之間。第一區110的表面低於第二區120表面，第三區130具有第一階梯高度H1。換個角度來說，基板100具有第一凹槽R₁，其中第一凹槽R₁大體而言位於第一區110及第三區130中。基板100之第一凹槽R₁具有相對兩側表面1001，以及底表面1002，其中側表面1001位於第三區130中，且側表面1001的垂直高度為第一階梯高度H。

於部分實施例中，第一階梯高度H的高度為40nm至140nm，然本揭露並不限定於此。在本實施例中，第一區110可稱為記憶胞陣列區，第二區120可稱為周邊電路區，而第三區130則是記憶胞陣列區與周邊電路區之間的邊界區域(boundary)。於部分實施例中，第三區130的寬度為40nm至140nm，然本揭露並不限定於此。

於部分實施例中，基板100可利用微影技術(lithography)與蝕刻製程(etching process)，對基板100之材料進行圖案化製程，以移除對應第一區110與第三區130的部分基板材料，藉此形成第一凹槽R₁。在其他實施例中，可以在第二區120的基板材料上形成含矽材料層(未繪示)，使得第二 區120的含矽材料層的頂面高於第一區110的基板材料的頂面，藉此形成第一凹槽R₁。基板材料例如為半導體基板、半導體化合物基板或是絕緣層上有記憶體基板(Semiconductor Over Insulator；SOI)。記憶體例如是IV-A族的原子，例如矽(Si)或鍺(Ge)。半導體化合物例如是I-VA族的原子所形成之半導體化合物，諸如碳化矽(SiC)或是矽化鍺(SiGe)，或是III-A族原子與V-A族原子所形成之半導體化合物，例如是砷化鎵(GaAs)。

請參照第1B圖，於基板100上形成第一絕緣層104a。大體而言，第一絕緣層104a至少形成於第一凹槽R₁中，且至少覆蓋並接觸第一凹槽R₁的側表面1001以及底表面1002。於部分實施例中，第一絕緣層104a延伸至基板100之第二區120上方的表面。於部分實施例中，第一絕緣層104a之厚度範圍約1500埃至約3000埃(Angstrom)的範圍之中。而位於側表面1001上之第一絕緣層104a之厚度範圍約50埃至約200埃。第一絕緣層104a的材料可以是氧化物且藉由低壓化學氣相沉積製程(low pressure chemical vapor deposition；LPCVD)所形成。於部分實施例中，第一絕緣層104a為二氧化矽(silicon dioxide；SiO₂)、氮化矽(SiN)，或上述之組合。

請參照第1C圖，在第一絕緣層104a上方形成交替堆疊之絕緣層104及導電層106。可經由反覆交替地形成導電層106及絕緣層104來形成堆疊結構102。因此，堆疊結構102實質上包含了第一絕緣層104a、複數個絕緣層104，以及複數個導電層106。

部分實施例中，第一絕緣層104a較其他絕緣層104具有較大之厚度，且第一絕緣層104a與絕緣層104具有相同之材料。因此，從另一角度來說，第一絕緣層104a是實上是屬於絕緣層104之一部分，而第一絕緣層104a是絕緣層104的最底層。

此處所繪示的堆疊結構102的層數僅為示意性質，並非用於限制本揭露。於部分實施例中，導電層106的數目可為8層、16層、32層或更多層。同樣地，絕緣層104配置於相鄰兩個導電層106之間，因此，絕緣層104亦可為8層、16層、32層或更多層。然應了解，本領域的技術人員可根據實際需求設計所欲之堆疊結構102的層數，本揭露將不限定於此。

導電層106的材料可為摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可利用化學氣相沈積法來形成。於部分實施例中，導電層106材料為P型摻雜多晶矽，摻雜物可為硼(boron)、鋁(alminum)、氮(nitrogen)、鍺(gallium)、銦(indium)等等。於其他實施例中，導電層106材料為N型摻雜多晶矽，摻雜物可為磷(phosphorus)、砷(arsenic)、銻(antimony)、鉍(bismuth)、鋰(Lithium)等等。於其他實施例中，導電層106可為摻雜金屬之多晶矽，摻雜物可為金(gold)、鉑(platinum)、銅(cooper)等等。於其他實施例中，導電層106可為摻雜半導體化合物之多晶矽，摻雜物可為砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、碲化鎘(cadmium telluride)、硫化鎘(cadmium sulfide)等等。於其他實施例中，導電層106的材料可為金屬。

請參照第1D圖，對堆疊結構102進行圖案化製程，以在堆疊結構102中形成複數個第二凹槽R₂。於本實施例中，第二凹槽R₂的數量為二，且大體而言分布於第一凹槽R₁的相對兩端。於部分實施例中，圖案化製程包括移除第三區130處的堆疊結構102，使得位於第三區130中的基板100之上表面曝露。於部分實施例中，第二凹槽R₂的形狀類似於碗型(bowl-like shape)，即第二凹槽R₂之頂部的寬度大於底部的寬度，凹槽R₂的側壁可包為錐形斜面。圖案化製程可包括各向異性蝕刻(anisotropic etching)。

請參照第1E圖，於第二凹槽R₂之中形成隔離結構150，其中隔離結構150包含了第一隔離層150A及第二隔離層150B。第一隔離層150A形成於凹槽R₂內，且形成於堆疊結構102之上表面。於部分實施例中，隔離結構150的形成方法可為：於第二凹槽R₂內及堆疊結構102上方共形地形成第一隔離層150A，並於第二凹槽R₂內繼續填補第二隔離層150B。於部分實施例中，第一隔離層150A之材料可為氮化矽(SiN)，而第二隔離層150B之材料可為氧化矽。

請參照第1F圖，在基板100上方形成具有複數個開口之遮罩層(未圖示)。接著，經由遮罩層之開口對下方的結構進行圖案化製程，例如蝕刻。在執行圖案化製程後，形成複數個凹槽R₁₁。其中凹槽R₁₁是經由遮罩層之開口移除部分堆疊結構102(第1E圖所示)所形成。圖案化後之堆疊結構102可以藉由凹槽R₁₁區分為多個堆疊結構103以及104。大體而言，堆疊結構103是由兩個凹槽R₁₁所定義，其結構類似於凸出基板 100上方的「鰭」結構。而堆疊結構104位於堆疊結構103之兩側。大體而言，堆疊結構104可以視為第1E圖之堆疊結構102之未圖案化的部分。

於部分實施例中，可接著在凹槽R₁₁內形成電荷儲存層(未圖示)以及導電柱(未圖示)。大體而言，是在凹槽R₁₁內共形地形成電荷儲存層，再填補導電柱於凹槽R₁₁中。電荷儲存層的材料包括氮化矽及氧化矽。在一實施例中，電荷儲存層例如是由氧化層/氮化層所構成的複合層。在另一實施例中，電荷儲存層例如是由氧化層/氮化層/氧化層所構成的複合層。導電柱的材料例如是多晶矽、N型摻雜多晶矽、P型摻雜多晶矽、金屬材料或其組合。

第2A圖至第2D圖為本揭露之部分實施例之記憶體元件在不同製造階段的剖面圖。大體而言，第2A圖至第2D圖之步驟係描述降低堆疊結構之等效介電常數之方法。於部分實施例中，第2A圖至第2D圖所描述之步驟可接著在第1F圖的製程後進行。第2A圖至第2D圖所描述之堆疊結構202相當於第1F圖所繪示之堆疊結構103，屬細長之堆疊鰭狀結構。然為方便觀看起見，堆疊結構202並未依照第1F圖之堆疊結構103之比例及形狀繪製，應了解此舉並不影響後續製程之描述。此外，第2A圖至第2D圖所描述之製程步驟亦適用於第1F圖所示之堆疊結構104，然類似之製程將不再贅述。

請參照第2A圖，記憶體元件具有堆疊結構202。堆疊結構202具有第一絕緣層204a，以及交互堆疊之導電層206及絕緣層204。堆疊結構202之上表面具有一層隔離層 250A。類似的製程步驟、材料，以及細節特徵在後續的討論中將不再贅述。此外，本實施例之堆疊結構202的層數亦僅為示意性質，並不用於限制本揭露。

請參照第2B圖，對堆疊結構202進行圖案化製程，以選擇性地移除部分之導電層206(第2A圖所示)，圖案化之導電層206於後續討論中標示為導電層206’。由於導電層206被局部移除，使得相鄰的兩絕緣層204之間分別具有凹槽R₂₂。換句話說，凹槽R₂₂事實上是由一導電層206’和與其相鄰之兩絕緣層204所界定的。於部分實施例中，導電層206的相對兩側皆被移除，因此圖案化後之導電層206’之相對兩側分別具有凹槽R₂₂。再從另一角度而言，導電層206’之寬度實質上小於絕緣層204之寬度。於部分實施例中，位於較底層之部分導電層206可不經圖案化。於其他實施例中，亦可對所有導電層206進行圖案化。

圖案化製程可為蝕刻製程，例如乾式蝕刻、濕式蝕刻，或其組合。圖案化製程對於第一絕緣層204a、絕緣層204、導電層206，以及隔離層250A應具有蝕刻選擇性。於本實施例中，圖案化製程是選擇性地移除局部導電層206，而絕緣層204a、204及隔離層250A則實質上保持完整。第2B圖之凹槽R₂₂的形狀僅為示意性質。於部分其他實施例中，凹槽R₂₂的形狀可以為不規則形狀、圓形、方形、橢圓、多邊形、「U」形，或是「V」形等等。

請參照第2C圖，在凹槽R₂₂(第2B圖所示)內之導電層206’的表面形成介電層207。介電層207並未完全填補凹 槽R₂₂，故在形成介電層207之後，相鄰兩絕緣層204之間具有凹槽R₃₃。從另一角度來說，導電層206’與其相對兩端之介電層之總寬度小於絕緣層204之寬度。

介電層207之材料，舉例來說，可為二氧化矽(SiO₂)、氮化物等等。於部分實施例中，介電層207之材料與絕緣層204之材料相同或不相同。於部分實施例中，導電層206’可為多晶矽，而可藉由熱氧化(thermal oxidation)製程在導電層206’之表面形成二氧化矽。

請參照第2D圖，在堆疊結構202之相對兩側形成覆蓋層260。覆蓋層260將凹槽R₃₃(第2C圖所示)封閉，進而形成多個氣隙g1。氣隙g1實質上是上下兩層絕緣層204、介電層207，以及覆蓋層260所界定。於部分實施例中，覆蓋層260的形成方法可使用低階梯覆蓋(low step coverage)之沉積製程，使得覆蓋層260不會形成至凹槽R₃₃內，進而在覆蓋層260與介電層207之間形成氣隙g1。於部分實施例中，覆蓋層260之材料可相同於隔離層250A之材料。於部分實施例中，氣隙g1的形狀可以為不規則形狀、圓形、方形、橢圓、多邊形、「U」形，或是「V」形等等。

於部分實施例中，覆蓋層260、介電層207，以及導電層206’之材料分別可為氮化物、氧化矽，以及多晶矽。於其他實施例中，覆蓋層260、介電層207，以及導電層206’之材料分別可為氮化物、氧化矽，以及金屬。於其他實施例中，覆蓋層260、介電層207，以及導電層206’之材料分別可為金屬物、氧化矽，以及多晶矽。於其他實施例中，覆蓋層260、 介電層207，以及導電層206’之材料分別可為金屬物、氧化矽，以及金屬。於其他實施例中，覆蓋層260、介電層207，以及導電層206’之材料分別可為金屬物、氮化物，以及金屬。此外，上述之金屬材料可為鋁(Al)、銅(Cu)、氧化鋁(Al₂O₃)、氧化銅(Cu₂O)、鋁銅(AlCu)、二氧化鉿(HfO₂)，二氧化鈦(TiO₂)，或適合之材料。

如前述所提及，隨著高深寬比的製程需求，部分製程，例如電漿蝕刻製程，容易在元件上累積過多的電荷，一旦電荷累積過多，便容易產生電弧效應(arcing)，進而造成元件的損壞。

一般來說，空氣之介電常數約為1.00054，矽之介電常數為11.68，氮化矽之介電常數約為7-8，二氧化矽之介電常數約為3.9，而金屬則一般具有相對更高之介電常數。另一方面，等效介電常數之公式可表示為： 其中，ε ₁ 及ε ₂ 為介電常數ε _eff 為等效介電常數，及為體積比，而ε _eff 為等效介電常數。

故本揭露藉由移除部分導電層，進而在導電層與覆蓋層之間形成具有較低介電常數之氣隙，可使整體結構的等效介電常數較低，進而降低整體結構的極化率。使得元件在進行部分製程(例如電漿蝕刻製程)的期間，電荷較不易累積，可舒緩電弧效應所造成的元件破壞。

上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的態樣。本領域熟習此項技 藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。

Claims (10)

1. 一種記憶體元件，包含：一基板；一堆疊結構，配置於該基板上，其中該堆疊結構包含交替堆疊之複數個導電層以及複數個絕緣層；以及一覆蓋層，配置於該堆疊結構之一側，並與該堆疊結構之該些絕緣層連接，其中至少一導電層與該覆蓋層之間具有一氣隙。
2. 如請求項1所述之記憶體元件，更包含至少一介電層，附著於該至少一導電層上，其中該至少一介電層位於該氣隙與該至少一導電層之間。
3. 如請求項2所述之記憶體元件，其中與該至少一導電層相鄰之兩絕緣層分別包覆該氣隙之上下兩側。
4. 如請求項2所述之記憶體元件，其中該氣隙之介電常數小於該至少一導電層之介電常數、該介電層之介電常數，以及該覆蓋層之介電常數。
5. 如請求項2所述之記憶體元件，其中該覆蓋層、該介電層，以及該導電層之材料分別為：氮化物、氧化矽，及多晶矽；或者氮化物、氧化矽，及金屬材料；或者金屬材料、氧化矽，及多晶矽；或者 金屬材料、氧化矽，及金屬材料；或者金屬材料、氮化物，及金屬材料。
6. 如請求項5所述之記憶體元件，其中金屬材料為鋁(Al)、銅(Cu)、氧化鋁(Al₂O₃)、氧化銅(Cu₂O)、鋁銅(AlCu)、二氧化鉿(HfO₂)，或二氧化鈦(TiO₂)。
7. 如請求項1所述之記憶體元件，更包含另一覆蓋層，配置於該堆疊結構之另一側，並與該堆疊結構之該些絕緣層連接，其中該至少一導電層與該些覆蓋層之間具有另一氣隙。
8. 一種製造記憶體元件之方法，包含：在一基板上交替形成複數個絕緣層、複數個導電層，以形成一堆疊結構；移除該些導電層之一部分，以在該些絕緣層之間形成複數個凹槽；以及在該堆疊結構之至少一側形成一覆蓋層，其中該覆蓋層封閉該些凹槽，以在該覆蓋層與該些導電層之間形成複數個氣隙。
9. 如請求項8所述之方法，更包含在形成該覆蓋層之前，分別於該些凹槽內形成複數個介電層，其中該些介電層附著於該些導電層之表面。
10. 如請求項9所述之方法，其中形成該些介電層並未完全填補該些凹槽。