TW201916388A - 製作影像感測器的方法 - Google Patents

製作影像感測器的方法 Download PDF

Info

Publication number
TW201916388A
TW201916388A TW106141081A TW106141081A TW201916388A TW 201916388 A TW201916388 A TW 201916388A TW 106141081 A TW106141081 A TW 106141081A TW 106141081 A TW106141081 A TW 106141081A TW 201916388 A TW201916388 A TW 201916388A
Authority
TW
Taiwan
Prior art keywords
region
protrusion
dopant
doped region
pixel
Prior art date
Application number
TW106141081A
Other languages
English (en)
Inventor
蔡伯宗
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916388A publication Critical patent/TW201916388A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

一種製作影像感測器的方法包括：在基底中植入第一摻雜劑；移除所述基底的一部分以界定突出部；在所述突出部之上形成導電特徵；以及在所述突出部中植入第二摻雜劑。所述移除所述基底的所述一部分界定環繞所述突出部的第一表面。所述第二摻雜劑具有與所述第一摻雜劑相同的導電類型。

Description

製作影像感測器的方法
本發明實施例是有關於一種製作影像感測器的方法。
半導體影像感測器被用於檢測例如可見光等輻射。互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）影像感測器（CMOS image sensor，CIS）及電荷耦合元件（charge-coupled device，CCD）被應用於例如照相機、行動電話及膝上型電腦等各種應用中以捕獲影像。CIS利用在基底中像素陣列，所述像素陣列包括用於吸收在所述基底處接收到的光子並將所述光子轉換成電荷的電晶體及光電二極體。由電荷而造成的類比訊號被放大且類比/數位轉換器（analog-to-digital converter）將所述經放大的訊號轉換成數位訊號。此後，執行例如顏色校正（color correction）、伽馬校正（gamma correction）及白平衡（white balance）等多個顏色內插過程（process of color interpolation）以實現影像精細化或影像壓縮。與前側照明式CIS（front-side illumination CIS，FSICIS）相比，背側照明式CIS（back-side illumination CIS，BSICIS）使得入射光能夠從基底的背側（即，與內連線結構相對的側）穿透。如此一來，由於BSICIS的內連線結構對入射輻射的反射較少，BSICIS會捕獲到比FSICIS多的影像訊號的光子。因此，影像感測器操作得到改善。
本發明一些實施例的製作影像感測器的方法包括：在基底中植入第一摻雜劑；移除所述基底的一部分以界定突出部，其中所述移除所述基底的所述一部分界定環繞所述突出部的第一表面；在所述突出部之上形成導電特徵；以及在所述突出部中植入第二摻雜劑，其中所述第二摻雜劑具有與所述第一摻雜劑相同的導電類型。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件、值、操作、材料、排列等的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。預期存在其他元件、值、操作、材料、排列等。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。
在四電晶體（four-transistor，4T）單元中，CMOS影像感測器包括感光元件（photosensitive device）（例如，輻射檢測器（radiation detector））、傳輸閘極電晶體（transfer gate transistor）、重設電晶體（reset transistor）、選擇電晶體（selection transistor）及源極跟隨器（source-follower）。當影像感測器暴露至入射輻射時，光子會積累並轉變成載子（carrier）。此後，當傳輸閘極電晶體導通時，感光元件會將載子傳送到浮置擴散節點（floating diffusion node），所述浮置擴散節點作為所述傳輸閘極電晶體的源極/汲極特徵。接下來，重設電晶體通過移除載子並允許浮置擴散節點接收一組新的載子來對所述浮置擴散節點進行重設。
由於感光元件的大小已減小到更小的程度以減小像素節距（即，相鄰像素之間的距離），因此像素陣列更靠近環繞參考黑色訊號區（surrounding reference black signal region）及/或週邊電路系統。尺寸的減小使得量子效率（quantum efficiency）會因填充因數（fill factor）較小而減小。在一些情形中，量子效率被確定為由入射光子產生的載子的數目除以感光元件中入射光子的數目，且填充因數被確定為由所述感光元件佔據的晶片面積除以每一像素單元的總晶片面積，且井電容（well capacitance）是通過在所述感光元件中積累的載子的數目來確定。
在一些實施例中，電晶體的通道方向與像素區域的頂表面實質上正交。與其他方式相比，電晶體的通道長度/寬度與填充因數之間的折衷（tradeoff）得到減小或消除。此外，與其他方式相比，由於浮置擴散節點與單元隔離區分離，因此寄生電容（parasitic capacitance）實質上得到減少或避免，從而使光傳輸曲線及影像質量提高。此外，與其他方式相比，影像感測器能夠應用全域快門捕獲（global shutter capture），原因是每一像素具有獨立的浮置擴散節點從而會將從感光元件到輸出電路系統的訊號傳輸加速至少四倍。在全域快門捕獲中，感光元件的行及列在捕獲影像時被同時激活。
圖1A是根據一個或多個實施例的像素區域100的剖視圖。像素區域100包括工件110，工件110包括主體112及突出部114、介電特徵140及導電特徵142。導電特徵142耦合到第一節點170。主體112包括載子積累區120、第一摻雜區122、第二摻雜區124、深井區126、單元井區128及第三摻雜區130。第三摻雜區130與第二摻雜區124間隔開。突出部114包括突出部摻雜區150。突出部摻雜區150耦合到第二節點172。
工件110包括半導體材料，例如矽、鍺、矽鍺、碳化矽、III-V族化合物、有機化合物或另一適合的材料。在一些實施例中，工件110為絕緣層上矽（silicon on insulator layer，SOI）基底或藍寶石上矽（silicon on sapphire，SOS）基底。在一些實施例中，在工件110的底表面處形成有絕緣層（圖中未示出）。工件110中具有至少一個隔離結構（也稱作淺溝槽隔離（shallow trench isolation，STI））（圖中未示出），且所述至少一個隔離結構被配置成使像素區域彼此分離。在一些實施例中，隔離結構用於將像素區域與週邊電路系統分離。突出部114從主體112的頂表面延伸。在一些實施例中，多於一個突出部114從主體112的頂表面延伸。在一些實施例中，突出部114相對於主體112的頂表面實質上垂直地延伸。在一些實施例中，突出部114相對於主體112的頂表面傾斜。在一些實施例中，突出部114包含與主體112相同的材料。作為另一選擇，突出部114包含與主體112不同的材料。
在場效電晶體（field effect transistor，FET）中，介電特徵140被配置成閘極絕緣特徵且導電特徵142被配置成閘極電極。介電特徵140從主體112的頂表面沿著突出部114的側壁延伸到突出部114的頂表面。儘管在圖1A所示剖視圖中介電特徵140看上去是彼此分離的分立元件，然而在至少一個實施例中，單一介電特徵140連續地環繞突出部114的側壁。導電特徵142連續地位於介電特徵140之上以形成環繞閘極（gate-all-around，GAA）結構。在一些實施例中，導電特徵142具有Z形輪廓。突出部114的頂表面的中心部分被暴露出，即不被介電特徵140或導電特徵142覆蓋。暴露部分被摻雜成形成突出部摻雜區150，突出部摻雜區150具有與載子積累區120相同的導電類型。在一些其中在4T CMOS影像感測器中像素區域100包括讀出電晶體（或稱作傳輸閘極電晶體）的實施例中，第二節點172為浮置擴散節點。在一些其中在3T CMOS影像感測器中像素區域100包括重設電晶體的實施例中，第二節點172耦合到參考電壓（例如，正電源電壓VDD或地電壓）。
載子積累區120（也稱作集電極區）被配置成收集從光子轉變過來的載子。載子積累區120鄰近主體112的與突出部114相對的表面。
第一摻雜區122鄰近載子積累區120且比載子積累區120更靠近突出部114。在一些實施例中，第一摻雜區122被配置成像素區域100的源極/汲極特徵且包括與載子積累區120相同的導電類型。第二摻雜區124位於第一摻雜區122上方且鄰近第一摻雜區122。具體來說，第二摻雜區124位於突出部114的底部部分處。也就是說，第二摻雜區124的頂表面位於主體112的頂表面上方。在各種實施例中，第二摻雜區124的頂表面實質上平行於主體112的頂表面。在各種實施例中，第二摻雜區124的頂表面位於突出部114的頂表面下方。
第二摻雜區124從第一摻雜區122延伸且包括與第一摻雜區122相同的導電類型。在一些實施例中，第二摻雜區124與第一摻雜區122的組合被配置成感光元件的第一導電類型側。在一些實施例中，第二摻雜區124還被配置成供載子從載子積累區120到達電晶體的通道區的橋梁（bridge）。在各種實施例中，由第一摻雜區122及第二摻雜區124佔據的區還包括形成梯度摻雜輪廓（gradient doping profile）的其他摻雜區。在一些實施例中，第一摻雜區122及第二摻雜區124是具有梯度摻雜輪廓的單一摻雜區的一部份。
儘管在圖1A所示剖視圖中深井區126看上去是彼此分離的分立區，然而深井區126沿著主體112的邊界且鄰近載子積累區120。深井區126被配置成幫助防止載子流動到鄰近像素區域。深井區126具有與載子積累區120不同的導電類型。
與深井區126相似，單元井區128（也稱作場輕摻雜（field light doping，FLD））沿著主體112的邊界且鄰近載子積累區120與第一摻雜區122二者。由於單元井區128具有與載子積累區120不同的導電類型，因此在入射光輻射被吸收之後，單元井區128與深井區126的組合會隔離在載子積累區120中產生並積累的光電子以幫助避免相鄰像素區域之間的干擾。在一些實施例中，單元井區128具有介於從約100奈米（nm）到約1000 nm範圍內的摻雜深度，所述摻雜深度是從主體112的頂表面測量。在一些情形中，較淺的摻雜深度會增大向鄰近像素區域引入雜訊的風險。在一些情形中，如果單元井區128過深且與深井區126交疊，則過度劑量的過多摻雜劑將造成不平衡的P井植入輪廓。在一些情形中，隨著用劑過量程度的增加，量子效率下降的風險會提高。在各種實施例中，所述至少一個隔離結構位於單元井區128中。
與深井區126相似，第三摻雜區130沿著主體112的邊界鄰近單元井區128及第一摻雜區122。第三摻雜區130被配置成感光元件的第二導電類型側。這樣一來，第三摻雜區130與第一摻雜區122/第二摻雜區124的組合會形成p-n結光電二極體的為相反導電類型的側。在各種實施例中，第三摻雜區130與第一摻雜區122及第二摻雜區124中的每一者分離開某一間距以形成p型、本質型及n型（p-type, intrinsic and n-type，PIN）光電二極體。PIN光電二極體具有比PN光電二極體厚的空乏區（depletion region），從而得到使電洞對分離的較強電場。
突出部摻雜區150被配置成像素區域100中的電晶體的源極/汲極特徵。因此，突出部摻雜區150包括與第一摻雜區122相同的導電類型。這樣一來，像素區域100具有比通過其他方式製造的像素區域大的填充因數及井電容。在至少一個實施例中，像素區域100的井電容是通過在像素區域100中的感光元件中積累的載子的數目來確定。
圖1B至圖1D是根據一個或多個實施例的像素區域100的俯視圖。在圖1B中，突出部114在俯視圖中具有正方形形狀。在各種實施例中，突出部摻雜區150在突出部114的中心區處具有正方形形狀。在一個或多個實施例中，突出部114或突出部摻雜區150中的至少一者具有另一多邊形形狀或圓形形狀。此外，導電特徵142包括第一元件142a及第二元件142b，第一元件142a環繞突出部114的側壁，第二元件142b用於連接到外部訊號。第二元件142b鄰接第一元件142a的邊緣。
在圖1C中，突出部114具有沿著平行於主體112的頂表面的方向延長的矩形形狀。在各種實施例中，突出部摻雜區150在突出部114的中心區處具有矩形形狀。第二元件142b鄰接第一元件142a的邊緣。在一些實施例中，基於各種佈局設計規則，第二元件142b鄰接第一元件142a的邊緣。
在圖1D中，多個突出部（突出部114a至突出部114b）從主體112的頂表面延伸。突出部摻雜區150a在突出部114a的中心區處，且突出部摻雜區150b在突出部114b的中心區處。第二元件142b耦合到第一元件142a及第三元件142c。所屬領域中的普通技術人員應理解，突出部的數目不限於兩個。
圖2是根據一個或多個實施例的製作像素的方法200的流程圖。所屬領域中的普通技術人員應理解，可在圖2中所繪示的方法200之前、期間及/或之後執行其他操作。以下根據一些實施例參照圖3A至圖3F來提供製作製程的其他細節。
方法200包括操作210，在操作210中，在基底（例如，圖1A中的工件110）中的第一區中植入第一摻雜劑（例如，圖1A中的第一摻雜區122）。在一些實施例中，第一摻雜劑包括n型摻雜劑，例如磷、砷、銻或其組合。在植入第一摻雜劑之前，基底包括載子積累區，所述載子積累區具有與第一摻雜劑相同的導電類型。在一些實施例中，使用毯覆植入（blanket implantation）來形成載子積累區。載子積累區的摻雜劑濃度小於基底的使用第一摻雜劑而摻雜的區。在各種實施例中，在形成第一摻雜劑之後，在基底中植入一個或多個n型摻雜劑。在一些實施例中，第一摻雜劑與載子積累區包含相同的雜質。在一些實施例中，第一摻雜劑與載子積累區包含不同的雜質。在一些實施例中，通過光罩來界定第一區以佔據比載子積累區小的面積。
方法200繼續到操作220，在操作220中，移除基底的一部分以形成突出部（例如，突出部114）及主體（例如，主體112）。移除製程包括蝕刻製程，例如濕蝕刻（wet etching）、乾蝕刻（dry etching）或其組合。在一些其中基底包含矽且移除製程包括乾蝕刻的實施例中，使用例如氯氣、溴化氫氣體或氧氣等蝕刻劑來應用反應離子蝕刻（reactive ion etching，RIE）製程。在一些實施例中，突出部的側壁與主體的頂表面之間的角度介於從約89度到約105度範圍內。在一些情形中，相對於與主體的頂表面垂直而言偏離較大的角度會增大過早導通讀出訊號的風險。
方法200繼續到操作230，在操作230中，在突出部之上形成電極（例如，圖1中的導電特徵142）。所述形成電極包括沉積製程，所述沉積製程包括：物理氣相沉積（physical vapor deposition，PVD），例如濺鍍或蒸鍍；化學氣相沉積（chemical vapor deposition，CVD），例如電漿增強型化學氣相沉積（plasma-enhanced CVD）、高密度電漿化學氣相沉積（high density plasma CVD）或金屬有機氣相磊晶（metalorganic vapor phase epitaxy）；原子層沉積（atomic layer deposition，ALD）；其組合；或者另一適合的方法。在一些其中基底包含矽且電極包含多晶矽的實施例中，使用熱氧化（thermal oxidation）在突出部與電極之間形成介電特徵。在一些實施例中，所述形成介電特徵包括沉積製程。在各種其中電極直接接觸突出部的實施例中，所述電極包含肖特基接觸材料（Schottky contact material）以在所述突出部中形成空乏區。
方法200繼續到操作240，在操作240中，移除電極的一部分以暴露出突出部的頂表面的區及主體的頂表面的區。為在突出部中界定用於後續植入的區域，在頂表面的邊界仍被電極及/或介電特徵覆蓋的同時暴露出所述突出部的所述區。為在主體中界定用於後續植入的區域，在所述區仍被電極及/或介電特徵覆蓋的同時暴露出所述主體的週邊區。移除製程包括蝕刻製程，例如濕蝕刻、乾蝕刻或其組合。
方法200繼續到操作250，在操作250中，在主體中植入第二摻雜劑（例如，圖1A中的第三摻雜區130）。在一些其中第一摻雜劑包含n型雜質的實施例中，第二摻雜劑包括與所述第一摻雜劑相反的導電類型，即例如硼、氟化硼、銦或其組合等p型摻雜劑。
方法200繼續到操作260，在操作260中，在突出部的上部部分中植入第三摻雜劑（例如，圖1中的突出部摻雜區150）。在一些其中第一摻雜劑包含n型雜質的實施例中，第三摻雜劑包含n型雜質。一些實施例中，第三摻雜劑具有與第一摻雜劑相同的導電類型。在一些實施例中，第三摻雜劑具有與第一摻雜劑不同的導電類型。所屬領域中的普通技術人員應理解，第一摻雜劑的導電性、第二摻雜劑的導電性及第三摻雜劑的導電性是可互換的。舉例來說，在一些情形中，第一摻雜劑及第三摻雜劑包含p型雜質，且第二摻雜劑包含n型雜質。
在各種實施例中，修改方法200的操作次序。舉例來說，在一些實施例中，在操作210之前執行操作220。作為另一實例，在一些實施例中，在操作250之前執行操作260。作為另一實例，在一些實施例中，在操作240中，暴露出突出部的頂表面且隨後進行操作260。此後，暴露出主體的頂表面且隨後進行操作250。在各種實施例中，方法200中包括其他操作，例如在主體的週邊中形成深井、單元井。作為另一實例，在一些實施例中，在主體中形成載子積累區。作為另一實例，在一些實施例中，在第一摻雜劑、第二摻雜劑及第三摻雜劑中的至少一者之後進行至少一次退火製程（annealing process）以形成預定擴散區域。作為另一實例，在一些實施例中，在植入第一摻雜劑之前或之後立即植入一種或多種摻雜劑以在主體中形成梯度。
圖3A至圖3F是根據一個或多個實施例的像素區域300在各種製造階段處的剖視圖。像素區域300包括與像素區域100相似的元件且相同元件的標號的後兩位數相同。
圖3A是根據一個或多個實施例的像素區域300在操作210之後的剖視圖。植入第一摻雜區322以作為感光元件的第一導電類型側。在一些實施例中，在工件310中按次序植入具有相同導電類型的載子積累區320、第一摻雜區322及第二摻雜區324。具體來說，第二摻雜區324是通過第一罩幕380來界定，因而第二摻雜區324在俯視圖中佔據比載子積累區320及第一摻雜區322小的面積。
在一些實施例中，第一摻雜區322的摻雜濃度對載子積累區320的摻雜濃度的比率介於從約4:1到約6:1範圍內。在一些情形中，較小的比率會使得對從光子轉換來的載子的積累不充分。在一些情形中，較大的比率則會使第一摻雜區322的摻雜濃度過重或使載子積累區320的摻雜濃度過輕。在一些實施例中，第二摻雜區324作為輕摻雜汲極（lightly doped drain，LDD）延伸部以幫助防止因源極/汲極特徵之間的電場而造成熱載子注入（hot carrier injection，HCI）。這樣一來，為形成用於使載子進行傳送的電位梯度（potential gradient），第一摻雜區322的摻雜濃度對第二摻雜區324的摻雜濃度介於從約1.5:1到約2.5:1範圍內。在一些情形中，較大的比率會增大第二摻雜區324與隨後的突出部摻雜區350之間的電場。在一些情形中，較小的比率則會增大尖端放電（point discharge）的風險。在至少一個實施例中，在第一摻雜區322與第二摻雜區324之間形成一個或多個摻雜區。在一些實施例中，載子積累區320、第一摻雜區322或第二摻雜區324中的至少一者為形成在工件310中的磊晶層。
圖3B是根據一個或多個實施例的像素區域300在操作220之後的剖視圖。使用第二罩幕382在主體312之上界定突出部314。突出部314的頂表面在俯視圖中佔據比第二摻雜區324小的面積。在一些實施例中，多於一個突出部314從主體312延伸。在一些實施例中，在蝕刻製程之後執行熱處理或電漿處理以修復因所述蝕刻製程而造成的損壞。
圖3C是根據一個或多個實施例的像素區域300在操作230之後的剖視圖。以共形方式在主體312的頂表面、突出部314的側壁及突出部314的頂表面之上形成介電特徵340。在一些實施例中，介電特徵340具有介於從約30埃（Angstrom）到約100埃範圍內的厚度。在一些實施例中，介電特徵340包含氧化矽（SiOx ）或高介電常數k（高k）介電質（與二氧化矽相比）。接下來，在介電特徵340之上形成導電特徵342。在一些實施例中，導電特徵342包含多晶矽、鋁、鈦、鉭、鎢、鎳、其組合或另一適宜的材料。
圖3D是根據一個或多個實施例的像素區域300在操作240之後的剖視圖。使用第三罩幕384暴露出突出部314的中心部分及主體312的週邊部分。這樣一來，導電特徵342的保留部分作為閘極電極，且介電特徵340的保留部分作為閘極絕緣體。在一些實施例中，使用單一蝕刻製程形成導電特徵342的保留部分與介電特徵340的保留部分二者。在一些實施例中，使用連續的蝕刻製程形成導電特徵342的保留部分與介電特徵340的保留部分。為在電晶體的源極/汲極特徵之間提供電流路徑，導電特徵342的保留部分及介電特徵340的保留部分與第二摻雜區324交疊。
圖3E是根據一個或多個實施例的像素區域300在操作250之後的剖視圖。使用第四罩幕386界定用於第三摻雜區330的區域。在一些實施例中，第三摻雜區330連續地環繞主體312的上部部分。在一些實施例中，第三摻雜區330的濃度比第一摻雜區322或第二摻雜區324的濃度相對重。
圖3F是根據一個或多個實施例的像素區域300在操作260之後的剖視圖。使用第五罩幕388界定突出部摻雜區350。由於突出部314的頂表面的邊界被介電特徵340及導電特徵342覆蓋，因此突出部摻雜區350與突出部314的側壁分離。通過此種方式，突出部摻雜區350作為電晶體的源極/汲極特徵，在突出部摻雜區350與感光元件之間具有電流路徑360，其中所述感光元件由第一摻雜區322、第二摻雜區324與第三摻雜區330形成。在一些實施例中，突出部摻雜區350的濃度比第三摻雜區330的濃度相對重。在一些實施例中，突出部摻雜區350的摻雜劑濃度對第二摻雜區324的摻雜劑濃度的比率介於從約800:1到約1100:1範圍內。上述的摻雜劑濃度的比率有助於降低突出部摻雜區電位從而使電荷回溢（charge spill back）最小化。電荷回溢是在電晶體處於關閉狀態中時電荷沿著電晶體的通道在與正常電流相反的方向上通過所造成的結果。電荷回溢會增大跨越電晶體傳輸的訊號中的雜訊。上述的摻雜劑濃度的比率還有助於降低接觸電阻（contact resistance）。在一些實施例中，為降低接觸電阻，會在突出部摻雜區350上形成金屬矽化物材料。在一些實施例中，與不具有金屬矽化物的突出部摻雜區350相比，當突出部摻雜區350中包含金屬矽化物材料時，突出部摻雜區350的摻雜劑濃度對第二摻雜區324的摻雜劑濃度的比率較低。在一些實施例中，包含金屬矽化物材料的突出部摻雜區350的摻雜劑濃度對第二摻雜區324的摻雜劑濃度的比率介於從約800:1到約1100:1範圍內。
圖4是根據一個或多個實施例的像素區域400的剖視圖。像素區域400包括與像素區域100相似的元件且相同元件的標號的後兩位數相同（例如，工件410、導電特徵442、突出部摻雜區450可參照前文所述的相同元件）。與像素區域100相比，像素區域400還包括隔離區432，隔離區432被配置成幫助防止載子流過主體412的頂表面上的缺陷。隔離區432是在用於界定突出部414的移除製程之後且在形成介電特徵440之前使用植入製程而形成在突出部414的上部部分中及主體412的上部部分中。隔離區432的導電性不同於第一摻雜區422的導電性。在一些實施例中，隔離區432包含與第三摻雜區430相同的雜質。舉例來說，在一些其中第三摻雜區430的導電性為p型的實施例中，隔離區432與第三摻雜區430二者均包含硼。在一些實施例中，隔離區432包含與第三摻雜區430不同的摻雜劑。當光輻射被吸收時，在載子積累區420中會產生並積累光電子，載子積累區420被隔離區432與場輕摻雜區及深井區（例如，圖1中的深井區126及單元井區128）的組合環繞。這樣一來，通過限制相反摻雜區（counter doping region）中的光電子，從像素區域400流動到鄰近像素區域的暗電流（dark current）減小。
圖5是根據一個或多個實施例的像素區域500的剖視圖。像素區域500包括與像素區域400相似的元件且相同元件的標號的後兩位數相同（例如，載子積累區520、第一摻雜區522、第二摻雜區524、第三摻雜區530、介電特徵540、導電特徵542、突出部摻雜區550可參照前文所述的相同元件）。與像素區域400相比，隔離區532被選擇性地植入在主體512的上部部分中但不植入在突出部514的上部部分中，此過程是在形成突出部514之後執行。舉例來說，在一些實施例中，隔離區532是在剝除突出部514之上的光阻之前形成。在一些實施例中，剝除製程使用氣體電漿來移除光阻。
圖6是根據一個或多個實施例的像素區域600的剖視圖。像素區域600包括與像素區域400相似的元件且相同元件的標號的後兩位數相同（例如，主體612、載子積累區620、第三摻雜區630、介電特徵640、導電特徵642、突出部摻雜區650可參照前文所述的相同元件）。與像素區域400相比，第二摻雜區624偏離第一摻雜區622的中心。因此，第二摻雜區624僅與突出部614的一部份交疊。在至少一個實施例中，像素區域600不具有隔離區632。與像素區域400相比，未被第二摻雜區624佔據的區域提供通向地電壓的導電路徑。
圖7是根據一個或多個實施例的像素區域700的剖視圖。像素區域700包括與像素區域400相似的元件且相同元件的標號的後兩位數相同（例如，主體712、突出部714、載子積累區720、第一摻雜區722、介電特徵740、導電特徵742、突出部摻雜區750可參照前文所述的相同元件）。與像素區域400相比，第三摻雜區730延伸到第二摻雜區724的邊緣，從而使感光元件的面積更大，此使得能積累更多的載子。在至少一個實施例中，像素區域700不具有隔離區732。
圖8是根據一個或多個實施例的像素區域800的剖視圖。像素區域800包括與像素區域400相似的元件且相同元件的標號的後兩位數相同（例如，主體812、突出部814、載子積累區820、第一摻雜區822、介電特徵840、導電特徵842、突出部摻雜區850可參照前文所述的相同元件）。與像素區域400相比，第二摻雜區824延伸到第三摻雜區830的邊緣。在至少一個實施例中，像素區域800不具有隔離區832。
圖9是根據一個或多個實施例的像素區域900的剖視圖。像素區域900包括與像素區域400相似的元件且相同元件的標號的後兩位數相同（例如，主體912、突出部914、載子積累區920、第一摻雜區922、介電特徵940、導電特徵942、突出部摻雜區950可參照前文所述的相同元件）。與像素區域400相比，第二摻雜區924具有L形輪廓。儘管第二摻雜區924看上去是彼此分離的分立區，然而第二摻雜區924沿著且環繞突出部914的邊界。這樣一來，突出部914的中心部分是第二摻雜區924。在至少一個實施例中，像素區域900不具有隔離區932。在至少一個實施例中，第三摻雜區930延伸成鄰近第二摻雜區924。
圖10是根據一個或多個實施例的主動像素感測器1001的俯視圖。主動像素感測器1001包括與像素區域100相似的元件且相同元件的標號的後兩位數相同（例如，第三摻雜區1030、導電特徵1042、突出部摻雜區1050可參照前文所述的相同元件）。主動像素感測器1001包括呈2×2（即，2行與2列）陣列的彼此電隔離的多個像素區域（像素區域1000a、像素區域1000b、像素區域1000c、像素區域1000d）。在一些實施例中，在4T影像感測器中，主動像素感測器1001還包括重設電晶體、選擇電晶體及源極跟隨器（圖中未示出）。在一些實施例中，像素區域 1000a至像素區域1000d中的每一者對應於主動像素感測器1001的像素，所述像素表示入射在主動像素感測器1001上的光子所處的最小面積。在一些實施例中，每一突出部1014排列在像素區域1000a至像素區域1000d的隅角處以具有與其他方式相比更靈活的配線位移。在一些實施例中，至少一個突出部1014被排列成遠離像素區域1000a至像素區域1000d的隅角。調整突出部1014的位置有助於與其他方式相比提高靈活配線位移。
應理解，像素區域100至像素區域900及主動像素感測器1001中的每一者會經歷進一步的製作製程流程以形成各種特徵，例如週邊電路系統（例如，影像訊號處理（image signal processing，ISP）電路）、彩色濾光片（color filter）、微透鏡（microlens）等。
本說明的一個方面涉及一種製作影像感測器的方法。所述方法包括：在基底中植入第一摻雜劑；移除基底的一部分以界定突出部，其中所述移除所述基底的所述一部分界定環繞所述突出部的第一表面；在突出部之上形成導電特徵；以及在突出部中植入第二摻雜劑，其中所述第二摻雜劑具有與第一摻雜劑相同的導電類型。在一些實施例中，所述在突出部之上形成導電特徵包括：在第一表面之上、以及在突出部的頂表面及側壁之上連續地沉積導電層；以及移除導電層的第一部分，以暴露出突出部的頂表面的至少一部分。在一些實施例中，所述移除導電層的第一部分包括：暴露出突出部的頂表面的中心部分，其中所述突出部的所述頂表面的邊緣被導電層覆蓋。在一些實施例中，所述方法還包括：移除導電層的第二部分，以暴露出第一表面的一部分。在一些實施例中，所述方法還包括：在第一表面的暴露部分中植入第三摻雜劑，其中所述第三摻雜劑具有與第一摻雜劑不同的摻雜劑類型。在一些實施例中，所述在突出部中植入第二摻雜劑包括：植入濃度比第一摻雜劑高的第二摻雜劑。在一些實施例中，所述方法還包括：在基底中植入第三摻雜劑，其中所述第三摻雜劑完全與突出部交疊。在一些實施例中，所述方法還包括：在基底中植入第三摻雜劑，其中所述第三摻雜劑局部地與突出部交疊。在一些實施例中，所述移除基底的一部分包括：移除基底的一部分，以界定與突出部平行地延伸的第二突出部。
本說明的另一方面涉及一種製造主動像素單元的方法。所述方法包括：移除工件的一部分，以界定從主體的上表面延伸的突出部；在主體中植入第一摻雜劑；在突出部及主體的上表面之上形成絕緣特徵；在絕緣特徵之上形成導電特徵；以及在突出部中植入第二摻雜劑，其中所述第二摻雜劑具有與第一摻雜劑相同的導電類型。在一些實施例中，所述在主體中植入第一摻雜劑包括：鄰近突出部植入第一摻雜劑。在一些實施例中，所述形成絕緣特徵包括：移除絕緣特徵的第一部分，以暴露出突出部的頂表面的一部分；以及移除絕緣特徵的第二部分，以暴露出主體的上表面的一部分。在一些實施例中，所述方法還包括：在主體中植入第三摻雜劑，其中所述第三摻雜劑具有與第一摻雜劑相同的導電類型；以及在主體中植入第四摻雜劑，其中所述第四摻雜劑具有與第一摻雜劑相同的導電類型。在一些實施例中，所述方法還包括：在突出部中植入第五摻雜劑，其中所述第五摻雜劑具有與第一摻雜劑不同的導電類型。在一些實施例中，所述植入第五摻雜劑包括：在主體中植入第五摻雜劑。在一些實施例中，所述方法還包括：在突出部中植入第六摻雜劑，其中所述第六摻雜劑具有與第一摻雜劑類型不同的導電類型。在一些實施例中，所述在突出部中植入第六摻雜劑包括：形成第六摻雜劑，以到達比第二摻雜劑的深度大的距離。
本說明的又一方面涉及一種像素。所述像素包括：工件，具有突出部及主體，其中所述突出部從所述主體的上表面延伸；浮置擴散節點，位於突出部中；感光元件，位於主體中；以及隔離井，環繞感光元件。在一些實施例中，所述像素還包括：閘極結構，環繞突出部。在一些實施例中，浮置擴散節點與隔離井分離。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100、300、400、500、600、700、800、900、1000a、1000b、1000c、1000d‧‧‧像素區域
110、310、410‧‧‧工件
112、312、412、512、612、712、812、912‧‧‧主體
114、114a、114b、314、414、514、614、714、814、914、1014‧‧‧突出部
120、320、420、520、620、720、820、920‧‧‧載子積累區
122、322、422、522、622、722、822、922‧‧‧第一摻雜區
124、324、424、524、624、724、824、924‧‧‧第二摻雜區
126‧‧‧深井區
128‧‧‧單元井區
130、330、430、530、630、730、830、930、1030‧‧‧第三摻雜區
140、340、440、540、640、740、840、940‧‧‧介電特徵
142、342、442、542、642、742、842、942、1042‧‧‧導電特徵
142a‧‧‧第一元件
142b‧‧‧第二元件
142c‧‧‧第三元件
150、150a、150b、350、450、550、650、750、850、950、1050‧‧‧突出部摻雜區
170‧‧‧第一節點
172‧‧‧第二節點
200‧‧‧方法
210、220、230、240、250、260‧‧‧操作
360‧‧‧電流路徑
380‧‧‧第一罩幕
382‧‧‧第二罩幕
384‧‧‧第三罩幕
386‧‧‧第四罩幕
388‧‧‧第五罩幕
432、532、632、732、832、932‧‧‧隔離區
1001‧‧‧主動像素感測器
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A是根據一個或多個實施例的像素區域的剖視圖。 圖1B至圖1D是根據一個或多個實施例的像素區域的俯視圖。 圖2是根據一個或多個實施例的製作像素的方法的流程圖。 圖3A至圖3F是根據一個或多個實施例的像素區域在各種製造階段處的剖視圖。 圖4是根據一個或多個實施例的像素區域的剖視圖。 圖5是根據一個或多個實施例的像素區域的剖視圖。 圖6是根據一個或多個實施例的像素區域的剖視圖。 圖7是根據一個或多個實施例的像素區域的剖視圖。 圖8是根據一個或多個實施例的像素區域的剖視圖。 圖9是根據一個或多個實施例的像素區域的剖視圖。 圖10是根據一個或多個實施例的像素區域的剖視圖。

Claims (1)

  1. 一種製作影像感測器的方法，包括： 在基底中植入第一摻雜劑； 移除所述基底的一部分以界定突出部，其中所述移除所述基底的所述一部分界定環繞所述突出部的第一表面； 在所述突出部之上形成導電特徵；以及 在所述突出部中植入第二摻雜劑，其中所述第二摻雜劑具有與所述第一摻雜劑相同的導電類型。
TW106141081A 2017-09-28 2017-11-27 製作影像感測器的方法 TW201916388A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/718,318 US10297636B2 (en) 2017-09-28 2017-09-28 Method for fabricating complementary metal-oxide-semiconductor image sensor
US15/718,318 2017-09-28

Publications (1)

Publication Number Publication Date
TW201916388A true TW201916388A (zh) 2019-04-16

Family

ID=65807884

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106141081A TW201916388A (zh) 2017-09-28 2017-11-27 製作影像感測器的方法

Country Status (3)

Country Link
US (5) US10297636B2 (zh)
CN (1) CN109585465A (zh)
TW (1) TW201916388A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112789712A (zh) * 2018-10-12 2021-05-11 索尼半导体解决方案公司 半导体装置和固体摄像元件
WO2023249016A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466961A (en) * 1991-04-23 1995-11-14 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
DE10241173A1 (de) * 2002-09-05 2004-03-11 Infineon Technologies Ag Halbleiterspeicher mit vertikalen Speichertransistoren in einer Zellenfeldanordnung mit 1-2F2-Zellen
US20060046392A1 (en) * 2004-08-26 2006-03-02 Manning H M Methods of forming vertical transistor structures
US20070102756A1 (en) * 2005-11-10 2007-05-10 Bohumil Lojek FinFET transistor fabricated in bulk semiconducting material
TWI398946B (zh) * 2010-01-28 2013-06-11 Macronix Int Co Ltd 快閃記憶體及其製造方法與操作方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9496390B2 (en) * 2013-09-11 2016-11-15 United Microelectronics Corporation Vertical transistor device with halo pocket contacting source
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102168963B1 (ko) * 2014-01-21 2020-10-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102320531B1 (ko) * 2014-11-21 2021-11-03 에스케이하이닉스 주식회사 수직 전송 게이트를 갖는 이미지 센서 및 이를 구비한 전자장치
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Also Published As

Publication number Publication date
US11581360B2 (en) 2023-02-14
US20210074759A1 (en) 2021-03-11
US20190273112A1 (en) 2019-09-05
US20190096952A1 (en) 2019-03-28
US10854668B2 (en) 2020-12-01
US20210210545A1 (en) 2021-07-08
US10297636B2 (en) 2019-05-21
US20230197762A1 (en) 2023-06-22
US11557626B2 (en) 2023-01-17
CN109585465A (zh) 2019-04-05

Similar Documents

Publication Publication Date Title
KR101864481B1 (ko) 이미지 센서 및 이미지 센서의 형성 방법
US7524695B2 (en) Image sensor and pixel having an optimized floating diffusion
KR100714484B1 (ko) 이미지 센서 및 그 제조 방법
US7939859B2 (en) Solid state imaging device and method for manufacturing the same
TW202013697A (zh) 用於影像感測器的深溝渠隔離結構上的像素元件
US10714516B2 (en) Image sensor with shallow trench edge doping
US11538837B2 (en) Semiconductor imaging device having improved dark current performance
US9647022B2 (en) Multi-layer structure for high aspect ratio etch
JP2006191035A (ja) Ｃｍｏｓイメージセンサとその製造方法
US20230197762A1 (en) Complementary metal-oxide-semiconductor image sensor and method of making
TW202032778A (zh) 影像感測器、像素感測器與其形成方法
KR101030300B1 (ko) 씨모스 이미지 센서의 제조방법
US20150214266A1 (en) Cmos image sensor and method for forming the same
US11721774B2 (en) Full well capacity for image sensor
US11502120B2 (en) Negatively biased isolation structures for pixel devices
TWI556423B (zh) 影像感測裝置及半導體結構
KR20020058919A (ko) 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법
CN112864181A (zh) 一种图像传感器及其制造方法
KR20080062061A (ko) 이미지 센서 및 그 제조 방법
KR20100012676A (ko) 이미지센서 및 그 제조방법