TW201907574A - 二維電子元件與相關製造方法 - Google Patents

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Abstract

揭露半導體元件及相關製造方法的各種具體實施例。在一個例示性具體實施例中，半導體元件可包括基板及在基板上的複數個二維半導體膜，其中當在室溫下測量時，二維膜的光電增益為約103以上。在另一個例示性具體實施例中，半導體元件可包括基板，基板包含奈米棒或奈米點以及設置在基板上的複數個二維膜。

Description

二維電子元件與相關製造方法
本揭露的各種具體實施例通常有關於二維電子元件及相關的製造方法。更具體地，本揭露的特定具體實施例有關於具有高光電轉換效率的II-VI族半導體膜及在半導體元件上沉積II-VI族半導體膜之方法。
二維的II-VI族半導體膜由於其獨特的性質以及其在各種類型的光電元件中的潛在應用而成為了一個日益受到關注的技術領域，如紫外線發射元件、發光二極體、雷射二極體、太陽能電池、表面聲波元件、光子探測器、透明導電膜、波導、氣體壓力偵測器、微型偵測器、用於增強纖維強度的界面塗層、不可見薄膜電晶體、場發射器、場效電晶體及光催化劑。特別是具有壓電性、電子傳導性、激子結合能、激子發射及可調節能級的優良性質的二維II-VI族半導體膜，被認為是用於新型光電元件的有前途的構件(building block)。
有許多生長技術，包括射頻及直流濺射、化學氣相沉積、噴霧熱解、電子迴旋共振輔助分子束外延、及脈衝雷射沉積(PLD)方法。然而，這些高能量方法通常導致寬的材料界面損傷、顯著的膜中化學計量不均勻性以及結構缺陷，例如微針孔及點缺陷。
例如，在PLD膜的情況下，取向度可能受沉積條件影響，如溫度、背景氣體組成及壓力，以及羽流(plume)顆粒的動能。動能主要取決於雷射功率密度，因為電漿及物質的分佈可根據雷射通量密度(fluence)的不同而變化。然而，與有效摻雜及控制膜的光電特性有關的問題仍然是需要解決的技術議題。隨著現代電子元件向微米級及奈米級不斷縮小的趨勢，這些議題可能會變得更加嚴重，並且會極大地降低材料品質。
因此，需要可克服上述討論的一個或多個議題及/或問題的改進的二維II-VI族半導體膜及相關方法。特別地，需要可改善II-VI族半導體膜的材料性質及性能的改進生長/沉積方法。
作為替代的沉積法，考慮通過自限(self-limiting)表面反應使得高品質膜逐層生長的原子層沉積(ALD)法。ALD法與其他薄膜技術相比具有許多優點，例如良好的均勻性及保形性、精確的原子級厚度可控性、完美的化學計量均勻性、低雜質污染及低沉積溫度(低於400℃)，其能夠利用溫度敏感的基板，例如，可在常規程序溫度下被破壞或被損及的生物材料及聚合物。
此外，ALD法具有很強的控制ALD衍生半導體薄膜的光電特性的能力，包括霍爾載子遷移率、電阻率、導電率、光透明度、及光子電子轉換效率。因此，ALD製造技術在沉積對於層光電性質具有更好控制的二維半導體膜中可能是有利的。
為了獲得優點及根據本揭露的目的，如本文體現及廣泛描述的，與本揭露一致的一個例示性態樣可提供一種半導體元件，其包含基板及在基板 上的複數個二維膜，其中當在室溫下測量時，二維膜的光學增益為約103以上。在一些例示性方面，二維膜可包含II族或VI族材料。例如，二維膜可包含鋅及氧化物。在另一個例示性方面，二維膜可是ZnO膜，且ZnO膜的厚度為約100nm以下。ZnO膜的厚度可為約5nm以下。在又一例示性方面中，半導體元件可進一步包含設置在二維膜上的電極。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度可為約2μm。
根據另一個例示性方面，半導體元件可進一步包含電極，其中電極設置在基板上。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度可為約2μm。在一個例示性方面，基板可包含II族、III族、V族或VI族材料。例如，基板可包含矽、硼或磷。矽基板是n型矽基板或p型矽基板。
另一個例示性態樣可提供一種半導體元件，其包含基板，該基板包含奈米棒及設置在奈米棒基板上的複數個二維膜。二維膜可包含II族或VI族材料。例如，二維膜可包含鋅及氧化物。ZnO膜的厚度可為約100nm以下。例如，ZnO膜的厚度可為約5nm以下。在又一例示性方面中，半導體元件可進一步包含設置在二維膜上的電極。在另一個例示性方面，半導體元件可包含設置在奈米棒基板上的二維膜上的電極。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度為約2μm。根據另一個例示性方面，半導體元件可進一步包含電極，其中電極設置在奈米棒基板上。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度 可為約2μm。奈米棒基板包含II族、III族、V族或VI族材料。奈米棒基板可包含矽、硼或磷。奈米棒基板是n型矽奈米棒基板或p型矽奈米棒基板。
又一例示性方面可提供包含基板的半導體元件，該基板包含奈米點及設置在奈米點基板上的複數個二維膜。二維膜可包含II族或VI族材料。例如，二維膜可包含鋅及氧化物。在又一例示性方面，二維膜可為ZnO膜，且ZnO膜的厚度為約100nm以下。ZnO膜的厚度可為約5nm以下。在又一個例示性方面中，半導體元件可進一步包含設置在二維膜上的電極。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度可為約2μm。根據另一個例示性態樣，半導體元件可進一步包含電極，其中電極設置在奈米點基板上。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度可為約2μm。奈米點基板包含II族、III族、V族或VI族材料。奈米點基板可包含矽、硼或磷。矽奈米點基板是n型矽基板或p型矽基板。
根據某些例示性態樣，半導體元件可包含基板及複數個摻雜的二維膜，其中摻雜的二維膜具有超過95%的可見光波長範圍內的平均透射率、大於約102cm2 V-1 s-1的遷移率、及小於約10-5Ω-cm的電阻率。在一些例示性態樣，摻雜的二維膜可由III族或V族材料摻雜。例如，在例示性態樣，摻雜的二維膜可包含ZnO膜。在另一個例示性態樣，摻雜的二維膜可包含鋁。
在又一例示性態樣，半導體元件可包含基板，該基板包含奈米棒及設置在奈米棒基板上的複數個摻雜的二維膜。摻雜的二維膜可包含II族或VI族材料及III族或V族材料。在一些例示性態樣，摻雜的二維膜可包含鋅、氧化物及鋁。在另一個例示性方面，半導體元件可進一步包含設置在奈米棒基板上的摻雜 二維膜上的電極。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。電極的厚度可為約2μm。根據另一個例示性態樣，半導體元件可進一步包含電極，其中電極設置在奈米棒基板上。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。電極的厚度為約2μm。奈米棒基板包含II族、III族、V族或VI族材料。奈米棒基板可包含矽、硼或磷。奈米棒基板是n型矽奈米棒基板或p型矽奈米棒基板。
根據另一例示性態樣，半導體元件可包含基板，該基板包含奈米點及設置在奈米點基板上的複數個摻雜的二維膜。摻雜的二維膜可包含II族或VI族材料及III族或V族材料。例如，摻雜的二維膜可包含鋅、氧化物及鋁。在一例示性態樣，半導體元件可包含設置在奈米點基板上的摻雜二維膜上的電極。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度為約2μm。
根據另一例示性態樣，半導體元件可進一步包含電極，其中電極設置在奈米點基板上。電極可為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C。電極的厚度可為50nm至2000nm之間。例如，電極的厚度可為約2μm。奈米點基板包含II族、III族、V族或VI族材料。奈米點基板可包含矽、硼或磷。奈米棒基板是n型矽奈米棒基板或p型矽奈米點基板。
與本揭露一致的另一例示性態樣可提供一種在半導體元件上生長二維膜之方法。該方法可包含提供基板，控制溫度至約50℃以上，供應IV族材料，停止供應IV族材料，提供II族材料，停止供應II族材料，以及形成II-VI族的二維膜在基板上。在一些例示性態樣中，該方法可包含，在停止供應II族材料之 後，設定壓力至約10-1至10-4torr的範圍。在一例示性態樣，形成II-VI族的二維膜可包含形成厚度小於約100nm的II-VI族的二維膜在基板上。在各個例示性方面中，II-VI族的二維膜可包含ZnO膜。在又一例示性態樣中，提供基板可包含在ALD反應室中提供基板。此外，該方法可包含控制ALD反應室的溫度至約50℃以上，較佳地至約50℃~400℃的範圍，並控制ALD反應室的氣體壓力至約10-1至10-4torr的範圍內。
根據與本揭露一致的另一例示性態樣，提供一種在半導體元件上生長摻雜的二維膜之方法。該方法可包含提供基板，控制溫度至約50℃以上，供應IV族材料，停止供應IV族材料，供應II族材料，停止供應II族材料，供應III族或V族材料，停止供應III族或V族材料，以及形成含有III族或V族摻雜材料的II-VI二維膜在基板上。在另一例示性態樣，該方法可進一步包含，在停止供應II族材料之後，設定壓力至約10-1至10-4torr的範圍。在又一例示性態樣，形成II-VI族二維膜可包含形成厚度小於約100nm的II-VI族二維膜在基板上。該方法的各種例示性態樣可包含在ALD反應室中提供基板，控制ALD反應室的溫度至約50℃~400℃的範圍，及/或控制ALD反應室的氣體壓力至約10-1至10-4torr的範圍。
本發明的其他目的及優點將在下面的描述中部分闡述，且部分將從描述中顯而易見，或者可藉由實施本發明而認識。本發明的目的及優點將藉由所附申請專利範圍中特別指出的要素及組合而實現及獲得。
應當理解，前面的一般性描述及下面的詳細描述兩者僅為例示性及解釋性的，並不是本發明申請專利範圍的限制。
併入並構成本說明書一部分的附圖顯示與本揭露一致的各種具體實施例，並且與說明書一起用於解釋本發明的原理。
第一圖是顯示根據本揭露的一個例示性具體實施例的Au/ZnO/基板(Si)元件的橫截面之示意圖。
第二圖是顯示第一圖的Au/ZnO/基板(Si)元件的平視面之示意圖。
第三圖是顯示根據另一例示性具體實施例的Au/ZnO奈米棒/基板(Si)元件的橫截面之示意圖。
第四圖是(a)ZnO奈米棒及(b)塗覆有Au電極的ZnO奈米棒的掃描電子顯微鏡(SEM)圖像。
第五圖是顯示根據又一例示性具體實施例的Au/ZnO奈米點/基板(Si)元件的橫截面之示意圖。
第六圖是顯示在沒有光照施加偏壓情況下不同數量的ZnO層的Au/ZnO/基板(Si)元件的特性的電流-電壓曲線圖。
第七圖是顯示當光照射在Au電極上時，在約3.8mW的光功率下，對於不同數量的ZnO層，作為施加偏壓的函數的Au/ZnO層的光電流曲線圖。
第八圖是顯示當光照射在ZnO層上時，在約3.8mW的光功率下，對於不同數量的ZnO層，作為施加偏壓的函數的ZnO/基板(Si)的光電流曲線圖。
第九圖是顯示在約3.8mW的光功率下，對於不同數量的ZnO層，作為施加偏壓的函數的Au/ZnO/基板(Si)的光學增益曲線圖。
第十圖是顯示具有從50℃至300℃的不同生長溫度的Al摻雜ZnO半導體薄膜的電阻率及遷移率的曲線圖。
第十一圖是顯示具有從50℃至300℃的不同沉積溫度的Al摻雜ZnO半導體薄膜的光透射光譜的曲線圖。
第十二圖是顯示在半導體元件上生長二維II-VI族半導體膜的例示性方法的流程圖。
第十三圖是顯示在半導體元件上生長二維II-VI族半導體膜的另一例示性方法的流程圖。
第十四圖是顯示在半導體元件上生長包含III族或V族材料的二維II-VI族半導體膜的另一例示性方法的流程圖。
第十五圖是顯示在半導體元件上生長包含III族或V族材料的二維II-VI族半導體膜的另一例示性方法的流程圖。
第十六圖是顯示具有從50℃至300℃的不同生長溫度的例示性Al摻雜的ZnO半導體膜的光致發光(PL)光譜的曲線圖。
第十七圖是顯示具有從50℃至300℃的不同生長溫度的例示性Al摻雜的ZnO半導體膜的X射線粉末繞射(XRD)光譜的曲線圖。嵌入圖片是作為沉積溫度的函數的晶格常數。
現在將詳細參考與本發明一致的例示性具體實施例，其例示係在附圖中顯示。只要有可能，在整個附圖中將使用相同的元件符號以指示相同或相似部分。
光電偵測器(PD)是光電鏈路的基本構件之一，其執行光電訊號轉換。基於成熟的CMOS技術用於電信波長(1.3-1.6μm)的Si基PD(Si-PD)的開發為晶片上單片(monolithic,on-chip)光電積體化的關鍵步驟。儘管Si-PD廣泛用於可見光譜範圍(0.4-0.7μm)，他們不適合檢測1.1μm以上的近紅外(NIR)輻射，因為電信波長(0.78-0.95eV)處的NIR光子的能量不足以克服Si帶隙(間接的，1.12eV)並誘導電子-電洞對的光生成(即，不產生光電流(Iph))。多年來，Si光子工業已開發出克服此缺陷的解決方案，係藉由使用晶圓鍵結技術將鍺(帶隙0.67eV)與矽結合，並將化合物(III-V)半導體集成在矽晶片上。雖然這些方法提供電信光譜範圍內的光電偵測路徑，他們在SiGe元件的情況下需要先進的及複雜的製造程序，或者是依賴與標準CMOS技術不兼容的III-V族材料系統。由於需要開發用於電信波長的基於Si的PD，迄今為止提出了幾種方法。這些包括雙光子吸收(TPA)、經由中帶隙局部狀態(midbandgap localized state)的缺陷誘導帶間光生成、用於NIR吸收的多晶矽沉積、以及光腔的增強。然而，在缺陷誘導及多晶矽PD的情況下，Si晶格中缺陷的總體濃度影響Iph及漏電(暗)電流Idark兩者。例如，更高密度的缺陷增加子帶隙光學吸收及熱生成過程兩者，因此增加Iph及Idark兩者。結果，通常需要將具有降低的缺陷濃度的PD耦合到光學諧振器，以放大光功率並增強吸收，而不增加元件長度或缺陷密度。另一方面，非線性光學過程(如TPA)可能有助於全矽NIR-PD，但此種方法需要在線性吸收方面增加光功率，或者需要增加與高品質因子腔體(factor cavity)的PD積分，以達到增強的光子密度。
另一替代方法是利用肖特基二極體中的內部光發射(IPE)。在此組態中，來自金屬的光激發(「熱」)載流子發射到位於金屬-Si界面處的被稱為 肖特基能障(SB)的電位能障高度ΦB上的Si。在Si中，注入的載流子被肖特基二極體的耗盡區中的電場加速，然後在外部電觸點處作為光電流被收集。通常，SB比Si帶隙更低(0.2-0.8eV)，從而允許具有能量hν>ΦB的NIR光子的光偵測。肖特基PD的優點在於材料結構簡單、製造程序簡便且成本低廉、與CMOS技術直接集成、以及寬帶(0.2-0.8eV)操作。
缺點之一是有限的IPE量子產率，亦即，發射到Si的載流子數量除以金屬中吸收的光子數量，其通常小於1%。這主要是由於金屬與Si中的電子狀態之間的動量失配，這導致在金屬-Si界面處透射時熱載流子的鏡面反射。
改善肖特基PD中Rph及IQE的一種方法是藉由耦合到電漿子(plasmonic)模式將光限制在金屬-Si界面。電漿子限制在提高Si肖特基PD中的IPE效率的作用在各種金屬-Si電漿子結構中進行了深入研究。已經證明了幾種近紅外Si電漿子肖特基PD，其利用局部電漿子及引導的表面電漿子電磁極化子(surface plasmons polaritons，SPP)兩者。
然而，在這些元件中，迄今報告的Rph不超過幾十mA/W，最大IQE約為1%。這些值顯著低於SiGe PD(Rph約為0.4-1A/W，IQE約為60-90%)。因此，肖特基PD的Rph應藉由開發先進元件設計或使用新型CMOS兼容材料進一步改進。
藉由在熱離子發射模型中使用電流-電壓(I-V)關係，可描述電傳輸性質，例如飽和電流、障壁高度、及理想因子，
其中n為理想因子，q為電子電荷，V為施加電壓，k為波茲曼常數，T為絕對溫度。
飽和電流I0由下式給定，
其中Φb為在零偏壓下的有效肖特基障壁高度，A*為理查森常數，A為有效面積，且n為理想因子，其係由順向偏壓的線性區域的斜率ln I-v特性通過以下關係所測量：
其中I0係由y軸上的ln I對v曲線的截距所測定。此外，障壁高度可從方程式獲得：
量子產率通常被稱為內部量子效率(IQE)並給定為
其中Pabs為吸收的光功率，hν為光子能量，q為電子電荷，Iph/Pabs為以A/W為單位的PD反應率(Rph)。
元件的光電增益(PG)用於描述元件界面處的光限制及吸收的效應。在Au/ZnO/基板(Si)電子元件的情況下，藉由將Au/ZnO層的光電流除以ZnO/基板(Si)的光電流而計算光電增益，並且給定如下：
其中，IAu-ZnO及IZnO-基板分別為Au/ZnO層的光電流及ZnO/基板(Si)的光電流。光電增益的值越高，有越好的元件的光限制及吸收能力用以執行。
PD的另一個重要的性能指標為標準化的光暗電流比率，NPDR=Rph/Idark。NPDR越大，出現干擾(噪音)時，PD噪音抑制及執行能力越好。為了達到更高的NPDR，Idark必須降低，而Rph必須增加。
在電信應用中，其中功率消耗及訊雜比(SNR)對於實現具有降低的錯誤率的節能資料傳輸是非常重要的參數，應該在零偏壓附近操作PD，這反過來限制了Rph。儘管PD可在零暗電流的零偏壓下以光伏打模式執行，由於通道電阻降低，II-VI族半導體膜的導電性會導致熱噪音增強。在最小化Idark的同時增加Rph的有希望的途徑是，在金屬-Si層上生長具有整流特性(即二極體)的肖特基接面。藉由在反向偏壓(光導電模式)下操作肖特基二極體，與Iph相比，Idark被抑制，而整個肖特基接觸面積有助於光電偵測。
迄今為止已報告了數種PD，其在電信波長下操作，並基於漸耦合至Si波導的金屬-石墨烯-金屬(MGM)結構，將晶片上金屬與Si光子集成。在這些情況下，引導模式方法使得單層石墨烯(SLG)及光波導模式之間的相互作用比自由空間照明更長。這提高PD中的光吸收超過2.3%，並且藉由增加相互作用長度，可吸收100%的光功率並貢獻至Iph。儘管如此，由於漸耦合，達到在PD中幾乎完全吸收所需的典型長度約為40至100μm。
然而，對於晶片上光電積體化，在可擴展性、佔位面積(footprint)及成本扮演重要角色的情況下，需要開發小型化且易於製造的用於具有Rph的電信應用可與目前用於Si光子學的SiGe元件相媲美的Si基PD。
由量子限制所引起的帶隙擴展的增加是眾所周知的現象。這暗示PL發射的峰值偏移是由於尺寸限制效應。根據有效質量近似理論，不同膜厚t的帶隙能E由E(t)=EZnO,bulk+F/t2給定。其中F=6eV-nm2是量子限制常數，而 EZnO,bulk是本體ZnO的帶隙能量(~3.37eV)。根據Burstein-Moss效應，帶隙能量應隨著載流子密度以n2/3的速率增加，其中n是載流子密度。
與本揭露一致，II-VI族半導體膜可用於太陽能電池元件，例如晶體太陽能電池、薄膜太陽能電池、染料敏化太陽能電池、及電子組件。在傳統的太陽能電池中，陽光的光子將電子從半導體中敲入電路中，產生有用的電力，但由於光子吸收率低，程序效率非常低。II-V族半導體膜可吸收更多光子，可能會提供推進比傳統半導體更高的光子電子轉換效率。
與本揭露一致，II-V族半導體膜也可用於製造更小及更高效的電荷耦合元件(CCD)，其用於常規元件太大且笨拙的應用。CCD可為成像元件中的圖像偵測晶片，例如數位相機及網路攝影機，其以與太陽能電池類似的方式操作，藉由吸收更多光子並轉換成電訊號圖案以增強CCD的解析度。
與本揭露內容一致，由於高解析度所必需的超高遷移率，II-V族半導體膜可用於場發射器、場效電晶體、及透明薄膜電晶體(TFT)。與大帶隙相關的優點包括較高的崩潰電壓(breakdown voltage)、維持大電場的能力、較低的噪音產生、以及高溫與高功率操作。半導體中的電子傳輸可考慮用於低電場及高電場。在足夠低的電場下，與電子的熱能相比，由施加電場的電子所獲得的能量較小，因此，電子的能量分佈不受這種低電場的影響。由於決定電子遷移率的散射率取決於電子分佈函數，電子遷移率保持獨立於所施加的電場，並遵守歐姆定律。
而且，當電場增加到與電子的熱能相比來自外場的電子所獲得的能量不再可忽略的程度時，電子分佈函數從其平衡值顯著地改變。這些電子變成熱電子，其特徵在於電子溫度大於晶格溫度。再者，隨著元件的尺寸縮減到次微 米(submicron)範圍，在短且關鍵時間段的期間，例如在場效電晶體的閘極之下或通過雙極電晶體的基底進行傳輸的期間，當晶格的能量損失最小或沒有能量損失時，發生瞬態傳輸。瞬態運輸的特徵在於，開始了彈道或速度超越量(overshoot)的現象。由於電子漂移速度高於其穩態值，因此可設計一種元件，其操作頻率超過了尺寸線性縮放所期望的頻率。
與本揭露一致，II-V族半導體膜可用於雷射二極體、發光二極體(LED)、及有機發光二極體(OLED)。傳統上，二維結構的製造一直是半導體雷射用以降低雷射閾值的焦點。由於在能帶邊緣處的轉移積分大於體半導體的轉移積分，可從II-V半導體膜結構獲得有效的刺激發射。激子發射也可用於獲得有效的雷射，其可用於II-V族半導體膜，因為與其他半導體相比，激子結合能較大。激子-激子散射引起的刺激發射對於實現低閾值雷射非常重要，因為其發生在低於電子-電洞電漿再組合的閾值處。具有激子起源的刺激發射的證明，為實現基於II-V族半導體的雷射二極體、發光二極體及有機發光二極體(OLED)而鋪平了道路。
與本揭露一致，由於其表面反應性硬度、剛度及壓電性質，II-V族半導體膜可用於氣體壓力偵測器、表面聲波元件、及轉換器中。II-V族半導體膜具有最高的壓電張量。此特性使其成為氣體壓力偵測器、表面聲波元件及轉換器的技術上重要材料，其需要大的機電耦合。已顯示，II-V族半導體膜的大壓電張量是由於其箝位離子貢獻的低值(降低了消除效應)。
與本揭露一致，由於其快速的光回應時間、低噪音性能、及低量子效率，II-V族半導體膜可用於光子偵測器。
與本揭露一致，II-V族半導體膜可用於具有溫度敏感基板如生物材料及聚合物的生物偵測元件中。由於高熱/化學穩定性、無毒性、良好的光限制及光吸收，其可顯著提高元件的效率。
與本揭露一致，由於具有高於95%的高可見光透射率及低於約10-5Ω-cm的低電阻率，II-V族半導體膜可用於透明導電膜中。
與本揭露一致，由於良好的光限制及高吸收能力，II-V族半導體膜可用於微偵測器中。
與本揭露一致，由於高光限制及高吸收能力，其能夠用於增加光子電子效率的轉換效率，II-V族半導體膜可用於奈米光產生器。
根據本揭露的各種例示性態樣，第一圖及第二圖示意性地顯示具有二維II-VI族半導體膜的半導體元件的例示性具體實施例。儘管將結合ZnO的II-VI族半導體膜來描述本揭露的半導體元件，應理解，半導體元件可以其他II-VI族半導體膜形成。
第一圖是例示性Au/ZnO/基板(Si)元件的橫截面圖，而第二圖是Au/ZnO/基板(Si)元件的平面圖。Au/ZnO/基板(Si)元件包含矽基板及沉積在矽基板上的ZnO層。ZnO層可包含複數個ZnO膜。在此例示性具體實施例中，ZnO的厚度可為約5nm，且Au電極的厚度可為約2μm。
第三圖示意性地顯示具有基板的半導體元件的另一例示性具體實施例，該基板包含奈米棒及設置在奈米棒基板上的複數個二維膜。在一個例示性具體實施例中，半導體元件可包含具有奈米棒尺寸在0至2000nm範圍內的Au/ZnO奈米棒/基板(Si)元件。在一些例示性具體實施例中，ZnO的厚度可為約3nm，而設置在奈米棒基板上的Au電極的厚度可為約1μm。
第四圖是(a)設置在具有約250nm的奈米棒尺寸的矽奈米棒基板上的二維ZnO膜及(b)塗覆有Au電極的ZnO奈米棒其中Au電極厚度為約0.5μm的SEM圖像。
第五圖是顯示具有奈米點尺寸在0至100nm範圍內的Au/ZnO奈米點/基板(Si)元件的橫截面圖的示意圖。在該元件中，ZnO的厚度可為約2nm，而設置在奈米點基板上的Au電極的厚度可為約0.05μm。
第六圖顯示在沒有光照施加偏壓情況下不同數量的二維ZnO膜的Au/ZnO/基板(Si)元件的詳細IV特性。這裡，一個ZnO膜的厚度等於約0.25nm。測量是在室溫下進行的。可觀察到，對於層數低於五層的ZnO膜，漏電流為約10-6至10-7A的級數。隨著層數增加到五層以上，漏電流只有10-6A。與傳統元件相比，這些值非常小。
第七圖顯示當在Au電極上照射光時，在約3.8mW的光功率處對於不同數量的ZnO膜的作為施加偏壓函數的Au/ZnO層的光電流。測量是在室溫下進行。光電流主要來自ZnO膜。這種發光模式稱為LT I模式。可觀察到，從1到400個ZnO層的不同數量的ZnO層中的光電流為約10-4到10-5A的級數。與常規元件相比，這些值相當大。
第八圖顯示當光照射在ZnO層上時，在約3.8mW的光功率下，對於不同數目的ZnO膜，作為施加偏壓的函數的ZnO/基板(Si)的光電流。測量是在室溫下進行。光電流主要來自矽基板。這種發光模式稱為LT III模式。由於Si基板不是良好的光吸收材料，光電流非常小。清楚地觀察到，從1層到20層不同數量的ZnO層的光電流為約10-6至10-7A的級數，接近漏電流值。
第九圖顯示在約3.8mW的光功率下，對於不同數量的ZnO膜，作為施加偏壓的函數的Au/ZnO/基板(Si)元件的光學增益。測量是在室溫下進行。清楚地觀察到，從一層至二十層不同數量的ZnO層中的光電增益值為約103至104的級數，其與約一到十個傳統元件相比是相當大的。因此，顯示此元件具有良好的光限制及吸收能力。
第十圖顯示具有從50℃至300℃的不同生長溫度的Al摻雜的ZnO半導體薄膜的電阻率及遷移率。本元件顯示高於約102cm2 V-1 s-1的前所未有的移動率，其中相應的電阻率低於約10-5Ω-cm。插圖是作為生長溫度函數的載流子濃度(在1020至1023cm-3的範圍內)。清楚地觀察到，在200℃之後，遷移率顯著增加至約102cm2 V-1 s-1以上，表現出良好的導電性能。此外，當生長溫度升高到200℃以上時，電阻率值也以10-5至10-6Ω-cm的級數降低。
第十一圖顯示具有從50℃至300℃的不同沉積溫度的Al摻雜的ZnO半導體薄膜的光透射光譜。清楚地觀察到，超過95%的光可穿過此Al摻雜的ZnO半導體薄膜，表現出良好的光學性質。可見光波長範圍內(~400nm至800nm)的平均透射率超過95%。
第十二圖顯示在半導體元件上生長二維II-VI族半導體膜的例示性方法。該方法包括：(a)在ALD反應室中提供基板；(b)控制ALD反應室的溫度至約50℃以上的範圍(例如，約50℃~400℃)；(c)供應IV族材料；(d)停止供應IV族材料；(e)在停止供應IV族材料後等待0~20秒；(f)供應II族材料；(g)停止供應II族材料；(h)在停止供應II族材料後等待0~20秒；(i)控制ALD反應室的氣體壓力至約10-1至10-4torr的範圍；(j)形成具有約0~100nm的膜厚度的II-VI族的半導體膜在基板上。
第十三圖顯示在半導體元件上生長二維II-VI族半導體膜的另一例示性方法。該方法包括：(a)在ALD反應室中提供基板；(b)控制ALD反應室的溫度至約50℃以上的範圍(例如，約50℃~400℃)；(c)供應氧化物材料；(d)停止供應氧化物材料；(e)在停止供應氧化物材料後等待0~20秒；(f)供應鋅材料；(g)停止供應鋅材料；(h)在停止供應鋅材料後等待0~20秒；(i)控制ALD反應室的氣體壓力至約10-1至10-4torr的範圍；及(j)形成具有約0~100nm的膜厚度的ZnO半導體膜在基板上。
第十四圖顯示在半導體元件上生長包含III族或V族材料的二維II-VI族半導體膜的另一例示性方法。該方法包括：(a)在ALD反應室中提供基板；(b)控制ALD反應室的溫度至約50℃以上的範圍(例如，約50℃~400℃)；(c)供應IV族材料；(d)停止供應IV族材料；(e)在停止供應IV族材料後等待0~20秒；(f)供應II族材料；(g)停止供應II族材料；(h)在停止供應II族材料後等待0~20秒；(i)供應III族或V族材料；(j)停止供應III族或V族材料；(k)在停止供應III族或V族材料後等待0~20秒；(l)控制ALD反應室的氣體壓力至約10-1至10-4torr的範圍；及(m)形成含有III族或V族材料並具有約0~100nm膜厚度的II-VI族半導體膜在基板上。
第十五圖顯示在半導體元件上生長包含III族或V族材料的二維II-VI族半導體膜的另一例示性方法。該方法包括：(a)在ALD反應室中提供基板；(b)控制ALD反應室的溫度至約50℃以上的範圍(例如，約50℃~400℃)；(c)供應氧化物材料；(d)停止供應氧化物材料；(e)在停止供應氧化物材料後等待0~20秒；(f)供應鋅材料；(g)停止供應鋅材料；(h)在停止供應鋅材料後等待0~20秒；(i)供應鋁材料；(j)停止供應鋁材料；(k)停止供應鋁材 料後等待0~20秒；(l)控制ALD反應室的氣體壓力至約10-1至10-4torr的範圍；以及(m)形成含有鋁材料並具有約0~100nm膜厚度的ZnO半導體膜在基板上。
第十六圖顯示當在室溫下測量時具有從50℃至300℃範圍的不同生長溫度的例示性Al摻雜ZnO半導體膜的PL圖譜。峰值中心位於約360nm至390nm的範圍內，取決於生長溫度，表示良好的光學質量。
第十七圖顯示具有從約50℃至300℃的不同生長溫度範圍的例示性Al摻雜ZnO半導體膜的XRD圖譜。XRD圖譜清楚地指出，從50℃到200℃溫度中的初始增加導致沿(100)方向的結晶度改善，因為主峰強度顯著增加到200℃。之後，薄膜的主峰值強度降低至200℃以上的生長溫度。峰強度的變化與晶格常數的變化有關，其中插圖顯示晶格常數作為生長溫度的函數，表示當生長溫度增加時，晶格常數在約5.17nm至5.14nm的範圍內變化。
考慮到本文揭露的發明說明書及實踐，本發明的其他具體實施例對於本領域技術人員將是顯而易見的。意旨說明書及實例僅被認為是例示性的，本發明的真實範圍及精神由所附申請專利範圍指出。

Claims (22)

  1. 一種半導體元件，其包含：一基板；以及位於該基板上的複數個二維膜，其中當在室溫下測量時，所述二維膜的一光學增益(photogain)為約10 3以上。
  2. 如申請專利範圍第1項之半導體元件，其中所述二維膜包含II族或VI族材料。
  3. 如申請專利範圍第2項之半導體元件，其中所述二維膜包含鋅及氧化物。
  4. 如申請專利範圍第3項之半導體元件，其中所述二維膜為氧化鋅(ZnO)膜，且該ZnO膜的厚度為約100nm以下。
  5. 如申請專利範圍第4項之半導體元件，其中該ZnO膜的厚度為約5nm以下。
  6. 如申請專利範圍第1項之半導體元件，進一步包含一電極，其中該電極為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C，且係設置在該二維膜上。
  7. 如申請專利範圍第6項之半導體元件，其中該電極為Au，且該電極的厚度為約50nm至2000nm之間。
  8. 如申請專利範圍第1項之半導體元件，進一步包含一電極，其中該電極為Fe、Co、Ni、Cu、Zn、Ag、Pt、Au、Al、In、Ti、Mn、Ge、Pb或C，且係設置在該基板上。
  9. 如申請專利範圍第8項之半導體元件，其中該電極的厚度為約50nm與2000nm之間。
  10. 如申請專利範圍第8項之半導體元件，其中該基板包含II族、III族、V族或VI族材料。
  11. 如申請專利範圍第10項之半導體元件，其中該基板包含矽、硼或磷。
  12. 一種半導體元件，其包含：一基板；以及複數個摻雜的二維膜，其中該摻雜的二維膜具有超過95%的可見光波長範圍內的一平均透射率、大於約10 2cm 2 V -1 s -1的一遷移率、及小於約10 -5Ω-cm的一電阻率。
  13. 如申請專利範圍第12項之半導體元件，其中該摻雜的二維膜係摻有III族或V族材料。
  14. 如申請專利範圍第13項之半導體元件，其中該摻雜的二維膜包含一ZnO膜。
  15. 如申請專利範圍第12項之半導體元件，其中該摻雜的二維膜包含鋁。
  16. 一種在半導體元件上生長二維膜之方法，該方法包含：提供一基板；控制一溫度至約50℃以上；供應一IV族材料；停止該IV族材料的供應； 供應一II族材料；停止該II族材料的供應；以及在該基板上形成一II-VI族的二維膜。
  17. 如申請專利範圍第16項之方法，進一步包含，在停止該II族材料的供應之後，設定壓力至約10 -1至10 -4torr的範圍。
  18. 如申請專利範圍第16項之方法，其中形成該II-VI族的二維膜包含在該基板上形成厚度小於約100nm的該II-VI族的二維膜。
  19. 如申請專利範圍第16項之方法，其中該II-VI族的二維膜包含一ZnO膜。
  20. 一種在半導體元件上生長一摻雜的二維膜之方法，該方法包含：提供一基板；控制一溫度至約50℃以上；供應一IV族材料；停止該IV族材料的供應；供應一II族材料；停止該II族材料的供應；供應一III族或V族材料；停止該III族或V族材料的供應；以及在該基板上形成一II-VI族二維膜，該II-VI族二維膜含有該III族或V族摻雜材料。
  21. 如申請專利範圍第20項之方法，進一步包含，在停止該II族材料的供應之後，設定壓力至約10 -1至10 -4torr的一範圍。
  22. 如申請專利範圍第20項之方法，其中形成該II-VI族二維膜包含在該基板上形成厚度小於約100nm的該II-VI族二維膜。
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