TW201830613A - 封裝結構及其製作方法 - Google Patents

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Abstract

一種封裝結構，其包括一重佈線路層、一晶片、一封裝膠體、一球底支撐層、一附著層及多個銲球。重佈線路層包括一第一表面、相對第一表面的一第二表面以及設置於第一表面的一圖案化線路層，其中圖案化線路層的一外表面與第一表面共平面。晶片設置於第二表面並電性連接圖案化線路層。封裝膠體設置於第二表面以包覆晶片。球底支撐層設置於第一表面上並包括多個開口，且開口暴露圖案化線路層的外表面。附著層覆蓋各開口的內壁以及被各開口所暴露的部分圖案化線路層。銲球分別設置於開口內並電性連接圖案化線路層。

Description

封裝結構及其製作方法
本揭露是有關於一種封裝結構及其製作方法。
晶片封裝的目的在於保護裸露的晶片及提供晶片良好的散熱。當晶片的接點數不斷地增加，而晶片的面積卻越來越小的情況下，勢必難以將晶片所有的接點以面矩陣的方式重新分佈於晶片的表面，即使晶片表面容納得下所有的接點，也將造成接點之間的間距過小，而影響後續銲接銲球時的電性可靠度。
因此，習知技術提出了可先利用封裝膠體封裝晶片來增加晶片的面積，其中晶片的主動表面與封裝膠體的底面暴露於外。之後，再於晶片的主動表面以及封裝膠體的底面上形成重佈線路層，並在重佈線路層的接點上分別形成銲球，來作為晶片與外界接點相電性連接的媒介。然而，此種方法由於封裝時易產生溢膠的現象，而導致封裝膠體延伸至晶片的部分主動表面上，污染晶片之主動面。
目前業界正在研發先於載板上形成重佈線路層之後，再設置晶片於重佈線路層上，並利用封裝膠體封裝晶片之後再移除載板的做法。然而，移除載板後所暴露的重佈線路層為平面，植球後可能連接強度不足。
本揭露實施例提供一種封裝結構及其製作方法，其可在先形成重佈線路層而後設置晶片的製作方法中對銲球提供結構支撐及對位。
本揭露實施例的封裝結構包括一重佈線路層、一晶片、一封裝膠體、一球底支撐層、一附著層及多個銲球。重佈線路層包括一第一表面、相對第一表面的一第二表面以及設置於第一表面的一圖案化線路層，其中圖案化線路層的一外表面與第一表面共平面。晶片設置於第二表面並電性連接圖案化線路層。封裝膠體設置於第二表面以包覆晶片。球底支撐層設置於第一表面上並包括多個開口，且開口暴露圖案化線路層的外表面。附著層覆蓋各開口的內壁以及被各開口所暴露的部分圖案化線路層。銲球分別設置於開口內並電性連接圖案化線路層。
本揭露實施例的封裝結構的製作方法包括下列步驟。形成一球底支撐層於一載板上。形成一重佈線路層於球底支撐層上，其中重佈線路層包括連接球底支撐層的一第一表面、相對第一表面的一第二表面以及內嵌於第一表面的一圖案化線路層，圖案化線路層的一外表面與第一表面共平面。設置一晶片於第二表面上，其中晶片電性連接圖案化線路層。形成一封裝膠體於第二表面以包覆晶片。移除載板並形成暴露圖案化線路層的多個開口於球底支撐層上。形成多個銲球於開口內，其中銲球電性連接圖案化線路層。
基於上述，本揭露實施例的封裝結構及其製作方法是先在載板上形成球底支撐層再於其上形成重佈線路層，並可在之後移除載板時形成具有開口的球底支撐層。如此，在先形成重佈線路層而後設置晶片的製程下所形成的封裝結構得以具有球底支撐層，因而可對銲球提供結構支撐並可幫助銲球對位，提升封裝結構的可靠度。並且，附著層覆蓋開口的內壁以及被開口所暴露的部分圖案化線路層，因而可提升銲球與開口及圖案化線路層之間的連接強度。此外，球底支撐層可防止水氣進入封裝結構內，因而可增加封裝結構的阻擋水氣及/或抗氧化的能力。
為讓本揭露能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
有關本揭露實施例之前述及其他技術內容，在以下配合參考圖式之各實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明，而並非用來限制本揭露。並且，在下列各實施例中，相同或相似的元件將採用相同或相似的標號。
圖1至圖10是依照本揭露的一實施例的一種封裝結構的製作方法的流程剖面示意圖。本實施例的封裝結構的製作方法包括下列步驟。首先，請參照圖1，在本實施例中，可先形成多個突起110於載板105上，其中，任兩相鄰的突起110之間可維持一間距。在本實施例中，載板105可為玻璃載板、晶圓載板或不鏽鋼載板等，而突起110的材料則可包括聚醯亞胺（Polyimide, PI）、聚苯噁唑（Polybenzoxazole, PBO）、聚酸甲酯（Polymethylmethacrylate，PMMA）等，本揭露並不限定載板105及突起110的材料。
接著，請參照圖2，形成一離型層112於載板105上，其中，離型層112覆蓋突起110以及被突起110所暴露的載板105的表面。在本實施例中，離型層112可為選擇性地設置。也就是說，在其他實施例中亦可不設置離型層112。本揭露不限制離型層112的材料，只要載板105可透過離型層112而輕易與封裝結構脫離即可。
接著，請參照圖3，形成球底支撐層120於載板105上。在本實施例中，球底支撐層120可填充於突起110之間，且球底支撐層120的上表面與突起110的上表面共平面，如此，突起110可在球底支撐層120上定義出多個開口122。在本實施例中，球底支撐層120的材料可包括有機高分子材料、無機高分子材料或有機無機混合材料。上述有機高分子材料可為聚亞醯胺(PI)、聚苯并噁唑(PBO)、苯環丁烯聚合物(BCB) 或其他適合的材料，無機高分子材料可為氧化矽(silicon oxide)、氮化矽(silicon nitride)、氧氮化矽(silicon oxynitride)、聚矽氧烷(polysiloxane)、聚矽氮烷(polysilazane)、聚矽氮氧烷(polysiloxazane)、聚碳矽烷(polycarbosilane)或其他適合的材料。並且，球底支撐層120的厚度約介於1微米（μm）至50微米之間，或者，球底支撐層120的厚度約可大於或等於各開口122的直徑的十分之一，以對之後形成的銲球160提供足夠的結構支撐並幫助銲球160的對位。
接著，請參照圖4至圖7，形成一重佈線路層130於球底支撐層120上。在本實施例中，重佈線路層130可如圖7所示之包括連接球底支撐層120的第一表面S1、相對第一表面S1的一第二表面S2以及內嵌於第一表面S1的一圖案化線路層132，圖案化線路層132的外表面與重佈線路層130的第一表面S1共平面。
詳細而言，形成重佈線路層130的方法可包括下列步驟。首先，如圖4所示之形成圖案化線路層132於球底支撐層120上，再形成第一介電層134於球底支撐層120上，以使圖案化線路層132內嵌於第一介電層134，如此，由於圖案化線路層132及第一介電層134皆形成於同一平面上，故圖案化線路層132的外表面與第一介電層134的表面共平面，以共同定義出重佈線路層130的第一表面S1。在本實施例中，由於球底支撐層120並非為重佈線路層130的介電層，而是另外形成的疊構層，故球底支撐層120與重佈線路層130的介電層的材料可不相同。
接著，請參照圖5，形成多個導通孔136於圖案化線路層132上。在本實施例中，形成導通孔136的方法可包括：先形成一種子層（未繪示）於圖案化線路層132及第一介電層134上，接著形成一圖案化光阻層R1於種子層上，其中圖案化光阻層R1包括多個開口，以暴露部分的種子層，接著再以種子層作為導電路徑進行電鍍，以於圖案化光阻層R1的開口內形成導通孔136，之後再移除圖案化光阻層R1並蝕刻移除被暴露的部分種子層，即可完成導通孔136的製作。
接著，請參照圖6，形成一第二介電層138於第一介電層134上，且第二介電層138環繞導通孔136，以使導通孔136貫穿第二介電層138，且導通孔136連通重佈線路層130的第一表面S1及第二表面S2。之後，再如圖7所示之形成一球底金屬層139於第二介電層138上，並使球底金屬層139電性連接導通孔136。
在本實施例中，形成球底金屬層139的方法可相似於前述形成導通孔136的方法：先形成一種子層137於導通孔136及第二介電層138上，接著形成圖案化光阻層於種子層137上，且圖案化光阻層的開口暴露導通孔136，接著再以種子層137作為導電路徑進行電鍍，以於圖案化光阻層的開口內形成球底金屬層139，之後再移除圖案化光阻層並蝕刻移除被暴露的部分種子層137，即可完成如圖7所示之球底金屬層139的製作。
接著，請參照圖8，設置一晶片140於重佈線路層130的第二表面S2上。在本實施例中，晶片140利用多個導電凸塊142以覆晶接合的方法設置於重佈線路層130的球底金屬層139上，且晶片140透過球底金屬層139及導通孔136而電性連接至圖案化線路層132。
之後，請參照圖9，形成一封裝膠體150於重佈線路層130的第二表面S2以包覆晶片140。接著，使載板105及突起110自球底支撐層120脫離，以移除載板105及突起110並同時形成暴露圖案化線路層132的開口122於球底支撐層120上。具體而言，球底支撐層120的開口122暴露圖案化線路層132的外表面。在本實施例中，移除載板105的方法可包括機械式移除載板或是利用對離型層112進行照光、雷射或加熱等方法來移除載板105。當然，本揭露並不侷限於此。
此外，由於在移除載板105時容易對封裝結構產生應力，進而導致重佈線路層130中的線路產生斷裂的情形，有鑑於此，在本實施例中，重佈線路層130中的第一介電層134的材料的楊氏係數可小於第二介電層138的材料的楊氏係數，並且，進一步而言，第一介電層的楊氏係數約可小於10GPa。因此，換句話說，重佈線路層130中較靠近載板105的介電層會比遠離載板105的介電層更軟，因而可幫助吸收遠離載板105的介電層因載板105被移除而承受的應力，進而可防止介電層內的線路產生斷裂的情形。舉例來說，由於無機材料相較於有機材料較硬，因此，在一實施例中，第一介電層134的材料可包括有機材料或有機無機混合材料，而第二介電層138的材料則可包括無機材料。或者，在另一實施例中，第一介電層134的材料可為有機材料，而第二介電層138的材料則可包括無機材料或有機無機混合材料。上述有機材料可為聚亞醯胺(PI)、聚苯并噁唑(PBO)、苯環丁烯聚合物(BCB)，無機材料可為氧化矽(silicon oxide)、氮化矽(silicon nitride)、氧氮化矽(silicon oxynitride)、聚矽氧烷(polysiloxane)、聚矽氮烷(polysilazane)、聚矽氮氧烷(polysiloxazane)、聚碳矽烷(polycarbosilane)或其他適合的材料。在本實施例中，球底支撐層120可為有機高分子材料。
接著，便可如圖10所示之形成多個銲球160於球底支撐層120的開口122內，且銲球160電性連接圖案化線路層132。至此，本實施例的封裝結構100的製作方法即大致完成。如此配置，本實施例的封裝結構100的製作方法可在先形成重佈線路層而後設置晶片140的流程下，在移除載板105時即可同時形成具有開口122的球底支撐層120，以對銲球160提供結構支撐並可幫助銲球160對位，提升封裝結構100的可靠度。此外，球底支撐層120更可防止水氣進入封裝結構100，因而可增加封裝結構100的阻擋水氣及/或抗氧化的能力。
圖11是依照本揭露的另一實施例的一種封裝結構的流程剖面示意圖。圖12是依照本揭露的另一實施例的一種封裝結構的流程剖面示意圖。在前述實施例中，設置於載板105上的突起110是呈方塊狀，故據此而形成的球底支撐層120的開口122為方形開口，然而，本揭露並不侷限突起110及據此形成的球底支撐層120的開口122的形狀。在如圖11所示的實施例中，設置於載板105上的突起110a的剖面形狀呈梯形，換句話說，突起110a的頂面尺寸小於突起110a的底面尺寸。在如圖12所示的實施例中，設置於載板105上的突起110b的剖面形狀呈球狀，因此，據此形成的球底支撐層120的開口122為球形開口。當然，上述實施例僅為示例，而非用以限定本揭露的範圍。
圖13至圖15是依照本揭露的另一實施例的一種封裝結構的製作方法的部分流程剖面示意圖。在此必須說明的是，本實施例之封裝結構的製作方法與前述實施例的封裝結構的製作方法相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。請參照圖13至圖15，以下將針對本實施例之封裝結構的製作方法與前述實施例的封裝結構的製作方法之間的差異做說明。
請先參照圖13，本實施例的封裝結構的製作方法可在圖2的步驟之後（也就是在形成多個突起110及離形層112於載板105上之後），如圖13所示之形成一附著層114於覆蓋突起110的部分離型層112上。在本實施例中，形成附著層114的方法可包括網板印刷，也就是利用具有多個暴露突起110的開口之網板來進行印刷，以形成附著層114。之後，再參照圖14，形成球底支撐層120於突起110之間，並且，球底支撐層120的上表面與附著層114的頂面共平面。在本實施例中，附著層114的材料包括鈦、銅、鎳或銀。當然，本實施例僅用以舉例說明，本揭露並不限制附著層114的材料。
接著，再接續執行如圖4至圖9的製程步驟而可得到如圖15所示之結構。之後，再使載板105及突起110自球底支撐層120及附著層114脫離，以形成暴露圖案化線路層132的開口122於球底支撐層120上，並且，附著層114如圖16所示之覆蓋各開口122的內壁以及被各開口122所暴露的部分圖案化線路層132。在本實施例中，附著層114遠離圖案化線路層132的一底面與球底支撐層120遠離圖案化線路層的一下表面共平面。接著，便可如圖16所示之形成多個銲球160於球底支撐層120的開口122內，且銲球160可通過附著層114而電性連接圖案化線路層132。並且，附著層114可增強銲球160的連接強度。至此，本實施例的封裝結構100的製作方法即大致完成。
圖17至圖20是依照本揭露的另一實施例的一種封裝結構的製作方法的流程剖面示意圖。在此必須說明的是，本實施例之封裝結構的製作方法與前述實施例的封裝結構的製作方法相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。請參照圖17至圖20，以下將針對本實施例之封裝結構的製作方法與前述實施例的封裝結構的製作方法之間的差異做說明。
在本實施例中，球底支撐層120可如圖17所示之全面覆蓋載板105的上表面。前述實施例中的離型層112可選擇性的設置於載板105與球底支撐層120之間。接著，可依照相似於前述實施例圖4至圖9的製作流程依序進行形成重佈線路層130、設置晶片140以及形成封裝膠體150等步驟而得到如圖18所示之結構。接著，移除載板105並對球底支撐層120進行圖案化製程，以於球底支撐層120上形成如圖19所示之暴露圖案化線路層132的開口122。上述的圖案化製程可包括雷射鑽蝕、乾式蝕刻或濕式蝕刻等方法。
此外，在另一實施例中，球底支撐層的材料可為光敏感材料。如此，在移除載板105之前，也就是在如圖18所示之狀態下，對球底支撐層120中對應欲形成開口122的部分進行圖案化曝光製程，也就是針對欲形成開口122的部分球底支撐層120以紫外光或雷射進行局部曝光。本實施例僅為示例，實際曝光的區域可依球底支撐層120的材料屬於正光阻或負光阻來決定。對應開口122的部分球底支撐層120會因曝光而產生裂解，因此，當載板105自球底支撐層120脫離時，對應開口122的部分球底支撐層120會隨著載板105而被移除，因而可在球底支撐層120上形成如圖19所示的暴露圖案化線路層132的開口122。如此，本實施例可在移除載板105的同時在球底支撐層120上形成暴露圖案化線路層132的開口122。
接著，銲球160可如圖20所示之設置於球底支撐層120的開口122內，並與圖案化線路層132電性連接。因此，球底支撐層120可對銲球160提供結構支撐並可幫助銲球160對位，提升封裝結構100的可靠度。此外，球底支撐層120更可防止水氣進入封裝結構100，因而可增加封裝結構100的阻擋水氣及/或抗氧化的能力。
圖21至圖23是依照本揭露的另一實施例的一種封裝結構的製作方法的部分流程剖面示意圖。在此必須說明的是，本實施例之封裝結構的製作方法與前述實施例的封裝結構的製作方法相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。請參照圖21至圖23，以下將針對本實施例之封裝結構的製作方法與前述實施例的封裝結構的製作方法之間的差異做說明。
請先參照圖21，本實施例的封裝結構的製作方法可在圖19的步驟之後（也就是形成暴露圖案化線路層132的開口122之後），形成一圖案化光阻層R2於球底支撐層120上，其中，圖案化光阻層R2暴露各個開口122。
接著，請參照圖22，以圖案化光阻層R2作為罩幕進行一金屬化製程，以形成如圖22所示之附著層114。在本實施例中，上述的金屬化可為一化鍍(無電電鍍)製程，以於圖案化光阻層R2所暴露的部分形成附著層114，其中，附著層114是透過各開口122的內壁產生化學反應而形成。在本實施例中，附著層114的材料可包括鈦、銅、鎳或銀。當然，本實施例僅用以舉例說明，本揭露並不侷限於此。
接著，請參照圖23，移除圖案化光阻層R2。之後，便可如圖16所示之形成多個銲球160於球底支撐層120的開口122內，而可形成相似於圖16所示之封裝結構100，惟本實施例之附著層114為金屬與球底支撐層120經由化學反應而生成，因此，附著層114與球底支撐層120遠離圖案化線路層的下表面共平面，且圖案化線路層132的表面無附著層114覆蓋。
綜上所述，本揭露實施例的封裝結構及其製作方法是先在載板上形成球底支撐層再於其上形成重佈線路層，並可在之後移除載板時形成具有開口的球底支撐層。如此，在先形成重佈線路層而後設置晶片的製程下所形成的封裝結構得以具有球底支撐層，因而可對銲球提供結構支撐並可幫助銲球對位，提升封裝結構的可靠度。並且，附著層覆蓋開口的內壁以及被開口所暴露的部分圖案化線路層，因而可提升銲球與開口及圖案化線路層之間的連接強度。此外，球底支撐層可防止水氣進入封裝結構內，因而可增加封裝結構的阻擋水氣及/或抗氧化的能力。因此，本揭露的封裝結構及其製作方法可有效提升封裝結構的製程良率及結構可靠度。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧封裝結構
105‧‧‧載板
110、110a、110b‧‧‧突起
112‧‧‧離型層
114‧‧‧附著層
120‧‧‧球底支撐層
122‧‧‧開口
130‧‧‧重佈線路層
132‧‧‧圖案化線路層
134‧‧‧第一介電層
136‧‧‧導通孔
137‧‧‧種子層
138‧‧‧第二介電層
139‧‧‧球底金屬層
140‧‧‧晶片
142‧‧‧導電凸塊
150‧‧‧封裝膠體
160‧‧‧銲球
R1、R2‧‧‧圖案化光阻層
S1‧‧‧第一表面
S2‧‧‧第二表面
圖1至圖10是依照本揭露的一實施例的一種封裝結構的製作方法的流程剖面示意圖。 圖11是依照本揭露的另一實施例的一種封裝結構的流程剖面示意圖。 圖12是依照本揭露的另一實施例的一種封裝結構的流程剖面示意圖。 圖13至圖16是依照本揭露的另一實施例的一種封裝結構的製作方法的部分流程剖面示意圖。 圖17至圖20是依照本揭露的另一實施例的一種封裝結構的製作方法的流程剖面示意圖。 圖21至圖23是依照本揭露的另一實施例的一種封裝結構的製作方法的部分流程剖面示意圖。

Claims (22)

  1. 一種封裝結構，包括： 一重佈線路層，包括一第一表面、相對該第一表面的一第二表面以及設置於該第一表面的一圖案化線路層，其中該圖案化線路層的一外表面與該第一表面共平面； 一晶片，設置於該第二表面並電性連接該圖案化線路層； 一封裝膠體，設置於該第二表面以包覆該晶片； 一球底支撐層，設置於該第一表面上並包括多個開口，該些開口暴露該圖案化線路層的該外表面； 一附著層，覆蓋各該開口的一內壁；以及 多個銲球，分別設置於該些開口內並電性連接該圖案化線路層。
  2. 如申請專利範圍第1項所述的封裝結構，其中該球底支撐層與該重佈線路層的一介電層的材料不同。
  3. 如申請專利範圍第1項所述的封裝結構，其中該重佈線路層更包括： 多個導通孔，連通該第一表面及該第二表面，並電性連接該圖案化線路層；以及 一球底金屬層，設置於該第二表面並電性連接該些導通孔。
  4. 如申請專利範圍第3項所述的封裝結構，其中該重佈線路層更包括： 一第一介電層，其中該圖案化線路層內嵌於該第一介電層，且該圖案化線路層的該外表面與該第一介電層的表面共平面，以共同定義出該第一表面； 一第二介電層，設置於該第一介電層上，其中該些導通孔貫穿該第二介電層，且該球底金屬層，設置於該第二介電層上。
  5. 如申請專利範圍第4項所述的封裝結構，其中該第一介電層的材料的楊氏係數小於該第二介電層的材料的楊氏係數，且該第一介電層的材料的楊氏係數小於10Gpa。
  6. 如申請專利範圍第1項所述的封裝結構，其中該球底支撐層的厚度介於1微米（μm）至50微米之間或大於或等於各該開口的一直徑的十分之一。
  7. 如申請專利範圍第1項所述的封裝結構，其中該附著層的材料包括鈦、銅、鎳或銀。
  8. 如申請專利範圍第1項所述的封裝結構，其中該附著層覆蓋被各該開口所暴露的部分該圖案化線路層。
  9. 如申請專利範圍第1項所述的封裝結構，其中該附著層遠離該圖案化線路層的一底面與該球底支撐層遠離該圖案化線路層的一下表面共平面。
  10. 一種封裝結構的製作方法，包括： 形成一球底支撐層於一載板上； 形成一重佈線路層於該球底支撐層上，其中該重佈線路層包括連接該球底支撐層的一第一表面、相對該第一表面的一第二表面以及內嵌於該第一表面的一圖案化線路層，該圖案化線路層的一外表面與該第一表面共平面； 設置一晶片於該第二表面上，其中該晶片電性連接該圖案化線路層； 形成一封裝膠體於該第二表面以包覆該晶片； 移除該載板並形成暴露該圖案化線路層的多個開口於該球底支撐層上；以及 形成多個銲球於該些開口內，其中該些銲球電性連接該圖案化線路層。
  11. 如申請專利範圍第10項所述的封裝結構的製作方法，更包括： 在形成該球底支撐層於該載板上之前，形成多個突起於該載板上。
  12. 如申請專利範圍第11項所述的封裝結構的製作方法，更包括： 在形成該球底支撐層於該載板上之前，形成一離型層於該載板上，其中該離型層覆蓋該些突起以及被該些突起所暴露的該載板的一表面。
  13. 如申請專利範圍第12項所述的封裝結構的製作方法，更包括： 在將該球底支撐層填充於該些突起之間之前，形成一附著層於覆蓋該些突起的部分該離型層上，該球底支撐層的該上表面與該附著層的一頂面共平面，且該附著層遠離該圖案化線路層的一底面與該球底支撐層遠離該圖案化線路層的一下表面共平面。
  14. 如申請專利範圍第13項所述的封裝結構的製作方法，其中該附著層覆蓋各該開口的一內壁以及被各該開口所暴露的部分該圖案化線路層。
  15. 如申請專利範圍第11項所述的封裝結構的製作方法，其中該球底支撐層填充於該些突起之間，該球底支撐層的一上表面與該些突起的一上表面共平面，該些突起在該球底支撐層上定義出該些開口。
  16. 如申請專利範圍第15項所述的封裝結構的製作方法，其中移除該載板的步驟更包括： 令該載板及該些突起自該球底支撐層脫離，以形成暴露該圖案化線路層的該些開口於該球底支撐層上。
  17. 如申請專利範圍第10項所述的封裝結構的製作方法，其中形成該重佈線路層於該球底支撐層上的步驟更包括： 形成一第一介電層於該球底支撐層上，其中該圖案化線路層內嵌於該第一介電層，且該圖案化線路層的該外表面與該第一介電層的表面共平面，以共同定義出該第一表面； 形成多個導通孔於該圖案化線路層上； 形成一第二介電層於該第一介電層上，且該第二介電層環繞該些導通孔；以及 形成一球底金屬層於該第二介電層上，且該球底金屬層電性連接該些導通孔。
  18. 如申請專利範圍第10項所述的封裝結構的製作方法，其中該晶片利用多個導電凸塊以覆晶接合的方法設置於該重佈線路層上。
  19. 如申請專利範圍第10項所述的封裝結構的製作方法，其中形成暴露該圖案化線路層的該些開口於該球底支撐層上的方法包括雷射鑽蝕、乾式蝕刻或濕式蝕刻。
  20. 如申請專利範圍第10項所述的封裝結構的製作方法，更包括： 在移除該載板之前，對該球底支撐層對應該些開口的部分進行一圖案化曝光製程，其中該球底支撐層的材料包括光敏感材料；以及 令該載板自該球底支撐層脫離，以使對應該些開口的部分該球底支撐層隨著該載板而被移除，以形成暴露該圖案化線路層的該些開口於該球底支撐層上。
  21. 如申請專利範圍第20項所述的封裝結構的製作方法，更包括： 形成一圖案化光阻層於該球底支撐層上，其中該圖案化光阻層暴露各該開口； 以該圖案化光阻層作罩幕進行一金屬化製程，以形成一附著層，其中該附著層覆蓋各該開口的一內壁；以及 移除該圖案化光阻層。
  22. 如申請專利範圍第10項所述的封裝結構的製作方法，其中移除該載板的方法包括機械、照光、雷射或加熱移除法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI686920B (zh) * 2018-12-27 2020-03-01 財團法人工業技術研究院 電子元件封裝結構及其製造方法
TWI791924B (zh) * 2018-11-15 2023-02-11 日商山榮化學股份有限公司 通路配線形成用基板及通路配線形成用基板之製造方法和半導體裝置安裝零件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975741B2 (en) * 2011-10-17 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming package-on-package structures
US10192796B2 (en) * 2012-09-14 2019-01-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual-sided interconnect structures in FO-WLCSP
US9412661B2 (en) * 2012-11-21 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming package-on-package structure
US9362236B2 (en) * 2013-03-07 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US9842825B2 (en) * 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same
US9812337B2 (en) * 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791924B (zh) * 2018-11-15 2023-02-11 日商山榮化學股份有限公司 通路配線形成用基板及通路配線形成用基板之製造方法和半導體裝置安裝零件
TWI686920B (zh) * 2018-12-27 2020-03-01 財團法人工業技術研究院 電子元件封裝結構及其製造方法

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