TW201725588A - 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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Abstract

一種資料寫入方法、記憶體控制電路單元與記憶體儲存裝置。此方法包括記錄清倉指令計數並且每當從主機系統中接收到清倉指令時，更新清倉指令計數。本方法還包括提取第一實體抹除單元作為作動實體單元，並且判斷清倉指令計數是否大於清倉指令計數門檻值。本方法亦包括，倘若清倉指令計數門檻值大於清倉指令計數門檻值時，將作動實體單元的寫入模式設定為第一寫入模式。本方法更包括，倘若清倉指令計數門檻值非大於清倉指令計數門檻值時，將作動實體單元的寫入模式設定為第二寫入模式。

Description

資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於關於一種資料寫入方法，且特別是有關於用於可複寫式非揮發性記憶體模組的資料寫入方法及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
依據每個記憶胞可儲存的位元數，反及（NAND）型快閃記憶體可區分為單階儲存單元（Single Level Cell, SLC）NAND型快閃記憶體、多階儲存單元（Multi Level Cell, MLC）NAND型快閃記憶體與三階儲存單元（Trinary Level Cell, TLC）NAND型快閃記憶體，其中SLC NAND型快閃記憶體的每個記憶胞可儲存1個位元的資料（即，“1”與“0”），MLC NAND型快閃記憶體的每個記憶胞可儲存2個位元的資料並且TLC NAND型快閃記憶體的每個記憶胞可儲存3個位元的資料。
在NAND型快閃記憶體中，實體程式化單元是由排列在同一條字元線上的數個記憶胞所組成。由於SLC NAND型快閃記憶體的每個記憶胞可儲存1個位元的資料，因此，在SLC NAND型快閃記憶體中，排列在同一條字元線上的數個記憶胞是對應一個實體程式化單元。
相對於SLC NAND型快閃記憶體來說，MLC NAND型快閃記憶體的每個記憶胞的浮動閘儲存層可儲存2個位元的資料，其中每一個儲存狀態（即，“11”、“10”、“01”與“00”）包括最低有效位元（Least Significant Bit, LSB）以及最高有效位元（Most Significant Bit, MSB）。例如，儲存狀態中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，排列在同一條字元線上的數個記憶胞可組成2個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元（low physical programming unit），並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元（upper physical programming unit）。特別是，下實體程式化單元的寫入速度會快於上實體程式化單元的寫入速度，並且當程式化上實體程式化單元發生錯誤時，下實體程式化單元所儲存之資料亦可能因此遺失。
類似地，在TLC NAND型快閃記憶體中，的每個記憶胞可儲存3個位元的資料，其中每一個儲存狀態（即，“111”、“110”、“101”、“100”、“011”、“010”、“001”與“000”）包括左側算起之第1個位元的LSB、從左側算起之第2個位元的中間有效位元（Center Significant Bit, CSB）以及從左側算起之第3個位元的MSB。因此，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。特別是，在TLC NAND型快閃記憶體中，若要確保一條字元線上的資料可穩定的被儲存，必須對此字元線完成三次程式化。例如，對第一條字元線上的記憶胞進行第一程式化後，第一條字元線上的記憶胞會處於第一狀態(first state)。而在對第二條字元線上的記憶胞進行的同時第一條字元線上的記憶胞會再次被程式化。此時，第一條字元線上的記憶胞會處於模糊狀態(foggy state)。然後，在對第三條字元線上的記憶胞進行的同時第一、第二條字元線上的記憶胞會再次被程式化，此時，第一條字元線上的記憶胞會處於良好狀態(fine state)。再者，在對第四條字元線上的記憶胞進行的同時第二、第三條字元線上的記憶胞會再次被程式化，此時，第二條字元線上的記憶胞會處於良好狀態，由此第一條字元線上的記憶胞中的資料才能被確保是穩定的儲存。基於上述原理，當主機系統下達清倉指令(flush command)時，為了能夠確保資料已穩定儲存至TLC NAND型快閃記憶體，記憶體控制器還需對接續的另外三條字元線進行程式化。而每條字元線上上包括三個實體程式化單元，因此，記憶體控制電路需寫入虛擬資料至9個實體程式化單元，由此將造成過多個冗餘寫入，降低記憶體儲存裝置的儲存效率，縮短記憶體儲存裝置的壽命。
本發明提供一種資料寫入方法、記憶體控制電路單元與記憶體儲存裝置其能夠根據執行清倉指令的頻率來調整實體抹除單元的寫入模式，由此減少虛擬資料的寫入。
本發明的一範例實施例提出一種用於可複寫式非揮發性記憶體模組的資料寫入方法，其中此可複寫式非揮發性記憶體模組具有多個實體抹除單元，每一實體抹除單元具有多個下實體程式化單元與多個上實體程式化單元。此資料寫入方法包括記錄清倉指令計數。本資料寫入方法還包括從此些實體抹除單元之中提取第一實體抹除單元作為作動實體單元，並且判斷清倉指令計數是否大於清倉指令計數門檻值。本資料寫入方法亦包括，倘若清倉指令計數門檻值大於清倉指令計數門檻值時，將作動實體單元的寫入模式設定為第一寫入模式，其中在該第一寫入模式中，構成作動實體單元的各記憶胞儲存第一數目的位元資料。本資料寫入方法更包括，倘若清倉指令計數門檻值非大於清倉指令計數門檻值時，將作動實體單元的寫入模式設定為第二寫入模式，其中在第二寫入模式中，構成作動實體單元的各記憶胞儲存第二數目的位元資料，其中第一數目小於第二數目。
在本發明的一範例實施例中，上述記錄清倉指令計數的步驟包括：每當從主機系統中接收到清倉指令時，更新清倉指令計數。
在本發明的一範例實施例中，上述記錄清倉指令計數的步驟更包括：在設定作動實體單元的寫入模式設定後，重置清倉指令計數。
在本發明的一範例實施例中，上述更新清倉指令計數的步驟包括將清倉指令計數加1，並且上述重置清倉指令計數的步驟包括將清倉指令計數設定為0。
在本發明的一範例實施例中，上述從實體抹除單元之中提取第一實體抹除單元作為作動實體單元的步驟包括：從實體抹除單元之中提取由第一實體抹除單元與至少一另一實體抹除單元所構成的超實體單元作為作動實體單元。此外，上述記錄清倉指令計數的步驟更包括：在此超實體單元被寫滿後，重置清倉指令計數。
在本發明的一範例實施例中，上述的資料寫入方法更包括從主機系統接收寫入指令及對應寫入指令的寫入資料；以及根據作動實體單元的寫入模式，將寫入資料程式化至作動實體單元。
在本發明的一範例實施例中，上述的資料寫入方法更包括將該實體抹除單元邏輯地至少分組為資料區與閒置區，其中上述從實體抹除單元之中提取第一實體抹除單元作為作動實體單元的步驟包括：從閒置區中提取第一實體抹除單元作為作動實體單元。
在本發明的一範例實施例中，每一實體抹除單元更具有多個中實體程式化單元。
在本發明的一範例實施例中，上述資料寫入方法更包括：根據主機寫入資料量與實際程式化資料量動態地調整清倉指令計數門檻值。
在本發明的一範例實施例中，上述根據主機寫入資料量與實際程式化資料量動態地調整清倉指令計數門檻值的步驟包括：當實際程式化資料量除以主機寫入資料量所獲得的值增加時，降低清倉指令計數門檻值。
本發明的一範例實施例提出一種用於控制可複寫式非揮發性記憶體模組的記憶體控制電路單元，其包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個實體抹除單元，每一實體抹除單元具有多個下實體程式化單元與多個上實體程式化單元。記憶體管理電路耦接至主機介面與記憶體介面，並且用以記錄清倉指令計數。此外，記憶體管理電路更用以從此些實體抹除單元之中提取第一實體抹除單元作為作動實體單元，且判斷清倉指令計數是否大於清倉指令計數門檻值。倘若清倉指令計數門檻值大於清倉指令計數門檻值時，記憶體管理電路將作動實體單元的寫入模式設定為第一寫入模式，其中在第一寫入模式中，構成作動實體單元的各記憶胞儲存第一數目的位元資料。倘若清倉指令計數門檻值非大於清倉指令計數門檻值時，記憶體管理電路將作動實體單元的寫入模式設定為第二寫入模式，其中在第二寫入模式中，構成作動實體單元的各記憶胞儲存第二數目的位元資料，其中第一數目小於第二數目。
在本發明的一範例實施例中，在上述記錄清倉指令計數的運作中，每當從主機系統中接收到清倉指令時，記憶體管理電路更新清倉指令計數。
在本發明的一範例實施例中，在上述記錄清倉指令計數的運作中，記憶體管理電路更用以在設定作動實體單元的寫入模式設定後，重置清倉指令計數。
在本發明的一範例實施例中，在更新清倉指令計數的運作中，記憶體管理電路將清倉指令計數加1，並且在重置清倉指令計數的運作中，記憶體管理電路將該清倉指令計數設定為0。
在本發明的一範例實施例中，在從實體抹除單元之中提取第一實體抹除單元作為作動實體單元的運作中，記憶體管理電路從實體抹除單元之中提取由第一實體抹除單元與至少一另一實體抹除單元所構成的超實體單元作為作動實體單元。此外，在記錄清倉指令計數的運作中，記憶體管理電路在此超實體單元被寫滿後，重置清倉指令計數。
在本發明的一範例實施例中，記憶體管理電路更用以從主機系統接收寫入指令及對應此寫入指令的寫入資料，並且根據作動實體單元的寫入模式，下達一序列指令以將此寫入資料程式化至作動實體單元。
在本發明的一範例實施例中，記憶體管理電路更用以將實體抹除單元邏輯地至少分組為資料區與閒置區。其中在從此些實體抹除單元之中提取第一實體抹除單元作為作動實體單元的運作中，記憶體管理電路從閒置區中提取第一實體抹除單元作為作動實體單元。
在本發明的一範例實施例中，記憶體管理電路更用以根據主機寫入資料量與實際程式化資料量動態地調整清倉指令計數門檻值。
在本發明的一範例實施例中，當實際程式化資料量除以主機寫入資料量所獲得的值增加時，記憶體管理電路降低清倉指令計數門檻值。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，每一實體抹除單元具有多個下實體程式化單元與多個上實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且用以記錄清倉指令計數。此外，記憶體控制電路單元更用以從此些實體抹除單元之中提取第一實體抹除單元作為作動實體單元，且判斷清倉指令計數是否大於清倉指令計數門檻值。倘若清倉指令計數門檻值大於清倉指令計數門檻值時，記憶體控制電路單元將作動實體單元的寫入模式設定為第一寫入模式，其中在第一寫入模式中，構成作動實體單元的各記憶胞儲存第一數目的位元資料。倘若清倉指令計數門檻值非大於清倉指令計數門檻值時，記憶體控制電路單元將作動實體單元的寫入模式設定為第二寫入模式，其中在第二寫入模式中，構成作動實體單元的各記憶胞儲存第二數目的位元資料，其中第一數目小於第二數目。
在本發明的一範例實施例中，記憶體控制電路單元更用以從主機系統接收寫入指令及對應此寫入指令的寫入資料，並且根據作動實體單元的寫入模式，下達一序列指令以將此寫入資料程式化至作動實體單元。
在本發明的一範例實施例中，在上述記錄清倉指令計數的運作中，每當從主機系統中接收到清倉指令時，記憶體控制電路單元更新清倉指令計數。
在本發明的一範例實施例中，在上述記錄清倉指令計數的運作中，記憶體控制電路單元更用以在設定作動實體單元的寫入模式設定後，重置清倉指令計數。
在本發明的一範例實施例中，在更新清倉指令計數的運作中，記憶體控制電路單元將清倉指令計數加1，並且在重置清倉指令計數的運作中，記憶體控制電路單元將該清倉指令計數設定為0。
在本發明的一範例實施例中，在從實體抹除單元之中提取第一實體抹除單元作為作動實體單元的運作中，記憶體控制電路單元從實體抹除單元之中提取由第一實體抹除單元與至少一另一實體抹除單元所構成的超實體單元作為作動實體單元。此外，在記錄清倉指令計數的運作中，記憶體控制電路單元在此超實體單元被寫滿後，重置清倉指令計數。
在本發明的一範例實施例中，記憶體控制電路單元更用以將實體抹除單元邏輯地至少分組為資料區與閒置區。其中在從此些實體抹除單元之中提取第一實體抹除單元作為作動實體單元的運作中，記憶體控制電路單元從閒置區中提取第一實體抹除單元作為作動實體單元。
在本發明的一範例實施例中，記憶體控制電路單元更用以根據主機寫入資料量與實際程式化資料量動態地調整清倉指令計數門檻值。
在本發明的一範例實施例中，當實際程式化資料量除以主機寫入資料量所獲得的值增加時，記憶體控制電路單元降低清倉指令計數門檻值。
基於上述，本發明範例實施例的資料寫入方法、記憶體控制電路單元與記憶體儲存裝置能夠有效地降低執行清倉指令而寫入之虛擬資料的資料量，由此延長可複寫式非揮發性記憶體的壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路單元)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、崁入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”（如圖3A所示），其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會使用從閒置區604中提取實體抹除單元來寫入資料，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖8，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯位址LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯位址具有多個邏輯單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯位址或更新儲存於邏輯位址中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元作為作動實體單元來寫入資料，以輪替資料區602的實體抹除單元。並且，當此作為作動實體單元的實體抹除單元被寫滿時，記憶體控制器404(或記憶體管理電路502)會再從閒置區504中提取空的實體抹除單元作為作動實體單元，以繼續寫入對應來自於主機系統1000之寫入指令的更新資料。此外，當閒置區604中可用的實體抹除單元的數目小於預設值時，記憶體控制器404(或記憶體管理電路502)會執行有效資料合併程序(亦稱為，垃圾蒐集(garbage collecting)程序)來整理資料區602中的有效資料，以將資料區602中無儲存有效資料的實體抹除單元重新關聯至閒置區604。
為了識別每個邏輯位址的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯位址與實體抹除單元之間的映射。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯位址-實體位址映射表來記錄每一邏輯位址所映射的實體抹除單元。當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯位址-實體位址映射表載入至緩衝記憶體508來維護，並且依據邏輯位址-實體位址映射表來寫入或讀取資料。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯位址之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯位址LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯位址-實體位址映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯位址的映射時，對應此邏輯位址所屬之邏輯區域的邏輯位址-實體位址映射表會被載入至緩衝記憶體508來被更新。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
請再參照圖6，主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄一個清倉指令(flush command)計數，並每當從主機系統11接收到清倉指令時，記憶體控制電路單元404（或記憶體管理電路502）會更新此清倉指令計數。例如，記憶體控制電路單元404（或記憶體管理電路502）會將目前清倉指令計數的數值加1作為更新後的清倉指令計數。
特別是，每當一個作動實體單元存滿資料並從閒置區604中提取另一個實體抹除單元作為新的作動實體單元時，記憶體控制電路單元404（或記憶體管理電路502）會判斷清倉指令計數是否大於清倉指令計數門檻值。倘若清倉指令計數大於清倉指令計數門檻值時，記憶體控制電路單元404（或記憶體管理電路502）會將目前作動實體單元的寫入模式設定為第一寫入模式；並且倘若清倉指令計數非大於清倉指令計數門檻值時，記憶體控制電路單元404（或記憶體管理電路502）會將目前作動實體單元的寫入模式設定為第二寫入模式。在設定好目前作動實體單元的寫入模式之後，記憶體控制電路單元404（或記憶體管理電路502）會重置清倉指令計數。例如，記憶體控制電路單元404（或記憶體管理電路502）會將清倉指令計數的數值重新設定為0。也就是說，在本範例實施例中，每當更換新的作動實體單元時，記憶體控制電路單元404（或記憶體管理電路502）會根據目前的清倉指令計數來決定目前作動實體單元的寫入模式。
在此，所謂第一寫入模式是指，一個記憶胞儲存一個位元資料的程式化模式。例如，在第一寫入模式中，記憶體控制電路單元404（或記憶體管理電路502）會以單層記憶胞（single layer memory cell, SLC）模式、下實體程式化（lower physical programming）模式、混合程式化（mixture programming）模式或少層記憶胞（less layer memory cell）模式來對構成作動實體單元的記憶胞進行程式化。也就是說，在第一寫入模式中，記憶體控制電路單元404（或記憶體管理電路502）僅會對下實體程式化單元進行資料的寫入運作。因此，一個以第一寫入模式來程式化的實體抹除單元僅有三分之一的容量會被使用。
所謂第二寫入模式是指，一個記憶胞儲存多個位元的程式化模式。例如，在第二寫入模式中，記憶體控制電路單元404（或記憶體管理電路502）會以多階記憶胞（MLC）程式化模式、複數階（TLC）記憶胞程式化模式或類似模式來對構成作動實體單元的記憶胞進行程式化。也就是說，當使用第二寫入模式來寫入資料時，記憶體控制電路單元404（或記憶體管理電路502）會對一個實體程式化單元組。值得一提的，相較於以第一寫入模式來操作的實體抹除單元，以第二寫入模式來操作的實體抹除單元的使用壽命較短。具體來說，每個實體抹除單元能夠被寫入或抹除的次數是有限的，當一個實體抹除單元被寫入的次數超過一個臨界值時，此實體抹除單元可能就會損壞而無法再被寫入資料，其中對應以第二寫入模式來操作之實體抹除單元的臨界值會低於對應以第一寫入模式來操作之實體抹除單元的臨界值。
如上所述，在本範例實施例中，當清倉指令計數大於清倉指令計數門檻值時，記憶體控制電路單元404（或記憶體管理電路502）會將新的作動實體單元的寫入模式設定為第一寫入模式，由此在後續接收到清倉指令時，記憶體控制電路單元404（或記憶體管理電路502）僅將虛擬資料寫入至下三條字元線上的下實體程式化單元，可大幅降低程式化至可複寫式非揮發性記憶體模組406的虛擬資料的資料量。
圖9A與圖9B是根據一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖9A，在步驟S901中，當記憶體儲存裝置100上電後，記憶體控制電路單元404（或記憶體管理電路502）會建立清倉指令計數並將其設定為0，並在步驟S903中，每當從主機系統11中接收到清倉指令時，記憶體控制電路單元404（或記憶體管理電路502）會更新清倉指令計數(例如，將清倉指令計數的值加1)。
請參照圖9B，在步驟S905中，記憶體控制電路單元404（或記憶體管理電路502）從主機系統11中接收到寫入指令與對應的寫入資料。
在步驟S907中，記憶體控制電路單元404（或記憶體管理電路502）會判斷作動實體單元是否有足夠的空間寫入此寫入資料。
倘若作動實體單元有足夠的空間寫入此寫入資料時，在步驟S909中，記憶體控制電路單元404（或記憶體管理電路502）會根據作動實體單元的寫入模式下達序列指令以將此寫入資料程式化至作動實體單元並且更新邏輯位址-實體位址映射表。
倘若作動實體單元無足夠的空間寫入此寫入資料時，在步驟S911中，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元(以下稱為第一實體抹除單元)作為新的作動實體單元。之後，在步驟S913中，記憶體控制電路單元404（或記憶體管理電路502）會判斷清倉指令計數是否大於清倉指令計數門檻值。
倘若清倉指令計數非大於清倉指令計數門檻值時，在步驟S915中，記憶體控制電路單元404（或記憶體管理電路502）會將第一實體抹除單元的寫入模式設定為第二寫入模式。倘若清倉指令計數大於清倉指令計數門檻值時，在步驟S917中，記憶體控制電路單元404（或記憶體管理電路502）會將第一實體抹除單元的寫入模式設定為第一寫入模式。之後，在步驟S919中，記憶體控制電路單元404（或記憶體管理電路502）會將清倉指令計數重置為0。然後，步驟S909會被執行，以程式化資料。
值得一提的是，在本範例實施例中，清倉指令計數門檻值是固定值，並且在設定作動實體單元的寫入模式後，記憶體控制電路單元404（或記憶體管理電路502）會重置清倉指令計數，以在每使用完一個實體抹除單元後就重新計算接收到的清倉指令數量，以判斷在下一個作動實體單元中使用第一寫入模式或第二寫入模式。然而，本發明不限於此，在另一範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）在不重置清倉指令計數下，持續計數清倉指令計數，並且在清倉指令計數達到一預定數值的倍數時，調整作動實體單元的寫入模式。
值得一提的是，在本範例實施例中，清倉指令計數門檻值是預先計算的固定值。例如，在一個實體抹除單元的容量為384百萬位元組(megabyte, MB)且每條字元線上的記憶胞的容量為3MB的例子中，一個作動實體單元的程式化過程中，寫入的虛擬資料的資料量為清倉指令計數乘上3MB，並且主機寫入資料量為作動實體單元的容量(即，實際程式化資料量)減寫入的虛擬資料的資料量。而實際程式化資料量除以主機寫入資料量所得到的值(亦稱為寫入擴大(write amplification))可衡量可複寫式非揮發性記憶體模組406是否有過多的冗餘寫入。當寫入擴大的值月大時代表冗餘寫入越多可複寫式非揮發性記憶體模組406的壽命越短。倘若使用者設定可容忍的寫入擴大值為1.2時，記憶體控制電路單元404（或記憶體管理電路502）會計算出清倉指令計數必須小於7(即，1.2＜(384MB/(384MB-清倉指令計數×9MB)。因此，記憶體控制電路單元404（或記憶體管理電路502）會將清倉指令計數門檻值固定地設定為7。
然而必須了解的是，在本範例實施例中，清倉指令計數門檻值亦可以是在記憶體儲存裝置100運作時，動態地來決定。例如，記憶體控制電路單元404（或記憶體管理電路502）可實際地測量在一段時間內從主機系統11接收到的寫入資料的量以及實際寫入至可複寫式非揮發性記憶體模組406的資料量，由此計算出目前的寫入擴大值。特別是，倘若目前的寫入擴大值大於可容忍的寫入擴大值時，記憶體控制電路單元404（或記憶體管理電路502）會降低清倉指令計數門檻(例如，將目前的清倉指令計數門檻減1)，由此減少執行清倉指令所寫入的虛擬資料。
在上述範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）是以實體抹除單元為單位來進行寫入操作。然而，必須了解的是，本發明不限於此。在另一範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）將實體抹除單元分組為多個超實體單元來管理，並且每一個超實體單元會包括至少兩個實體抹除單元。例如，當主機系統下達寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）會使用一個超實體單元來程式化資料。例如，一個超實體單元中的至少兩個實體抹除單元是屬於不同的操作單元，例如屬於不同的平面或晶粒，使其可以同時或交錯地被程式化。在此範例中，記憶體控制電路單元404（或記憶體管理電路502）會使用一個超實體單元來作為作動實體單元，並且在此作為作動實體單元的超實體單元被寫滿後，記憶體控制電路單元404（或記憶體管理電路502）才會重置清倉指令計數。也就是說，記憶體控制電路單元404（或記憶體管理電路502）會計算寫滿一個超實體單元期間所接收到的清倉指令數目，由此決定在對下一個超實體單元執行寫入操作時的寫入模式。
綜上所述，本發明範例實施例的資料寫入方法、記憶體控制電路單元與記憶體儲存裝置能夠依據執行清倉指令的頻率來調整實體抹除單元的寫入模式而減少寫入至可複寫式非發性記憶體模組的虛擬資料的資料量，由此延長可複寫式非發性記憶體模組的壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯位址
LZ(0)~LZ(M)‧‧‧邏輯區域
S901‧‧‧建立清倉指令計數並將其設定為0的步驟
S903‧‧‧每當從主機系統中接收到清倉指令時，更新清倉指令計數的步驟
S905‧‧‧從主機系統中接收到寫入指令與對應的寫入資料的步驟
S907‧‧‧判斷作動實體單元是否有足夠的空間寫入此寫入資料的步驟
S909‧‧‧根據作動實體單元的寫入模式下達序列指令以將此寫入資料程式化至作動實體單元並且更新邏輯位址-實體位址映射表的步驟
S911‧‧‧提取一個實體抹除單元(以下稱為第一實體抹除單元)作為新的作動實體單元的步驟
S913‧‧‧判斷清倉指令計數是否大於清倉指令計數門檻值的步驟
S915‧‧‧將第一實體抹除單元的寫入模式設定為第二寫入模式的步驟
S917‧‧‧將第一實體抹除單元的寫入模式設定為第一寫入模式的步驟
S919‧‧‧將清倉指令計數重置為0的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖3是根據本發明範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據一範例實施例所繪示之記憶胞儲存架構與實體抹除單元的示意圖。 圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖9A與9B是根據一範例實施例所繪示的資料寫入方法的流程圖。
S901‧‧‧建立清倉指令計數並將其設定為0的步驟
S903‧‧‧每當從主機系統中接收到清倉指令時，更新清倉指令計數的步驟
S905‧‧‧從主機系統中接收到寫入指令與對應的寫入資料的步驟
S907‧‧‧判斷作動實體單元是否有足夠的空間寫入此寫入資料的步驟
S909‧‧‧根據作動實體單元的寫入模式下達序列指令以將此寫入資料程式化至作動實體單元並且更新邏輯位址-實體位址映射表的步驟
S911‧‧‧提取一個實體抹除單元(以下稱為第一實體抹除單元)作為新的作動實體單元的步驟
S913‧‧‧判斷清倉指令計數是否大於清倉指令計數門檻值的步驟
S915‧‧‧將第一實體抹除單元的寫入模式設定為第二寫入模式的步驟
S917‧‧‧將第一實體抹除單元的寫入模式設定為第一寫入模式的步驟
S919‧‧‧將清倉指令計數重置為0的步驟

Claims (30)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體抹除單元，每一該些實體抹除單元具有多個下實體程式化單元與多個上實體程式化單元，該資料寫入方法包括： 記錄一清倉指令計數； 從該些實體抹除單元之中提取一第一實體抹除單元作為一作動實體單元； 判斷該清倉指令計數是否大於一清倉指令計數門檻值； 倘若該清倉指令計數門檻值大於該清倉指令計數門檻值時，將該作動實體單元的一寫入模式設定為一第一寫入模式，其中在該第一寫入模式中，構成該作動實體單元的各記憶胞是儲存一第一數目的位元資料；以及 倘若該清倉指令計數門檻值非大於該清倉指令計數門檻值時，將該作動實體單元的該寫入模式設定為一第二寫入模式，其中在該第二寫入模式中，構成該作動實體單元的各記憶胞是儲存一第二數目的位元資料，其中該第一數目小於該第二數目。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中記錄該清倉指令計數的步驟包括： 每當從一主機系統中接收到一清倉指令時，更新該清倉指令計數。
  3. 如申請專利範圍第2項所述的資料寫入方法，其中記錄該清倉指令計數的步驟更包括： 在設定該作動實體單元的寫入模式設定後，重置該清倉指令計數。
  4. 如申請專利範圍第2項所述的資料寫入方法，其中更新該清倉指令計數的步驟包括將該清倉指令計數加1，並且重置該清倉指令計數的步驟包括將該清倉指令計數設定為0。
  5. 如申請專利範圍第2項所述的資料寫入方法，其中從該些實體抹除單元之中提取該第一實體抹除單元作為該作動實體單元的步驟包括：從該些實體抹除單元之中提取由該第一實體抹除單元與至少一另一實體抹除單元所構成的一超實體單元作為該作動實體單元， 其中記錄該清倉指令計數的步驟更包括：在該超實體單元被寫滿後，重置該清倉指令計數。
  6. 如申請專利範圍第1項所述的資料寫入方法，更包括： 從該主機系統接收一寫入指令及對應該寫入指令的一寫入資料；以及 根據該作動實體單元的該寫入模式，將該寫入資料程式化至該作動實體單元。
  7. 如申請專利範圍第1項所述的資料寫入方法，更包括： 將該實體抹除單元邏輯地至少分組為一資料區與一閒置區， 其中從該些實體抹除單元之中提取該第一實體抹除單元作為該作動實體單元的步驟包括：從該閒置區中提取該第一實體抹除單元作為該作動實體單元。
  8. 如申請專利範圍第1項所述的資料寫入方法，其中每一該些實體抹除單元更具有多個中實體程式化單元。
  9. 如申請專利範圍第1項所述的資料寫入方法，更包括： 根據一主機寫入資料量與一實際程式化資料量動態地調整該清倉指令計數門檻值。
  10. 如申請專利範圍第1項所述的資料寫入方法，其中根據該主機寫入資料量與該實際程式化資料量動態地調整該清倉指令計數門檻值的步驟包括： 當該實際程式化資料量除以該主機寫入資料量所獲得的值增加時，降低該清倉指令計數門檻值。
  11. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體抹除單元，每一該些實體抹除單元具有多個下實體程式化單元與多個上實體程式化單元；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面，並且用以記錄一清倉指令計數， 其中該記憶體管理電路更用以從該些實體抹除單元之中提取一第一實體抹除單元作為一作動實體單元，且判斷該清倉指令計數是否大於一清倉指令計數門檻值， 其中倘若該清倉指令計數門檻值大於該清倉指令計數門檻值時，該記憶體管理電路將該作動實體單元的一寫入模式設定為一第一寫入模式，其中在該第一寫入模式中，構成該作動實體單元的各記憶胞儲存一第一數目的位元資料， 倘若該清倉指令計數門檻值非大於該清倉指令計數門檻值時，該記憶體管理電路將該作動實體單元的該寫入模式設定為一第二寫入模式，其中在該第二寫入模式中，構成該作動實體單元的各記憶胞是儲存一第二數目的位元資料，其中該第一數目小於該第二數目。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中在記錄該清倉指令計數的運作中，每當從該主機系統中接收到一清倉指令時，該記憶體管理電路更新該清倉指令計數。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中在記錄該清倉指令計數的運作中，該記憶體管理電路更用以在設定該作動實體單元的寫入模式設定後，重置該清倉指令計數。
  14. 如申請專利範圍第12項所述的記憶體控制電路單元，其中在更新該清倉指令計數的運作中，該記憶體管理電路將該清倉指令計數加1，並且在重置該清倉指令計數的運作中，該記憶體管理電路將該清倉指令計數設定為0。
  15. 如申請專利範圍第12項所述的記憶體控制電路單元，其中在從該些實體抹除單元之中提取該第一實體抹除單元作為該作動實體單元的運作中，該記憶體管理電路從該些實體抹除單元之中提取由該第一實體抹除單元與至少一另一實體抹除單元所構成的一超實體單元作為該作動實體單元， 其中在記錄該清倉指令計數的運作中，該記憶體管理電路在該超實體單元被寫滿後，重置該清倉指令計數。
  16. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該主機系統接收一寫入指令及對應該寫入指令的一寫入資料，並且根據該作動實體單元的該寫入模式，下達一序列指令以將該寫入資料程式化至該作動實體單元。
  17. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將該實體抹除單元邏輯地至少分組為一資料區與一閒置區， 其中在從該些實體抹除單元之中提取該第一實體抹除單元作為該作動實體單元的運作中，該記憶體管理電路從該閒置區中提取該第一實體抹除單元作為該作動實體單元。
  18. 如申請專利範圍第11項所述的記憶體控制電路單元，其中每一該些實體抹除單元更具有多個中實體程式化單元。
  19. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據一主機寫入資料量與一實際程式化資料量動態地調整該清倉指令計數門檻值。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中在根據該主機寫入資料量與該實際程式化資料量動態地調整該清倉指令計數門檻值的運作中，當該實際程式化資料量除以該主機寫入資料量所獲得的值增加時，該記憶體管理電路降低該清倉指令計數門檻值。
  21. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體抹除單元，每一該些實體抹除單元具有多個下實體程式化單元與多個上實體程式化單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以記錄一清倉指令計數， 其中該記憶體控制電路單元更用以從該些實體抹除單元之中提取一第一實體抹除單元作為一作動實體單元，且判斷該清倉指令計數是否大於一清倉指令計數門檻值， 其中倘若該清倉指令計數門檻值大於該清倉指令計數門檻值時，該記憶體控制電路單元將該作動實體單元的一寫入模式設定為一第一寫入模式並且重置該清倉指令計數，其中在該第一寫入模式中，構成該作動實體單元的各記憶胞儲存一第一數目的位元資料， 倘若該清倉指令計數門檻值非大於該清倉指令計數門檻值時，該記憶體控制電路單元將該作動實體單元的該寫入模式設定為一第二寫入模式並且重置該清倉指令計數，其中在該第二寫入模式中，構成該作動實體單元的各記憶胞儲存一第二數目的位元資料，其中該第一數目小於該第二數目。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中在記錄該清倉指令計數的運作中，每當從該主機系統中接收到一清倉指令時，該記憶體控制電路單元更新該清倉指令計數。
  23. 如申請專利範圍第22項所述的記憶體儲存裝置，其中在記錄該清倉指令計數的運作中，該記憶體控制電路單元更用以在設定該作動實體單元的寫入模式設定後，重置該清倉指令計數。
  24. 如申請專利範圍第22項所述的記憶體儲存裝置，其中在更新該清倉指令計數的運作中，該記憶體控制電路單元將該清倉指令計數加1，並且在重置該清倉指令計數的運作中，該記憶體控制電路單元將該清倉指令計數設定為0。
  25. 如申請專利範圍第22項所述的記憶體儲存裝置，其中在從該些實體抹除單元之中提取該第一實體抹除單元作為該作動實體單元的運作中，該記憶體控制電路單元從該些實體抹除單元之中提取由該第一實體抹除單元與至少一另一實體抹除單元所構成的一超實體單元作為該作動實體單元， 其中在記錄該清倉指令計數的運作中，該記憶體控制電路單元在該超實體單元被寫滿後，重置該清倉指令計數。
  26. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從該主機系統接收一寫入指令及對應該寫入指令的一寫入資料，並且根據該作動實體單元的該寫入模式，下達一序列指令以將該寫入資料程式化至該作動實體單元。
  27. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該實體抹除單元邏輯地至少分組為一資料區與一閒置區， 其中在從該些實體抹除單元之中提取該第一實體抹除單元作為該作動實體單元的運作中，該記憶體控制電路單元從該閒置區中提取該第一實體抹除單元作為該作動實體單元。
  28. 如申請專利範圍第21項所述的記憶體儲存裝置，其中每一該些實體抹除單元更具有多個中實體程式化單元。
  29. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據一主機寫入資料量與一實際程式化資料量動態地調整該清倉指令計數門檻值。
  30. 如申請專利範圍第29項所述的記憶體儲存裝置，其中在根據該主機寫入資料量與該實際程式化資料量動態地調整該清倉指令計數門檻值的運作中，當該實際程式化資料量除以該主機寫入資料量所獲得的值增加時，該記憶體控制電路單元降低該清倉指令計數門檻值。
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