TW201721960A - 具有溝槽之互連件 - Google Patents

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Abstract

諸如印刷電路板或薄膜堆疊的層狀結構中之一種導體，至少一個開口溝槽緊緊位於該導體側面，該至少一個開口溝槽填充有比該導體之環繞電介質更低介電損耗之周圍介質(例如，空氣、另一氣體、真空)。該溝槽可藉由諸如雷射劃線、化學蝕刻或機械位移的任何適當精確方法製作。電介質之薄層可留在該導體之該等側面上，以防止可減小傳導性之氧化或其他反應。當該導體攜帶信號時，電場及/或磁場的通常將穿過環繞電介質之部分在該溝槽中遇到該低損耗周圍介質(例如空氣)。降低環繞該導體之有效介電損耗，從而尤其在高頻率下減小信號衰減及串音。

Description

具有溝槽之互連件 發明領域
相關領域包括具有層狀構造之電路，且更具體而言，印刷電路板(PCB)之介電損耗減少及由呈疊層結構之傳導層形成的封裝互連件，其包括但不限於遮罩、蝕刻、濺鍍沉積及電鍍。
發明背景
製造成疊層(印刷電路板或半導體基板上之薄膜堆疊)之電路往往包括由一或多個圖案化傳導層形成之連接導體。導體可攜帶信號、提供電力或充當接地或其他參考線。(在此文件中，「接地」將用作對任何參考導體之通用速記)。可在不同層上製造具有不同功能之導體；「信號平面」、「電力平面」及「接地平面」有時可彼此分離。或者，信號線、電力線及接地線之組合可共面或在同一層中形成。信號攜帶導體可為單個線、差分對(諸如微帶)，或具有共面平行接地線(諸如共面波導)之單個線或成對線。接地平面可為如一些印刷電路板(PCB)中之非圖案化傳導層。
電子製造中之兩個正在進行的趨勢為(1)較高資料率，例如，組構或周邊組件互連快遞(PCIe)應用，以及(2)較高組件密度，該較高組件密度需要信號線及其他互連件之密度的對應增加。隨著資料率增加，由於目前所使用之銅導體及環繞電介質之頻率依賴性損失而使傳信效能降級。因此，控制及減少高速數位系統設計中之介電損耗變得越來越多重要。此對於PCB或封裝中之較長路由長度而言尤其關鍵。介電損耗成為高速傳信之主導因素，因為該介電損耗主導GHz範圍內的總頻率損耗。經由沿著導體跡線產生填充空氣之溝槽，可顯著地減少介電損耗。因為空氣無損耗(介電常數=1，損耗正切=0)，所以由圍繞跡線之混合介質(電介質+空氣)所引起的總介電損耗減少。其他途徑包括但不限於，使用用於信號平面之較厚層的銅以減少導體損耗；使用特殊低損耗電介質作為基板或作為繞信號導體之填充層；或添加另一傳導平面。所有此等增添了顯著的額外生產成本，及/或並未有效減少總PCB通道損耗。例如，當僅存在不容易滿足損耗目標之少數(例如，最長及最薄)信號跡線時，貫穿整個封裝使用更昂貴的材料或設計可能不具成本效益。
具成本效益之解決方案需要克服滿足鏈路損耗目標之困難，且改良PCB微帶之信號完整性效能。本揭示案解決此等需要。
依據本發明之一實施例，係特地提出一種裝 置，其包含：一基板；一導體，其被層疊至該基板上；一第一介電層，其被設置於該導體之頂部表面及側面上；一第二介電層，其被設置於該基板上；以及一第一開口溝槽，其被設置於一第二介電層中，且填充有一低損耗周圍介質，其中該第一開口溝槽被設置於該第二介電層與該導體之間，且其中該第一開口溝槽與藉由在該導體中行進(traveling)之一信號在該介電層中誘發之一電磁場相交。
101、201、601‧‧‧基板
102‧‧‧傳導跡線/導體
104、904‧‧‧組成層
106、606.1、606.2、606.3‧‧‧開口溝槽
108、208、218‧‧‧環繞電介質
112、212、612、712、812‧‧‧接地襯裡層
122‧‧‧鍍層
150、250‧‧‧周圍介質
202、502、602、902.2、952.2‧‧‧導體
203.1‧‧‧第一差分微帶對/差分微帶對
203.2‧‧‧第二差分微帶對/差分微帶對
204‧‧‧組成或ILD層
206‧‧‧溝槽/中心凹谷
211‧‧‧表面
213.1、213.2‧‧‧差分微帶對
214‧‧‧ILD
223.1、223.2‧‧‧差分微帶對/對
228‧‧‧環繞電介質/薄固體介電塗層
302、312、314、322、323、324、326、399‧‧‧步驟
310、320‧‧‧決定
402、404、406、408、412、418、422、428‧‧‧曲線
504‧‧‧組成物或ILD
506、506.1、506.2、606.4、606.5、706、806、906.1‧‧‧溝槽
508‧‧‧電介質/環繞電介質
510‧‧‧包封/DC/低頻率包封
511‧‧‧包封/高頻率包封
550‧‧‧低損耗周圍介質/周圍介質
604‧‧‧組成芯
608‧‧‧介電填充層/電介質
642‧‧‧共面接地線
702‧‧‧信號導體/導體
704、804‧‧‧組成層/組成物
705‧‧‧底座
707‧‧‧第一組件/組件
708‧‧‧環繞電介質/電介質
717、817‧‧‧第二組件
802‧‧‧信號導體/導體
807‧‧‧第一組件
808‧‧‧環繞介電層
809‧‧‧塗層
846‧‧‧排氣孔
902.1‧‧‧導體/下導體
908‧‧‧下互連件層/下位準
951‧‧‧通孔
952.1‧‧‧導體/上導體
954‧‧‧ILD層
956.1‧‧‧窄溝槽
956.2‧‧‧寬溝槽
958‧‧‧上互連件層/上層
D‧‧‧對間距離
h、yc、yd‧‧‧厚度
Bout‧‧‧外溝槽邊界
Bin‧‧‧內邊界
w‧‧‧寬度
A‧‧‧截面
圖1A至圖1C示意性地例示在具有開口溝槽之印刷電路板(PCB)上製造的微帶之實例。
圖2A至圖2C示意性地例示具有及不具有開口溝槽之兩個差分微帶對。
圖3為在疊層型電路中製作具有損耗減無溝槽之互連件層的製程之流程圖。
圖4A至圖4D為基於模型結果之資料圖。
圖5A至圖5E為單跡線之實例及溝槽對由沿著該等跡線行進之信號所產生的電磁場之影響。
圖6A至圖6E示意性地例示具有溝槽之平面波導。
圖7A至圖7D示意性地例示安裝組件後於疊層型電路之互連件層上的溝槽形成。
圖8A至圖8E示意性地例示將厚保護塗層塗敷至互連件層及所安裝組件後之溝槽形成。
圖9示意性地例示到達雙互連件層中之溝槽 的途徑。
較佳實施例之詳細說明
圖1A至圖1C示意性地例示在具有開口溝槽之印刷電路板(PCB)上製造的微帶之實例。圖1A為PCB之截面的透視圖，圖1B為PCB之截面的前視圖，且圖1C為PCB之截面的俯視圖。下文論述參考所有三個圖式。
PCB之基板101包括組成層104且任擇地包括接地襯裡層(ground backing layer)112。本文所描述之所有導體實施例可與接地襯裡層112或不與接地襯裡層112一起使用。組成層104為類似地安置至薄膜電路中之層間電介質(ILD)的絕緣材料；亦即，作為提供用於組件及/或其互連之製造的基礎表面之毯狀絕緣層。在雙側PCB上，接地襯裡層112可經定位成接近堆疊之中心，介於兩個組成層104之間。傳導跡線102(在下文中，「導體」)，在組成層104之表面上方形成。例如，可藉由將銅片層疊至組成層之頂部表面上，然後蝕刻掉銅片的處於導體之路徑外側的部分來製造導體。在此實例中，導體102以鍍層122封頂。例如，導體102可為銅且鍍層122可為諸如銅與鋅之合金。鍍層122可在蝕刻前或蝕刻後添加。導體102及鍍層122埋藏於環繞電介質108中。環繞電介質108類似於薄膜電路中之填充電介質。
已在導體102旁邊製作開口溝槽106。准許低介電損耗周圍介質150進入及填充溝槽106。例如，周圍介 質150可為空氣、諸如氮氣或氬氣之另一氣體(例如，用於需要非氧化氣氛之應用)、或真空(例如，用於基於空間之應用)。溝槽可由雷射劃線器、介電層上之機械作用製作，該等介電層可藉由加熱、或與材料相容的任何其他已知蝕刻程序來任擇地軟化。
在一些實施例中，留下環繞電介質108之薄層以覆蓋導體102及(若存在)鍍層122。此薄層遮蔽導體102、鍍層122或兩者暴露於可能腐蝕的周圍介質150；例如，防止銅被空氣氧化。然而，可能存在腐蝕並不是問題的實施例；例如，若周圍介質150大體無氧氣(例如，小於.01ppm)或若導體102及(若存在)鍍層122為惰性金屬。在彼等實施例中，導體102及(若存在)鍍層122不需要由環繞電介質108密封於幾乎整個底部側面上。鍍層122可暴露於導體102之頂部上，或可暴露導體102之側面。較佳地，若將環繞電介質108自導體102之側面移除，則可充分地控制劃線或蝕刻程序使其並未從導體102之側面取出足夠的傳導材料來以不相容或不可預見的方式改變導體102之阻抗。任擇地，開口溝槽106可延伸超過基板101之原始頂部表面，且進入如所例示之大部分組成層104中。
因為僅環繞電介質108之薄層(若有的話)仍然環繞導體102，所以由在導體102中行進之信號所產生的電場或磁場經歷周圍介質150作為複合「環繞電介質」之部分。空氣、氮氣、氬氣及真空產生趨於零的小介電損耗。隨著頻率增加，隨著與經由蝕刻電介質或環繞電介質傳播 之能量相比，由信號所產生之更多電磁能量經由低損耗介質150傳播，可預期複合環繞介電效應生長得更強。
圖2A至圖2C示意性地例示具有及不具有開口溝槽之兩個差分微帶對。
圖2A例示構造具有溝槽之導體層的第一階段：亦即，構造習知、無溝槽互連件層。在基板201上之組成或ILD層204的表面211上製造第一差分微帶對203.1及第二差分微帶對203.2。接地襯裡層212為任擇的。另外，其他層及結構可存在於組成或ILD層204的下面，但因為它們不影響開口溝槽之損耗減少性質，所以未展示。環繞電介質208完全覆蓋差分微帶對203.1及203.2。與論述模型及測試結果相關的一些尺寸變量為：差分微帶對203.1與差分微帶對203.2之間的對間距離D、導體202之寬度Tw、組成物或ILD204之厚度h、導體202之厚度yc、環繞電介質208之厚度yd、以及同一差分微帶對203.1或203.2之兩個導體202之間的間距Ts。
圖2B例示構造具有溝槽之導體層的第二階段：亦即，製作溝槽。在此實例中，溝槽206產生環繞電介質218及下伏組成或ILD層214兩者之分開的島狀物。接地襯裡層212在此例示中充當支撐層，但可替代任何其他合適的下伏層。注意，兩個隔離的差分微帶對213.1及213.2之間的溝槽206由經蝕刻掉的環繞電介質218及ILD214之較少導體的介電島狀物分開。在一些實施例中，此舉可能是方便的，例如，使用具有固定寬度之劃線器射 束或機械劃線器。
圖2C例示替代途徑。形成導體202後，環繞電介質228用作薄保角塗層而非相對厚的毯狀塗層(諸如圖2A中之208)。例如，可藉由原子層沉積(ALD)或其他形式之物理或化學氣相沉積來塗敷保角塗層。基於各種材料之焊料遮罩為PCB中之塗層的普通形式。因為導體202之間的現有「凹谷」由保角塗層稀薄地襯裡而非填充，所以消除形成溝槽之額外處理步驟。正如藉由在毯狀塗層中劃線或蝕刻所形成之溝槽的情況下，最終結果是導體202具有薄固體介電塗層228，該薄固體介電塗層228將該等導體202分開由周圍介質250填充之空間。兩個差分微帶對223.1及223.2之間的中心凹谷206跨越整個寬度D(見圖2A)，而不需要劃線器調整其「刀片」寬度或多次經過。若該對223.1及223.2之兩個微帶之間的間距小，則一對中之兩個微帶之間的塗層之厚度可能不薄且可能與毯狀塗層個案類似。在此情況下，可仍然藉由雷射劃線或其他方法來製作溝槽，以減少微帶介電損耗。
圖3為在疊層型電路中製作具有損耗減無溝槽之互連件層的製程之流程圖。起初，在步驟302處預備基板。預備302可包括清潔、除氣或形成可下伏互連件層之層或結構。在決定310處，若頂部基板層不為電介質，則在開始導體形成之步驟312之前，藉由任何合適的方法在頂部基板層上方形成諸如組成層或ILD之第一介電層。然而，若頂部層已經為電介質，則製程可立即前進至步驟 312，藉由添加方法(例如，噴塗或選擇性鍍均勻產生之傳導層)或減去方法(例如，劃線或蝕刻均勻產生之傳導層)在介電表面上形成導體。
在步驟314處，在導體上方以及任何暴露的組成層/ILD表面上方形成第二、環繞介電層。環繞介電層可為如圖2A中之毯狀層或如圖2C中之保角塗層。在決定320處，若環繞電介質為保角層，則在步驟323中，經塗敷導體之間的現有稀薄襯裡的凹谷可用作溝槽，且可開始步驟324。或者，在步驟322處，可在製程中之任何若干不同點處形成溝槽。
在步驟322處之溝槽形成可包括雷射剝蝕、光致破裂、雷射/熱切割、在加熱或不加熱基板以使其軟化情況下的機械位移、電漿或反應性離子蝕刻、或濕式化學蝕刻。一般技藝人士應意識到，該等處理適合於材料及感興趣的特定電路之規模。
在一些實施例中，在步驟324期間安裝或形成額外組件之前，溝槽形成322可為緊接的下一步驟。在步驟324中，將諸如處理器、發射器、接收器、揮發性或非揮發性記憶體組件、感測器、或輸入/輸出連接器之組件添加至接線板或其他層疊電路基板。步驟324中所安裝之組件可藉由緊接其下之導體連接。或者，步驟324中所安裝之組件可藉由將安裝於其上之另一互連件層連接，而其下之互連件層連接位於平坦底層之組件。其中互連件層連接至其下之一或多個組件與其上之一或多個組件的組合亦 是可能的。
在一些實施例中，溝槽形成322可跟隨組件安裝324且先於任擇保護塗層步驟326。給予一些PCB及其他層疊電路往往聚合物或彈性體之厚塗層，以保護所製造電路在運輸、儲存或操作期間免受損壞。例如，若意欲在操作層疊電路或將其安裝於母裝置中之前移除保護塗層，則溝槽可在步驟322中形成，且然後在步驟326中用塗層，以及組件及導體覆蓋。然後，當移除塗層以便安裝或操作電路時，溝槽將被暴露且填充有周圍介質(空氣、其他氣體或真空)。或者，塗層可足夠黏滯及內聚以覆蓋溝槽之開口而不沉入其中，因此將空氣(或另一氣體)收集在內。任擇地，少量小排氣孔可刺穿塗層以平衡壓力或將氣體吸出經覆蓋之溝槽。
在一些實施例中，溝槽形成322可跟隨保護塗層步驟326且先於下一製程399。例如，若保護塗層意欲為永久的，則溝槽可經由原位保護塗層形成以允許周圍介質經由其循環。若由溝槽形成步驟322所暴露之材料不可能藉由在儲存或裝運期間與空氣接觸損害，則溝槽可在步驟322中之形成後保持裸露。若暴露在溝槽壁或底部之材料仍然需要進一步保護，則可經由步驟326中所塗敷之厚保護層在溝槽形成步驟322後塗敷低黏度、低內聚性頂部塗覆之薄層。下一步驟399可例如為使大基板上之多個獨立電路***、封裝電路、或將其連接至其他電路。
圖4A至圖4D為基於模型結果之資料圖。已 構造理論模型來將習知無溝槽PCB上之差分微帶對(例如，如圖2A中)的效能態樣與除具有溝槽外和該習知無溝槽PCB相同的PCB上之差分微帶對(例如，如圖2B中)相比。如在圖2A及圖2B中，模型考慮兩個鄰近差分微帶對以使得串音可包括在計算中。參考圖2A及圖2B中所例示之尺寸，模型之參數包括：組成芯層204之厚度「h」=0.101mm(0.004”)；焊料遮罩之厚度「yd」=0.086mm(0.0034”)，傳導跡線之厚度「yc」=0.079mm(0.0031”)；個別跡線之寬度「Tw」=0.152mm(0.006”)，每一差分對內之跡線間距「Ts」=0.14mm(0.0055”)；一個差分對與另一個差分對之間的間距「D」=0.622mm(0.0245”)~6h。
圖4A比較用於無溝槽PCB之51mm(2”)的微帶長度之頻率相關的差分***損耗之計算與具有各種溝槽深度之PCB的彼等。曲線402為習知無溝槽微帶。曲線404展示針對0.051mm(0.002”)之溝槽深度的結果。曲線406展示針對0.102mm(0.004”)之溝槽深度的結果。曲線408展示針對0.178mm(0.007”)溝槽之溝槽深度的結果。DC損耗對於所有PCB而言可忽略，但無溝槽微帶(曲線402)具有約-0.2dB/GHz之斜率，而0.178mm深的溝槽(曲線408)將該斜率減小到約-0.12dB/GHz，約40%之改良。
圖表之另一值得注意的特徵在於，淺溝槽具有顯著效果，但對於較深溝槽而言增益減少。比較溝槽深 度與層厚度，最淺0.051mm溝槽(曲線404)2/3延伸穿過焊料遮罩(環繞電介質)，此對於此模型亦為2/3經過微帶跡線。0.102mm溝槽(曲線406)完全延伸穿過焊料遮罩(環繞電介質)，且進入組成層中微帶跡線厚度之額外1/3。0.178mm溝槽(曲線408)進入組成層中較遠。此表明，***損耗減少益處中之大多數來自溝槽的在跡線之側面的右邊之部分。繼續移除跡線之底部的位準下之材料可稍多地減小***損耗，但改良「達到極限」且接近超出經過跡線之底部的臨限距離之恆量。
圖4B比較無溝槽微帶(曲線412)及具有0.178mm溝槽之微帶(曲線418)的50.8mm(2”)長度之頻率相關的差分遠端串音(FEXT)。直至約25GHz，溝槽似乎沒有造成差分FEXT之顯著變化。
圖4C檢查無溝槽微帶及具有0.178mm溝槽之微帶的254mm(10”)長度之時域脈衝回應。穿過具有溝槽之微帶(曲線428)與穿過無溝槽微帶(曲線422)相比，單脈衝(單位間隔=62.5pS，資料率=16GTs)較早到達，且量值較大。除減小介電損耗且可能地減小短脈衝之分散(擴展)外，填充有低損耗空氣之溝槽似乎增加信號之傳播速度。
圖4D比較由無溝槽微帶及具有0.178mm溝槽之微帶的254mm截面的時域反射(TDR)所量測之阻抗。TDR圖表展示具有溝槽之15Ω的阻抗增加。在具有目標阻抗之一些設計中，此阻抗增加可能需要藉由諸如加寬跡線或使差分對跡線之間的間隙變窄之阻抗降低措施來抵消。
圖5A至圖5E為單跡線之實例及溝槽對由沿著該等跡線行進之信號所產生的電磁場之影響。單信號跡線是最簡單的實行方案，且提供對溝槽效果之清楚證明。
圖5A示意性地例示習知無溝槽導體層。寬度w之導體502層疊至組成物或ILD504上，且由頂部及兩側上之電介質508圍繞。導體502中之DC電流或極低頻率信號產生具有包封510之電磁場，該包封510大致與導體502相同大小。導體502中之高頻率信號產生具有包封511之電磁場，該包封511自導體502進一步延伸出；頻率越高，包封越大。
在一些實施例中，具有包封510及511之場的振幅可在導體502之外表面外指數下降。例如，包封510及511可標記場之半最大值全寬(FWHM)，且該等場可在所例示之包封外以衰減振幅延伸。穿過低介電損耗介質之場的任何部分使環繞電介質將減小導體之***損耗，但若將場之較高振幅部分(例如，包封內之部分)引導穿過低損耗介質，則該效果可更明顯。
因此，溝槽之內邊界Bin較佳地盡可能接近於導體502之表面。自導體502之最接近的邊緣到內溝槽邊界Bin之距離的下限可經設定，以便若周圍介質可能與導體反應，則使環繞電介質508之薄層介於導體502與溝槽中之周圍介質之間。另外或替代地，此類限制可藉由製造公差來施加，以避免無意切入導體502中。可藉由以感興趣的最大頻率計算電磁場包封511之振幅的預期指數衰減來放置外溝槽邊界Bout之下限。例如，Bout可放置於感興趣的最大頻率之場在Bin處下降至例如其振幅之10%、5%或1%之 處。跨過自第一導體之Bin至第二導體之Bin的寬度之溝槽(其中兩個導體之場包封的指數衰減截面完全包含於溝槽中)可產生與兩個分開的溝槽相同的損耗減少，該等兩個分開的溝槽各自含有導體中之一者的場包封之衰減部分。
圖5B示意性地例示溝槽自Bin至Bout且完全穿過圖5A中所示之互連件層中的電介質之效果。電介質508中之溝槽506(如所例示，該溝槽506到達組成物或ILD504之上表面)填充有空氣或另一低損耗周圍介質550。高頻率包封511之部分由溝槽506捕獲，但DC/低頻率包封510不由溝槽506捕獲。包封510外的DC/低頻率場之衰減「尾端」的部分可穿過周圍介質550，但對損耗的影響可能不顯著。
圖5B示意性地例示溝槽自Bin至Bout但僅圖5A中所示之互連件層中的電介質508之深度的約三分之一的效果。溝槽506可切入高頻率包封511中，從而減小一些介電損耗，而非與圖5B中之較深溝槽一樣多。因為溝槽506不與包封510相交，所以DC/低頻率影響可能很小。
圖5D示意性地例示圓底溝槽在其最低點處自Bin至Bout之效果，該最低點約中途經過導體502延伸穿過圖5A中所示之互連件層中的電介質508。在一些類型之層疊電路中，溝槽上之平整底部及尖銳角隅係較佳的。然而，此類特徵可能難以達成；許多刻蝕方法產生圓底溝槽。本文所描述之損耗減小開口溝槽對底部輪廓之差異極不敏感。填充有低損耗周圍介質550之溝槽506為圓底的。該形狀對介電損耗減少具有較小影響。溝槽506可與高頻率場包封511相交，從而減小比圖5C中之淺平底溝槽506更多 的介電損耗，但小於圖5B中之深平底溝槽。因為溝槽506不與包封510相交，所以DC/低頻率影響可能很小。
圖5E示意性地例示圖5A之互連件層，該互連件層具有兩個溝槽506.1及506.2，導體502之每一側面上一個。溝槽506.1及506.2與高頻率場包封511之相反部分相交，因此總高頻率***損耗減小超過其將僅具有單個溝槽，所有其他變量相等。雖然溝槽506.1及506.2中之每一者的影響可能小，但其同樣適用於DC/低頻率包封510。
圖6A至圖6E示意性地例示具有溝槽之平面波導。下列情境元件在圖6A至圖6E中相同：組成芯604及任擇接地襯裡層612構成基板601。一或多個導體602經組配來攜帶信號且一或多個共面接地線642位於其側面。導體602及共面接地線642埋藏於介電填充層608下。
圖6A示意性地例示具有繞信號攜帶導體添加之溝槽的PCB上之單端(亦即，單跡線)平面波導。如所例示，兩個開口溝槽606.1及606.2自僅導體602外延伸至僅最接近的共面接地線642外。在此實例中，環繞介電層608之薄層保護導體602之側面及組成芯604之頂部表面。例如，若組成芯604之材料以及導體602及共面接地線642之材料可能易受外部環境損壞，則此可為較佳的。或者，溝槽606.1及606.2可具有介於零與基板601及環繞電介質608之總厚度之間的一些其他深度。另一獨立替代方案是使每一溝槽606.1及606.2之一個壁接近於如所例示之導體602，但較窄，因此一直未到達共面接地線642。
圖6B示意性地例示具有所添加之單個中心溝槽的PCB上之基於差分對的平面波導。開口溝槽606.3 自僅超出導體602之面向內的一個側面到達僅超出另一個導體602之面向其間的側面。此將在差分對之每一構件中減小損耗約相同的量，從而維持兩個信號之間的平衡。
圖6C示意性地例示具有添加至差分對之一對中心溝槽的PCB上之基於差分對的平面波導。溝槽606.4及606.5使其鄰近導體602緊緊位於其側面，但在其間留下一些完整電介質608。
圖6D示意性地例示具有添加至差分對之一對外邊緣溝槽的PCB上之基於差分對的平面波導。實質上，正如圖6A中之606.1及606.2的外溝槽位於導體602之此差分對的側面。可用於單跡線波導之任何相同選擇可容易地適於與差分對一起使用：溝槽606.1及606.2可具有介於零與基板601及環繞電介質608之總厚度之間的一些其他深度。另一獨立替代方案是使每一溝槽606.1及606.2之一個壁接近於如所例示之導體602但較窄，因此一直未到達共面接地線642。
圖6E示意性地例示具有來自圖6D之溝槽及來自圖6B或圖6C之溝槽的組合之PCB上之基於差分對的平面波導。該組合可在差分對選擇中提供最大介電損耗減少然而，製造工具可具有多個平行劃線雷射射束、機械刀片、遮罩狹縫或其他溝槽製作手段，以使得所有溝槽可在單程中製作。
如對圖1A至圖1C、圖2A至圖2C、圖5A至圖5E及圖6A至圖6E中之組態的額外替代方案，可能存在僅使用單個共面接地線642以及信號導體或差分對602之其他類型的信號線。
圖7A至圖7D示意性地例示安裝組件後於疊層型電路之互連件層上的溝槽形成。雖然前述論述集中於給互連件層填充電介質後立即繞導體形成溝槽，但其中在互連件層上添加組件後形成溝槽之實施例亦為可行的。
圖7A為具有所安裝組件之PCB的俯視圖。信號導體702嵌入環繞電介質708中；電介質708之薄層可任擇地覆蓋導體702以保護它們免受腐蝕。第一組件707及第二組件717由目前無溝槽之導體702通訊地耦接。導體702可為兩個單端信號跡線、差分對、兩個差分對、平面波導、或任何其他合適類型之互連件。
圖7B及圖7C為穿過圖7A之截面A-A的橫截面視圖，展示組成層704及任擇接地襯裡層712。組件707及其底座705亦可見，但實際上不與截面線A-A相交。在圖7B中，導體702仍然無溝槽。在圖7C中，溝槽706已繞導體702且在導體702之間形成。如所例示，溝槽706為圓底的且延伸至組成物704中，但可使用任何其他合適的溝槽組態。
圖7D為對應於圖7C之橫截面的俯視圖，展示穿過電介質708且暴露導體702之間並繞導體702之組成物704的溝槽706。
圖8A至圖8E示意性地例示將厚保護塗層塗敷至互連件層及所安裝組件後之溝槽形成。可在安裝組件後給一些PCB或其他疊層型電路給予厚保護塗層。塗層可保護電路在運輸、儲存或操作期間免受損壞。
圖8A為具有所安裝組件之無溝槽的經塗覆PCB之俯視圖。信號導體802、第一組件807及第二組件817 埋藏於塗層809下。導體802可為兩個單端信號跡線、差分對、兩個差分對、平面波導、或任何其他合適類型之互連件。
圖8B及圖8C為穿過圖8A之截面A-A的橫截面視圖，展示組成層804及任擇接地襯裡層812。在圖8B中，導體802仍然無溝槽。在圖8C中，溝槽806已穿過塗層809及環繞介電層808繞導體802且在導體802之間形成。如所例示，溝槽806為圓底的且延伸至組成物804中，但可使用任何其他合適的溝槽組態。
圖8D為對應於圖8C之橫截面的俯視圖，展示穿過塗層809及介入層穿透至導體802之間及繞導體802之組成物804的溝槽806。
圖8E為使用厚保護塗層之電路中的溝槽之替代途徑的橫截面視圖。在塗敷塗層809之前的某時，穿過環繞介電層808及組成層804之部分來製造溝槽806。當塗敷塗層809時，塗層809是足夠黏滯且內聚的，使得該塗層不流入溝槽806中，以使得將空氣或其他周圍介質收集在溝槽806內。若該應用指示電路可在溝槽與電路外之環境平衡時較好地執行，則可穿過塗層809製作小排氣孔846。
圖9示意性地例示到達雙互連件層中之溝槽的途徑。有時，將第二互連件層添加至疊層型電路(例如，以滿足分配空間中之路由要求)。
在圖9中，組成層904下伏下互連件層908、ILD層954及上互連件層958。上互連件層958包括導體952.1及952.2。下互連件層908包括導體902.1及902.2。 任擇地，通孔951可將上導體952.1連接至下導體902.1。
可使用與針對單個互連件層相同的途徑來在上層中實施開口溝槽。例如，溝槽906.1僅需要刺入上層958來減少導體952.2中之介電損耗。跨下位準908上之導體952.2下面的導體將不受淺上溝槽干擾。
至於下層，溝槽可自電路之頂部表面向下延伸穿過如窄溝槽956.1及寬溝槽956.2之下層。在下層導體跨上層導體下面之處，用於下層導體之深溝槽可在橫跨的一側上停止且在另一側再開始，以避免切入上層導體中。
所建議途徑可利用現有製造設備及製程來實施。替代昂貴的低介電損耗基板以便減小高資料率之鏈路損耗可能具成本效益。
前述描述及隨附圖式較詳細地描述實施例之實例以幫助理解。然而，保護範疇亦可包括本文未明確描述之等效物、排列及組合。僅此處所附之申請專利範圍(以及母體、子體之彼等或分割專利，如果有的話)定義所保護智慧財產權之限制。
101‧‧‧基板
102‧‧‧傳導跡線/導體
104‧‧‧組成層
106‧‧‧開口溝槽
108‧‧‧環繞電介質
112‧‧‧基底襯裡層
122‧‧‧鍍層
150‧‧‧周圍介質

Claims (20)

  1. 一種裝置，其包含：一基板；一導體，其被層疊至該基板上；一第一介電層，其被設置於該導體之頂部表面及側面上；一第二介電層，其被設置於該基板上；以及一第一開口溝槽，其被設置於一第二介電層中，且填充有一低損耗周圍介質，其中該第一開口溝槽被設置於該第二介電層與該導體之間，且其中該第一開口溝槽與藉由在該導體中行進(traveling)之一信號在該介電層中誘發之一電磁場相交。
  2. 如請求項1之裝置，進一步包含一第二開口溝槽，其被設置於該導體的與該第一開口溝槽相對的一側面上之該第二介電層中，其中該第二開口溝槽填充有該低損耗周圍介質，且其中該第二開口溝槽與藉由在該導體中行進之該信號在該介電層中誘發之該電磁場的一包封(envelope)相交。
  3. 如請求項1之裝置，其中該第一開口溝槽不接觸該導體之一傳導材料。
  4. 如請求項1之裝置，其中該導體為一單端信號跡線。
  5. 如請求項1之裝置，其中該導體為攜帶一差分信號之一對跡線。
  6. 如請求項5之裝置，進一步包含一第三開口溝槽，其被設置於該對跡線之間的該第二介電層中；其中該第三開口溝槽填充有該低損耗周圍介質，且 其中該第三開口溝槽與藉由在該導體中行進之該信號在該第二介電層中誘發之該電磁場的一包封相交。
  7. 如請求項1之裝置，其中該導體包含複數個跡線，其中該導體具有一第一阻抗，且其中在該等跡線之間的一實際間距比一經計算間距較窄，其被預測用以在一無溝槽但在其他方面相同的導體中產生該第一阻抗。
  8. 如請求項1之裝置，進一步包含一第一接地線於該導體之一第一側面上。
  9. 如請求項8之裝置，進一步包含一第二接地線於該導體之一第二側面上，其中該導體之該第二側面與該導體之該第一側面相對。
  10. 如請求項8之裝置，其中該導體包含一微帶或一平面波導。
  11. 一種印刷電路板，其包含：一第一介電層；一導體，其相鄰於該第一介電層，該第一介電層之一部分被設置於該導體之一頂部表面上，其中該導體被設置於該第一介電層上之一信號平面中，以及一或更多個開口溝槽相鄰於該第一介電層之相對側面上的該導體，其中該一或更多個開口溝槽係平行於該導體，與藉由在該導體中行進之一信號在該第一介電層中誘發之一電磁場相交，且係填充有一低損耗周圍介質。
  12. 如請求項11之印刷電路板，其中該第一介電層包含一環氧化物。
  13. 如請求項11之印刷電路板，其中該第一介電層包含浸漬樹脂的布。
  14. 如請求項11之印刷電路板，其中該導體經電鍍。
  15. 如請求項11之印刷電路板，進一步包含一接地襯裡層(ground backing layer)於該第一介電層之下。
  16. 一種方法，其包含：在具有一組成介電層之一基板上，形成一對傳導微帶在該組成介電層上；形成相鄰於該等傳導微帶之複數個溝槽，其中該複數個溝槽延伸穿過該組成介電層；將一底座組裝於每一傳導微帶之一頂部表面上；以及將至少一個電氣組件組裝於該對傳導微帶之一頂部表面上。
  17. 如請求項16之方法，進一步包含在該對傳導微帶之一頂部表面上形成一鍍層。
  18. 如請求項16之方法，其中該複數個溝槽為圓底的。
  19. 如請求項16之方法，其中該複數個溝槽係藉由雷射剝蝕、光致破裂、雷射切割、熱切割、機械位移、反應離子蝕刻、或濕式化學蝕刻中之至少一者所形成。
  20. 如請求項16之方法，其中該對傳導微帶被層疊於該組成介電層上。
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