TW201721779A - 具有超高密度互連能力的混合間距封裝體 - Google Patents

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Abstract

一混合間距封裝體包括具有僅標準封裝體間距尺寸特徵之該封裝體之一與具有較小處理器間距尺寸特徵之該封裝體之較小處理器間距尺寸區相鄰的標準封裝體間距區。該封裝體可以藉由得到一具有標準封裝體間距尺寸特徵的封裝體(像是從另一位置，或一封裝體加工設備般)、形成一保護光罩在該封裝體之與一在該封裝體上之較小處理器間距尺寸區相鄰的標準封裝體間距區之上、而然後在一晶片製造加工設備形成較小處理器間距尺寸特徵(像是接點、軌跡和互連線般)在該較小處理器間距尺寸區中來被形成。該等較小處理器間距尺寸特徵能夠直接連接到(藉此縮減所需的封裝體連接面積)具有處理器間距尺寸特徵的一晶片或裝置(例如，露出的接點)。

Description

具有超高密度互連能力的混合間距封裝體 發明領域
本發明的實施例係大致上有關於半導體裝置封裝且，特別地，係有關於可以直接貼附一積體電路(IC)晶片在其上面的基板封裝體和印刷電路板(PCB)基體，以及它們的製造方法。該封裝體可以是一具有一上互連線層和頂層的混合間距封裝體，該上互連線層具有形成一基板之一與一具有標準封裝體間距特徵之"混合"區相鄰之區的標準封裝體間距特徵，該等頂層具有縮減間距特徵，一IC晶片可以被直接貼附到縮減間距特徵。
發明背景
積體電路(IC)晶片(例如，"晶片"、"晶粒"、"ICs"或"IC晶片")，像是微處理器、協同處理器(coprocessors)、及其他微電子裝置般，經常使用封裝體裝置("封裝體")來物理地且/或電氣地把該IC晶片貼附到一電路板，像是一母板(或母板介面)般。該IC晶片(例如，"晶粒")典型地是被安裝在一微電子基板封裝體之內，該微電子基板封裝體除了其他功能之外致使在該晶粒與一插座、一母板、或另一次一 層級組件之間的電氣連接。
一種用於製造如此之封裝體的便宜且高產量製程是有需要的。此外，該製程能夠導致高封裝體產量及高機械穩定度的封裝體的結果。也是有需要的是，一種具有較佳組件的封裝體，該等較佳組件用於在該封裝體之頂部與底部表面之間提供穩定且乾淨電力、接地、與高頻訊號，像是提供到位在表面上之將會被電氣連接到一IC或母板之接點般。
依據本發明之一實施例，係特地提出一種形成混合間距封裝體的方法，包含：取得一具有標準封裝體間距尺寸特徵的封裝體；形成一保護光罩於該封裝體之一標準封裝體間距區上方，該封裝體之標準封裝體間距區與一較小處理器間距尺寸區相鄰；及形成較小處理器間距尺寸特徵在該較小處理器間距尺寸區中。
100‧‧‧封裝體
101‧‧‧封裝體基板
102‧‧‧標準封裝體間距區
103‧‧‧介電層
104‧‧‧縮減間距區
105‧‧‧互連線層
106‧‧‧表面
107‧‧‧縮減間距層
109‧‧‧標準封裝間距
110‧‧‧導電上接點
111‧‧‧間距
112‧‧‧導電介層孔接點
114‧‧‧導電下接點
115‧‧‧導電軌跡
116‧‧‧防焊層
117‧‧‧開孔
118‧‧‧開孔
119‧‧‧防焊層
120‧‧‧底部鈍化層
121‧‧‧導體材料層
122‧‧‧介電材料層
123‧‧‧頂層
126‧‧‧上表面
132‧‧‧互連線
134‧‧‧互連線
136‧‧‧互連線
200‧‧‧封裝體
210‧‧‧光罩
212‧‧‧層
214‧‧‧層
216‧‧‧層
218‧‧‧層
221‧‧‧接點
222‧‧‧軌跡
223‧‧‧接點
225‧‧‧介電層
231‧‧‧接點
233‧‧‧接點
235‧‧‧介電材料
236‧‧‧互連線
241‧‧‧接點
242‧‧‧軌跡
243‧‧‧接點
244‧‧‧接點
245‧‧‧介電材料
251‧‧‧接點
253‧‧‧接點
254‧‧‧接點
255‧‧‧介電材料
300‧‧‧封裝體
307‧‧‧縮減間距層
310‧‧‧光罩
312‧‧‧光罩
313‧‧‧光罩
314‧‧‧光罩
315‧‧‧光罩
320‧‧‧層
321‧‧‧導電層
322‧‧‧介電層
336‧‧‧互連線
337‧‧‧互連線
338‧‧‧互連線
339‧‧‧互連線
340‧‧‧焊料
342‧‧‧焊料
400‧‧‧封裝體
407‧‧‧縮減間距層
410‧‧‧光罩
412‧‧‧接點
420‧‧‧層
421‧‧‧層
422‧‧‧層
426‧‧‧上表面
427‧‧‧側表面
436‧‧‧互連線
437‧‧‧互連線
438‧‧‧互連線
439‧‧‧互連線
600‧‧‧製程
610‧‧‧選擇方塊
620‧‧‧方塊
630‧‧‧方塊
700‧‧‧計算裝置
702‧‧‧板
704‧‧‧處理器
706‧‧‧通訊晶片
本發明之實施例是透過在附圖中的圖式舉例說明而不是限制，在該等圖式中相同的標號標示相同的元件。應要注意的是在這揭露中參照本發明之”一”或”一個”實施例不必是指同一個實施例，而是指至少一個。
圖1是為一在它上面可以被直接貼附一積體電路(IC)晶片或”晶粒”之半導體裝置封裝髒的橫截面側視圖。
圖2A是為一在它上面可以被直接貼附一積體電路(IC)晶片或”晶粒”之半導體裝置封裝體的一示意橫截面 側視圖和一橫截面頂視圖。
圖2B顯示圖2A之在從一位在一縮減間距區中之介層孔接點之上移去一標準封裝體間距接點之後的封裝體。
圖2C顯示圖2B之在形成一第一層導電材料與介電材料於一縮減間距區中之後的封裝體。
圖2D顯示圖2C之在形成一第二層導電材料與介電材料於一縮減間距區中之後的封裝體。
圖2E顯示圖2D之在形成一第三層導電材料與介電材料於一縮減間距區中之後的基板。
圖2F顯示圖2E之在形成一最後層導電材料與介電材料於一縮減間距區中之後的基板。
圖2G顯示圖2F之在形成一防焊層於一最後層導電材料與介電材料於一標準封裝體間距區和一縮減間距區中之後的封裝體。
圖3A是為一在它上面可以被直接貼附一積體電路(IC)晶片或”晶粒”之半導體裝置封裝體的橫截面側視圖。
圖3B顯示圖3A之在形成一第一層介電材料於一縮減間距區中之後的封裝體。
圖3C顯示圖3B之在形成另一層導電材料與介電材料於一縮減間距區中之後的封裝體。
圖3D顯示圖3C之在形成一防焊層於一最後層導電材料(及選擇地介電材料)於一標準封裝體間距區與一縮 減間距區中之後的封裝體。
圖3E顯示圖3D之在形成焊料於位在一在一在一標準封裝體間距區與一縮減間距區中之最後層導電材料(及選擇地介電材料)之上之防焊層中之開孔內之後的封裝體。
圖4A是為一在它上面可以被直接貼附一積體電路(IC)晶片或”晶粒”之半導體裝置封裝體的示意橫截面側示圖。
圖4B顯示圖4A之在從位於一縮減間距區中之介層孔接點之上移去一標準封裝體間距接點之高度但非全部之後的封裝體。
圖4C顯示圖4B之在形成一第一層介電材料於一縮減間距區中之後的封裝體。
圖4D顯示圖4C之在形成另一層導電材料與介電材料於一縮減間距區中之後的封裝體。
圖4E顯示圖4D之在形成一防焊層於一位在一標準封裝體間距區與一縮減間距區中之最後層導電材料(與選擇地介電材料)之上之後的封裝體。
圖5顯示如在圖1-4中所示之各種實施例之各種層之高度，或厚度的一些範例。
圖6是為一描繪一用於形成於此中所述之實施例之混合間距封裝體之製程的流程圖。
圖7描繪一實施的計算裝置。
較佳實施例之詳細說明
本發明配合附圖的若干實施例現在將會被說明。每當在該等實施例中所述之部份的形狀、相對位置及其他特徵未被清楚界定時，本發明之實施例的範圍未被限制僅為所顯示的部份，其意義僅為例示用途。而且，雖然眾多細節未被鯔述，要理解的是本發明的一些實施例可以在沒有這些細節之下被實施。在其他例子中，眾所周知的電路、結構、和技術未被詳細地顯示俾不妨礙這描述的理解。
隨著IC晶片或晶粒尺寸縮小以及互連線密度增加，在積體電路(IC)晶片與插座、母板、或另一層級組件之間的物理與電氣連接需要按比例縮放俾可同時匹配典型地出現在晶粒之較小的間距及典型地出現在下一層級組件的較大間距。該IC晶片可以被安裝在一徵電子基板封裝體之內或者上，其也是物理地且電子地連接到該下一層級組件。因此，該等封裝體可能遇到非常高密度互連線問題。在一些情況中，高密度互連封裝體可以被使用於系統上晶片(SoC)。在這裡，在很多情況中橫跨客戶與伺服器，該封裝體必須路徑發送在兩晶粒之間的數百或甚至數千個訊號。
用於提供如此之”封裝體”的一些實施例是要使用一矽中介層、一矽橋、或者一有機中介層技術。這些技術中之每一者具有它們的至少一個挑戰，而對於它們全部來說的共同挑戰是它們的高成本。由於，客戶和SoC皆不具有任何針對高密度互連線需求的對準技術；在這些細分上一個較低成本高密度互連線解決方案是必須的。甚至，在 某些情況下比峰值性能稍低之較低成本的互連線密度是為一合適的解決方案。
為了解決這些和其他問題，於此中的一些實施例描述"混合間距封裝體"半導體封裝體(例如，裝置、系統和用於形成的製程)，其提供一矽中介層與一矽橋的所有效益，另一方面具有能夠使用電腦處理器製作加工、製程與設備的低成本製造製程俾致使超高密度互連線從標準封裝體間距尺寸特徵到較小處理器或縮減間距尺寸特徵遍佈該封裝體(例如，板)。該混合封裝體可以具有一具備一與形成在同一基板上之縮減間距區相鄰之標準封裝體間距區102的上互連線層。在一些情況中，該縮減間距區是為一"混合"區，其具有具備標準封裝體間距特徵的下層和具備縮減間距特徵的上層，一IC晶片可以被直接貼附到縮減間距特徵。
圖1是為一在它上面可以被直接貼附一積體電路(IC)晶片或"晶粒"之半導體裝置封裝體的示意橫截面側視圖。圖1顯示具有在它上面形成有頂部或最高互連線層105之封裝基板101的封裝體100。層105可以被視為"頂"層，像是一將會被安裝或直接被貼附一IC晶片、一插座、一中介層、一母板、或另一層級組件的頂部或露出層(例如，一最後建構(BU)層、BGA、LGA、或晶粒-後端-狀層(die-backend-like layer))般。基板101可以是或者包括各種封裝層、標準封裝體間距尺寸特徵、較小處理器(或縮減)間距尺寸特徵、傳導特徵(例如，電子裝置、互連線、具有導電軌跡的層、具有導電介層孔的層)、具有介電材料的層及其 他如在半導體裝置封裝體工業上所知悉的層。
根據實施例，封裝體100具有互連線層105，互連線層105具備一與形成在同一基板101上之縮減間距區104相鄰的標準封裝體間距區102。在一些情況中，區104是為一"混合"區，其具有具備標準封裝體晶距109特徵的下層和具備縮減間距111特徵之一IC晶片可以被直接貼附到其那裡的上層。互連線層105可以是或者包括一個或多個形成在基板101上或之上的互連線層、傳導特徵(例如，電子裝置、互連線、具有導電軌跡的層、具有導電介層孔的層)、具有介電材料的層及其他在一互連線層或半導體裝置封裝體工業上眾所周知的層。在一些情況中，層105的傳導特徵是電氣連接到(例如，物理地貼附到或形成到)基板101的傳導特徵。
層105具有與縮減間距區104(例如，在上面的一個不同區域，見圖2)相鄰的標準封裝體間距區102(例如，在上面的一個區域，見圖2)。區102和104可以形成在同一基板101上。層105具有一介電層103；及形成於一形成在一導電下接點114上之導電介層孔接點112上的導電上接點110或縮減間距層107。區102可以僅具有標準封裝體間距尺寸特徵，而區104具有一些標準封裝體間距尺寸特徵以及小處理器(或縮減)間距尺寸特徵。由於區104具有具備倍數間距的特徵，其可以被描述為一”混合”區或者由一混合製程(例如，標準封裝以及晶片加工)形成的區。如此的特徵可以包括到導電上接點、介層孔接點、及下接點；導電軌跡、導 電材料層、介電材料層、組合型導電與介電材料層、形成電容器的層等等。
層105可以是一最終建構(BU)層、BGA、LGA、或晶粒-後端-狀層且具有能夠被直接貼附(例如，焊接；或物理地且電子地直接貼附)有在一晶粒或晶片之內之層或特徵(例如，具有一比一晶片封裝體之間距小之間距)的區104(例如，層107)。這些特徵可以是(例如，具有一間距)比典型地在外部、露出表面、最終建構(BU)層、球柵陣列(BGA)、島柵陣列(LGA)、或一晶粒或晶片之”晶粒-後端-狀”層上的那些小(例如，且不是)。它們可以是小5與15倍之間的大小。它們可以具有用於直接貼附到一晶粒(例如，IC、晶片、處理器、或中央處理單元)之間距的間距111。
層105可以具有延伸在介電103之上表面106之上的上接點110或層107。層105可以具有在被電氣連接到導電下接點114之導電介層孔接點112之上且電氣地連接到導電介層孔接點112的上接點110或層107。接點112和114可以被置放在介電103之內，在表面106下面。區104可以包括具有標準封裝間距109的下層以及具有縮減間距111的上層107。因此，區104也可以被描述為一在與標準封裝體間距區102同一基板中之”混合”區(例如，具有具備間距109和111的層)。在一些情況中，封裝體100被描述為一混合半-加成加工或封裝(SAP)間距封裝體，藉由具有與區102相鄰之縮減間距區104(例如，一不同區域)而具備超高密度互連線能力(例如，在區104)。
層105是被顯示具有介電材料層103，在其中是被形成或者具有接點112形成於位在區102和104中的接點114上。圖1也顯示導電軌跡115，其可以代表可能位在區102和104中的其他封裝導電軌跡或者層。下接點114(且可選擇地軌跡115)可以接點基板101的各種電子組件。在一些情況中，接點114(及軌跡115)可以是接點或者可以代表延伸(例如在基板101之內)到其他在基板101上或中之互連線、接點、或電子裝置的導電軌跡、路線或軌跡。
圖1顯示形成在位於區102中之封裝基板101之上的互連線132和134；及形成在位於區104中之封裝基板101之上的互連線136。互連線132和134具有上接點110、導電介層孔接點112、和導電下接點114。互連線136具有縮減間距層107、導電介層孔接點112、和導電下接點114。
上接點110具有高度(例如，固體材料的垂直厚度)H1和寬度，W1。上接點110是被形成在導電介層孔接點112上且是電氣連接到(例如，碰觸或直接接觸)導電介層孔接點112。介層孔接點112具有高度，H2，上寬度，W2、和下寬度，W3。介層孔接點112是被形成在接點114上且電氣連接到接點114。接點114具有高度，H3，和寬度，W4。層107具有高度H5和寬度，W7。層107是在下面進一步被描述。
防焊層116是被顯示形成在介電層103的上表面106上。防焊層116可以具有在互連線132和134之接點110之上表面之上的高度(例如，垂直厚度)，H4。防焊層116可以 具有一在表面106之上之是為H1+H4的總高度。開孔117是被顯示形成貫穿在互連線132和134之接點110之上表面之上的防焊層116並且露出互連線132和134之接點110的上表面。開孔117可以具有下寬度W5和上寬度W6。在一些情況中，W5是等於W1。
防焊層119是被顯示形成在層107的上表面之上。防焊層119可以具有在互連線136之層132之上表面之上的高度(例如，厚度)，H8。開孔118是被顯示形成貫穿在互連線136之層132(例如，層107)之上表面之上的防焊層119(及防焊層116的一側)且露出互連線136之層132(例如，層107)的上表面。開孔118可以具有一下寬度W8和一上寬度W9。
在一些情況中，寬度W7是處於1毫米(mm)與20mm之間。在一些情況中，寬度W7能夠延展一晶粒或晶片的整個寬度。在一些情況中，寬度W8是處於10與50微米(μm)之間。在一些情況中，寬度W9是處於20與70微米之間。寬度W7、W8和W9可以具有間距111及/或是利用一晶片POR來被形成。
防焊層116和119；與開孔117和118可以被同時形成或者是在同一加工製程期間被形成。在一些情況中，防焊層116、防焊層119、開孔117和開孔118全部可以藉一已知用於形成間距111之製程及/或使用一晶片POR來被形成；然而，防焊層116與開孔117可以被形成有間距109而防焊層119與開孔118是被形成有間距111。
層105具有與縮減間距區104相鄰的標準封裝體 間距區102。區102具有標準封裝體間距109而區104具有較小、縮減間距111。標準間距區102可以具有標準封裝體間距尺寸特徵(例如，具有間距109)，而縮減間距區104可以具有較小處理器晶粒間距尺寸特徵(例如，具有間距111)。在一些情況中，區102和104的特徵可以是或者包括具有高度(例如，厚度)、寬度(例如，直徑)、長度(例如，進入頁面)或界定一間距之空間(例如，具有間距109和111)的接點、互連線、軌跡、防焊開孔、及焊料。
在一些實施例中，間距109或111可以分別被界定為在區102或區104(或層107、307或407)中之特徵的寬度和長度。在一些情況中它是指如此之特徵的高度。在一些情況中它是指三個全部的組合。在一些情況中它是指一特徵的線寬、線空間或線間距。如此的間距可以是從所形成之一條線或軌跡的中央到相鄰之線或軌跡的中央。如此的間距可以是由該(區102之標準封裝或區104之晶片)設計規則可形成的最小間距。
在一些實施例中，間距109可以被界定為在開孔117之或相鄰之上(例如，露出)接點110之中央點之間的距離；為區102之接點或層之高之的平均；或由區102之接點或層之標準封裝體設計規則(DR)所決定的間距。在一些情況中，間距109是為一線空間(例如，在位於該等層上之線之間之線寬與空間的實際值)或一是處於9與12微米之間之特徵的設計規則(DR)(例如，導電接點、或軌跡)。在一些情況中，間距109是允許"覆晶"連結(例如，使用在開孔117內之焊料)， 也被稱為像是用於以已經被沉積到晶片焊墊上之錫凸塊互連諸如IC晶片與微機電系統(MEMS)般之半導體裝置到外部電路般的控制坍陷晶片連接(controlled collapse chip connection)(C4)凸塊按比例縮放。在一些情況中，間距109是為在130微米與200微米之間的凸塊間距(例如，使用在開孔117內的焊料)。在一些情況中，間距111是為在30與70微米之間的凸塊間距。在一些情況中，區104(或層107、307或407)的處理器間距尺寸特徵具有在10與50微米之間的凸塊間距111，而區102的標準封裝體間距尺寸特徵具有在100微米與200微米之間的凸塊間距109。在一些情況中，區104(或層107、307或407)的處理器間距尺寸特徵具有一個依據一晶片POR來被形成的凸塊間距111且具有一個小於10微米的高度；而區102的標準封裝體晶距尺寸特徵具有一個依據標準封裝體POR來被形成的凸塊間距109且包括具有一個至少10微米之高度的導電上接點。在一些情況中，區104(或層107、307或407)的處理器間距尺寸特徵具有一個供具有在0.1與0.3微米之間之厚度之介電層用，以及供具有在1與3微米之間之厚度之導電材料層用的高度間距111。
在一些實施例中，間距111可以被界定為在開孔118之或區104中之相鄰之上(例如，露出)接點之中央點之間的距離；為區104之層或接點之高度的平均；或者由區104之層或接點之一晶片加工設計規則(DR)所決定的間距。在一些情況中，間距111是為一線空間(例如，在該等層上之線之間之線寬與空間的實際值)或者一特徵(例如，層107、 307或407的導電接點、或軌跡)的設計規則(DR)，其是處於2與4微米之間。間距111可以是一藉由用來形成一主動半導體裝置(例如，電晶體)、微處理器、晶粒、或晶片的加工來形成的間距。
在一些情況中，間距111是小到足以直接連接(例如，利用在開孔118內的焊料)到在像是高頻寬記憶體(HBM)、或寬輸入/輸出版本2(WIO2)記憶體、或能夠採取超小間距優勢之任何器件之部件上的小間距。在一些情況中，間距111是小到足以形成需要海量帶寬的直接晶粒-對-晶粒連接，像是藉由是與一晶粒之內部層之間距相同的間距般。在一些情況中，間距111是為在10微米與70微米之間的一凸塊間距(例如，使用在開孔118內的焊料)。在一些情況中，間距111是為100微米或更小的凸塊間距。
在一些情況中，間距111是處於比間距109小百分之20與90之間。在一些情況中，其是處於小百分之40與70之間。在一些情況中其是至少小三倍。在一些情況中，間距111是處於比間距109小2與4倍之間。在一些情況中，間距111包括是為比間距109小5、10或15倍的特徵。在一些情況中它們是小5-10倍。
區102可以具有具備對於半導體晶粒封裝體、晶片封裝體來說；或者對於典型地把一晶粒(例如，IC、晶片、處理器、或中央處理單元)連接到一插座、母板、或另一層級組件的另一裝置(例如，界面、PCB、或中介物)來說是公知之標準封裝體間距109的特徵。在一些情況中，區102具 有具備一要被用於界接(例如，物理地且電氣地連接)區102與一晶粒封裝體、一插座、一母板、或另一層級組件之間距109的特徵。間距109可以是依據晶片或晶粒封裝體的標準而是知道的。間距109可以是依據晶粒封裝體的工業標準而是公知的，像是藉由具有一具有大約15微米(15 x E-6 meter-"μm")之高度，H1和在70與120μm之間之寬度W1的上接點110般。在一些情況中，H2是大約25微米，W2是在40與100μm之間，而W3是在30與70μm之間。在一些情況中，H3是大約15微米，而W4是在50與100μm之間。在一些情況中，H4是大約18微米，W5是在60與100μm之間，而W6是在70與100μm之間。
區102是被顯示具有特徵：介電層103、導電上接點110、導電介層孔接點112、導電下接點114、軌跡115、防焊層116、和開孔117，其依據晶粒封裝體的工業標準可以全部具有間距109。根據一些實施例，上接點110、介電層113、導電介層孔接點112、導電下接點114、軌跡115和防焊層116是依據一封裝體形成製程、方策或"記錄的計劃"(POR)，像是用於形成標準封裝體間距109般。這封裝體POR可以包括形成光罩(罩遮)和形成開孔在那些特徵中或者如本文中所指出的該等光罩來形成具備間距109的特徵。根據一些實施例，這封裝體POR可以是指加工、設計規則(DR)、介層孔、互連線、互連層、特徵尺寸、或者間距以形成如於此中所述之在區102中的特徵。
接點110、112和114；及軌跡115各可以是固體導 電材料的高度(例如，厚度)。如此的材料可以是或者包括銅(Cu)、金、銀、青銅、鎳、銀、鋁、鉬、合金、或如所知用於如此之連接的等等。在一些情況中，它們全是為銅。
該等接點和軌跡可以是一圍包層(blanket layer)，其是被遮蓋及蝕刻來形成該等接點；或者可以是一個被形成在位於一光罩中之開孔內的層，而該光罩然後被移除(例如，溶解或焚燒來形成該等接點。在一些情況中，該等接點和軌跡可以是由已知製程來被形成俾形成一封裝體或封裝體間距裝置之如此的接點和軌跡。
介電層103，可以各是固體非導電材料的高度(例如，厚度)。如此的材料可以是或者包括氮化矽、二氧化矽、瓷、玻璃、塑膠、或已知用於如此之電介層的等等。在一些情況其是為氮化矽。
該介電層可以是一圍包層，其是被遮罩及蝕刻來形成在其那裡沉積、長成或形成有接點的開孔。或者，該介電層可以是一個被形成於一圖案化光罩上的層，而該光罩然後被移除(例如，溶解或焚燒)來形成在其那裡沉積、長成或形成有的開孔。在一些情況中，該介電層可以是由已知製程形成以形成一封裝體之如此的介電層。
防焊層116，可以各是固體非導電防焊材料的高度(例如，厚度)。如此的材料可以是或者包括環氧樹脂、墨、樹脂材料、乾抗蝕材料、纖維基底材料、玻璃纖維基底材料、一氰酸樹脂及/或其之預聚合物；環氧樹脂、笨氧基樹脂、咪唑化合物、伸芳烷基型環氧樹脂或已知用於如此之 防焊劑的等等。在一些情況中其是為環氧樹脂或樹脂。
該防焊劑可以是一圍包層，其是被遮蔽及蝕刻來形成開孔，焊料能夠在開孔那裡被形成在該等上接點上並連接到該等上接點，或者部件能夠在開孔那裡被焊接到該等上接點。或者，該防焊層可以是一個形成於一光罩上的層，而該光罩然後被移除以形成該等開孔。在一些情況中，防焊層可以是一材料(例如，環氧樹脂)液體，其是透過一形成在該封裝體上的圖案(例如，光罩)被絲印或者被噴灑到該圖案上；而然後該光罩被移除(例如，溶化或焚燒)來形成該等開孔。在一些情況中，該防焊劑可以是一液體可光成像焊料光罩(LPSM)墨或者一被噴灑到該封裝體上的乾薄膜可光成像焊料光罩(DFSM)圍包層；而然後被遮蔽與曝光於一圖案及顯影來形成該等開孔。在一些情況中，該防焊層在該等開孔(例如，圖案)被界定之後經歷一些類型的熱固化。在一些情況中，該防焊層是被雷射劃線來形成該等開孔。在一些情況中，該防焊層可以是藉由一已知製程來形成俾形成一封裝體之如此的防焊層。
區104可以包括具有如對IC、晶粒、處理器、中央處理單元、或晶片裝置所知之間距(例如，縮減晶距111)的特徵。這間距可以是比區102的間距小並且排除區102的間距，比如通過該間距在該最後建構層(例如，界面或接點)之前接觸一晶粒封裝體般。間距111可以是晶片上系統(SoC)的間距，用於跨電氣連接客戶與伺服器；用於電氣連接數百或甚至數千個在兩晶粒間發送的訊號。在一些情況中， 區104具有具備對於區2之如上所述之間距109的特徵(例如，在高度H2-H3，像是介電層103、接點112、接點114和軌跡115)；及其他具備間距111的特徵(例如，高度H5和選擇地H8，像是層107和選擇地防焊層119般)。
在一些情況中，層107具有用於界接(例如，物理地及電氣地連接)在一IC、晶粒、處理器、中央處理單元、或晶片裝置之層(例如，不是一最後、露出、最後建構(BU)層、BGA、LGA、或晶粒-後端-狀層)之間或之內的縮減間距111。間距111依據晶片或晶粒裝置的標準可以知悉。間距111根據工業的標準可以知悉，比如藉具有一些分別具有大約0.2和2微米(x E-6米)之高度的介電層和導體層；在10與50μm之間之層123之露出接點或區域的寬度W8，及在15與70μm之間的寬度W9。在一些情況中，H5是大約17微米。在一些情況中，其是在6與20μm之間。在一些情況中，是在6與15μm之間。在一些情況中，H6是大約11微米。在一些情況中，其是在4與15μm之間。在一些情況中，其是在4與10μm之間。在一些情況中，H7是大約6微米。在一些情況中，其是在2與8μm之間。在一些情況中，其是在4與6μm之間。在一些情況中，H8是大約16微米。在一些情況中，其是在6與25μm之間。在一些情況中，其是在10與20μm之間。
區104是被顯示具有特徵：介電層103、導電介層孔接點112、導電下接點114、軌跡115、和防焊層116，其可能全部具有間距109。在一些情況中，這些特徵具有一間 距而且是依據區102之如上所述之記錄計劃(POR)或製程配方來被形成。區104也被顯示具有特徵：縮減間距層107、防焊層119、及開孔118，依據在晶粒或晶片之內之層的工業標準其可能全部具有間距111。
根據一些實施例，縮減間距層107、防焊層119、與開孔118是依據像是用於形成縮減間距111般之一晶片形成製程、方策或記錄計劃(POR)來被形成。這製程或POR可以包括一用於形成積體電路晶片、晶粒、處理器、中央處理單元的製程。在一些情況中，層107(和可選擇地防焊層119和開孔118)是在把上接點110從位於區104內的互連接點112移除之後被形成。這晶片POR可以包括形成光罩(例如，遮蔽)及形成開孔在如於此中所述之那些特徵或該等光罩以形成具備間距111的特徵。根據一些實施例，這晶片POR可以是指加工、設計規則(DR)、介層孔、互連線、互連層、特徵尺寸、或間距來形成該等特徵在如於此中所述的層107中(及可選擇地防焊層119)。
縮減間距層107具有高度H5(例如，在接點112的頂部或表面106之上)，和寬度W7。高度H5可以是若干不同層(例如，至少4或5總層；及多至30總層)的總厚度，各層具有一種或多種不同材料而且是形成在接點112的上表面126和表面106之上。在一些情況中，層107可以包括在6與12層之間；各層具有一種、兩種或三種不同材料。在一些實施例中，區104可以具有僅介電材料、僅導體材料、或介電材料與導體材料之組合形成的層(例如，具有從僅導電材料區 域之僅介電材料區域之頂部透視之區域的一圖案化層，像是如在圖2中所示般)。在一些實施例中，這些層中之每一者(例如，層107中之每一者)依據在晶粒或晶片之內之層的工業標準具有間距。在一些實施例中，這些層中之每一者(例如，層107中之每一者)具有間距111或者是由一晶片形成製程、方策或記錄計劃(POR)形成。
在一些第一實施例中，層107中的每一層是為一僅介電或導體材料形成的層(例如，圍包層)。這的一個例子是為圖1之實施例之僅介電材料層122與僅導體材料層121的相反。在這裡，該等僅介電材料層122和僅導體材料層121可以是以交替垂直順序形成在另一者的頂部上並且碰觸另一者。能夠被察覺的是在一些情況中，其他的材料可以存在於該僅介電或導體材料只要該僅介電層不包括導體材料，而該僅導體層不包括介電材料。
在一些第二實施例中，層107中的每一層是為一僅介電和導體材料形成的層。這些層的一些實施例可以是是為介電材料與導體材料之組合的層(例如，具有從僅導體材料區域之僅介電材料區域之頂部透視之區域的一圖案化層)。這的一個範例是為圖2之實施例的介電與導體材料包含層212-220。在這裡，層212,214,216,218和220中之每一者可以是依序被形成在前一層的頂部上並且碰觸前一層。能夠被察覺到的是在一些情況中，其他材料可以存在於該僅介電和導體材料只要它不包括導體材料在該介電材料，及不包括介電材料在該導體材料。
在一些第三實施例中，層107中之每一層的層是為一僅介電材料形成的層；僅導體材料形成的層；或僅介電材料與導體材料形成的層。這的一個範例是為(1)把圖1之實施例之僅介電材料層122和僅導體材料層121，與(2)圖2之實施例的介電和導電材料包含層212-220交替的組合。在這裡，(a)該等僅介電材料層122、(b)該等僅導體材料層121、與(c)層212,214,216,218和220中之任一者中之任一者可以是以垂直順序被形成在前一層的頂部上並且碰觸前一層。
在一些實施例中，層107具有"這些層"的總高度(例如，組合)H5(例如，對於以上之三個實施例中之任一者的描述)。在一些實施例中，層107的總高度H5包括一底部"鈍化"層(例如，層120)，像是形成在表面104和126上般，以及"這些層"是形成在其上面。這鈍化層可以是介電材料形成的固體圍包層(例如，像是對於僅介電材料形成的層122的描述)。這鈍化層可以是由介電材料形成而且具有一個足以或者被設計來電氣地(及選擇地化學地和物理地)把"這些層"與在表面104和126(及選擇地接面104和126之材料)上之訊號隔離的高度。
在一些實施例中，層107具有這些層(例如，見層(選擇地120)、121和122)的總高度(例如，結合)H6，且層107是鋪上或者是以一具有高度H7的"頂層"(例如，見層123或218)封頂。這頂層可以是一由導體材料形成的固體圍包層(例如，如對於由僅導體材料形成，但具有高度H7的層121所描述)。這頂層可以是一導電材料並且具有一用於具有焊 料形成於其上或者用於具有一晶片或晶粒之接點焊接到它那裡的高度。
根據一些實施例，層120,121,122和123(選擇地)是依據一晶片形成製程、方策或記錄計劃(POR)來被形成，像用於形成縮減間距111般。這製程或POR可以包括一如上所述的製程：用於形成層107；形成光罩和開孔俾形成具備間距111的特徵；且是指加工、設計規則(DR)、介層孔、互連線、互連層、特徵尺寸、或間距俾形成該等特徵在層107中(及選擇地防焊層119)。在一些實施例中，層107中之每一者(例如，以上三個實施例中之任一者之"這些層"中之每一者、每一鈍化層、及每一頂層)具有(1)一個依據在晶粒或晶片之內之層之工業標準的間距、(2)間距111、或(3)是由一晶片形成製程、方策或記錄計劃(POR)來被形成。
圖1顯示具有縮減間距層107的實施例包括：底部介電(例如，氮化)層120；交替導體(例如，銅)層121與介電(例如，氮)層122；及頂部導體(例如，銅)層123。層107能夠以頂部導電層或焊墊123封頂。在一些情況中，區104具有0.2微米高之像是氮化矽般的交替介電層122；與2.0微米高之像是銅般的導體層121交替。
在其他情況中，每一"交替"層(例如，層121和122中之每一者)包括在一介電材料圖案之內的導體圖案。在這情況中，每一"交替"層是為或者包括在同一層被圖案化、相同高度銅和氮化層。在一情況中，每一"交替"層可以具有一與一2.0微米高圖案化(例如，在銅未被圖案化之地方) 氮化層(例如，見圖2的層212-220)一起形成之2.0微米高圖案化銅層。在一些情況中，每一"交替"層是為或者包括在同一層被圖案化、相同高度銅和氮化層。
在又其他情況中，該等"交替"層中之每個第一層(例如，見導體層121)包括在一介電圖案之內的一導體圖案。在這情況中，每一"交替"層121可以具有一與一2.0微米高圖案化(例如，在銅未被圖案化之地方)氮化層(例如，見圖2的層212-220)一起形成之2.0微米高圖案化銅層。在這情況中，該等"交替"層中之每個第二層(例如，見介電層122)是為一0.2微米高像是氮化矽般之圍包介電材料層。
對於層121,122(例如，當層122具有導體和介電質時)和123(選擇地)所作描述的導體和軌跡可以各是一固體導電材料的高度(例如，厚度)。如此的材料可以是或者包括銅、金、銀、青銅、鎳、銀、鋁、鉬、合金、或用於如此之接點來說是公知的等等。在一些情況中，它們全為銅。
這些導體和軌跡可以是一被罩遮並被蝕刻來形成該等接點的圍包層；或者可以是一被形成在位於一光罩中之開孔之內的層，而該光罩然後被移除(例如，溶解或燒毀)俾形成該等接點。在一些情況中，該光罩是為該層121或122的介電質(例如，當層122具有導體與介電質時)。在一些情況中，該層121或122的介電質(例如，當層122具有導體和介電質時)是隨後被形成在該層121或122的導體和軌跡四周(例如，當層122具有導體和介電質時)。在一些情況中，這些導體和軌跡可以由一已知形成間距111的製程及/ 或一用於在晶粒或晶片之內之介電質、光罩、圖案、導體、接點、介層孔和軌跡的POR(例如，具有間距111及/或一晶片POR)形成。在一些情況中，這些導體及軌跡是由化學蒸氣沉積(CVD)形成。在一些情況中它們是由原子層沉積(ALD)形成。
在一些情況中，該光罩可以是一形成於區104上的材料；而然後該光罩的圖案被移除(例如，溶解、顯影或燒毀)俾形成該等在它們那裡該等軌跡和接點的導體材料是被形成的開孔。在一些情況中，該光罩可以是利用光刻法來被圖案化。在一些情況中，該光罩可以是液體可光成像"濕"光罩或者被噴灑到該封裝體上的乾薄膜可光成像"乾"光罩圍包層；而然後被罩遮及曝露於光線圖案(例如，該光罩是被曝露於光線，在那裡置於該光罩之上的圖案模板不阻擋該光線)並且被顯影俾形成該等開孔。端視該光罩類型而定，被露出或未露出的區域是被移除。在一些情況中，該光罩在該等開孔(例如，圖案)被界定之後經歷一些類型的熱固化。在一些情況中，該光罩可以由一已知形成晶片、晶片間距裝置(例如，具有間距111)、或利用晶片POR形成之裝置之如此之光罩的製程形成。
對於層121(例如，當層121具有導體和介電質時)和122所述的介電質，可以各是固體非導電材料的高度(例如，厚度)。如此之材料可以是為或者包括氮化矽、二氧化矽、瓷、玻璃、塑膠、或用於如此之介電質所知的等等。在一些情況中它是氮化矽。
這些介電層可以是一被罩遮並被蝕刻來形成在其那裡該導體和軌跡是被沉積、長成或形成之開孔的圍包層。或者，這些介電層可以是一被形成在一圖案化光罩上的層，而該光罩然後被移除(例如，溶解或燒毀)俾形成在其那裡該導體和軌跡是被沉積、長成或形成的開孔。在一些情況中，該介電層可以是由一已知形成間距111及/或用於在晶粒或晶片之內之介電質、光罩、圖案、導體、接點、介層孔和軌跡之POR的製程形成(例如，具有間距111及/或晶片POR)。在一些情況中，介電層是由原子層沉積(ALD)形成。在一些情況中它是由化學蒸氣沉積(CVD)形成。
防焊層119，可以各是如對於防焊層116所述之固體非導電防焊材料的高度(例如，厚度)H8。
防焊層119可以是一被罩遮且被蝕刻來形成在其那裡焊料能夠被形成在上接點上且被貼附到該等上接點，或在其那裡於一晶粒或晶片(例如，具有間距111)之內之導體和軌跡能夠被焊接到該等頂部接點123之開孔的圍包層。防焊層119可以是如對於防焊層116所述一樣被形成，但使用一已知用於形成防焊層119和具有間距111之開孔118及/或用於在晶粒或晶片之內之介電質、光罩、圖案、導體、接點、介層孔和軌跡之POR的製程形成(例如，具有間距111及/或晶片POR)。
在一些情況中該防焊層是被雷射劃線俾形成該等開孔。在一些情況中，該防焊層可以是由一已知形成如此之晶片或晶粒之防焊層的製程形成。
圖2A是為一半導體裝置封裝體的示意橫截面側視圖和橫截面頂視透示圖，一積體電路(IC)晶片或"晶粒"可以被直接貼附到該半導體裝置封裝體上。圖2A顯示具有封裝體基板101的封裝體200，互連線層105是形成在封裝體基板101上。雖然層105是與相鄰於縮減間距區104的標準封裝體間距區102一起被顯示，僅標準封裝體間距特徵存在於圖2A的區102和104因為縮減間距特徵尚未被形成。在一些情況中，圖2A顯示封裝體200，其可以是一在形成圖1之封裝體100之實施例之前的封裝體。
圖2A顯示具有互連線132和134在區102中；及互連線236在區104中的封裝體200。互連線132,134和236可以具有僅標準封裝體間距特徵。圖2A顯示光罩210，像是乾薄膜防焊(DFR)光罩般，被形成在區102之上並留下區104和互連線236的接點110露出。光罩210在蝕刻俾把接點110從區104中之互連線236移除期間可以保護在區102中之接點110之任何蝕刻或移除的區102。光罩210可以是一如上所述關於在形成接點110，或介電層103時使用之光罩的光罩。
圖2B顯示在把一標準封裝體間距接點從在縮減間距區中之介層孔接點之上移除之後之圖2A的封裝體。圖2B顯示在把接點110從互連線236移除之後之圖2A的基板。互連線236的接點110可以是被選擇地蝕刻俾露出接點112的上表面126。這蝕刻相對於介電層103可以是選擇性以致於它不蝕刻表面106，而在預定蝕刻時間之後僅移除接點110的高度H1。因此，在圖2B中表面106和126是在區104中 露出而光罩210保護在區102中的表面106和互連線132和134。
圖2C顯示在形成第一導電材料與介電材料層在縮減間距區中之後之圖2B的封裝體。圖2C顯示在形成層212於區104中之表面106和126上(例如，在上面及直接接觸或碰觸)之後之圖2B的封裝體。光罩210在層212於區104中的形成期間可以保護區102免於層212在區102中的任何形成。層212包括或者是導電材料接點221、軌跡222、和接點223；及介電材料225。層212、接點221、軌跡222、和接點223、及介電材料225全部可以由一已知用於形成間距111的製程及/或使用一晶片POR來被形成。它們全部可以具有間距111。
接點223可以被形成在接點112的上表面126上(例如，在上面及直接接觸或碰觸)且是電氣連接到接點112的上表面126。在一些情況中，接點223是被形成在表面126的區域之內(例如，在面積上比較小)。在其他情況中，其是形成在表面126之區域的邊緣之上並且延伸越過表面126之區域的邊緣。在一些情況中，接點112和223是被設計(例如，由一種材料形成，具有合適的寬度和高度)用於提供電力(例如，直流)或接地訊號到一晶片或晶粒(例如，貼附或焊接到區104)。
接點221和軌跡222可以被形成到表面106上(例如，在上面及直接接觸或碰觸)或在表面106之上，而且不是物理地或電氣地連接到接點112的上表面126。接點221是 物理地且電氣地連接到軌跡222，像是藉由在同一時間且由相同材料以相同圖案(例如，罩遮區域)來形成般。軌跡222可以是物理地或電氣地連接到基板101之另一導電特徵。因此，接點221可以提供一不同於接點223的電氣訊號(例如，一第二訊號)。在一些情況中，接點221和軌跡222是被設計(例如，是由一種材料形成，具有合適的寬度和高度)用於提供一資料訊號(例如，高和低電壓與電流)或記憶體資料訊號到一晶片或晶粒(例如，貼附或焊接到區104)。
介電層225可以被形成在表面106(及選擇地表面126的部份)上(例如，在上面且直接接觸或碰觸)或在表面106(及選擇地表面126的部份)之上，而且由於其是非導電介電層而不電氣連接任何物件。介電層225可以是用於形成導電材料接點221、軌跡222、和接點223的圖案(例如，光罩)。
導電材料接點221、軌跡222、和接點223可以各是僅導體材料的高度或厚度。介電層225可以是僅介電材料的高度或厚度。
在一些情況中，接點221具有W10的寬度和在0.2與4μm之間的高度。在一些情況中該高度是在1與3μm之間。在一些情況中，接點223具有W11的寬度和如對於接點221在上面所述的高度。在一些情況中軌跡222具有W12的寬度和如對於接點221在上面所述的高度。在一些情況中，W11是在30與70μm之間。在一些情況中，其是在10與70μm之間。在一些情況中，其是在25與50μm之間。在一些情況中，其是在20與40μm之間。在一些情況中，處理器特徵間距111 小接點的W10是在5與20μm之間。在一些情況中其是相等於或者在15μm之下。在一些情況中，其是在5與10μm之間。在一些情況中其是在10與70μm之間。在一些情況中，W12或者一處理器特徵間距111小軌跡的"軌跡與空間"是在1與5μm之間。在一些情況中其是相等於或者在3μm以下。在一些情況中，其是在1與3μm之間。寬度W10,W11和W12；及接點221、接點223、軌跡222和介電層225的高度可以具有間距111及/或是利用晶片POR形成。
在一些實施例中，層212可以是一個是為介電質與導體之組合(例如，一具有從僅介電材料區域(例如，材料225)與僅導體材料區域(例如，材料接點221、軌跡222、和接點223)之頂視透示圖之區域的圖案化層)的層。層212可以是如上對於形成層121或122所述被形成，如果該層包括介電和導體材料的話(例如，該等"交替"層中之一者包括在一介電圖案之內的導體圖案)。在一些情況中，接點221、軌跡222和接點223可以是如上對於形成導體層121或122所述被形成如果，層122具有導體和介電質的話。在一些情況中，介電層225可以是由一材料且利用一如上對於形成介電層122或121所述之製程形成，如果層121具有導體和介電材料的話。
圖2D顯示在形成一由導電材料與介電材料形成之第二層於一縮減間距區中之後之圖2C的封裝體。圖2D顯示在形成層214於位在區104中之層212上(例如，在上面且直接接觸或碰觸)之後之圖2C的封裝體。光罩210在層214於 區104中之形成期間可以保護區102免於層214在區102中的任何形成。層214包括或者是導電材料接點231和接點233；及介電材料235。層214、接點241、接點233、及介電材料235全部可以是由一已知用於形成間距111的製程及/或利用一晶片POR來被形成。在一些情況中，它們全部會具有間距111。
接點231和233可以分別被形成到接點221和223的上表面上(例如，在上面且直接接觸或碰觸)且分別被電氣連接到接點221和223的上表面。在一些情況中，接點231和233是分別形成在接點221和223之區域的邊緣之內或者分別延伸超過接點221和223之區域的邊緣，如同對於形成在表面126之上之接點223所述的一樣。在一些情況中，接點231是被設計用於類似地提供資料訊號或記憶體資料訊號到接點221。在一些情況中，接點233是被設計用於類似地提供電力訊號到接點223。
介電層235可以被形成在介電層225的上表面和軌跡222上(例如，在上面且直接接觸或碰觸)或之上，而且不電氣連接任何物件因為它是非導電介電質。介電層235可以是用於形成導電材料接點231和接點233的圖案(例如，光罩)。
導電材料接點231和接點233可以各是僅導體材料的高度或厚度。介電層235可以是僅介電材料的高度或厚度。
在一些情況中，接點231具有如上關於接點221 所述的W10寬度和高度。在一些情況中，接點233具有如上關於接點221所述的W11寬度和高度。寬度W10和W11；及接點231、接點223和介電層235的高度可以具有間距111及/或是利用一晶片POR來被形成。在一些實施例中，層214可以是一個是為如關於層212所述之介電質與導體之組合的層。
圖2E顯示在形成一由導電材料與介電材料形成之第三層於一縮減間距區中之後之圖2D的基板。圖2E顯示在形成層216於位在區104中之層214上(例如，在上面且直接接觸或碰觸)之後之圖2D的基板。光罩210在層216於區104中的形成期間可以保護區102免於層216在區102中的任何形成。層216包括或者是為導電材料接點241、接點243、軌跡242和接點244；及介電材料245。層216、接點241、接點243、軌跡242和接點244；及介電材料245全部可以是由一已知用於形成間距111的製程及/或利用一晶片POR來被形成。它們可皆具有間距111。
接點241和243可以是分別被形成到接點231和243的上表面上(例如，在上面且直接接觸或碰觸)且是分別被電氣連接到接點231和243的上表面。在一些情況中，接點241和243是分別被形成在接點231和233之區域的邊緣之內或者分別延伸超過接點231和233之區域的邊緣，如關於形成在表面126之上之接點223所述的一樣。在一些情況中，接點241是被設計用於類似地提供資料訊號或記憶體資料訊號到接點221。在一些情況中，接點243是被設計用於類 似地提供電力訊號到接點223。
接點244和軌跡242可以被形成到介電層235的上表面上(例如，在上面且直接接觸或碰觸)或之上，而且不物理地或電氣地連接到接點231或233的上表面。接點244是被物理地且電氣地連接到軌跡242，像是藉由同時且以相同圖案(例如，罩遮區域)相同材料形成般。軌跡242可以是物理地或電氣地連接到基板101的另一導電特徵。因此，接點244可以提供比接點241或243不同的電氣訊號(例如，一第三訊號)。在一些情況中，接點244和軌跡242是被設計用於類似地提供一資料訊號或記憶體資料訊號到接點221。
介電層245可以被形成到介電層235的上表面上(例如，在上面且直接接觸或碰觸)或之上，而且不電氣連接任何物件因為其是為非導電介電層。介電層245可以是用於形成導電材料接點241、接點243、軌跡242和接點244的圖案(例如，光罩)。
導電材料接點241、接點243、軌跡242和接點244可以各是為僅導體材料的高度或厚度。介電層245可以是僅介電材料的高度或厚度。
在一些情況中，接點241和244具有如上關於接點221所述的寬度W10和高度。在一些情況中，接點243具有如上關於接點221所述的寬度W11和高度。在一些情況中，軌跡242具有如上關於接點221所述的寬度W12和高度。寬度W10,W11和W12；及接點241、接點243、軌跡242、接接點244、和介電層245的高度可以具有間距111及/或利用一晶 片POR形成。在一些實施例中，層216可以是一個如關於層212所述之是為由命電材料與導體材料形成之組合的層。
根據實施例，各種額外的層，類似層212,214或216可以是形成在層216之上。而且，在一些情況中，與層120,121,122或123相似的層可以是形成在層212,214,216，或形成在層216之上的層之下或之上。
圖2F顯示在形成由導電材料與介電材料形成之最終層於一縮減間距區中之後之圖2E的基板。圖2F顯示在形成層218到(例如，在上面且直接接觸或碰觸)在區104中之層216(或者如上所述一個在層216之上的層)在之後之圖2E的基板。在層218於區104中的形成期間光罩210可以保護區102免於層218在區102中的任何形成。層218包括或者是導電材料接點251、接點253、和接點254；及介電材料255。層218、接點251、接點253和接點254；及介電材料255，可以全部是由一習知用於形成間距111的製程及/或使用一晶片POR來形成。它們全部可以具有間距111。
接點251,253和254可以分別形成到(例如，在上面且直接接觸或碰觸)且電氣連接到接點241,243和244的上表面。在一些情況中，如關於形成在表面126之上之接點223所述一樣，接點251,253和254是分別形成在接點241,243和244之區域的邊緣之內或者延伸超過接點241,243和244之區域的邊緣。在一些情況中，接點251和254是與接點221類似被設計用於提供資料訊號或記憶體資料訊號。在一些情況中，接點253是與接點223類似被設計用於提供電力訊 號。
介電層255可以是形成到介電層245和軌跡242上(例如，在上面且直接接觸或碰觸)或之上，且因為其是非導電介電層而不電氣連接任何物件。介電層255可以是用於形成導電材料接點251、接點253和接點254的圖案(例如，光罩)。
導電材料接點251、接點253和接點254可以各是為僅導體材料的高度或厚度。介電層255可以是僅介電材料的高度或厚度。
在一些情況中，接點251和254具有如上關於接點221所述的寬度W10和高度。在一些情況中，接點253具有如上關於接點221所述的寬度W11和高度。寬度W10和W11；及接點251、接點253、接點254、和介電層255的高度可以具有間距111及/或是利用一晶片POR形成。在一些實施例中，層218可以是一個如關於層212所述是為介電材料與導體材料的組合。
在一些實施例中，層212-216形成層107的部份而且具有總高度(例合，組合)H6；而層118也形成層107的部份而且是為具有高度H7的"頂層"(例如，見圖1)。接點251,253和254及層118可以是導電材料並具有一個供焊料形成於其上或供一晶片或晶粒之接點焊接到其那裡的高度。
圖2A-2F顯示具有縮減間距層107的實施例包括：層212-218。層107可以是以上導電層或焊墊218封頂。在一些情況中，區104具有由像是氮化矽般之圖案化介電材料與 像是銅般之圖案化導體形成的層212-216，其各是2.0微米高。
圖2G顯示在形成一防焊層於在標準封裝體間距區和縮減間距區中之由導電材料與介電材料形成之最終層之上之後之圖2F的封裝體。圖2G顯示在形成防焊層116到在區102中之接點110與表面106上(例如，在上面且直接接觸或碰觸)；及形成防焊層119到在區104中之介電層255上之後之圖2F的封裝體。光罩210是在形成防焊層116(和119)之前被移除。防焊層116和119分別具有開孔117和118。
防焊層116可以具有高度(例如，厚度)H4在互連線132和134之接點110的上表面之上。防焊層116可以具有一個是為H1+H4的總高度在表面106之上。開孔117是被顯示形成貫穿防焊層116並露出互連線132和134之接點110的上表面。開孔117可以具有一個W5的下寬度和一個W6的上寬度(見圖1)。
防焊層119是被顯示形成在層107的上表面之上。防焊層119可以具有高度(例如，厚度)H8在層218的上表面之上。開孔118是被顯示形成貫穿防焊層119(及防焊層116的側面)並露出互連線136(例如，層107之)接點251,253和254的上表面。開孔118可以具有一個W8的下寬度和一個W9的上寬度。在圖2中，寬度W8可以是在接點251和254之上或處的寬度W10；而且可以是在接點253之上或處的寬度W11。
防焊層116和119；及開孔117和118可以在同一時 間或在同一加工製程期間被形成。在一些情況中，防焊層116、防焊層119、開孔117和開孔118全部可以是由一習知用於形成間距111的製程及/或使用一晶片POR來形成；然而，防焊層116和開孔117可以是形成有間距109而防焊層119和開孔118是形成有間距111。
圖3A是一半導體裝置封裝體的示意橫截面側視圖，一積體電路(IC)晶片或"晶粒"可以是直接貼附在該半導體裝置封裝體上。圖3A顯示具有封裝體基板101的封裝體300，互連線層105是形成在封裝體基板101上。雖然層105是被顯示具有標準封裝體間距區102相鄰於縮減間距區104，僅標準封裝體間距特徵存在於圖3A的區102和104因為縮減間距特徵尚未被形成。在一些情況中，圖3A顯示會是在形成圖1之封裝體100之實施例之前之封裝體的封裝體300。
圖3A顯示具有互連線132和134在區102中；且無互連線在區104中的封裝體300。在其他實施例中，在區104中可能有互連線，但那些互連線不延伸或具有導電材料在表面106之上。互連線132和134可以具有僅標準封裝體間距特徵(如將在這時間點於區104中的任何特徵)。圖3A顯示光罩310，如所描述或光罩210般，形成在區102之上且留下區104被露出。
圖3B顯示在形成層320到在區104中之表面106上(例如，在上面且直接接觸或碰觸)之後之圖3A的封裝體。在層320於區104中的形成期間光罩310可以保護區102免於層320在區102中的任何形成。在一些情況中，層320包括或 是介電材料，並且具有一個如關於層120所述的高度(例如，是為一鈍化層)。層320可以由一習知形成間距111的製程及/或使用一晶片POR形成。層320可以具有間距111。
在一些情況中，層320是由相同材料、由相同製程形成並具有與層120相同的高度。在一些情況中，層320是與層120相同除了它延伸越過整個區104之外。層320具有寬度W14。在一些情況中，寬度W14是介於1毫米(mm)與20mm之間。在一些情況中，寬度W14能夠實際上包括一晶粒或晶片的整個寬度。在一些情況中，寬度W14是與層120的寬度W7相同。在一些情況中，寬度W14是比寬度W7大2、3或4倍。
層320可以被形成到表面106上(例如，在上面且直接接觸或碰觸)或之上，而且不電氣連接任何物件因為其是非導電介電層。層320可以是僅介電材料的高度或厚度。
在一些實施例中，層320可以如上用於形成由僅介電材料形成之層120或225所述一樣形成。
圖3C顯示在形成由導電材料與介電材料形成之交替層在縮減間距區中之後之圖3B的封裝體。圖3C顯示在形成具有導電層321與介電層322之縮減間距層307到在區104中之層320上(例如，在上面且直接接觸或碰觸)之後之圖3B的封裝體。在層321和322在區104中的形成期間光罩310可以保護區102免於層321和322在區102中的形成。層321和322可以由一習知用於形成間距111的製程及/或使用一晶片POR形成。在一些情況中，層321和322可以具有間距111。
圖3C的縮減間距層307可以包括層320,321和322；具有間距111；及可以具有高度H5(例如，在表面106之上)。高度H5可以是若干不同層(例如，至少共4或5層；且最多到共30層)的總厚度，每一層具有一種或多種不同材料且是形成在表面106之上。在一些情況中，層307可以包括介於6與12層；每一層具有一種、兩種或三種不同材料。在一些實施例中，層307中之每一層是僅介電材料、僅導體材料、或介電材料與導體材料的組合(例如，一個具有從僅導體材料區域之僅介電材料區域之頂示透視之區域的圖案化層，像是圖2所示般)。
在一些情況中，層321和322是形成在光罩312之間。在一些情況中，層321和322形成互連線336,337,338和339在層320之上。互連線336的層321和322是形成在光罩312與313之間。互連線337的層321和322是形成在光罩313與314之間。互連線338的層321和322是形成在光罩314與315之間。互連線339的層321和322是形成在光罩315與312之間。光罩312,313,314和315可以是一個如關於光罩210，一個圖案化接點221或介電層225之光罩，所述一樣的光罩。
在一些情況中，光罩312在區104中具有一足以使堆疊336-339與相鄰之電子特徵電氣隔離的寬度，像是在區102中的那些般。在一些情況中，光罩313-315在區104中各具有足以使堆疊336-339與在區104中之堆疊336-339中之相鄰堆疊電子隔離的寬度W16。在一些情況中，處理器特徵 間距111小軌跡光罩的"軌跡與空間"或寬度W16是介於3與8μm。在一些情況中其是相等於或者低於3μm。在一些情況，其是介於3與5μm之間。
在一些情況中，層321和322是由相同材料、由相同製程形成，而且分別具有如如關於層121和122所述之相同的高度。在一些情況中，層321和322是與層121和122相同除了它們在區104中具有寬度W15之外。在一些情況中，處理器特徵間距111小軌跡的"軌跡與空間"或寬度W15是介於1與5μm之間。在一些情況中，它是相等於或者低於3μm。在一些情況中，它是介於1與3μm之間。在一些情況中，寬度W15是與層121和122的寬度W7相同。在一些情況中，寬度W14是比寬度W7小像是2、3或4倍。在一些情況中，寬度W15是與寬度W10或W11相同。在一些情況中，寬度W15是與軌跡222的寬度W12相同。在一些情況中，層321可以是或者包括導電軌跡。在一些情況中，層321是或者包括如關於軌跡222所述一樣的軌跡。在一些情況中，層321是或者包括細互連線在封裝體300的前側。
首先，層321中的最下面一者可以是形成到由介電材料形成之層320的上表面上(例如，在上面且直接接觸或碰觸)。層322中之每一者可以是形成到層321中之一者的上表面上(例如，在上面且直接接觸或碰觸)或之上，而且不是電氣地連接任何物件因為每一者是非導電介電層。層321中之每一者，在層321中之最下面之一者之上可以是形成到層322中之一者之上表面上(例如，在上面且直接接觸或碰 觸)或之上。
在一些第一實施例中，層321可以各是僅導體材料的高度或厚度；而層322可以各是僅介電材料的高度或厚度。在這裡，該等僅介電材料層322和僅導體材料層321可以是以交替垂直順序形成在另一者的頂部上且碰觸該另一者。能夠察覺的是在一些情況中，其他(例如，第三)材料可以存在於該僅介電或導體材料只要該僅介電層不包括導體材料，而該僅玄體層不包括介電材料。在這些情況中，層321可以是導電軌跡，像是如關於軌跡222所述一樣的軌跡般。在這些情況中，層321可以是像是關於接點221或223所述一樣般的導電接點。在一些情況中，層321可以是在封裝體300之前側的細互連線(例如，像是接點221或223，以接點251或253封頂般)。
在一些第二實施例中，層321可以各是僅介電與導體材料的高度或厚度；而層322可以各是僅介電材料的高度或厚度。這些層321的一些實施例可以是是為介電與導體之組合的層(例如，一具有從僅導體材料區域之僅介電材料區域之頂示透視之區域的圖案化層)。在這裡，該等僅介電材料層322；及僅導體與介電材料層321可以是以交替垂直順序形成在另一者的頂部上且碰觸該另一者。這樣的一個範例是圖2之實施例的介電與導電材料包含層212-220。另一範例是，層321是介電材料與導體的組合，導體形成水平地在層321之內或者沿著層321的訊號軌跡(例如，一具有從僅導體材料軌跡之僅介電材料區域之頂示透視之區域的圖 案化層)。在這些情況中，層321包括(例如，在每一層之介電材料的圖案之內)像是關於軌跡222所述般之導電軌跡的圖案。在一些情況中，層321是在封裝體300之前側的細互連線。
在一些情況中，層321、層321的導電接點或層321的軌跡可以是物理地或電氣地連接到基板101的導電特徵。在一些情況中，層321、層321之導電接點或層321之軌跡中之每一者可以是物理地或電氣地連接到基板101的不同(例如，與層321、層321之導電接點或層321之軌跡中之任何另一者不同)導電特徵。在一些情況中，互連線336-339中之每一者的層321、層321的導電接點或層321的軌跡可以是物理地或電氣地連接到基板101的不同(例如，與層321、層321之導電接點或層321之軌跡中之任何另一者不同)導電特徵。因此，層321、層321之導電接點或層321之軌跡中之每一者可以提供與層321、層321之導電接點或層321之軌跡不同的電氣訊號。在一些情況中，僅層321中之兩者或三者是物理地或電氣地連接到基板101的不同導電特徵。
在一些情況中，層321、層321的導電接點或層321的軌跡是被設計(例如，是由一材料形成、具有合適的寬度和高度)用於提供一資料訊號(例如，高與低電壓和電流)或記憶體資料訊號到一晶片或晶粒(例如，貼附或焊接到區104)。在一些情況中，層321、層321的導電接點或層321的軌跡是被設計(例如，是由一材料形成、具有合適的寬度和高度)用於提供一電力(例如，直流)或接地訊號到一晶片或 晶粒(例如，貼附或焊接到區104)。
在一些情況中，互連線336-339中之每一者的最上面一者是為像是被形成到在區104中之層321中之最上面一者上(例如，在上面且直接接觸或碰觸)之層123或層218般之由導電材料形成的最終層。
在一些情況中，互連線336-339中之每一者(及其之頂層，如果有的話)；層321、層321的導電接點或層321的軌跡；及光罩312,313,314和315可以具有間距111及/或是利用一晶片POR形成。
圖3D顯示在形成一防焊層於一標準封裝體間距區與縮減間距區中之由導電材料(及選擇地介電材料)形成之最終層之上之後之圖3C的封裝體。圖3D顯示在形成防焊層116到區102中之接點110(例如，在側表面上且部份地覆蓋接點110的上表面)與表面106上(例如，在上面且直接接觸或碰觸)；及防焊層119到區104中之互連線336-339(例如，在側表面上且部份地覆蓋互連線336-339之上表面)與介電層320之上表面上之後之圖3C的封裝體。光罩310，和312-315是在形成防焊層116(和119)之前被移除。防焊層116和119分別具有開孔117和118。防焊層116、防焊層119、開孔117和開孔118可以是如關於圖1或2G所述一樣。
防焊層119可以具有高度(例如，厚度)H8在互連線336-339的上表面之上且可以露出互連線336-339的上表面。開孔118可以具有下寬度W8和上寬度W9。在一些情況中，於圖3C中，寬度W8可以是與在接點251和254之上或處 的寬度W10相同；或者可以是與在接點253之上或處的寬度W11相同。
防焊層116和119；及開孔117和118可以同時或在相同加工製程期間形成。在一些情況中，防焊層116、防焊層119、開孔117和開孔118全部可以是由一習知用於形成間距111的製程及/或使用一晶片POR形成；然而，防焊層116和開孔117可以被形成具有間距109而防焊層119和開孔118是被形成具有間距111。
圖3E顯示在形成焊料於一在標準封裝體間距區和縮減間距區中之由導電材料(及選擇地介電材料)形成之最終層之上之防焊層中之開孔內之後之圖3D的封裝體。圖3E顯示在形成位於開孔117內之焊料340到區102中之接點110之上表面上(例如，在上面且直接接觸或碰觸)；及形成位於開孔118內之焊料342到區104中之互連線336-339之上表面上(例如，在上面且直接接觸或碰觸)之後之圖3D的封裝體。防焊層116和119可以作用如分別用於形成焊料340和342的光罩。
焊料340可以具有間距109或者是依據封裝體POR形成。焊料342可以具有間距111或者是依據晶片POR形成。焊料342可以是形成在互連線336-339的上接點上且是貼附到互連線336-339的上接點；或者在一晶粒或晶片(例如，具有間距111)之內的導體和軌跡能夠被焊接到互連線336-339的上接點。防焊層119可以是如關於圖1或2G之防焊層119所述一樣被形成。
在一些情況中，圖3A-E描述致使該等細互連線於基板封裝體300之前側(例如，頂部)的示意製程流程。
圖4A是為一半導體裝置封裝體的示意橫截面側視圖，一積體電路(IC)晶片或"晶粒"可以被直接貼附到該半導體裝置封裝體上。圖4A顯示具有封裝體基板101的封裝體400，互連線層105是形成在封裝體基板101上。雖然層105是被顯示具有與縮減間距區104相鄰的標準封裝體間距區102，僅標準封裝體間距特徵存在於圖4A的區102和104中因為該等縮減間距特徵尚未被形成。在一些情況中，圖4A顯示封裝體400，其可以是在形成圖1之封裝體100之實施例之前的封裝體。
圖4A顯示具有互連線132和134在區102中；及互連線436和437在區104中的封裝體400。互連線132,134,436和437可以具有僅標準封裝體間距特徵。圖4A顯示光罩410，像是關於光罩210所述的一樣般，被形成在區102之上而且留下區104與互連線436和437的接點110被露出。在把接點110從在區104中之互連線436和437移除的蝕刻期間光罩410可以保護區102免於在區102中之接點110的任何蝕刻或移除。光罩410可以是如上關於光罩210所述一樣之被形成在區102之上且留下區104被露出的光罩。
圖4B顯示在把標準封裝體間距接點之高度但不是全部從在縮減間距區中之介層孔接點移除之後之圖4A的封裝體。圖4B顯示在把接點110之高度但不是全部從在區104中之互連線436和437行除之後之圖4A的基板。互連線 436和437之接點110之高度但不是全部可以被選擇地蝕刻一段時間俾允許接點110的上表面426和接點110之側表面427的高度H9存在於上表面106之上。在一些情況中，H9是介於2與7μm之間。在一些情況中，它是介於3與6μm之間。這蝕刻相對於介電層103可以是選擇性的以致於在一預定蝕刻時間量之後在光罩410保護在區102中之表面106和互連線132和134時它不蝕刻表面106，而僅移除接點110的高度H1-H9。因此，在圖4B中互連線436和437的接點110是在區104中被蝕刻俾形成具有露出上表面426，及側表面427之高度H9的接點412。
圖4C顯示在形成由介電材料形成之第一層於縮減間距區中之後之圖4B的封裝體。圖4C顯示在形成層420到在區104中之表面106,426和427上(例如，在上面且直接接觸或碰觸)之後之圖4B的封裝體。在層420於區104中的形成期間光罩410可以保護區102免於層420在區102中的任何形成。在一些情況中，如關於層320所述的一樣層420包括或者是介電材料而且具有一高度(例如，是為一鈍化層)，除了它是為一也被形成在區104中之表面426和427上的圍包層之外。層420可以是由一習知用於形成間距111的製程及/或使用一晶片POR形成。層420可以具有間距111。
在一些情況中，層420是由相同的材料、由相同的製程形成，而且具有與層120相同的高度。在一些情況中，層420是與層120相同除了它延伸跨越區104的全部。層420具有寬度W14。
層420可以被形成到表面106,426和427上(例如，在上面且直接接觸或碰觸)或之上；而且不是電氣連接任何物件因為它是非導電介電層。層320可以是僅介電材料的高度或厚度。
在一些實施例中，層420可以是如上關於形成由僅介電材料形成的層120或225所述的一樣被形成。在一些實施例中，層420(選擇地421)是為一高K介電材料而且具有一像是用於形成一電容器之介電層所知般的高度(例如，垂直厚度)。
圖4D顯示在形成由導電材料與介電材料形成之交替層於縮減間距區中之後之圖4C的封裝體。圖4D顯示在形成具有導電層421與介電層422之縮減間距層407到(例如，在上面且直接接觸或碰觸)在區104中之層420之後之圖4C的封裝體。在層421和422在區104中的形成期間光罩410可以保護區102免於層421和422在區102中的任何形成。層421和422可以由一習知用於形成間距111的製程及/或使用一晶片POR形成。在一些情況中，層421和422可以具有間距111。
圖4D的縮減間距層407可以包括層412,421和422，具有間距111；及可以具有高度H5(例如，在表面106之上)。高度H5可以是若干不同層(例如，至少共4或5層；且最高共30層)的總厚度，每一層具有一種或多種不同材料而且是被形成在表面106之上。在一些情況中，層407可以包括介於6與12層之間；每一層具有一種、兩種或三種不同材料。在 一些實施例中，層407中之每一層是僅介電材料、僅導體材料、或介電材料與導體材料的組合(例如，一具有從僅導體材料區域之僅介電材料區域之頂示透視之區域的圖案化層，像是關於圖2所示般)。
在一些情況中，層421和422是形成在光罩312之間。在一些情況中，層421和422形成電容器堆疊436和437與互連線438和439在層420之上。電容器堆疊436的層421和422是形成在光罩312與313之間。電容器堆疊437的層421和422是形成在光罩313與314之間。互連線438的層321和322是形成在光罩314與315之間。互連線439的層321和322是形成在光罩315與312之間。光罩312,313,314和315可以是如關於光罩210所述的光罩，一個圖案化接點221，或介電層225的光罩。
在一些情況中，光罩312在區104中具有一個足以把堆疊436-437和互連線438-439與像是在區102中之那些般之相鄰電子特徵電子地隔離的寬度。在一些情況中，光罩313-315在區104中各具有足以把堆疊436-437和互連線438-439中之每一者與在區104中之堆疊436-437和互連線438-439中之相鄰之一者電子地隔離的寬度W16。
在一些情況中，層421和422是由相同的材料、由相同的製程形成，而且分別具有如關於層121和122所述的相同高度。在一些情況中，層421和422是與層121和122相同除了在區104中堆疊436-437具有寬度W17而互連線438-439具有寬度W15之外。
在一些情況中，寬度W17是介於10與100微米之間。在一些情況中，它是介於10μm與1mm之間。在一些情況中，寬度W17是與層121和122的寬度W7相同。在一些情況中，寬度W17是比寬度W7小2、3或4倍。在一些情況中，寬度W17是與寬度W10或W11相同。在一些情況中，寬度W17是與軌跡222的寬度W12相同。
首先，層421中的最下面一者可以被形成到介電層420的上表面上(例如，在上面且直接接觸或碰觸)。層422中之每一者可以被形成在層421中之一者之上表面上(例如，在上面且直接接觸或碰觸)或之上，而且不是電氣連接任何物件因為每一者是非導電介電層。層421中之每一者，在層421中之最下面之一者之上，可以被形成到層422中之一者的上表面上(例如，在上面且直接接觸碰或碰觸)或之上。
在一些情況中，堆疊436-437和互連線438-439中之每一者的最上面一者是為諸如層123,218般之由導電材料形成的最終層或者被形成在區104中之層421中之最上面之一者上(例如，在上面且直接接觸或碰觸)之互連線336的最上層。
在一些第一實施例中，如分別關於層321和322所述的一樣，層421可以各是僅導體材料的高度或厚度；而層422可以各是僅介電材料的高度或厚度。在一些第二實施例中，如分別關於層321和322所述的一樣，層421可以各是僅介電和導體材料的高度或厚度；而層422可以各是僅介電材料的高度或厚度。在一些情況中，層421、層421的導電 接點或層421的軌跡可以是如關於層321所述一樣物理地或電氣地連接到基板101的導電特徵。在一些情況中，層421、層421的導電接點或層421的軌跡是如關於層321所述的一樣被設計用於提供一資料訊號、一記憶體資料訊號、或一電力訊號。
在一些情況中，堆疊436-437和互連線438-439(及其之頂層，如果有的話)中之每一者；層421、層421的導電接點或層421的軌跡可以具有間距111及/或使用一晶片POR形成。
在一些情況中，互連線438-439是與互連線338-339相同。在一些情況中，互連線438-439是與互連線338-339相同，除了互連線438-439比互連線338-339具有少一層431和432(例如，少一層331和332)之外。
在一些情況中，電容器堆疊436-437是與互連線338-339相同，除了層422是為一電容器介電層而層421是為電容器電極之外。在這些情況中，層422和層421具有一高度而且是一種形成是為一去耦電容器、一多層陶瓷電容器(MLCC)、一形成在一封裝體之內之電容器、或形成在一晶粒或晶片之內之電容器之堆疊436-437的材料。在這些情況中，層422可以是一電容器介電材料，像是2級陶瓷材料(class 2 ceramic material)、BaTiO3、X5R級電介質、X7R級電介質、或二氧化鈦(TiO2)般，藉由加入鋅、鋯、鈮、鎂、鉭、鈷或鍶來作變化。在一些實施例中，它可以是其之混合物。在這些情況中，層421可以是一電容器電極材料，像 是導體、金屬、合金或者一如關於接點110所述之一樣的導體般。在一些實施例中，它可以是其的混合物。在這些情況中，層422和層421可以具有一厚度和寬度來產生介於0.1微微法拉與4.7微法拉之間的電容。在這些情況中，該層422和層421可以提供從頂示透視每單位面積mm2數百微微法拉的電容(例如，每單位W17x長度mm)。在這些情況中，該層422和層421可以具有介於3與6μm之間的總或組合高度(例如，兩板加上介電層的合計)。在一些情況中它可以是4.2μm。
在一些情況中，層421的底層可以是電氣地耦合到地，諸如層420是為一如同層212的層且具有把底層421貼附到層412的接點223，層412是透過在接點223下面的互連線112和114來接地(例如，見圖2C)。在一些情況中，層421的頂層可以是或者包括一訊號軌跡，諸如通過該頂層是為一如同層321(例如，是或者具有如同軌跡222的軌跡)或212(例如，具有軌跡222)的層般(例如，見圖3C或2C)。在一些情況中，層421的頂層可以是電氣地耦合到一電力訊號，諸如通過該頂層是為一如同層218(例如，是為或者具有一如同透過接點243,233和223被電氣連接到諸如透過接點114般來連接到一正電壓電力訊號之互連接點112之接點253的接點)的層般(例如，見圖2F)。
在一些情況中，層421的頂層可以是電氣耦合到地，諸如通過該頂層是為一如同層218的層(例如，是為或者具有一如同透過接點243,233和223被電氣連接到諸如透 過接點114般來連接到地之互連接點112之接點253的接點)般(例如，見圖2F)。在一些情況中，層421的底層可以是或者包括一訊號軌跡，諸如通過該底層是為一如同層321(例如，是為或者具有一如同軌跡222的軌跡)或212(例如，具有軌跡222)的層般(例如，見圖3C或2C)。在一些情況中，層421的底層可以是電氣地耦合到一電力訊號，諸如通過該底層是為一如同層212的層且具有把該底層421貼附到層412的接點223，層412透過在接點223下面的互連線112和114提供一正電壓電力訊號(例如，見圖2C)。
圖4E顯示在形成一防焊層在位於標準封裝體間距區與縮減間距區中之由導電材料(及選擇地介電材料)形成之最終層之上之後之圖4D的封裝體。圖4E顯示在形成防焊層116到在區102中之(例如，在上面且直接接觸或碰觸)接點110(例如，在側表面上且部份地覆蓋接點110之上表面)和表面106上；及防焊層119到在區104中之堆疊436-437與互連線438-439(例如，在側表面上且部份地覆蓋堆疊436-437和互連線438-439之上表面)和介電層420之上表面之後之圖4D的封裝體。光罩410，和312-315是在形成防焊層116(和119)之前被移除。防焊層116和119分別具有開孔117和118。防焊層116、防焊層119、開孔117和開孔118可以是如關於圖1、2G、或3D所述的一樣。
防焊層119可以具有高度(例如，厚度)H8在堆疊436-437和互連線438-439的上表面之上而且可以露出堆疊436-437和互連線438-439的上表面。開孔118可以具有一下 寬度W8和一上寬度W9。在一些情況中，於圖4E中，在接點251和254之上或處寬度W8可以是與寬度W10相同；或者在接點253之上或處可以是寬度W11。
防焊層116和119；及開孔117和118可以是在同一時間或者在相同加工製程期間形成。在一些情況中，防焊層116、防焊層119、開孔117和開孔118全部可以是由一習知用於形成間距111的製程及/或使用一晶片POR形成；然而，防焊層116和開孔117可以是形成具有間距109而防焊層119和開孔118是形成具有間距111。
在一些情況中，圖4A-E描繪圖3A-E的衍生物，其中，一些電容器(例如，堆疊436-437)也能夠被建構在一些接點110(例如，該等C4焊墊)上俾提供一些額外電力傳輸原動力。在一些情況中，圖4A-E描述一致使該等電容器與高密度軌跡(例如，互連線438-439)一起在該等選擇性C4焊墊上的示意製程流程。
在一些情況中，高度H1-H9中之任一者或全部可以是比於此中所述的小或大於3與5%之間(例如，也請參閱圖5)。在一些情況中，它們可以是比於此中所述的小或大於5與10%之間。
在一些情況中，寬度W1-W17中之任一者或全部可以代表一個圓的直徑，或者是一橢圓形、長方形、正方形、三角形、菱形、梯形、或多邊形的最大寬度(從上面看自一邊緣到另一最遠邊緣的最大距離)。
圖5顯示如在圖1-4中所示之各種實施例之各種 層之高度，或厚度的一些範例。在一些情況中，圖5提供區102之標準封裝體間距尺寸特徵或層，及混合區104之較小處理器或縮減間距尺寸特徵以及標準封裝體間距尺寸特徵的一些以微米計的範例高度或厚度。在一些情況中，在圖5中的高度是為了層105,107,305和405的層。在一些情況中，在圖5中的高度是為了層105的層。在一些情況中，圖5可以描述在該封裝體/基板和後端中之最後建構(BU)層的疊起分析。在一些情況中，就混合區域(區)104而言該疊起是提供了四層，每一者由金屬形成而且具有2微米高度及一個6微米高Cu接點/焊墊在四周。
在該"區102"行中，高度是指諸如接點、互連線、層、開孔、防焊層般的特徵，具有間距109和形成在區102中及在混合區104的某些下層中。然而，在該"區104"行中，該等高度是指僅形成在區104中且具有間距111之諸如層、接點、軌跡、互連線、電容器層、電容器堆疊、與防焊層般的特徵。在該表中的第一列是為高度H1的範例，像是可以是為具有間距109之一建構銅層之接點110的高度般。第二列提供高度H2的範例，像是可以是為具有間距109之一建構ABF層之互連接點112的高度般。第三列提供可以是為具有間距111之層120、320、或420之實施例之一諸如由氮化物材料形成之鈍化層般之最下面介電層之高度的範例。第四列提供可以是具有間距111之層、層之接點、層之軌跡、或層121,212-216,321，和421之電容器電極之諸如濺鍍銅層般之由導體材料形成之複數個層之總高度的範例。第五列 提供可以是為具有間距111之層、層之光罩、層之絕緣、層122,322，和422之電容器電介質之實施例之諸如ALD或CVD形成氮化矽(SiN)或二氧化矽(SiO2)層般之由介電材料形成之複數個層之總高度的範例。第六列提供高度H7的範例，諸如具有間距111之由導體材料形成之電容器堆疊或互連線之頂層的高度般，且焊料是形成在它上面或者晶粒或晶片的接點是焊接到它上面。H7可以是在一縮減間距區中之接點焊墊的高度，一具有在一晶片之內之一特徵之間距的特徵也能夠被焊接該接點焊墊。第七列提供形成在區102和104中，並且具有一個延伸在形成於區104中之接點110或互連線或電容器頂層之上之高度之防焊層之高度H4(其可以具有間距109)和H8(其可以具有間距111)的範例。
在一些實施例中，於區102和104中之特徵自層110之底部(例如，自介電層103之表面106)向上延伸到防焊層(例如116和119)之上表面的總高度是是相同的。要注意的是在區102中之防焊層的高度可以是比區104的大。要注意的是在一些實施例中，H1減去(H4或H8)之在區102和區104中的總高度可以是58微米。
能夠被察覺到的是圖5提供如此之高度的一個範例，而其他實施例可以具有不同高度。在一些情況中，層105的層具有一個高度(例如，厚度)，其是在圖5中所述之那些的5%之內(例如，5%大於到5%小於該者)。在一些情況中，層105的層具有一個高度，其是在圖5中所述之那些的10%之內。在一些情況中，層105的層具有一個高度，其是在圖 5中所述之那些的20%之內。
圖6是為一描繪於此中所述之實施例之用於形成混合間距封裝體之製程的流程圖。圖6顯示製程600，其可以是一用於形成封裝體100、或圖2C-2G之任一者之封裝體200、或圖3B-3E之任一者之封裝體300、或圖4C-4E中之任一者之封裝體400之於此中所述之實施例的製程。在一些情況中，製程600是為一用於形成混合間距封裝體的製程，該封裝體包括具有僅標準封裝體間距尺寸特徵之該封裝體的標準封裝體間距區102，該標準封裝體間距區102是與具有較小處理器間距尺寸特徵之該封裝體的較小處理器間距尺寸區104相鄰。
製程600開始於選擇方塊610，在該選擇方塊610處，一具有標準封裝體間距尺寸特徵的封裝體是被得到。在一些情況中，所得到的封裝體是從一來源、製造商或生產者接收，具有僅封裝體間距尺寸特徵、具有間距109的特徵、或者從一標準封裝體POR形成的特徵。方塊610可以包括在形成層107中之任一者或防焊層119；或圖2A-2B中之任一者之封裝體200、或圖3A之封裝體300、或圖4A之封裝體400之前的封裝體100。在一些情況中，該封裝體可以是被包芯或者是無芯。在一些情況中，所得到的封裝體包括像是形成於導電介層孔接點上之導電封裝體上接點般的特徵，導電介層孔接點是形成在可以被貼附或電氣耦合該封裝體之其他特徵的導電下接點上。在一些情況中，所得到之封裝體的特徵是依據標準封裝體POR形成而且具有間距109。 在一些情況中，每一特徵具有至少10微米的高度。
方塊610可以包括像是藉由分別接收一位於一位置、建築物、城市街區、城市或公司之封裝體般來得到一來自一不同位置、建築物、城市街區、城市或公司的封裝體。在一些情況中得到一封裝體可以包括接收一從一封裝體來源或供應商採購的封裝體。在一些情況中得到一封裝體可以包括從一封裝體加工設備或一與在方塊630處被執行之一者不同之位置取得一具有標準封裝體間距尺寸特徵，像是從一個不是一晶片製造加工設備的位置般。在一些情況中得到一封裝體包括在一設備之建築物或一個位置接收一在相同之設備之建築物或不同位置製造的封裝體。在一些情況中得到一封裝體包括從一低成本封裝體供應者接收一封裝體或面板。在一些情況中，所得到的封裝體僅包括依據一標準封裝體基板形成製程及工具形成的特徵，像是那些包括或使用：像是積層膜(ABF)般之介電層的層疊、雷射或機械鑽孔俾形成介層孔在該等介層薄膜中、乾膜光阻(DFR)之層疊和微影圖案化、諸如銅(Cu)軌跡般的導電軌跡(CT)的電鍍、及其他建構層與表面完成製程俾形成導電軌跡層、導電介層孔層和介電材料層於一基板面板或可剝離核心面板之一個或兩個表面(例如，上和下表面)上。該基板可以是一被用在電子裝置封裝體或微處理器封裝體中的基板。
在得到如此之封裝體之後，該封裝體能夠被加工來形成該混合和後端區104，像是形成層107,307或407般。 這加工可以包括使用一晶片POR，或在提供晶片間距加工的設備或建築物形成具有間距111的層在區104中。
在方塊610之後，在選擇方塊620，一保護光罩是形成在該封裝體之與一較小處理器間距尺寸區(或一混合區)相鄰的標準封裝體間距區之上俾立在該封裝體上。
方塊620可以包括形成一保護光罩、光罩210、光罩310或光罩410在一標準封裝體間距區102中的表面(及選擇地特徵)之上，像是分別關於圖1A、2A、3A或4A所述的一樣。在進一步加工，像是使用一晶片POR般，來產生具有間距111之較小處理器間距尺寸特徵或層期間該光罩可以保護該標準封裝體間距區。在一些情況中，方塊620包括在形成該保護光罩之前移除在該標準間距區中之至少一個頂或上接點(例如，接點110)之高度的全部或一部份(例如，見圖2B或4B)。
在方塊620之後，在方塊630，較小處理器間距尺寸特徵是形成在該較小處理器間距尺寸區中。在一些情況中，方塊630包括形成圖1-4E之層107,307或407的全部或任一特徵。在一些情況中，方塊630包括加工該在方塊610得到的封裝體來形成該混合和後端區104，像是形成層107,307或407般。這加工可以包括使用一晶片POR，或在提供晶片間距加工的設備或建築物形成具有間距111的層在區104中。在一些情況中，方塊630包括形成圖1之特徵120,121,122,123或119中的任一者或全部；圖2C-G之層212-218、防焊層119、或其之特徵(例如，接點、軌跡和互 連線)中之任一者或全部；圖3B-E之層320、互連線336-339、防焊層119、或其之特徵(例如，接點、軌跡和互連線)中之任一者或全部；圖4C-E之層420、電容器436-437、互連線438-439、防焊層119、或其之特徵(例如，接點、軌跡和互連線)中之任一者或全部；或層420、電容器436-437中之任一者或全部。
在一些情況中，方塊630包括在一晶片製造加工設備形成像是接點、軌跡和互連線般之較小處理器間距尺寸特徵在該較小處理器間距尺寸區中。該等較小處理器間距尺寸特徵能夠被直接連接到(因此縮減所需的封裝體連接面積)一具有處理器間距尺寸特徵(例如，露出的接點)的晶片或裝置。
在一些情況中，方塊620或630包括提供區104的光滑表面在導通至較細DR之該規則ABF表面的頂部上(例如接點112的上表面)，在方塊630中形成具有間距111的層之前。在一些情況中，方塊620或630包括利用任兩種類型的電介質(DE)，像是200nm厚的氮化矽層般，使區104的ABF表面成鈍態，在方塊630中形成具有間距111的層之前。在一些情況中，光滑表面或使層鈍化是為具有小於10nm之粗糙度，或者一個適合產生濺鍍銅軌跡在其之頂部上的粗糙度的SiN。
在一些情況中，方塊630包括形成導電上接點；導電軌跡、導電材料層、介電材料層、組合導電與介電材料層、與形成電容器之層中之任一者或全部。在一些情況 中，這些特徵是依據晶片POR形成且具有間距111。在一些情況中，每一特徵具有小於10微米的高度。
這些中的最低者可以被形成直接在一上接點之一部份或一原來高度、一導電介層孔接點之一上表面、或該封裝體之一下層(例如，具有間距109)的介電層上或碰觸該上接點之一部份或一原來高度、該導電介層孔接點之一上表面、或該封裝體之一下層(例如，具有間距109)的介電層。
在一些情況中，方塊630包括在區104中形成，具有間距111或使用晶片POR之該等特徵中之任一者或全部的組合。這可以包括在區104中形成，圖1之特徵120,121,122,123或119中之任一者或全部的組合(例如，垂直堆疊及/或水平相鄰)；具有圖2C-G之層212-218、防焊層119、或其之特徵(例如，接點、軌跡和互連線)中之任一者或全部；具有圖3B-E之層320、互連線336-339、防焊層119、或其之特徵(例如，接點、軌跡和互連線)中之任一者或全部；具有圖4C-E之層420、電容器436-437、互連線438-439、防焊層119、或其之特徵(例如，接點、軌跡和互連線)中之任一者或全部；或層420、電容器436-437中之任一者或全部。
在一些情況中，於方塊630之後，區102可以具有僅標準封裝體間距尺寸特徵；而(混合)區104具有一些標準封裝體間距尺寸特徵以及較小處理器或縮減間距尺寸特徵。在一些情況中，在混合區104中的如此特徵可以包括導電上接點、介層孔接點、和下接點；導電軌跡、導電材料層、 介電材料層、組合導電和介電材料層、形成電容器的層等等。
在一些情況中，僅方塊630被執行。在其他情況中，僅方塊620-630被執行。在一些情況中，方塊620可以在方塊610的"其他"位置或供應商執行，而在方塊610之所取得的封裝體是以已形成的光罩容置。在這情況中，僅方塊610和630被執行。
能夠被察覺到的是製程600(或者關於圖1-5所述的製程)藉由形成基板面板到在區102和104中之具有間距109的最後BU而可以提供更大的製造彈性(例如，方塊610和選擇地620)；而然後把它們帶到另一個設備供混合區104加工來形成具有間距111的特徵(方塊630)。
能夠被察覺到的是製程600(或關於圖1-5所述的製程)可以提供一變化製程流程，具體地調整和劃分成兩個部份(例如，方塊610與620之間；或方塊620與630之間劃分)俾利用兩個地理地點(例如，混合區域之一晶片加工公司的內部製造能力，及一封裝體供應商之關於標準封裝體的設備)。
在一些情況中，製程600，一用於形成封裝體100的製程、一用於形成圖2C-2G中之任一者之封裝體200的製程、一用於形成圖3B-3E中之任一者之封裝體300的製程、一用於形成圖4C-4E中之任一者之封裝體400的製程的實施例可以描述用於形成一"混合間距封裝體"之製程的實施例。在一些情況中，如關於封裝體100、圖2C-2G中之任一者之 封裝體200、圖3B-3E中之任一者之封裝體300、或圖4C-4E中之任一者之封裝體400所述之裝置的實施例可以描述一"混合間距封裝體"的實施例。
在一些情況中，用於形成"混合間距封裝體"之製程的實施例或一"混合間距封裝體"裝置(例如，用於形成的裝置、系統和製程)的實施例提供一具有一與形成在相同之基板上且具有具備標準封裝體間距特徵之下層和具備縮減間距特徵之可以直接被貼附有一IC晶片到其那裡之上層之縮減間距區104相鄰之標準封裝體間距區102的上互連線層。在一些情況中，如此之製程和裝置的實施例提供一矽中介層與一矽橋的所有好處，另一方面具有能夠使用電腦處理器製造加工、製程與設備的低成本製造製程俾致使超高密度互連線從標準封裝體間距尺寸特徵到較小處理器或縮減間距尺寸特徵遍佈該封裝體(例如，板)。
在一些情況中，用於形成"混合間距封裝體"之製程的實施例或"混合間距封裝體"的實施例提供實施在大量製成之電腦系統架構特徵與界面的好處。在一些情況中，如此之製程和裝置的實施例提供所有解決非常高密度互連線問題的效益，像是跨越客戶端與伺服器(例如，在兩晶粒間之數百甚至數千需要被發送的訊號)、深度路徑尋找(in deep path-finding)、或在一晶片上系統(SoC)之內的高密度互連。在一些情況中，如此之製程和裝置的實施例提供必須跨越上述段落之所需的較低成本高密度互連線解決方案。在某些情況下，實施例提供比峰值性能稍微低之較低成本 的互連線密度。
在一些情況中，用於形成"混合間距封裝體"之製程的實施例或"混合間距封裝體"的實施例藉由使用混合製造製程(例如，標準封裝體和晶片加工)，實質上結合高密度和標準密度封裝成一單一混合封裝體實體，提供超高密度互連線在一標準封裝體內，像是覆晶x柵格陣列(FCxGA)，其中'x'可以是球、針腳、或島，或覆晶晶片尺寸封裝體(FCCSP等等)般。除了這之外，如此的製程和裝置能夠提供局部電力傳送，直接在該混合區域透過連接到BGA/LGA(例如，見接點123或253)的介層孔而諸如矽橋般的其他技術可以不能夠提供電力在該橋區域。在一些情況中，如此之製程和裝置的實施例局部地藉由從一標準封裝體產生該混合封裝體來提供一種提供較細線與間隔(例如，<3微米線和間隔)與設計規則(DR)的途徑。
在一些情況中，如此之製程與裝置的實施例包括得到被完成到最後建構(BU)層(例如，層105)而然後混合製程被應用到僅一選擇混合區域(例如，區104)的基板(例如，封裝體)。該混合區域將包含非常細的線和空間(例如，2/2微米)。在一些情況中，如此之製程和裝置的實施例包括測試該等所得到之封裝體中之每一者(例如，在面板中)俾確保在應用到混合製程(例如，產生具有間距111的層)之前良好的基板以使該製程更符合成本效益。在一些情況中，這混合製程是晶粒-後端-似；而且致使超高密度互連線所需的細小特徵。
在一些情況中，如此之製程和裝置的實施例提供被直接貼附到一原本是為一標準封裝體之封裝體之包括記憶體、數據機、圖像、及其他功能之板ICs的整合。這些製程和裝置以較低成本提供提升的輸入/輸出(IO)密度。
根據一些實施例，一混合封裝體能夠包括要被使用於需要海量帶寬之晶粒-對-晶粒連接的兩個區104，取代使用區102。例如，該封裝體的1024位元匯流排將被使用來在該兩晶粒間傳輸訊號。該晶粒能夠利用具有大約100μm間距之標準封裝體間距109供那些1024位元/匯流排之1024凸塊用的區102連接。如果那些1024位元/匯流排的1024凸塊是被放進一128x8領域凸塊圖案的話，這凸塊領域從凸塊中央到凸塊中央的尺寸會是700x12700μm。那是一個8.89mm2的面積。
然而，使用一混合封裝體，該晶粒能夠利用具有大約25μm之縮減間距111供那些1024位元/匯流排的1024凸塊的區104連接。在這情況中該1024凸塊被放進該128x8領域凸塊圖案，現在是僅175x3175μm的凸塊領域，其是僅0.56mm2的面積。這比利用區102所需之面積節省至少10倍。
圖7描繪依據一實施的計算裝置。圖7描繪依據一實施的計算裝置700。計算裝置700容置樣702。板702可以包括若干組件，包括但不限於處理器704和至少一個通訊晶片706。處理器704是物理地且電氣地耦合到板702。在一些實施中至少一個通訊晶片706也被物理地和電氣地耦合到 板702。在進一步實施中，通訊晶片706是為處理器704的部份。
端視其之應用而定，計算裝置700可以包括可以是或可以不是物理地且電氣地耦合到板702的其他組件。這些其他組件包括，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、攝影機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)等等般)。
通訊晶片706致使資料到計算裝置700和自計算裝置700出來之傳遞的無線通訊。該詞”無線”及其之衍生詞可以被用來描述透過經由非固體媒體之調制電磁輻射(modulated electromagnetic radiation))之使用能夠傳遞資料的電路、裝置、系統、方法、技術、通訊通道等等。該詞不暗示相關裝置不包含任何導線，雖然在一些實施例中它們會是不包含任何導線。通訊晶片706可以實現若干無線標準或協定中之任一者，包括但不限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其之衍生物、以及任何其他被定名為3G、4G、5G、與更往後之無線協定。計算裝置 700可以包括數個通訊晶片706。例如，第一通訊晶片706可以是獻給較短範圍的無線通訊，像是Wi-Fi與藍芽般而第二通訊晶片706是可以獻給較長範圍的無線通訊，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等般。
計算裝置700的處理器704包括被封裝在處理器704之內的一積體電路晶粒。在一些實施中，該處理器的積體電路晶粒包括一個或多個裝置，像是電晶體或金屬互連線般。在一些實施例中，該積體電路晶粒的封裝體或處理器704包括用於形成如於此中所述之"混合間距封裝體"之製程的實施例或"混合間距封裝體"的實施例。該詞”處理器”可以是指處理來自暫存器及/或記憶體之電子資料俾可把該電子資料轉變成其他可以儲存於暫存器及/或記憶體內之電子資料的任何裝置或者一裝置的部份。
通訊晶片706也包括被封裝在通訊晶片706之內的積體電路晶粒。根據另一實施，該通訊晶片的積體電路晶粒包括一個或多個裝置，像是電晶體或金屬互連線般。在一些實施例中，該積體電路晶粒的封裝體或晶片706包括用於形成於此中所述之"混合間距封裝體"之製程的實施例或"混合間距封裝體"的實施例。
在進一步實施中，另一被容置在計算裝置700之內的組件可以包含一包括一個或多個像是電晶體或金屬互連線般之裝置的積體電路晶粒。在一些實施例中，其他積體電路晶粒的封裝體或晶片包括用於形成於此中所述之"混合間距封裝體"之製程的實施例或"混合間距封裝體"的實 施例。
在各種實施中，該計算裝置700可以是一膝上型電腦、小筆電、筆記本型電腦、超極緻筆電(ultrabook)、智慧型電話、平板電腦、個人數位助理(PDA)、超級移動電腦(ultra mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝影機、可攜帶型音樂播放器、或者數位錄影機。在另外的實施中，該計算裝置700可以是任何其他處理資料的電子裝置。
範例
後面的範例涉及實施例。
範例1是為一種形成混合間距封裝體的方法，包括得到一具有標準封裝體間距尺松特徵的封裝體；形成一保護光罩於該封裝體之一與一在該封裝體上之較小處理器間距尺寸區相鄰的標準封裝體間距區之上；及形成較小處理器間距尺寸特徵於該較小處理器間距尺寸區中。
在範例2中，範例1的主題能夠選擇地包括在其中該等較小處理器間距尺寸特徵具有一比該等標準封裝體間距尺寸特徵之間距小至少三倍的間距。
在範例3中，範例1的主題能夠選擇地包括在其中該等較小處理器間距尺寸特徵具有介於10與50微米之間的凸塊間距而該等標準封裝體間距尺寸特徵具有介於100微米與200微米之間的凸塊間距。
在範例4中，範例1的主題能夠選擇地包括在其中 該等標準封裝體間距尺寸特徵包括形成在形成於導電下接點上之導電介層孔接點上的導電封裝體上接點，且其中，形成較小處理器間距尺寸特徵包括從在該較小處理器間距尺寸區中之至少一個導電介層孔接點之上移除至少一個上接點之高度的全部或一部份。
在範例5中，範例1的主題能夠選擇地包括其中該等標準封裝體間距尺寸特徵是依據標準封裝體POR形成並且包括具有至少10微米之高度的導電上接點；且其中，形成較小處理器間距尺寸特徵包括依據一晶片POR形成特徵且具有小於10微米的高度。
在範例6中，範例5的主題能夠選擇地包括其中形成較小處理器間距尺寸特徵包括形成具有介於0.1與0.3微米之間之厚度的介電層，及具有介於1與3微米之間之厚度的導電材料層，且其中，該等介電層是由原子層沉積(ALD)形成且其中，該等導電材料層是由CVD沉積形成。
在範例7中，範例1的主題能夠選擇地包括其中該標準封裝體區具有僅標準封裝體間距尺寸特徵，且該縮減間距尺寸區具有形成在標準封裝體間距尺寸特徵之上的縮減間距尺寸特徵。
在範例8中，範例1的主題能夠選擇地包括其中得到該封裝體基板包括從一與形成是在其那裡發生之位置不的位置接收該得到一封裝體基板。
在範例9中，範例1的主題能夠選擇地包括其中形成較小處理器間距尺寸特徵包括從是在上接點下面之導電 介層孔接點之上移除一第一上接點；使用一晶片POR形成由僅介電材料和僅導電材料形成的交替層在該導電介層孔之上且具有一縮減間距；其中，由介電材料形成的交替層具有介於0.1與0.3微米之間的厚度，而由導電材料形成的交替層具有介於1與3微米之間的厚度；且其中，該等介電層是由原子層沉積(ALD)形成而該等導電材料層是由CVD沉積形成。
在範例10中，範例1的主題能夠選擇地包括其中形成較小處理器間距尺寸特徵包括從是在上接點下面之導電介層孔之上移除一第一上接點；使用一晶片POR形成由組合介電材料與導電材料形成的圖案化層於該導電介層孔之上且具有一縮減間距；其中，該等圖案化層具有介於1與3微米之間的厚度；且其中，該等圖案化層包括導電上接點、導電軌跡、或形成電容器之層中之一者。
範例11是為一混合間距封裝體包括該封裝體之一與該封裝體之一較小處理器間距尺寸區相鄰的標準封裝體間距區；該標準封裝體間距區具有僅標準封裝體間距尺寸特徵；及該較小處理器間距尺寸區具有較小處理器間距尺寸特徵。
在範例12中，範例11的主題能夠選擇地包括其中(1)該等較小處理器間距尺寸特徵具有一個比該等標準封裝體間距尺寸特徵之間距小至少三倍的間距；或(2)該等較小處理器間距尺寸特徵具有介於10與50微米之間的凸塊間距而該等標準封裝體間距尺寸特徵具有介於100微米與200微 米之間的凸塊間距中之一者。
在範例13中，範例11的主題能夠選擇地包括其中該等較小處理器間距尺寸特徵是形成在一導電介層孔或具有標準封裝體間距尺寸之至少一個上接點之高度的一部份上。
在範例14中，範例11的主題能夠選擇地包括其中該等標準封裝體間距尺寸特徵包括具有至少10微米之高度的導電上接點；且其中，該等較小處理器間距尺寸特徵具有小於10微米的高度。
在範例15中，範例14的主題能夠選擇地包括其中，該等較小處理器間距尺寸特徵包括具有介於0.1與0.3微米之間之厚度的介電層，及具有介於1與3微米之間之厚度的導電材料層。
在範例16中，範例11的主題能夠選擇地包括其中，該標準封裝體區具有僅標準封裝體間距尺寸特徵，而該縮減間距尺寸區具有形成在標準封裝體間距尺寸特徵之上的縮減間距尺寸特徵。
在範例17中，範例11的主題能夠選擇地包括其中，該等較小處理器間距尺寸特徵包括在一具有標準封裝體凸塊間距之導電介層孔之上之具有縮減凸塊間距之由僅介電材料與僅導電材料形成的交替層；其中，由介電材料形成的交替層具有介於0.1與0.3微米之間的厚度，而由導電材料形成的交替層具有介於1與3微米之間的厚度。
在範例18中，範例11的主題能夠選擇地包括其中， 該等較小處理器間距尺寸特徵包括在一具有標準封裝體凸塊間距之導電介層孔之上之具有縮減凸塊間距之由組合介電材料與導電材料形成的圖案化層；其中，該等圖案化層具有介於1與3微米的厚度；且其中，該等圖案化層包括導電上接點；導電軌跡、或形成電容器的層中之一者。
範例19是為一種用於計算的系統包括一安裝在一混合間距封裝體上的積體晶片，該混合間距封裝體包括該封裝體之一與該封裝體之一較小處理器間距尺寸區相鄰的標準封裝體間距區；該標準封裝體間距區具有僅標準封裝體間距尺寸特徵；而該較小處理器間距尺寸區具有較小處理器間距尺寸特徵，其中，該積體晶片包括直接連接到處理器間距尺寸區之處理器間距尺寸接點的處理器間距尺寸接點。
在範例20中，範例19的主題能夠選擇地包括其中，(1)該等較小處理器間距尺寸特徵具有一個比該等標準封裝體間距尺寸特徵之間距小至少三倍的間距；或(2)該等較小處理器間距尺寸特徵具有介於10與50微米之間的凸塊間距而該等標準封裝體間距尺寸特徵具有介於100微米與200微米之間的凸塊間距。
在範例21中，主題能夠選擇地包括一包括用於執行範例1-10中之任一者之方法之工具的裝置。
所描繪之實施的以上描述，包括在摘要中所描述的內容，不傾向於為詳盡無疑或者限制本發明的實施例為所揭露的精確形態。雖然本發明之實施例的具體實施，及 範例是於此中被描述作為例示用途，對於熟知相關技術之人仕來說，各個等效變化在本揭示的範圍之內是有可能的。這些變化根據上面的詳細描述能夠對本發明的實施例完成。例如，雖然以上的描述顯示僅一封裝體的一單一側或表面，那些描述能夠應用到加工複數個相鄰封裝體；或者一次一單一封裝體(例如，包芯封裝體)的頂部和底部。
在後面之申請專利範圍中所使用的詞不應被構築來限制本發明的實施例為在說明書和申請專利範圍中所揭示的具體實施。更確切地說，範圍是要由後面依據申請專利範圍解釋的既定原則來被構成的申請專利範圍完全決定。
100‧‧‧封裝體
101‧‧‧封裝體基板
102‧‧‧標準封裝體間距區
103‧‧‧介電層
104‧‧‧縮減間距區
105‧‧‧互連線層
106‧‧‧表面
107‧‧‧縮減間距層
109‧‧‧標準封裝間距
110‧‧‧導電上接點
111‧‧‧間距
112‧‧‧導電介層孔接點
114‧‧‧導電下接點
115‧‧‧導電軌跡
116‧‧‧防焊層
117、118‧‧‧開孔
119‧‧‧防焊層
120‧‧‧底部鈍化層
121‧‧‧導體材料層
122‧‧‧介電材料層
123‧‧‧頂層
126‧‧‧上表面
132、134、136‧‧‧互連線

Claims (20)

  1. 一種形成混合間距封裝體的方法，包含：取得一具有標準封裝體間距尺寸特徵的封裝體；形成一保護光罩於該封裝體之一標準封裝體間距區上方，該封裝體之標準封裝體間距區與一較小處理器間距尺寸區相鄰；及形成較小處理器間距尺寸特徵在該較小處理器間距尺寸區中。
  2. 如請求項1之方法，其中該較小處理器間距尺寸特徵具有一比該等標準封裝體間距尺寸特徵之間距小至少三倍的間距。
  3. 如請求項1之方法，其中該較小處理器間距尺寸特徵具有一10與50微米之間的凸塊間距而該標準封裝體間距尺寸特徵具有一100微米與200微米之間的凸塊間距。
  4. 如請求項1之方法，其中，該等標準封裝體間距尺寸特徵包括導電封裝體上接點，該導電封裝體上接點形成於被形成在導電下接點上之導電介層孔接點上，且其中形成較小處理器間距尺寸特徵包括移除在該較小處理器間距尺寸區中之至少一個導電介層孔接點上方的至少一個上接點之高度的全部或一部份。
  5. 如請求項1之方法，其中該等標準間距尺寸特徵是依據標準封裝體POR來被形成且包括具有至少10微米之高度的導電上接點；且其中形成較小處理器間距尺寸特徵 包括依據一晶片POR來形成特徵並具有至少10微米的高度。
  6. 如請求項5之方法，其中形成較小處理器間距尺寸特徵包括形成具有在0.1與0.3微米之間之厚度的介電層，及具有在1與3微米之間之厚度的導電材料層；且其中該等介電層是由原子層沉積(ALD)形成，且其中該等導電材料層是由化學蒸氣沉積(CVD)形成。
  7. 如請求項1之方法，其中該標準封裝體區僅具有標準封裝體間距尺寸特徵，且該縮減間距尺寸區具有形成在標準封裝體間距尺寸特徵上方的縮減間距尺寸特徵。
  8. 如請求項1之方法，其中取得封裝體基板包括從一個與形成發生之位置不同的位置接收該取得一封裝體基板。
  9. 如請求項1之方法，其中，形成較小處理器間距尺寸特徵包括：從一導電介層孔接點上方移除一第一上接點，該導電介層孔接點是在該上接點下面；利用一晶片POR在該導電介層孔上方形成由僅介電材料與僅導電材料組成的交替層並具有一縮減間距；其中該等由介電材料組成的交替層具有在0.1與0.3微米之間的厚度，而該等由導電材料組成的交替層具有在1與3微米之間的厚度；且其中該等介電層是由原子層沉積(ALD)形成而該等 導電材料層是由化學蒸氣沉積(CVD)形成。
  10. 如請求項1之方法，其中形成較小處理器間距尺寸特徵包括：從一導電介層孔上方移除一第一上接點，該導電介層孔是在該上接點下面；利用一晶片POR於該導電介層孔上方形成由組合介電材料與導電材料組成的圖案化層且具有一縮減間距；其中該等圖案化層具有在1與3微米之間的厚度；且其中該等圖案化層包括導電上接點、導電軌跡、或形成電容器的層中之一者。
  11. 一種混合間距封裝體，包含：該封裝體之一標準封裝體間距尺寸區，其與該封裝體之較小處理器間距尺寸區相鄰；該標準封裝體間距區僅具有標準封裝體間距尺寸特徵；及該較小處理器間距尺寸區具有較小處理器間距尺寸特徵。
  12. 如請求項11之封裝體，其中(1)該等較小處理器間距尺寸特徵具有一比標準封裝體間距尺寸特徵之間距小至少三倍的間距；或(2)該等較小處理器間距尺寸特徵具有在10與50微米之間的凸塊間距且該等標準封裝體間距尺寸特徵具有在100微米與200微米之間的凸塊間距中之一者。
  13. 如請求項11之封裝體，其中該等較小處理器間距尺寸特徵是被形成在一導電介層孔上或具有一標準封裝體間距尺寸之至少一個上接點之高度的一部份上。
  14. 如請求項11之封裝體，其中該等標準封裝體間距尺寸特徵包括具有至少10微米之高度的導電上接點；且其中該等較小處理器間距尺寸特徵具有小於10微米的高度。
  15. 如請求項14之封裝體，其中該等較小處理器間距尺寸特徵包括具有在0.1與0.3微米之間之厚度的介電層，及具有在1與3微米之間之厚度的導電材料層。
  16. 如請求項11之封裝體，其中該標準封裝體區僅具有標準封裝體間距尺寸特徵，且該縮減間距尺寸區具有形成在標準封裝體間距尺寸特徵上方的縮減間距尺寸特徵。
  17. 如請求項11之封裝體，其中該等較小處理器間距尺寸特徵包括：在一具有標準封裝體凸塊間距之一導電介層孔上方之具有縮減凸塊間距之由僅介電材料與僅導電材料組成的交替層；其中該等介電材料交替層具有在0.1與0.3微米之間的厚度，而該等導電材料交替層具有在1與3微米之間的厚度。
  18. 如請求項11之封裝體，其中該等較小處理器間距尺寸特徵包括：在具有標準封裝體凸塊間距之一導電介層孔上方之具有縮減凸塊間距之組合介電材料與導電材料的圖案 化層；其中該等圖案化層具有在1與3微米之間的厚度；且其中，該等圖案化層包括導電上接點、導電軌跡、或形成電容器的層中之一者。
  19. 一種用於計算的系統，包含：一安裝在一混合間距封裝體上的積體晶片，該混合間距封裝體包括：該封裝體之一標準封裝體間距區，其與該封裝體之一較小處理器間距尺寸區相鄰；該標準封裝體間距區僅具有標準封裝體間距尺寸特徵；及該較小處理器間距尺寸區具有較小處理器間距尺寸特徵，其中該積體晶片包括直接連接到該處理器間距尺寸區之處理器間距尺寸接點的處理器間距尺寸接點。
  20. 如請求項19之系統，其中(1)該等較小處理器間距尺寸特徵具有一比標準封裝體間距尺寸特徵之間距小至少三倍的間距；或(2)該等較小處理器間距尺寸特徵具有在10與50微米之間的凸塊間距且該等標準封裝體間距尺寸特徵具有在100微米與200微米之間的凸塊間距中之一者。
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