TW201707204A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201707204A
TW201707204A TW105111498A TW105111498A TW201707204A TW 201707204 A TW201707204 A TW 201707204A TW 105111498 A TW105111498 A TW 105111498A TW 105111498 A TW105111498 A TW 105111498A TW 201707204 A TW201707204 A TW 201707204A
Authority
TW
Taiwan
Prior art keywords
insulator
conductor
semiconductor
transistor
oxygen
Prior art date
Application number
TW105111498A
Other languages
English (en)
Other versions
TWI693715B (zh
Inventor
田中哲弘
一條充弘
遠藤俊
下村明久
恵木勇司
手祐朗
山崎舜平
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201707204A publication Critical patent/TW201707204A/zh
Application granted granted Critical
Publication of TWI693715B publication Critical patent/TWI693715B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Electroluminescent Light Sources (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明提供一種具有穩定的電特性的電晶體。本發明的一個實施方式是一種半導體裝置，該半導體裝置包括形成在基板上的第一絕緣體、形成在第一絕緣體上的第二絕緣體、以與第二絕緣體的頂面的至少一部分接觸的方式形成的氧化物半導體、以與氧化物半導體的頂面的至少一部分接觸的方式形成的第三絕緣體、與氧化物半導體電連接的第一導電體及第二導電體、形成在第三絕緣體上的第四絕緣體、形成在第四絕緣體上且其至少一部分位於第一導電體與第二導電體之間的第三導電體、形成在第三導電體上的第五絕緣體，其中第一絕緣體包含鹵素元素。

Description

半導體裝置及其製造方法
本發明例如係關於一種電晶體及半導體裝置。另外，本發明例如係關於一種電晶體及半導體裝置的製造方法。另外，本發明例如係關於一種顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器、電子裝置。另外，本發明係關於一種顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、電子裝置的製造方法。另外，本發明係關於一種顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、電子裝置的驅動方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置 有時包括半導體裝置。
使用在具有絕緣表面的基板上的半導體來形成電晶體的技術受到關注。該電晶體被廣泛地應用於如集成電路或顯示裝置等的半導體裝置。作為可以應用於電晶體的半導體，已知有矽。
作為用於電晶體的半導體的矽，根據用途適當地使用非晶矽或多晶矽。例如，當將矽應用於構成大型顯示裝置的電晶體時，較佳為使用已確立了大面積基板上的成膜技術的非晶矽。另一方面，當應用於構成一體化地形成驅動電路的高功能的顯示裝置的電晶體時，較佳為使用可以製造具有高場效移動率的電晶體的多晶矽。作為多晶矽的形成方法，已知藉由對非晶矽進行高溫的加熱處理或雷射處理來形成的方法。
近年來，對使用氧化物半導體(典型的是In-Ga-Zn氧化物)的電晶體積極地進行了開發。氧化物半導體自早期就已開始被研究，於1988年公開了可應用於半導體元件的結晶In-Ga-Zn氧化物(參照專利文獻1)。此外，於1995年發明了使用氧化物半導體的電晶體，並公開了其電特性(參照專利文獻2)。
使用氧化物半導體的電晶體具有與使用非晶矽的電晶體及使用多晶矽的電晶體不同的特徵。例如，已知應用了使用氧化物半導體的電晶體的顯示裝置的功耗 低。氧化物半導體可以利用濺射法等形成，所以可以被用於構成大型顯示裝置的電晶體。另外，使用氧化物半導體的電晶體具有高場效移動率，所以可以實現一體化地形成驅動電路的高功能的顯示裝置。此外，因為可以將使用非晶矽的電晶體的生產設備的一部分改良而利用，所以還具有可以抑制設備投資的優點。
[專利文獻1]日本專利申請公開昭63-239117
[專利文獻2]日本PCT國際申請翻譯平11-505377
本發明的一個實施方式的目的之一是提供一種具有穩定的電特性的電晶體。另外，本發明的一個實施方式的目的之一是提供一種關閉狀態(off-state)時的洩漏電流小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種具有高頻率特性的電晶體。另外，本發明的一個實施方式的目的之一是提供一種具有常關閉(normally-off)的電特性的電晶體。另外，本發明的一個實施方式的目的之一是提供一種次臨界擺幅值小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的電晶體。
另外，本發明的一個實施方式的目的之一是提供一種包括上述電晶體的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置的 模組。另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置或該模組的電子裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的模組。另外，本發明的一個實施方式的目的之一是提供一種新穎的電子裝置。
注意，上述目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括基板上的第一絕緣體、第一絕緣體上的第二絕緣體、與第二絕緣體的頂面的至少一部分接觸的氧化物半導體、與氧化物半導體的頂面的至少一部分接觸的第三絕緣體、與氧化物半導體電連接的第一導電體及第二導電體、第三絕緣體上的第四絕緣體、第四絕緣體上且其至少一部分位於第一導電體與第二導電體之間的第三導電體、第三導電體上的第五絕緣體，其中第一絕緣體包含鹵素元素。
另外，本發明的一個實施方式是一種半導體裝置，其中，在上述發明中還包括第一絕緣體下的第六絕緣體，該第六絕緣體與第一絕緣體相比不容易使氫及水透過。
另外，本發明的一個實施方式是一種半導體 裝置，其中，在上述發明中還包括在第六絕緣體與第一絕緣體之間且其至少一部分與氧化物半導體重疊的第四導電體。
另外，本發明的一個實施方式是一種半導體裝置，其中，在上述發明中，在進行熱脫附譜分析時，第一絕緣體的水分子的釋放量為1.0×1013molecules/cm2以上且1.4×1016molecules/cm2以下。
另外，本發明的一個實施方式是一種半導體裝置，其中，在上述發明中還包括第四導電體與第一絕緣體之間的第七絕緣體，該第七絕緣體包含鉿。
另外，本發明的一個實施方式是一種半導體裝置，其中，在上述發明中，在進行熱脫附譜分析時，第一絕緣體和第七絕緣體的疊層膜的水分子的釋放量為1.0×1013molecules/cm2以上且1.4×1016molecules/cm2以下。
另外，本發明的一個實施方式是一種半導體裝置，其中，在上述發明中，在進行熱脫附譜分析時，第一絕緣體和第七絕緣體的疊層膜的氫分子的釋放量為1.0×1013molecules/cm2以上且1.2×1015molecules/cm2以下。
另外，本發明的一個實施方式是一種半導體裝置，其中，在上述發明中，鹵素元素是氟、氯及溴中的一種。
本發明的一個實施方式可以提供一種具有穩定的電特性的電晶體。另外，本發明的一個實施方式可以提供一種關閉狀態時的洩漏電流小的電晶體。另外，本發 明的一個實施方式可以提供一種具有高頻率特性的電晶體。另外，本發明的一個實施方式可以提供一種具有常關閉的電特性的電晶體。另外，本發明的一個實施方式可以提供一種次臨界擺幅值小的電晶體。另外，本發明的一個實施方式可以提供一種可靠性高的電晶體。
另外，本發明的一個實施方式可以提供一種包括上述電晶體的半導體裝置。另外，本發明的一個實施方式可以提供一種包括該半導體裝置的模組。另外，本發明的一個實施方式可以提供一種包括該半導體裝置或該模組的電子裝置。另外，本發明的一個實施方式可以提供一種新穎的半導體裝置。另外，本發明的一個實施方式可以提供一種新穎的模組。另外，本發明的一個實施方式可以提供一種新穎的電子裝置。
注意，上述效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要實現所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的效果。
10‧‧‧電晶體
12‧‧‧電晶體
14‧‧‧電晶體
16‧‧‧電晶體
18‧‧‧電晶體
20‧‧‧電晶體
22‧‧‧電晶體
24‧‧‧電晶體
26‧‧‧電晶體
28‧‧‧電晶體
29‧‧‧電晶體
100‧‧‧基板
101‧‧‧絕緣體
102‧‧‧導電體
102a‧‧‧導電體
102b‧‧‧導電體
103‧‧‧絕緣體
104‧‧‧絕緣體
105‧‧‧絕緣體
106a‧‧‧絕緣體
106b‧‧‧半導體
106c‧‧‧絕緣體
107‧‧‧絕緣體
108‧‧‧導電體
108a‧‧‧導電體
108b‧‧‧導電體
109‧‧‧低電阻區域
109a‧‧‧低電阻區域
109b‧‧‧低電阻區域
110‧‧‧絕緣體
110a‧‧‧導電體
110b‧‧‧導電體
111‧‧‧金屬氧化物
111a‧‧‧金屬氧化物
111b‧‧‧金屬氧化物
112‧‧‧絕緣體
113‧‧‧絕緣體
114‧‧‧導電體
116‧‧‧絕緣體
117‧‧‧絕緣體
118‧‧‧絕緣體
120a‧‧‧導電體
120b‧‧‧導電體
126a‧‧‧絕緣體
126b‧‧‧半導體
126c‧‧‧絕緣體
128‧‧‧導電體
132‧‧‧絕緣體
134‧‧‧導電體
186‧‧‧氧
200‧‧‧攝像裝置
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
210‧‧‧像素部
211‧‧‧像素
212‧‧‧子像素
212B‧‧‧子像素
212G‧‧‧子像素
212R‧‧‧子像素
220‧‧‧光電轉換元件
230‧‧‧像素電路
231‧‧‧佈線
247‧‧‧佈線
248‧‧‧佈線
249‧‧‧佈線
250‧‧‧佈線
253‧‧‧佈線
254‧‧‧濾色片
254B‧‧‧濾色片
254G‧‧‧濾色片
254R‧‧‧濾色片
255‧‧‧透鏡
256‧‧‧光
257‧‧‧佈線
260‧‧‧週邊電路
270‧‧‧週邊電路
280‧‧‧週邊電路
290‧‧‧週邊電路
291‧‧‧光源
300‧‧‧矽基板
310‧‧‧層
320‧‧‧層
330‧‧‧層
340‧‧‧層
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
360‧‧‧光電二極體
361‧‧‧陽極
363‧‧‧低電阻區域
370‧‧‧插頭
371‧‧‧佈線
372‧‧‧佈線
373‧‧‧佈線
380‧‧‧絕緣體
450‧‧‧半導體基板
452‧‧‧絕緣體
454‧‧‧導電體
456‧‧‧區域
460‧‧‧區域
462‧‧‧絕緣體
464‧‧‧絕緣體
466‧‧‧絕緣體
468‧‧‧絕緣體
472a‧‧‧區域
472b‧‧‧區域
474a‧‧‧導電體
474b‧‧‧導電體
474c‧‧‧導電體
476a‧‧‧導電體
476b‧‧‧導電體
478a‧‧‧導電體
478b‧‧‧導電體
478c‧‧‧導電體
480a‧‧‧導電體
480b‧‧‧導電體
480c‧‧‧導電體
489‧‧‧絕緣體
490‧‧‧絕緣體
491‧‧‧絕緣體
492‧‧‧絕緣體
493‧‧‧絕緣體
494‧‧‧絕緣體
496a‧‧‧導電體
496b‧‧‧導電體
496c‧‧‧導電體
496d‧‧‧導電體
498a‧‧‧導電體
498b‧‧‧導電體
498c‧‧‧導電體
504‧‧‧導電體
511‧‧‧絕緣體
514‧‧‧導電體
516a‧‧‧導電體
516b‧‧‧導電體
700‧‧‧基板
704a‧‧‧導電體
704b‧‧‧導電體
706a‧‧‧半導體
706b‧‧‧半導體
712a‧‧‧絕緣體
712b‧‧‧絕緣體
714a‧‧‧導電體
714b‧‧‧導電體
716a‧‧‧導電體
716b‧‧‧導電體
718a‧‧‧絕緣體
718b‧‧‧絕緣體
718c‧‧‧絕緣體
719‧‧‧發光元件
720‧‧‧絕緣體
721‧‧‧絕緣體
731‧‧‧端子
732‧‧‧FPC
733a‧‧‧佈線
734‧‧‧密封材料
735‧‧‧驅動電路
736‧‧‧驅動電路
737‧‧‧像素
741‧‧‧電晶體
742‧‧‧電容器
743‧‧‧切換元件
744‧‧‧信號線
750‧‧‧基板
751‧‧‧電晶體
752‧‧‧電容器
753‧‧‧液晶元件
754‧‧‧掃描線
755‧‧‧信號線
781‧‧‧導電體
782‧‧‧發光層
783‧‧‧導電體
784‧‧‧分隔壁
791‧‧‧導電體
792‧‧‧絕緣體
793‧‧‧液晶層
794‧‧‧絕緣體
795‧‧‧間隔物
796‧‧‧導電體
797‧‧‧基板
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1000‧‧‧成膜裝置
1002‧‧‧搬入室
1004‧‧‧搬出室
1006‧‧‧傳送室
1008‧‧‧成膜室
1009‧‧‧成膜室
1010‧‧‧成膜室
1014‧‧‧傳送臂部
1020‧‧‧處理室
1021a‧‧‧原料供應部
1021b‧‧‧原料供應部
1022a‧‧‧高速閥
1022b‧‧‧高速閥
1023a‧‧‧原料引入口
1023b‧‧‧原料引入口
1024‧‧‧原料排出口
1025‧‧‧排氣裝置
1026‧‧‧基板支架
1028‧‧‧電漿產生裝置
1030‧‧‧基板
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容器
1208‧‧‧電容器
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
1400‧‧‧基板
1402‧‧‧絕緣體
1402a‧‧‧絕緣體
1404‧‧‧導電體
1408‧‧‧絕緣體
1413‧‧‧導電體
1416a‧‧‧導電體
1416b‧‧‧導電體
1454‧‧‧導電體
1462‧‧‧絕緣體
1464‧‧‧絕緣體
1464a‧‧‧絕緣體
1464b‧‧‧絕緣體
1476‧‧‧區域
1511‧‧‧導電體
1511a‧‧‧導電體
1511b‧‧‧導電體
1513‧‧‧導電體
1514‧‧‧導電體
1516‧‧‧導電體
1516b‧‧‧導電體
1517‧‧‧導電體
1518‧‧‧導電體
1519‧‧‧導電體
1541‧‧‧插頭
1543‧‧‧插頭
1544‧‧‧插頭
1544b‧‧‧插頭
1545‧‧‧插頭
1547‧‧‧插頭
1547b‧‧‧插頭
1548‧‧‧插頭
1571‧‧‧絕緣體
1571a‧‧‧絕緣體
1581‧‧‧絕緣體
1581a‧‧‧絕緣體
1581b‧‧‧絕緣體
1584‧‧‧絕緣體
1585‧‧‧絕緣體
1591‧‧‧絕緣體
1592‧‧‧絕緣體
1594‧‧‧絕緣體
1595‧‧‧絕緣體
1599‧‧‧絕緣體
1627‧‧‧層
1628‧‧‧層
1629‧‧‧層
1630‧‧‧層
1631‧‧‧層
2100‧‧‧電晶體
2200‧‧‧電晶體
2700‧‧‧製造裝置
2701‧‧‧大氣側基板供應室
2702‧‧‧大氣側基板傳送室
2703a‧‧‧負載鎖定室
2703b‧‧‧卸載閉鎖室
2704‧‧‧傳送室
2706a‧‧‧處理室
2706b‧‧‧處理室
2706c‧‧‧處理室
2706d‧‧‧處理室
2761‧‧‧盒式介面
2762‧‧‧對準介面
2763a‧‧‧傳送機器人
2763b‧‧‧傳送機器人
2801‧‧‧氣體供應源
2802‧‧‧閥
2803‧‧‧高頻產生器
2804‧‧‧波導管
2805‧‧‧模式轉換器
2806‧‧‧氣體管
2807‧‧‧波導管
2808‧‧‧縫隙天線板
2809‧‧‧電介質板
2810‧‧‧高密度電漿
2811‧‧‧基板
2812‧‧‧基板載物台
2813‧‧‧加熱機構
2815‧‧‧匹配器
2816‧‧‧高頻電源
2817‧‧‧真空泵
2818‧‧‧閥
2819‧‧‧排氣口
2820‧‧‧燈
2821‧‧‧氣體供應源
2822‧‧‧閥
2823‧‧‧氣體導入口
2824‧‧‧基板
2825‧‧‧基板載物台
2826‧‧‧加熱結構
2828‧‧‧真空泵
2829‧‧‧閥
2830‧‧‧排氣口
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3006‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容器
3500‧‧‧電晶體
3600‧‧‧電晶體
4001‧‧‧佈線
4003‧‧‧佈線
4005‧‧‧佈線
4006‧‧‧佈線
4007‧‧‧佈線
4008‧‧‧佈線
4009‧‧‧佈線
4021‧‧‧層
4022‧‧‧層
4023‧‧‧層
4100‧‧‧電晶體
4200‧‧‧電晶體
4300‧‧‧電晶體
4400‧‧‧電晶體
4500‧‧‧電容器
4600‧‧‧電容器
在圖式中：圖1A至圖1D是說明本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖2A至圖2E是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析的圖、以及示出CAAC- OS的選區電子繞射圖案的圖；圖3A至圖3E是CAAC-OS的剖面TEM影像、平面TEM影像及藉由分析而獲取的影像；圖4A至圖4D是示出nc-OS的電子繞射圖案的圖及nc-OS的剖面TEM影像；圖5A和圖5B是a-like OS的剖面TEM影像；圖6是示出電子照射所引起的In-Ga-Zn氧化物的結晶部的變化的圖；圖7A至圖7D是說明本發明的一個實施方式的電晶體的剖面圖；圖8A至圖8D是說明本發明的一個實施方式的電晶體的剖面圖；圖9A和圖9B是說明本發明的一個實施方式的電晶體的剖面圖；圖10A至圖10D是說明本發明的一個實施方式的電晶體的剖面圖；圖11A和圖11B是說明本發明的一個實施方式的電晶體的剖面圖；圖12A至圖12D是說明本發明的一個實施方式的電晶體的剖面圖；圖13A至圖13H是說明本發明的一個實施方式的電晶體的製造方法的剖面圖；圖14A至圖14F是說明本發明的一個實施方式的電晶體的製造方法的剖面圖； 圖15A至圖15D是說明本發明的一個實施方式的電晶體的製造方法的剖面圖；圖16A和圖16B是說明成膜裝置的示意圖及剖面圖；圖17A至圖17H是說明本發明的一個實施方式的電晶體的製造方法的剖面圖；圖18A至圖18F是說明本發明的一個實施方式的電晶體的製造方法的剖面圖；圖19A至圖19F是說明本發明的一個實施方式的電晶體的製造方法的剖面圖；圖20是示出本發明的一個實施方式的製造裝置的俯視圖；圖21是示出本發明的一個實施方式的處理室的俯視圖；圖22是示出本發明的一個實施方式的處理室的俯視圖；圖23A和圖23B是示出本發明的一個實施方式的半導體裝置的電路圖；圖24是示出本發明的一個實施方式的半導體裝置的剖面圖；圖25是示出本發明的一個實施方式的半導體裝置的剖面圖；圖26是示出本發明的一個實施方式的半導體裝置的剖面圖； 圖27A至圖27C是示出本發明的一個實施方式的記憶體裝置的電路圖；圖28是示出本發明的一個實施方式的半導體裝置的剖面圖；圖29是示出本發明的一個實施方式的半導體裝置的剖面圖；圖30是示出本發明的一個實施方式的半導體裝置的剖面圖；圖31是示出本發明的一個實施方式的半導體裝置的電路圖；圖32是示出本發明的一個實施方式的半導體裝置的剖面圖；圖33是示出本發明的一個實施方式的半導體裝置的剖面圖；圖34是示出本發明的一個實施方式的半導體裝置的剖面圖；圖35A和圖35B是示出本發明的一個實施方式的半導體裝置的俯視圖；圖36A和圖36B是示出本發明的一個實施方式的半導體裝置的方塊圖；圖37A和圖37B是示出本發明的一個實施方式的半導體裝置的剖面圖；圖38A和圖38B是示出本發明的一個實施方式的半導體裝置的剖面圖； 圖39A1至圖39A3和圖39B1至圖39B3是示出本發明的一個實施方式的半導體裝置的透視圖及剖面圖；圖40是示出本發明的一個實施方式的半導體裝置的方塊圖；圖41是示出本發明的一個實施方式的半導體裝置的電路圖；圖42A至圖42C是示出本發明的一個實施方式的半導體裝置的電路圖、俯視圖及剖面圖；圖43A和圖43B是示出本發明的一個實施方式的半導體裝置的電路圖及剖面圖；圖44A至圖44F是示出本發明的一個實施方式的電子裝置的透視圖；圖45A至圖45D是在實施例中測定的TDS分析的結果的圖表；圖46A至圖46D是在實施例中測定的TDS分析的結果的圖表；圖47A至圖47D是在實施例中測定的TDS分析的結果的圖表；圖48是在實施例中示出的ESR測定的結果的圖表；圖49A和圖49B是在實施例中測定的Id-Vg特性的圖表；圖50是在實施例中測定的shift的偏差的圖表；圖51A至圖51D是在實施例中測定的應力測試的結果的圖表； 圖52是在實施例中測定的沉積速度的結果的圖表；圖53A和圖53B是根據在實施例中測定的TDS分析算出氫分子的釋放量的圖表；圖54A和圖54B是根據在實施例中測定的TDS分析算出水分子的釋放量的圖表；圖55A至圖55H是在實施例中測定的TDS分析的結果的圖表；圖56A至圖56H是在實施例中測定的TDS分析的結果的圖表；圖57A至圖57H是在實施例中測定的TDS分析的結果的圖表；圖58A至圖58H是在實施例中測定的TDS分析的結果的圖表；圖59A至圖59C是在實施例中的SIMS測定的結果的圖表；圖60A至圖60C是在實施例中的SIMS測定的結果的圖表；圖61A至圖61C是在實施例中的XPS測定的結果的圖表；圖62A和圖62B示出在實施例中進行的ALD的條件；圖63A和圖63B是在實施例中測定的TDS分析的結果的圖表及根據圖表算出的水分子的釋放量的圖表；圖64A和圖64B是示出TDS分析結果的圖； 圖65A和圖65B是根據TDS分析結果算出總釋放量的圖；圖66A和圖66B是示出TDS分析結果的圖；圖67A和圖67B是示出TDS分析結果的圖；圖68A和圖68B是示出TDS分析結果的圖；圖69A和圖69B是示出TDS分析結果的圖；圖70A和圖70B是根據TDS分析結果算出總釋放量的圖；圖71A和圖71B是根據TDS分析結果算出總釋放量的圖；圖72A和圖72B是根據TDS分析結果算出總釋放量的圖；圖73A和圖73B是根據TDS分析結果算出總釋放量的圖；圖74A和圖74B是說明氧化矽的鍵合狀態的圖；圖75A至圖75C是說明加熱處理的圖；圖76是示出本發明的一個實施方式的半導體裝置的剖面圖；圖77是示出本發明的一個實施方式的半導體裝置的剖面圖；圖78A至圖78D是在實施例中測定的應力測試的結果的圖表；圖79A和圖79B是在實施例中測定的TDS分析的結果的圖表； 圖80A和圖80B是在實施例中測定的TDS分析的結果的圖表；圖81A和圖81B是在實施例中測定的SIMS分析的結果的圖表；圖82是在實施例中測定的HX-PES分析的結果的圖表；圖83A至圖83E是在實施例中測定的Id-Vg特性、臨界電壓及Shift的圖表、以及在本實施例中使用的電晶體的模型。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同物件的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。
下面的實施方式所示的結構可以適當地應用於、組合於或替換於實施方式所示的其他結構，而被用作本發明的一個實施方式。
在圖式中，有時為了便於理解而誇大尺寸、膜(層)的厚度或區域。
在本說明書中，可以互相調換“膜”和“層”。
此外，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。一般而言，電位(電壓)是相對的，根據與參考電位之差決定。因此，在記載為“接地電位”等的情況下，電位也不侷限於0V。例如，也有電路中的最低電位為“接地電位”的情況。或者，也有電路中的實質上的中間電位為“接地電位”的情況。在該情況下，以該電位為基準規定正電位及負電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，在本說明書等中記載的序數詞與用來指定本發明的一個實施方式的序數詞有時不一致。
注意，例如在導電性充分低時，有時即便在表示為“半導體”時也具有“絕緣體”的特性。此外，“半導體”與“絕緣體”的境界不清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外，例如在導電性充分高時，有時即便在表示為“半導體”時也具有“導電體”的特性。此外，“半導體”和“導電體”的境界不清楚，因此有時不能精 確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。
注意，半導體的雜質例如是指構成半導體的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，有可能在半導體中形成DOS(Density of State：態密度)，載子移動率有可能降低或結晶性有可能降低。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含於水中)、鋰、鈉、矽、硼、磷、碳、氮等。當半導體是氧化物半導體時，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，當半導體是矽時，作為改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，通道長度例如指電晶體的俯視圖中的半導體(或在電晶體導通時，在半導體中電流流動的部分)與閘極電極相互重疊的區域或形成有通道的區域中的源極(源極區域或源極電極)與汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中為相同的值。換言之，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成有通道的區域中的任一個值、最大值、最小值 或平均值。
通道寬度例如指半導體(或在電晶體導通時，在半導體中電流流動的部分)與閘極電極相互重疊的區域或形成有通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有區域中為相同的值。換言之，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成有通道的區域中的通道寬度(下面稱為實效的通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體側面的通道區域的比例大。在此情況下，實際上形成有通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測來估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假設半導體的形狀是已知的。因此，當不確定半導體的形狀時，難以正確地測定實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體與閘極電極相互重疊的區域中的源極與 汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對該影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度計算。在此情況下，該求得的值有時不同於使用實效的通道寬度計算求得的值。
在本說明書中，“A具有其端部比B的端部突出的形狀”有時指在俯視圖或剖面圖中A的至少一個端部位於B的至少一個端部的外側。因此，例如可以將“A具有其端部比B的端部突出的形狀”的記載解釋為在俯視圖中A的一個端部位於B的一個端部的外側。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且 120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1
在本實施方式中，使用圖1A至圖1D、圖2A至圖2E、圖3A至圖3E、圖4A至圖4D、圖5A和圖5B、圖6、圖7A至圖7D、圖8A至圖8D、圖9A和圖9B、圖10A至圖10D、圖11A和圖11B以及圖12A至圖12D說明本發明的一個實施方式的半導體裝置的結構。
〈電晶體的結構〉
下面，作為本發明的一個實施方式的半導體裝置的一個例子，說明電晶體的結構。
參照圖1A至圖1C說明電晶體10的結構。圖1A是電晶體10的俯視圖。圖1B是對應於圖1A的點劃線A1-A2的剖面圖，圖1C是對應於圖1A的點劃線A3-A4的剖面圖。注意，以點劃線A1-A2表示的區域示出電晶體10的通道長度方向上的結構，以點劃線A3-A4表示的區域示出電晶體10的通道寬度方向上的結構。另外，電晶體的通道長度方向是指在源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間載子移動的方向，通道寬度方向是指在與基板平行的面內垂直於通道長度方向的方向。另外，在圖1A中，絕緣體106a、半導體106b、絕緣 體106c可以以與導電體108a、108b等大致重疊的方式設置，但是為了清楚起見，在俯視圖中以與導電體108a、108b等稍微錯開的方式以細虛線表示絕緣體106a、半導體106b、絕緣體106c。
電晶體10包括基板100上的絕緣體104、絕緣體104上的絕緣體106a、與絕緣體106a的頂面的至少一部分接觸的半導體106b、與半導體106b的頂面的至少一部分接觸的絕緣體106c、與半導體106b電連接的導電體108a及導電體108b、絕緣體106c上的絕緣體112、絕緣體112上且其至少一部分位於導電體108a與導電體108b之間的導電體114、導電體114上的絕緣體116。
例如，如圖1A至圖1C所示，電晶體10包括：在基板100上形成的絕緣體101、導電體102、絕緣體105、絕緣體103及絕緣體104；在絕緣體104上形成的絕緣體106a、半導體106b、絕緣體106c；在半導體106b上形成的導電體108a、導電體108b、導電體110a及導電體110b；在絕緣體106c上形成的絕緣體112；在絕緣體112上形成的導電體114；以及在導電體114上形成的絕緣體116、絕緣體118、導電體120a及導電體120b。
在此，絕緣體101、絕緣體103、絕緣體104、絕緣體105、絕緣體106a、絕緣體106c、絕緣體112、絕緣體116及絕緣體118也可以被稱為絕緣膜或絕緣層。另外，導電體102、導電體108a、導電體108b、 導電體110a、導電體110b、導電體114、導電體120a及導電體120b也可以被稱為導電膜或導電層。另外，半導體106b也可以被稱為半導體膜或半導體層。
另外，詳細內容將在後面說明，當單獨使用絕緣體106a以及絕緣體106c時，有時使用能夠用作導電體、半導體或絕緣體的物質。然而，當與半導體106b層疊而形成電晶體時，電子流在半導體106b中、半導體106b與絕緣體106a的介面附近以及半導體106b與絕緣體106c的介面附近，而絕緣體106a及絕緣體106c包括不被用作該電晶體的通道的區域。因此，在本說明書等中，不將絕緣體106a及絕緣體106c記作導電體及半導體，而記作絕緣體。
在形成於基板100上的絕緣體101上形成有導電體102。導電體102的至少一部分與絕緣體106a、半導體106b、絕緣體106c重疊。以與導電體102上接觸且覆蓋導電體102的方式形成有絕緣體105。在絕緣體105上形成有絕緣體103，且在絕緣體103上形成有絕緣體104。
在絕緣體104上形成有絕緣體106a，以與絕緣體106a的頂面的至少一部分接觸的方式形成有半導體106b。在圖1B中，絕緣體106a及半導體106b的端部大致一致，但是本實施方式所示的半導體裝置的結構並不侷限於此。
以與半導體106b的頂面的至少一部分接觸的 方式形成有導電體108a及導電體108b。導電體108a與導電體108b隔開地形成，較佳為如圖1A所示那樣夾著導電體114對置地形成。
以與半導體106b的頂面的至少一部分接觸的方式形成有絕緣體106c。絕緣體106c較佳為在夾在導電體108a與導電體108b之間的區域中與半導體106b接觸。在圖1B中，以大致覆蓋導電體108a及導電體108b的頂面的方式形成有絕緣體106c，但是本實施方式所示的半導體裝置的結構並不侷限於此。
在絕緣體106c上形成有絕緣體112。在絕緣體112上以重疊於導電體108a與導電體108b之間的區域的方式形成有導電體114。在圖1B中，以使絕緣體112和絕緣體106c的端部大致一致的方式形成有絕緣體112及絕緣體106c，但是本實施方式所示的半導體裝置的結構並不侷限於此。
在導電體114及絕緣體112上形成有絕緣體116，在絕緣體116上形成有絕緣體118。在絕緣體118上形成有導電體120a及導電體120b。導電體120a及導電體120b藉由形成於絕緣體106c、絕緣體112、絕緣體116及絕緣體118中的開口與導電體108a及導電體108b連接。
另外，導電體114也可以藉由形成於絕緣體112、絕緣體106c、絕緣體104、絕緣體103、絕緣體105等中的開口與導電體102連接。
〈半導體〉
下面，說明半導體106b的詳細結構。
注意，在本章節中，除了半導體106b，還對絕緣體106a、絕緣體106c的詳細結構進行說明。
半導體106b例如是包含銦的氧化物半導體。例如，在半導體106b包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體106b較佳為包含元素M。元素M較佳為表示Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體106b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體106b不侷限於包含銦的氧化物半導體。半導體106b例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
例如，絕緣體106a及絕緣體106c是包含除了氧之外的一種以上或兩種以上的構成半導體106b的元素的氧化物半導體。因為絕緣體106a及絕緣體106c包含除了氧之外的一種以上或兩種以上的構成半導體106b的元素，所以不容易在絕緣體106a與半導體106b的介面以及半導體106b與絕緣體106c的介面處形成缺陷能階。
絕緣體106a、半導體106b及絕緣體106c較佳為至少包含銦。另外，在絕緣體106a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是，In低於50atomic%，M高於50atomic%，更佳的是，In低於25atomic%，M高於75atomic%。此外，在半導體106b是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是，In高於25atomic%，M低於75atomic%，更佳的是，In高於34atomic%，M低於66atomic%。此外，在絕緣體106c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是，In低於50atomic%，M高於50atomic%，更佳的是，In低於25atomic%，M高於75atomic%。另外，絕緣體106c也可以使用與絕緣體106a相同的種類的氧化物。注意，絕緣體106a及/或絕緣體106c有時也可以不包含銦。例如，絕緣體106a及/或絕緣體106c也可以是氧化鎵或Ga-Zn氧化物。絕緣體106a、半導體106b及絕緣體106c所包含的各元素的原子數也可以不是簡單的整數比。
例如，當利用濺射法進行成膜時，作為用於絕緣體106a或絕緣體106c的靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：2：4、In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：3、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：6：3、In：M：Zn=1：6：4、In：M：Zn=1：6：5、In：M：Zn=1：6：6、In：M：Zn=1：6：7、 In：M：Zn=1：6：8、In：M：Zn=1：6：9、In：M：Zn=1：10：1等。另外，用於絕緣體106a或絕緣體106c的靶材的金屬元素的原子個數比也可以是M：Zn=10：1。
另外，例如，當利用濺射法進行成膜時，作為用於半導體106b的靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1、In：M：Zn=5：1：7等。尤其是，作為濺射靶材，當原子數比為In：Ga：Zn=4：2：4.1時，形成的半導體106b的原子數比有時接近於In：Ga：Zn=4：2：3。
注意，銦鎵氧化物具有較小的電子親和力及較高的氧阻擋性。因此，絕緣體106c較佳為包括銦鎵氧化物。鎵原子比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
作為半導體106b例如使用能隙大的氧化物。半導體106b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。在此，絕緣體106a的能隙大於半導體106b的能隙。另外，絕緣體106c的能隙大於半導體106b的能隙。
半導體106b使用電子親和力比絕緣體106a或絕緣體106c大的氧化物。例如，作為半導體106b使用如下氧化物，該氧化物的電子親和力比絕緣體106a及絕緣體106c大0.07eV以上且1.3eV以下，較佳大0.1eV以上且0.7eV以下，更佳大0.15eV以上且0.4eV以下。注 意，電子親和力是真空能階和導帶底之間的能量差。換言之，絕緣體106a或絕緣體106c的導帶底能階比半導體106b的導帶底能階更近於真空能階。
此時，當施加閘極電壓時，在絕緣體106a、半導體106b及絕緣體106c中的電子親和力最大的半導體106b中形成有通道。注意，在施加較高的閘極電壓的情況下，有時在絕緣體106a中的與半導體106b的介面附近以及在絕緣體106c中的與半導體106b的介面附近電流流過。
如上所述，當單獨使用絕緣體106a及絕緣體106c時，其包括能夠用作導電體、半導體或絕緣體的物質。然而，當與半導體106b層疊而形成電晶體時，電子流在半導體106b中、半導體106b與絕緣體106a的介面附近以及半導體106b與絕緣體106c的介面附近，而絕緣體106a及絕緣體106c包括不被用作該電晶體的通道的區域。因此，在本說明書等中，不將絕緣體106a及絕緣體106c記作半導體，而記作絕緣體。注意，將絕緣體106a及絕緣體106c記作絕緣體只是因為其與半導體106b相比在電晶體的功能上更接近絕緣體，因此作為絕緣體106a或絕緣體106c有時使用能夠用於半導體106b的物質。
在此，有時在絕緣體106a與半導體106b之間包括絕緣體106a和半導體106b的混合區域。另外，有時在半導體106b與絕緣體106c之間包括半導體106b和絕緣體106c的混合區域。混合區域的缺陷能階密度較 低。因此，在絕緣體106a、半導體106b、絕緣體106c的疊層膜的能帶結構中，各層之間的介面及介面附近的能量連續地變化(也稱為連續接合)。注意，有時無法明確地分辨絕緣體106a與半導體106b之間以及絕緣體106c與半導體106b之間的各介面。
此時，電子主要在半導體106b中移動，而不是在絕緣體106a中及絕緣體106c中。如上所述，藉由降低絕緣體106a與半導體106b的介面處的缺陷能階密度及半導體106b與絕緣體106c的介面處的缺陷能階密度，在半導體106b中電子的移動受到妨礙的情況減少，從而可以提高電晶體的通態電流。
另外，越減少妨礙電子移動的因素，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的因素的情況下，推測電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移動的妨礙。
為了提高電晶體的通態電流，例如，半導體106b的頂面或底面(被形成面，在此為絕緣體106a的頂面)的1μm×1μm的範圍內的均方根(RMS：Root Mean Square)粗糙度低於1nm，較佳低於0.6nm，更佳低於0.5nm，進一步較佳低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳低於0.6nm，更佳低於0.5nm，進一步較佳低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差 (也稱為P-V)低於10nm，較佳低於9nm，更佳低於8nm，進一步較佳低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。
此外，為了提高電晶體的通態電流，絕緣體106c的厚度越小越好。較佳的是，絕緣體106c的厚度小於絕緣體106a的厚度，並小於半導體106b的厚度。例如，絕緣體106c具有其厚度小於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，絕緣體106c具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體106b中的功能。因此，絕緣體106c較佳為具有一定程度的厚度。例如，絕緣體106c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。
此外，為了提高可靠性，絕緣體106a較佳為厚。例如，絕緣體106a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將絕緣體106a形成得厚，可以拉開從相鄰的絕緣體與絕緣體106a的介面至形成有通道的半導體106b的距離。注意，因為半導體裝置的生產率可能會下降，所以絕緣體106a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
氧化物半導體中的矽有時會成為載子陷阱或 載子發生源。因此，半導體106b的矽濃度越低越好。例如，在半導體106b與絕緣體106a之間具有藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的矽濃度為1×1016atoms/cm3以上且1×1019atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1016atoms/cm3以上且2×1018atoms/cm3以下的區域。此外，在半導體106b與絕緣體106c之間具有藉由SIMS得到的矽濃度為1×1016atoms/cm3以上且1×1019atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1016atoms/cm3以上且2×1018atoms/cm3以下的區域。
另外，為了降低半導體106b的氫濃度，較佳為降低絕緣體106a及絕緣體106c的氫濃度。絕緣體106a及絕緣體106c具有藉由SIMS得到的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下的區域。此外，為了降低半導體106b的氮濃度，較佳為降低絕緣體106a及絕緣體106c的氮濃度。絕緣體106a及絕緣體106c具有藉由SIMS得到的氮濃度為1×1015atoms/cm3以上且5×1019atoms/cm3以下，較佳為1×1015atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1015atoms/cm3以上且1×1018atoms/cm3以下，進一步較 佳為1×1015atoms/cm3以上且5×1017atoms/cm3以下的區域。
本實施方式所示的絕緣體106a、半導體106b及絕緣體106c，尤其是半導體106b為雜質濃度低且缺陷能階密度低(氧缺陷少)的氧化物半導體，也可以將它們稱為高純度本質或實質上高純度本質的氧化物半導體。因為高純度本質或實質上高純度本質的氧化物半導體的載子發生源較少，所以可以降低載子密度。因此，在該氧化物半導體中形成通道區域的電晶體不容易具有負臨界電壓的電特性(也稱為常開啟特性)。因為高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷能階密度，所以有可能具有較低的陷阱態密度。高純度本質或實質上高純度本質的氧化物半導體的關態電流顯著低，即便是通道寬度W為1×106μm、通道長度L為10μm的元件，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以為半導體參數分析儀的測定極限以下，亦即1×10-13A以下。
因此，在上述高純度本質或實質上高純度本質的氧化物半導體中形成有通道區域的電晶體可以是電特性變動小且可靠性高的電晶體。另外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動。因此，有時在陷阱態密度高的氧化物半導體中形成有通道區域的電晶體的電特性不穩定。作為雜質有氫、氮、鹼金屬或鹼土金屬等。
包含在絕緣體106a、半導體106b及絕緣體106c中的氫與鍵合於金屬原子的氧起反應生成水，與此同時在發生氧釋放的晶格(或氧釋放的部分)中形成氧缺陷。當氫進入該氧缺陷時，有時生成作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。尤其被氧缺陷俘獲的氫有時形成對半導體的帶結構較淺施體能階。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少絕緣體106a、半導體106b及絕緣體106c中的氫。明確而言，在絕緣體106a、半導體106b及絕緣體106c中，利用SIMS(二次離子質譜分析法：Secondary Ion Mass Spectrometry)測得的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，更佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，更佳為1×1016atoms/cm3以下。
另外，當絕緣體106a、半導體106b及絕緣體106c包含第14族元素之一的矽或碳時，在絕緣體106a、半導體106b及絕緣體106c中氧缺陷增加而導致氧化物絕緣體106a、半導體106b及絕緣體106c的n型化。因此，絕緣體106a、半導體106b及絕緣體106c中的矽或碳的濃度以及與絕緣體106a、半導體106b及絕緣體106c之間的介面附近的矽或碳的濃度(利用SIMS分析測得的濃度)為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，在絕緣體106a、半導體106b及絕緣體106c中，利用SIMS分析測得的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。當鹼金屬及鹼土金屬與氧化物半導體鍵合時有時生成載子而使電晶體的關態電流增大。由此，較佳為降低絕緣體106a、半導體106b及絕緣體106c的鹼金屬或鹼土金屬的濃度。
當在絕緣體106a、半導體106b及絕緣體106c中含有氮時，生成作為載子的電子，載子密度增加而導致容易的n型化。其結果是，使用含有氮的氧化物半導體膜的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體膜中的氮，例如，利用SIMS分析測得的氮濃度較佳為5×1018atoms/cm3以下。
在此，圖1D示出絕緣體106a及半導體106b的中央部及中央部附近的放大剖面圖。如圖1B及圖1D所示，半導體106b或絕緣體106c等的與導電體108a或導電體108b接觸的區域(在圖1B及圖1D中以虛線表示)有時形成有低電阻區域109a及低電阻區域109b。低電阻區域109a及低電阻區域109b主要藉由其中的氧被半導體106b所接觸的導電體108a或導電體108b抽取，或者藉由導電體108a或導電體108b所包含的導電材料與半導體106b中的元素鍵合而形成。藉由形成這種低電阻區域109a及低電阻區域109b，可以降低導電體108a或導電體108b與半導體106b的接觸電阻，所以可以增大電晶體 10的通態電流。
另外，雖然未圖示，但是有時在絕緣體106a與導電體108a或導電體108b接觸的區域也形成有低電阻區域。另外，在後面的圖式中也由同樣的虛線表示低電阻區域。
另外，如圖1D所示，半導體106b有時在導電體108a與導電體108b之間包括比重疊於導電體108a及導電體108b的區域厚度薄的區域。該區域是在形成導電體108a及導電體108b時藉由去除半導體106b的頂面的一部分而形成的。當在半導體106b的頂面形成將成為導電體108a及導電體108b的導電體時，有時形成與低電阻區域109a及109b同樣的低電阻的區域。如此，藉由去除半導體106b的頂面的位於導電體108a與導電體108b之間的區域，可以防止在半導體106b的頂面的低電阻的區域中形成通道的情況。另外，在後面的圖式中，即使在放大圖等中沒有示出厚度較薄的區域，有時也形成有同樣的較薄的區域。
另外，上述的絕緣體106a、半導體106b及絕緣體106c的三層結構是一個例子。例如，也可以採用不設置絕緣體106a和絕緣體106c中的任一個的兩層結構。另外，也可以採用不設置絕緣體106a及絕緣體106c的單層結構。另外，也可以採用除了絕緣體106a、半導體106b及絕緣體106c之外還包括一個層以上的n層結構(n是4以上的整數)。該追加採用的層可以使用能夠用 於絕緣體106a、半導體106b及絕緣體106c中的任一個的材料。
〈氧化物半導體的結構〉 下面對氧化物半導體的結構進行說明。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體，有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言，非晶結構具有如下特徵：具有各向同性而不具有不均勻結構；處於亞穩態且原子的配置沒有被固定化；鍵角不固定；具有短程有序而不具有長程有序；等。
從相反的角度來看，不能將穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。另一方面，a-like OS不具有各向同性但卻是具有空 洞(void)的不穩定結構。在不穩定這一點上，a-like OS在物性上接近於非晶氧化物半導體。
〈CAAC-OS〉
首先，說明CAAC-OS。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
說明使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行分析時的情況。例如，當利用out-of-plane法分析包含分類為空間群R-3m的InGaZnO4結晶的CAAC-OS的結構時，如圖2A所示，在繞射角(2θ)為31°附近出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可確認到在CAAC-OS中結晶具有c軸配向性，並且c軸朝向大致垂直於形成CAAC-OS的膜的面(也稱為被形成面)或頂面的方向。注意，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值起因於分類為空間群Fd-3m的結晶結構。因此，較佳的是，在CAAC-OS中不出現該峰值。
另一方面，當利用從平行於被形成面的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近出現峰值。該峰值來源於InGaZnO4結晶的(110)面。並且，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行 分析(Φ掃描)，也如圖2B所示的那樣觀察不到明確的峰值。另一方面，當對單晶InGaZnO4將2θ固定為56°附近來進行Φ掃描時，如圖2C所示，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於CAAC-OS的被形成面的方向上入射束徑為300nm的電子線時，有可能出現圖2D所示的繞射圖案(也稱為選區電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，電子繞射也示出CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖2E示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。從圖2E觀察到環狀的繞射圖案。因此，使用束徑為300nm的電子線的電子繞射也示出CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖2E中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖2E中的第二環起因於(110)面等。
另外，在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所獲取的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高 解析度TEM影像)中，可以觀察到多個顆粒。然而，即使在高解析度TEM影像中，有時也觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
圖3A示出從大致平行於樣本面的方向觀察所獲取的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。尤其將利用球面像差校正功能獲取的高解析度TEM影像稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等觀察Cs校正高解析度TEM影像。
從圖3A可確認到其中金屬原子排列為層狀的顆粒。並且可知一個顆粒的尺寸為1nm以上或者3nm以上。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。另外，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。顆粒反映CAAC-OS的被形成面或頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
另外，圖3B及圖3C示出從大致垂直於樣本面的方向觀察所獲取的CAAC-OS的平面的Cs校正高解析度TEM影像。圖3D及圖3E是藉由對圖3B及圖3C進行影像處理得到的影像。下面說明影像處理的方法。首 先，藉由對圖3B進行快速傳立葉變換(FFT：Fast Fourier Transform)處理，獲取FFT影像。接著，以保留所獲取的FFT影像中的離原點2.8nm-1至5.0nm-1的範圍的方式進行遮罩處理。接著，對經過遮罩處理的FFT影像進行快速傅立葉逆變換(IFFT：Inverse Fast Fourier Transform)處理而獲取經過處理的影像。將所獲取的影像稱為FFT濾波影像。FFT濾波影像是從Cs校正高解析度TEM影像中提取出週期分量的影像，其示出晶格排列。
在圖3D中，以虛線示出晶格排列被打亂的部分。由虛線圍繞的區域是一個顆粒。並且，以虛線示出的部分是顆粒與顆粒的聯結部。虛線呈現六角形，由此可知顆粒為六角形。注意，顆粒的形狀並不侷限於正六角形，不是正六角形的情況較多。
在圖3E中，以點線示出晶格排列一致的區域與其他晶格排列一致的區域之間的部分，以虛線示出晶格排列的方向。在點線附近也無法確認到明確的晶界。當以點線附近的晶格點為中心周圍的晶格點相接時，可以形成畸變的六角形、五角形及/或七角形等。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的原子排列的密度低、因金屬元素被取代而使原子間的鍵合距離產生變化等。
如上所示，CAAC-OS具有c軸配向性，其多 個顆粒(奈米晶)在a-b面方向上連結而結晶結構具有畸變。因此，也可以將CAAC-OS稱為具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，這意味著CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8×1011/cm3，較佳小於1×1011/cm3，更佳小於1×1010/cm3，且是1×10-9/cm3以上的氧化物半導體。將這樣的氧 化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著，對nc-OS進行說明。
說明使用XRD裝置對nc-OS進行分析的情況。例如，當利用out-of-plane法分析nc-OS的結構時，不出現表示配向性的峰值。換言之，nc-OS的結晶不具有配向性。
另外，例如，當使包含InGaZnO4結晶的nc-OS薄片化，並在平行於被形成面的方向上使束徑為50nm的電子線入射到厚度為34nm的區域時，觀察到如圖4A所示的環狀繞射圖案(奈米束電子繞射圖案)。另外，圖4B示出將束徑為1nm的電子線入射到相同的樣本時的繞射圖案(奈米束電子繞射圖案)。從圖4B觀察到環狀區域內的多個斑點。因此，nc-OS在入射束徑為50nm的電子線時觀察不到秩序性，但是在入射束徑為1nm的電子線時確認到秩序性。
另外，當使束徑為1nm的電子線入射到厚度小於10nm的區域時，如圖4C所示，有時觀察到斑點被配置為准正六角形的電子繞射圖案。由此可知，nc-OS在厚度小於10nm的範圍內包含秩序性高的區域，亦即結晶。注意，因為結晶朝向各種各樣的方向，所以也有觀察 不到有規律性的電子繞射圖案的區域。
圖4D示出從大致平行於被形成面的方向觀察到的nc-OS的剖面的Cs校正高解析度TEM影像。在nc-OS的高解析度TEM影像中有如由輔助線所示的部分那樣能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸為1nm以上且10nm以下，尤其大多為1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體(microcrystalline oxide semiconductor)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
如此，在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，由於在顆粒(奈米晶)之間結晶定向沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
圖5A和圖5B示出a-like OS的高解析度剖面TEM影像。圖5A示出電子照射開始時的a-like OS的高解析度剖面TEM影像。圖5B示出照射4.3×108e-/nm2的電子(e-)之後的a-like OS的高解析度剖面TEM影像。由圖5A和圖5B可知，a-like OS從電子照射開始時被觀察到在縱向方向上延伸的條狀明亮區域。另外，可知明亮區域的形狀在照射電子之後變化。明亮區域被估計為空洞或低密度區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為樣本，準備a-like OS、nc-OS和CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結 晶部。
已知InGaZnO4結晶的單位晶格具有所包括的三個In-O層和六個Ga-Zn-O層共計九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)幾乎相等，由結晶結構分析求出其值為0.29nm。由此，以下可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分看作InGaZnO4結晶部。晶格條紋對應於InGaZnO4結晶的a-b面。
圖6示出調查了各樣本的結晶部(22至30處)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖6可知，在a-like OS中，結晶部根據有關取得TEM影像等的電子的累積照射量逐漸變大。由圖6可知，在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在電子(e-)的累積照射量為4.2×108e-/nm2時生長到1.9nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。由圖6可知，無論電子的累積照射量如何，nc-OS及CAAC-OS的結晶部尺寸分別為1.3nm左右及1.8nm左右。此外，使用日立穿透式電子顯微鏡H-9000NAR進行電子線照射及TEM的觀察。作為電子線照射條件，加速電壓為300kV；電流密度為6.7×105e-/(nm2．s)，照射區域的直徑為230nm。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，當不存在相同組成的單晶氧化物半導體時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧 化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
〈基板、絕緣體、導電體〉
下面，對電晶體10的半導體以外的各組件進行詳細的說明。
作為基板100，例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。作為半導體基板，例如有由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的半導體基板等。並且，還有在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator：絕緣層上覆矽)基板等。作為導電體基板，有石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，有包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還有設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，有電容器、電 阻元件、切換元件、發光元件、記憶元件等。
此外，作為基板100也可以使用能夠承受製造電晶體時的加熱處理的撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在非撓性基板上形成電晶體之後，將該電晶體剝離並轉置到撓性基板的基板100上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。此外，作為基板100，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板100也可以具有伸縮性。此外，基板100可以具有在彎曲或拉伸停止時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板100的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板100形成得薄，可以實現半導體裝置的輕量化。另外，藉由將基板100形成得薄，即便在使用玻璃等的情況下有時也會具有伸縮性或在彎曲或拉伸停止時恢復為原來的形狀的性質。因此，可以緩解因掉落等而基板100上的半導體裝置受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。
作為撓性基板的基板100，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。作為撓性基板的基板100的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板100，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材質即可。作為樹脂，例如可以舉出聚酯、聚烯 烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適合用於撓性基板的基板100。
作為絕緣體101，使用具有阻擋氫或水的功能的絕緣體。設置於絕緣體106a、半導體106b、絕緣體106c附近的絕緣體中的氫或水成為在還用作氧化物半導體的絕緣體106a、半導體106b、絕緣體106c中產生載子的原因之一。由此，電晶體10的可靠性有可能下降。尤其在作為基板100使用設置有切換元件等矽類半導體元件的基板的情況下，為了終結該半導體元件中的懸空鍵使用氫，該氫有可能擴散到電晶體10。與此相反，藉由設置具有阻擋氫或水的功能的絕緣體101，能夠抑制氫或水從電晶體10的下方擴散，從而能夠提高電晶體10的可靠性。絕緣體101較佳為比絕緣體105或絕緣體104不容易使氫或水透過。
絕緣體101較佳為還具有阻擋氧的功能。藉由使絕緣體101阻擋從絕緣體104擴散的氧，能夠有效地從絕緣體104將氧供應到絕緣體106a、半導體106b、絕緣體106c。
絕緣體101例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。藉由使用這些材料形成絕緣體101，可以將絕緣體101用作具有阻擋氧、氫或水的擴散的效果的絕緣膜。另外，絕緣體101例如可以使用氮化矽、氮氧化矽 等。藉由使用這些材料形成絕緣體101，可以將絕緣體101用作具有阻擋氫或水的擴散的效果的絕緣膜。在本說明書等中，“氮氧化矽”是指在其組成中含氮量多於含氧量的物質，而“氧氮化矽”是指在其組成中含氧量多於含氮量的物質。
較佳的是，在被夾在導電體108a與導電體108b之間的區域中，導電體102的至少一部分與半導體106b重疊。導電體102被用作電晶體10的背閘極。藉由設置這種導電體102，能夠控制電晶體10的臨界電壓。藉由控制臨界電壓，可以防止當施加到電晶體10的閘極(導電體114)的電壓為低，例如被施加的電壓為0V以下時電晶體10處於導通狀態。就是說，可以容易地將電晶體10的電特性在常關閉方向轉移。
作為導電體102，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
絕緣體105以覆蓋導電體102的方式設置。作為絕緣體105可以使用與後面說明的絕緣體104或絕緣體112同樣的絕緣體。
絕緣體103以覆蓋絕緣體105的方式設置。 絕緣體103較佳為具有阻擋氧的功能。藉由設置這種絕緣體103，能夠防止導電體102從絕緣體104中抽出氧。由此，能夠有效地從絕緣體104將氧供應到絕緣體106a、半導體106b及絕緣體106c。另外，藉由提高絕緣體103的覆蓋性，能夠進一步降低從絕緣體104被抽出的氧，而能夠有效地從絕緣體104將氧供應到絕緣體106a、半導體106b及絕緣體106c。
作為絕緣體103，使用包含硼、鋁、矽、鈧、鈦、鎵、釔、鋯、銦、鑭、鈰、釹、鉿或鉈的氧化物或氮化物。較佳為使用氧化鉿或氧化鋁。
在絕緣體105、絕緣體103及絕緣體104中，較佳的是，絕緣體103具有電子俘獲區域。當絕緣體105及絕緣體104具有抑制電子釋放的功能時，被絕緣體103俘獲的電子像固定負電荷那樣動。因此，藉由對絕緣體103注入電子，可以使電晶體10的臨界電壓變化。藉由對導電體102施加正電位或負電位來可以對絕緣體103注入電子。
另外，根據對導電體102施加電位的時間或/及所施加的電位，可以調整電子的注入量，因此用來使電晶體的臨界電壓成為所希望的值的施加到導電體102的電位可以為在絕緣體105中穿隧電流流過的程度的電位，例如，20V以上且60V以下的電位，較佳為24V以上且50V以下的電位，更佳為30V以上且45V以下的電位。電位的施加時間例如為0.1秒以上且20秒以下、較佳為0.2秒 以上且10秒以下的範圍內。
另外，較佳的是在絕緣體103中包含的氫或水少。例如，在表面溫度範圍為100℃至700℃或者100℃至500℃的熱脫附譜(TDS：Thermal Desorption Spectroscopy)分析中，絕緣體103的水分子的脫離量為1.0×1013molecules/cm2以上且1.0×1016molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且3.0×1015molecules/cm2以下。後面詳細說明藉由使用TDS分析的分子的釋放量的測定方法。
絕緣體104較佳為在膜中包含的水或氫量少。另外，絕緣體104較佳為包含過量氧的絕緣體。作為絕緣體104，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，作為絕緣體104，可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。絕緣體104較佳為使用氧化矽或氧氮化矽。
較佳的是在絕緣體104中包含的水或氫量少。例如，在表面溫度範圍為100℃至700℃或者100℃至500℃的TDS分析中，絕緣體104的水分子的脫離量為1.0×1013molecules/cm2以上且1.4×1016molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且4.0×1015molecules/cm2以下，更佳為1.0×1013molecules/cm2以上 且2.0×1015molecules/cm2以下。另外，在TDS分析中，在100℃至700℃或者100℃至500℃的表面溫度範圍中，氫分子的脫離量為1.0×1013molecules/cm2以上且1.2×1015molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且9.0×1014molecules/cm2以下。注意，後面詳細說明藉由使用TDS分析的分子的釋放量的測定方法。
從上述結果可知，在絕緣體106a、半導體106b及絕緣體106c中，尤其在半導體106b中，水、氫等雜質成為形成缺陷能階而使電晶體的電特性變動的原因。因此，藉由減少設置在絕緣體106a、半導體106b及絕緣體106c下方的絕緣體104中的水或氫量，能夠減少將水、氫等從絕緣體104供應給半導體106b等而形成缺陷能階。藉由使用這種缺陷能階密度被降低的氧化物半導體，可以提供具有穩定的電特性的電晶體。
詳細內容將在後面說明，在絕緣體104、絕緣體106a、半導體106b及絕緣體106c等中，為了脫水化、脫氫化或氧缺陷的減少等，需要進行加熱處理。然而，藉由進行高溫的加熱處理，有可能會使絕緣體104下方的層劣化。尤其是，當將本實施方式所示的電晶體10層疊在不同於半導體106b的以半導體(例如矽等)為活性層的半導體元件層上而形成時，有可能會因該加熱處理而使半導體元件層所包括的各種元件、佈線等受損傷或變質。
例如，當在矽基板上形成半導體元件層時，為了實現元件的微型化，需要使各元件低電阻化。為了降 低電阻，例如，作為佈線材料可以使用電阻率低的Cu佈線，或者可以對電晶體的源極區域及汲極區域設置鎳矽化物等以形成該區域。另一方面，Cu佈線和鎳矽化物都具有耐熱性低的特徵。例如，因對Cu佈線進行高溫加熱處理，導致空洞或小丘的形成或Cu擴散等劣化的發生。另外，因鎳矽化物的高溫加熱處理而矽化物區域擴張，從而發生電晶體的源極區域及汲極區域短路等的劣化。
因此，上述加熱處理需要在不使下方的層的半導體元件層劣化的溫度範圍內進行。然而，在當形成絕緣體104時的其包含多量的水、氫的情況下，即使在不使下方的層的半導體元件層劣化的溫度範圍內進行加熱處理，也無法充分地從絕緣體104去除水、氫等。再者，當在形成絕緣體106a、半導體106b及絕緣體106c後以同樣的溫度範圍進行加熱處理時，水、氫等從絕緣體104被供應到半導體106b等，而導致缺陷能階的形成。
與此相對，本實施方式所示的絕緣體104因為如上所述那樣被減少水、氫的含量，所以以較低溫(例如為350℃以上且445℃以下左右的溫度範圍)的加熱能夠充分地去除水、氫等。再者，即使在形成絕緣體106a、半導體106b及絕緣體106c之後，在同樣的溫度範圍內進行加熱處理，也由於包含在絕緣體104中的水、氫等充分減少，而能夠抑制缺陷能階形成在半導體106b等中。
絕緣體104較佳為藉由以較低溫得到高品質 膜的PECVD法形成。然而，例如在藉由PECVD法形成氧化矽膜等時，在很多情況下作為源氣體使用矽氫化物等，因此在成膜時對絕緣體104中導入氫、水等。因此，在形成本實施方式所示的絕緣體104時，作為源氣體較佳為使用鹵化矽。在此，作為鹵化矽可以使用例如SiF4(四氟化矽)、SiCl4(四氯化矽)、SiHCl3(三氯化矽)、SiH2Cl2(二氯矽烷)或SiBr4(四溴化矽)等。
藉由當形成絕緣體104時作為源氣體使用鹵化矽，有時在絕緣體104中包含鹵素。另外，有時絕緣體104的成分與鹵素形成共價鍵。例如，在將SiF4用作源氣體形成絕緣體104的情況下，有時在絕緣體104中包含氟素而形成Si-F的共價鍵。在此，具有SiF的共價鍵的絕緣體104有時在X射線光電子能譜(XPS：X-ray Photoelectron Spectroscopy)的評價的685.4eV以上且687.5ev以下的範圍內具有光譜的峰值。
另外，在形成絕緣體104時作為源氣體使用鹵化矽的情況下，除了鹵化矽之外還可以添加矽氫化物。由此，與只將矽氫化物用作源氣體的情況相比，可以進一步減少絕緣體104中的氫、水的含量，並且與只將鹵化矽用作源氣體的情況相比，可以進一步提高沉積速度。例如，可以將SiF4及SiH4用作源氣體形成絕緣體104。另外，根據絕緣體104中的水、氫的含量及沉積速度適當地設定SiF4和SiH4的流量比率。後面詳細說明絕緣體104的形成方法。
另外，除了絕緣體104之外，設置在絕緣體101和絕緣體106a之間的絕緣體的疊層膜(在本實施方式中，絕緣體105、絕緣體103及絕緣體104的疊層膜)中的水或氫的含量少是較佳的。如上所述，在將絕緣體101用作具有阻擋水、氫的功能的絕緣體的情況下，當形成成為絕緣體106a、半導體106b的氧化物時供應給該氧化物的水、氫是包含在絕緣體105、絕緣體103及絕緣體104中的。由此，若當形成成為絕緣體106a、半導體106b的氧化物時在絕緣體105、絕緣體103及絕緣體104的疊層膜中包含的水或氫的含量足夠少，就可以減少供應給絕緣體106a、半導體106b的水或氫。
例如，絕緣體105、絕緣體103及絕緣體104的疊層膜在表面溫度範圍為100℃至700℃或者100℃至500℃的TDS分析中，水分子的脫離量為1.0×1013molecules/cm2以上且1.4×1016molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且4.0×1015molecules/cm2以下，更佳為1.0×1013molecules/cm2以上且2.0×1015molecules/cm2以下。另外，在TDS分析中，在100℃至700℃或者100℃至500℃的表面溫度範圍中，氫分子的脫離量為1.0×1013molecules/cm2以上且1.2×1015molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且9.0×1014molecules/cm2以下。注意，後面詳細說明藉由使用TDS分析的分子的釋放量的測定方法。
另外，這種其水或氫量得到減少的絕緣體還 可以用於其他絕緣體，而不僅用於絕緣體104。例如，將其水或氫量得到減少的絕緣體既可以用於絕緣體105，又可以用於後面說明的絕緣體112、絕緣體118。另外，只要滿足對氫或水的阻擋性，就可以將其水或氫量得到減少的絕緣體用於絕緣體101、絕緣體116等。另外，在絕緣體101下方設置半導體元件層或佈線層等的情況下，可以將該絕緣體用作該半導體元件層與佈線層之間的層間絕緣膜。另外，在絕緣體118上設置半導體元件層或佈線層等的情況下，可以將該絕緣體用作絕緣體118與該半導體元件層或佈線層之間的層間絕緣膜。
另外，絕緣體104較佳為包含過量氧的絕緣體。藉由設置這種絕緣體104，能夠從絕緣體104將氧供應到絕緣體106a、半導體106b及絕緣體106c。由於該氧能夠減少氧化物半導體的絕緣體106a、半導體106b及絕緣體106c的缺陷的氧缺陷。由此，可以使絕緣體106a、半導體106b及絕緣體106c成為缺陷能階密度較低且具有穩定的特性的氧化物半導體。
注意，在本說明書等中，過量氧例如是指超過化學計量組成的氧。或者，過量氧是指例如藉由加熱從包含該過量氧的膜或層釋放的氧。過量氧例如可以移動在膜或層的內部。過量氧的移動包括在膜或層的原子之間移動的情況以及以與構成膜或層的氧置換的方式一個接一個移動的情況。
在表面溫度範圍為100℃至700℃或者100℃ 至500℃的TDS分析中，包含過量氧的絕緣體104的氧分子的脫離量為1.0×1014molecules/cm2以上且1.0×1016molecules/cm2以下，較佳為1.0×1015molecules/cm2以上且5.0×1015molecules/cm2以下。
下面，對利用TDS分析測量分子釋放量的方法，以氧釋放量為例子進行說明。
對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成正比。並且，藉由對該測量樣本與標準樣本進行比較，可以計算出氣體的總釋放量。
例如，根據作為標準樣本的含有指定密度的氫的矽基板的TDS分析結果以及測量樣本的TDS分析結果，可以藉由下面所示的公式求出測量樣本的氧分子的釋放量(NO2)。這裡，假設為藉由TDS分析而得到的質荷比32的氣體都來源於氧分子。雖然CH3OH的質荷比為32，但因為CH3OH存在的可能性較低，所以在這裡不考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子在自然界的豐度比率極低，所以也不考慮。
NO2=NH2/SH2×SO2×α
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2 是對測量樣本進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於上面所示的公式的詳細內容，可以參照日本專利申請公開平6-275697公報。注意，上述氧的釋放量是使用由日本電子科學公司(ESCO Ltd.)製造的熱脫附裝置EMD-WA1000S/W，並以包含一定量的氫原子的矽基板為標準樣本來進行測量的。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比例可以從氧分子的電離率算出。另外，因為上述α包括氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。
或者，藉由加熱處理釋放氧的絕緣體有時包含過氧化自由基。明確而言，起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外，包含過氧化自由基的絕緣體有時在電子自旋共振法(ESR：Electron Spin Resonance)中在g值為2.01近旁具有非對稱的信號。
絕緣體104也可以具有防止雜質從基板100擴散的功能。
如上所述，半導體106b的頂面或底面的平坦性較佳為高。因此，也可以藉由利用化學機械拋光(CMP：Chemical Mechanical Polishing)法等對絕緣體104的頂面進行平坦化處理來提高平坦性。
導電體108a或導電體108b被用作電晶體10的源極電極和汲極電極中的任一個。
作為導電體108a及導電體108b，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
在此，導電體108a及108b的底面較佳為不與絕緣體104的頂面接觸。例如，如圖1B所示，導電體108a及導電體108b的底面只接觸於半導體106b的頂面即可。藉由採用這種結構，能夠抑制在導電體108a及導電體108b的底面上氧從絕緣體104中被抽出。由此，能夠抑制因導電體108a及導電體108b的部分氧化而電阻率增大的情況，並能夠有效地從絕緣體104將氧供應到絕緣體106a、半導體106b及絕緣體106c。
導電體108a及108b的至少一部分較佳為在不與導電體114重疊的區域中隔著絕緣體106c與絕緣體112重疊。例如，如圖1B所示，可以採用導電體108a及導電體108b的頂面的大部分被絕緣體106c覆蓋的結構。藉由採用這種結構，能夠抑制在導電體108a及導電體108b的頂面上氧從絕緣體112中被抽出。由此，能夠抑制因導電體108a及導電體108b的部分氧化而電阻率增 大，並能夠有效地從絕緣體112將氧供應到絕緣體106a、半導體106b及絕緣體106c。
絕緣體112被用作電晶體10的閘極絕緣膜。與絕緣體104同樣地，絕緣體112也可以為包含過量氧的絕緣體。藉由設置這種絕緣體112，能夠從絕緣體112將氧供應到絕緣體106a、半導體106b及絕緣體106c。
作為絕緣體112，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體112可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。
導電體114被用作電晶體10的閘極電極。作為導電體114，可以使用能夠被用作導電體102的導電體。
在此，如圖1C所示，可以由導電體102及導電體114的電場電圍繞半導體106b(將由導電體的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在半導體106b整體(頂面、底面及側面)上形成通道。在s-channel結構中，可以使大電流流過電晶體的源極與汲極間，由此可以提高導通時的電流(通態電流)。
注意，當電晶體具有s-channel結構時，在半導體106b的側面也形成有通道。因此，半導體106b的厚 度越大，通道區域越大。亦即，半導體106b越厚，越能夠提高電晶體的通態電流。另外，半導體106b越厚，載子的控制性高的區域的比例越增大，所以可以減小次臨界擺幅值。例如，半導體106b具有厚度為10nm以上，較佳為20nm以上，更佳為30nm以上，進一步較佳為50nm以上的區域即可。注意，半導體裝置的生產率有時會下降，因此，例如，半導體106b具有厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域即可。
由於可以得到高通態電流，因此s-channel結構可以說是適合於微型電晶體的結構。包括微型電晶體的半導體裝置可以具有高集成度及高密度。例如，電晶體的通道長度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並且，電晶體的通道寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
絕緣體116被用作電晶體10的保護絕緣膜。在此，絕緣體116的厚度例如可以為5nm以上或為20nm以上。另外，較佳的是，絕緣體116的至少一部分與絕緣體104的頂面或絕緣體112的頂面接觸。
作為絕緣體116，例如可以使用包含碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。絕緣體116較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的效果。作為這種絕緣體，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化 鋁膜等。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替氮化物絕緣膜。作為氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
在此，絕緣體116較佳為藉由利用濺射法形成，更佳為在包含氧的氛圍下利用濺射法形成。藉由濺射法形成絕緣體116，與成膜同時在絕緣體104或絕緣體112的表面(在形成絕緣體116之後，絕緣體104或絕緣體112與絕緣體116介面)附近添加氧。
較佳的是，絕緣體116為比絕緣體104及絕緣體112不容易使氧透過的絕緣體，並具有阻擋氧的功能。藉由設置這種絕緣體116，在從絕緣體104及絕緣體112將氧供應到絕緣體106a、半導體106b及絕緣體106c時，能夠防止該氧釋放到絕緣體116上方的外部。
氧化鋁的不使氫、水分等雜質以及氧透過的阻擋效果較高，因此較佳為將氧化鋁用於絕緣體116。
另外，絕緣體116也可以使用上述能夠被用作絕緣體106a或絕緣體106c的氧化物。因為這些氧化物可以利用濺射法較容易地形成，所以可以有效地對絕緣體104及絕緣體112添加氧。作為這種絕緣體116，較佳為使用包含In的氧化絕緣物，例如可以使用In-Al氧化物、In-Ga氧化物、In-Ga-Zn氧化物。因為包含In的氧化絕緣物在利用濺射法沉積時會發生的微粒數較少，所以可以適用於絕緣體116。
絕緣體118用作層間絕緣膜。作為絕緣體118，可以使用能夠被用作絕緣體105的絕緣體。
導電體120a及導電體120b被用作電連接於電晶體10的源極電極或汲極電極的佈線。作為導電體120a及導電體120b，可以使用能夠被用作導電體108a及導電體108b的導電體。
藉由採用如上所述的結構，可以提供一種具有穩定的電特性的電晶體。或者，可以提供一種關閉狀態時的洩漏電流小的電晶體。或者，可以提供一種具有高頻率特性的電晶體。或者，可以提供一種具有常關閉的電特性的電晶體。或者，可以提供一種次臨界擺幅值小的電晶體。或者，可以提供一種可靠性高的電晶體。
〈電晶體的變形例子〉
下面，參照圖7A至圖7D、圖8A至圖8D、圖9A和圖9B、圖10A至圖10D、圖11A和圖11B、以及圖12A至圖12D說明電晶體10的變形例子。注意，與圖1B及圖1C同樣地，圖7A至圖7D、圖8A至圖8D、圖9A和圖9B、圖10A至圖10D、圖11A和圖11B、以及圖12A至圖12D示出電晶體的通道長度方向的剖面圖以及電晶體的通道寬度方向的剖面圖。
圖7A及圖7B所示的電晶體12的與電晶體10不同之處在於沒有形成絕緣體105。由此，導電體102由絕緣體101和絕緣體103圍繞。在此，絕緣體101及絕 緣體103較佳為具有遮蔽氧的功能。藉由這種結構，可以防止從絕緣體104等抽出氧而導電體102被氧化。由此，能夠抑制因導電體102的部分氧化而電阻率增大，並能夠有效地將氧供應到絕緣體106a、半導體106b、絕緣體106c。
圖7C及圖7D所示的電晶體14的與電晶體10不同之處在於沒有形成絕緣體103、絕緣體105。由此，絕緣體104覆蓋導電體102。在此，絕緣體101較佳為具有遮蔽氧的功能。藉由這種結構，可以防止當從絕緣體104對絕緣體106a、半導體106b及絕緣體106c供應氧時擴散到絕緣體104中的氧擴散到絕緣體104的下方的層。由此，能夠有效地將氧供應到絕緣體106a、半導體106b及絕緣體106c。
另外，在電晶體14中作為導電體102使用Ru、氮化鈦、鎢矽化物、鉑、銥、氧化釕、氧化銥等的耐氧化性高的導電體即可。藉由採用這種結構，由於導電體102對絕緣體104的成膜氛圍中含有的氟等鹵素具有高耐氧化性，所以可以抑制被氧化。
圖8A及圖8B所示的電晶體16的與電晶體10不同之處在於沒有形成導電體102、絕緣體103及絕緣體105。在此，絕緣體101較佳為具有遮蔽氧的功能。藉由這種結構，可以防止當從絕緣體104對絕緣體106a、半導體106b及絕緣體106c供應氧時擴散到絕緣體104中的氧擴散到絕緣體104的下方的層。由此，能夠有效地將 氧供應到絕緣體106a、半導體106b及絕緣體106c。
圖8C及圖8D所示的電晶體18的與電晶體14不同之處在於具有在導電體102a上設置有導電體102b的疊層結構而代替導電體102。作為導電體102a可以使用能夠被用作導電體102的導電體，而作為導電體102b可以使用Ru、氮化鈦、鎢矽化物、鉑、銥、氧化釕、氧化銥等耐氧化性高的導電體。藉由採用這種結構，由於導電體102b對絕緣體104的成膜氛圍中含有的氟等鹵素具有高耐氧化性，所以可以抑制導電體102a被氧化。
圖9A及圖9B所示的電晶體20的與電晶體10不同之處在於絕緣體107設置在絕緣體101上且在絕緣體107中的開口中填充有導電體102。作為絕緣體107，可以使用能夠被用作絕緣體105的絕緣體。另外，較佳為藉由CMP法等對絕緣體107及導電體102的頂面進行平坦化處理來提高平坦性。由此，即使設置用作背閘極的導電體102也不損傷形成半導體106b的面的平坦性，因此能夠提高載子的移動率而增大電晶體20的通態電流。另外，由於因導電體102的形狀而發生的絕緣體104表面的步階消失，所以可以減少在導電體108a及導電體108b中被用作汲極的一個與導電體102之間藉由絕緣體104的步階部分而發生的洩漏電流。因此，能夠減少電晶體20的關態電流。
圖10A及圖10B所示的電晶體22的與電晶體20不同之處在於以覆蓋導電體108a、導電體108b及絕緣 體104上的方式形成有絕緣體117，在絕緣體117中設置有到達半導體106b的開口，且在該開口中埋入有絕緣體106c、絕緣體112、導電體114。另外，由於該開口，導電體108a和導電體108b相互分開。在電晶體22中，以自對準地埋入絕緣體117中形成的開口部的方式形成用作閘極電極的導電體114，由此可以將電晶體22稱為TGSA(Trench Gate Self Align：自對準溝槽閘極)s-channel FET。
在此，絕緣體117可以使用可用於絕緣體104的絕緣體形成。另外，可以藉由CMP法等對絕緣體117的頂面進行平坦化。
在此，與上述絕緣體104同樣地在形成絕緣體117時使用SiF4等的鹵化矽的情況下，在絕緣體117中包含氟等鹵素。由此，在進行加熱處理時絕緣體117中的氧被氟置換而脫離。該脫離的氧也可以被供應到絕緣體106a、半導體106b。另外，較佳為藉由將氟等鹵素包含在絕緣體117中，來將絕緣體117用作其相對介電常數低於3.5的low-k膜，更佳為用作其相對介電常數低於3的low-k膜。當絕緣體117具有這種結構時，可以進一步減少寄生電容。
在電晶體22中，在導電體108a和導電體114之間設置有絕緣體117、絕緣體106c及絕緣體112。另外，在導電體108b和導電體114之間設置有絕緣體117、絕緣體106c及絕緣體112。因此，導電體108a的頂 面和導電體114的底面之間的距離及導電體108b的頂面和導電體114的底面之間的距離得到增加絕緣體117的厚度。由此，可以減少在導電體114與導電體108a或導電體108b重疊的區域中發生的寄生電容。藉由減少寄生電容可以提高電晶體的切換速度，因此能夠提供具有高頻特性的電晶體。
圖10C及圖10D所示的電晶體24的與電晶體22不同之處在於絕緣體117、絕緣體106c、絕緣體112及導電體114的頂面大致一致且平坦。可以藉由CMP法等對絕緣體117、絕緣體106c、絕緣體112及導電體114的頂面進行平坦化。
由此，幾乎都沒有形成導電體114與導電體108a或導電體108b重疊的區域，所以可以減少電晶體24的閘極和源極間及閘極和汲極間所發生的寄生電容。藉由減少寄生電容，可以提高電晶體的切換速度，因此能夠提供具有高頻特性的電晶體。
圖11A及圖11B所示的電晶體29的與電晶體24不同之處在於絕緣體107設置在絕緣體101上且絕緣體107中的開口中填充有導電體102。另外，電晶體29的與電晶體24不同之處還在於絕緣體106c覆蓋絕緣體106a及半導體106b。在電晶體29中，在絕緣體117的開口部的側面沒有設置絕緣體106c。因此，絕緣體117的開口部處的導電體114的通道長度方向的長度可以比電晶體24等長。
注意，在電晶體29中，在導電體108a及導電體108b的頂面及側面上各自設置有金屬氧化物111a及金屬氧化物111b。金屬氧化物111a及金屬氧化物111b的在導電體108a及導電體108b的頂面上的厚度有時大於在導電體108a及導電體108b的側面上的厚度。這是因為導電體108a及導電體108b的頂面上和側面上的金屬氧化物111a及金屬氧化物111b的形成步驟不同的緣故。
例如，當形成絕緣體117時、當形成絕緣體112時、以及進行電漿處理時等中的任一以上的步驟中，導電體108a及導電體108b被氧化而形成金屬氧化物111a及金屬氧化物111b。在此情況下，金屬氧化物111a及金屬氧化物111b為具有構成導電體108a及導電體108b的元素的氧化物。
導電體108a及金屬氧化物111a的總體積有時比形成金屬氧化物111a之前的導電體108a的體積大。於此同樣地，導電體108b及金屬氧化物111b的總體積有時比形成金屬氧化物111b之前的導電體108b的體積大。
由於在導電體108a及導電體108b的頂面及側面上各自設置有金屬氧化物111a及金屬氧化物111b，所以電晶體29具有汲極電極端部中的電場集中得到緩和的結構。由此，電晶體29可以為可靠性高並短通道效應小的電晶體。
然而，金屬氧化物111a及金屬氧化物111b不侷限於用於電晶體29。例如，其它電晶體也可以包括 金屬氧化物111a及金屬氧化物111b。
圖12A及圖12B所示的電晶體26的與電晶體20不同之處在於沒有設置導電體108a及導電體108b並且導電體114及絕緣體112的端部側面大致一致。上述電晶體10等採用後閘極(gate last)方式，亦即在電晶體的製造步驟中，在形成用作閘極的導電體114之前形成用作源極區域或汲極區域的低電阻區域109a及低電阻區域109b。相對於此，電晶體26採用先閘極(gate first)方式，亦即在電晶體的製造步驟中，在形成用作閘極的導電體114之後形成用作源極區域或汲極區域的低電阻區域109a及低電阻區域109b。
在電晶體26中，在低電阻區域109a及低電阻區域109b中包含絕緣體116所含有的元素中的至少一個。較佳的是，低電阻區域109a及低電阻區域109b的一部分大致接觸於半導體106b中的與導電體114重疊的區域(通道形成區域)或者與該區域重疊。
另外，因為電阻區域109a及低電阻區域109b添加有絕緣體116所包含的元素，所以與半導體106b中的除了低電阻區域109a及低電阻區域109b之外的區域(例如，半導體106b中的與導電體114重疊的區域)相比，藉由SIMS分析得到的該元素的濃度更高。
例如，作為對低電阻區域109a及低電阻區域109b添加的元素，較佳為硼、鎂、鋁、矽、鈦、釩、鉻、鎳、鋅、鎵、鍺、釔、鋯、鈮、鉬、銦、錫、鑭、 鈰、釹、鉿、鉭或鎢等。因為這些元素較容易地形成氧化物，並且該氧化物可以被用作半導體或絕緣體，所以作為對絕緣體106a、半導體106b或絕緣體106c添加的元素是較佳的。例如，較佳為在低電阻區域109a及低電阻區域109b中包含1×1014molecules/cm2以上2×1016molecules/cm2以下的上述元素。另外，與絕緣體106c中的低電阻區域109a及低電阻區域109b之外的區域(例如，絕緣體106c中的與導電體114重疊的區域)相比，絕緣體106c中的低電阻區域109a及低電阻區域109b的上述元素的濃度更高。
另外，因為藉由使低電阻區域109a及低電阻區域109b包含氮來可以使它們n型化，所以與半導體106b中的低電阻區域109a及低電阻區域109b之外的區域(例如，半導體106b中的與導電體114重疊的區域)相比，藉由SIMS分析而得到的氮濃度更高。
藉由形成這種低電阻區域109a及低電阻區域109b，可以降低導電體108a或導電體108b與絕緣體106a、半導體106b或絕緣體106c之間的接觸電阻，所以可以增大電晶體10的通態電流。
另外，在電晶體26中，半導體106b被絕緣體106a及絕緣體106c包圍。由此，半導體106b的端部側面，尤其是通道寬度方向的端部側面附近與絕緣體106a及絕緣體106c接觸。由此，在半導體106b的端部側面附近，在與絕緣體106a或絕緣體106c之間形成連續接 合，從而可以降低缺陷能階密度。因此，即使藉由設置低電阻區域109a及低電阻區域109b而通態電流容易流過，半導體106b的通道寬度方向的端部側面也不成為寄生通道，而能夠得到穩定的電特性。
圖12C及圖12D所示的電晶體28的與電晶體10不同之處在於沒有設置絕緣體112及導電體114。就是說，電晶體28是所謂的底閘極型電晶體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式2
在本實施方式中，參照圖13A至圖13H、圖14A至圖14F、圖15A至圖15D、圖16A和圖16B、圖17A至圖17H、圖18A至圖18F、以及圖19A至圖19F對本發明的一個實施方式的半導體裝置的製造方法進行說明。
〈電晶體的製造方法〉
下面，參照圖13A至圖13H、圖14A至圖14F、以及圖15A至圖15D說明電晶體10的製造方法。
首先，準備基板100。作為基板100，可以使用上述基板。
接著，形成絕緣體101。作為絕緣體101，可以使用上述絕緣體。
絕緣體101可以藉由濺射法、化學氣相沉積 (CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成。
接著，形成將成為導電體102的導電體。作為將成為導電體102的導電體，可以使用上述導電體。該導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，在導電體上形成光阻劑等，並利用該光阻劑等對該導電體進行加工，由此形成導電體102(參照圖13A及圖13B)。注意，當簡單地記載為“形成光阻劑”時，也包括在光阻劑之下形成防反射層的情況。
在利用蝕刻等對物件進行加工後去除光阻劑。利用電漿處理或/及濕蝕刻來去除光阻劑。作為電漿處理，較佳為使用電漿灰化。在光阻劑等的去除不徹底的情況下，也可以使用0.001vol.%以上且1vol.%以下的濃度的氫氟酸或/及臭氧水等去除剩下的光阻劑等。
接著，形成絕緣體105。作為絕緣體105，可以使用上述絕緣體。絕緣體105可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，為了減少包含在絕緣體105中的水或氫，可以在對基板進行加熱的同時形成絕緣體105。例如，當在電晶體10的下方設置有半導體元件層時，可以在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。
另外，藉由與後面說明的絕緣體104同樣的方法利用PECVD法形成絕緣體105，來可以減少包含在絕緣體105中的水或氫。
接著，形成絕緣體103。作為絕緣體103，可以使用上述絕緣體。絕緣體103可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，為了減少包含在絕緣體103中的水或氫，可以在對基板進行加熱的同時形成絕緣體103。當在電晶體10的下方設置有半導體元件層時，較佳為在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。
CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
PECVD法可以以較低的溫度得到高品質的膜。另外，因為TCVD法不使用電漿，所以利用TCVD法能夠減少對被處理物的電漿損傷。例如，半導體裝置所包括的佈線、電極、元件(電晶體、電容器等)等有時藉由從電漿接收電荷而會產生電荷積聚(charge buildup)。此時，有時由於積蓄的電荷而使半導體裝置所包括的佈線、電極、元件等破壞。另一方面，當採用不使用電漿的TCVD法時，因為不產生電漿損傷，所以能夠提高半導體 裝置的良率。另外，在TCVD法中，因為不產生成膜中的電漿損傷，所以可以得到缺陷少的膜。
另外，ALD法也可以減少對被處理物的電漿損傷。另外，ALD法也不產生成膜中的電漿損傷，所以可以得到缺陷少的膜。
不同於使從靶材等釋放的粒子沉積的成膜方法，CVD法及ALD法是藉由被處理物的表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜具有良好的步階覆蓋性而不容易受被處理物的形狀的影響。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性及厚度的均一性，所以適合用於形成覆蓋縱橫比高的開口部的表面的膜。由此，不容易在形成的膜上形成針孔等。但是，因為ALD法的沉積速度較慢，所以較佳為與沉積速度快的CVD法等其他成膜方法組合來使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制獲得的膜的組成。例如，在CVD法及ALD法中，可以藉由調整源氣體的流量比形成任意組成的膜。另外，例如，在CVD法及ALD法中，可以藉由一邊形成膜一邊改變源氣體的流量比，來形成其組成連續變化的膜。當在進行成膜的同時改變源氣體的流量比時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使成膜所需的時間縮短。因此，有時可以提高半導體裝置的生產率。
習知的利用CVD法的成膜裝置在進行成膜時 將用於反應的一種或多種源氣體同時供應到處理室。在利用ALD法的成膜裝置中，將用於反應的源氣體(還稱為前驅物(precursor))和用作反應劑的氣體(還稱為反應物(reactant))依次引入處理室，並反復進行這兩種氣體的引入，由此進行成膜。注意，例如，可以藉由切換各開關閥(也稱為高速閥)來進行引入氣體的切換。
例如，以如下步驟進行成膜。首先，將前驅物引入處理室內，使前驅物附著於基板表面上(第1步驟)。在此，由於前驅物附著於基板表面上，而使表面化學反應的自限制機制(self-limiting mechanism)起作用，所以前驅物不會進一步附著於基板上的前驅物的層上。注意，還將使表面化學反應的自我停止機構起作用的基板溫度的適當範圍稱為ALD窗(Window)。ALD窗取決於前驅物的溫度特性、蒸氣壓、分解溫度等。接著，將惰性氣體(氬或氮等)等引入處理室內，將剩餘的前驅物及反應生成物等從處理室中排出去(第二步驟)。另外，也可以不引入惰性氣體而藉由真空抽氣將剩餘的前驅物及反應生成物等從處理室中排出去。接著，將反應物(例如，氧化劑(H2O、O3等))引入處理室內，使其與附著於基板表面的前驅物起反應，而在膜的構成分子附著於基板的狀態下去除前驅物的一部分(第三步驟)。接著，藉由惰性氣體的引入或真空抽氣，將剩餘的反應物及反應生成物等從處理室中排出去(第四步驟)。
另外，也可以反復多次地進行第三步驟中的 反應物的引入、第四步驟中的惰性氣體的引入。就是說，例如可以在第一步驟、第二步驟之後進行第三步驟、第四步驟、第三步驟、第四步驟。
例如，可以在第三步驟中作為氧化劑引入O3且在第四步驟中進行吹掃N2，反復地進行這些步驟。
另外，在反復地進行第三步驟和第四步驟的情況下，並不一定要反復地進行相同種類的反應物的引入。例如，可以在第一次第三步驟中作為氧化劑使用H2O，而在第二次以後的第三步驟中作為氧化劑使用O3。
如此，藉由在處理室中短時間內反復多次地進行氧化劑的引入及惰性氣體的引入(或真空排氣)，可以進一步確實地從附著於基板表面的前驅物去除剩餘的氫原子等並將其去除到處理室外部。另外，藉由引入兩種氧化劑，可以從附著於基板表面的前驅物去除更多的剩餘的氫原子等。如此，藉由防止在形成膜時氫原子被引入到膜中，可以減少包含在所形成的絕緣體103等中的水或氫等。
藉由採用這種方法，絕緣體103可以為在表面溫度範圍為100℃至700℃或者100℃至500℃的TDS分析中，其水分子的脫離量為1.0×1013molecules/cm2以上且1.0×1016molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且3.0×1015molecules/cm2以下的絕緣體。
如此，可以在基板表面上形成第一單一層，藉由再次進行第一至第四步驟，可以在第一單一層上層疊 第二單一層。藉由在控制氣體引入的同時反復多次地進行第一至第四步驟直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據反復次數來調整，因此，ALD法可以精確地調整厚度而適用於製造微型電晶體。
ALD法是利用熱能量使前驅物起反應而進行成膜的方法。再者，在上述反應物的反應中，有時將利用電漿使反應物成為自由基狀態而進行處理的ALD法稱為電漿ALD法。另一方面，有時將利用熱能量進行前驅物及反應物的反應的ALD法稱為熱ALD法。
藉由利用ALD法，可以以均勻的厚度形成極薄的膜。另外，即便該膜具有凹凸面也可以實現較高的表面覆蓋率。
藉由利用電漿ALD法進行成膜，與熱ALD法相比，可以以更低的溫度進行成膜。藉由利用電漿ALD法，例如也可以以100度以下的溫度進行成膜而無需降低沉積速度。另外，在電漿ALD法中，除了氧化劑之外，還可以使用氮氣體等更多反應物，所以除了可以形成氧化物膜之外，還可以形成氮化物膜、氟化物膜、金屬膜等更多種類的膜。
在利用電漿ALD法的情況下，也可以如ICP(Inductively Coupled Plasma：電感耦合電漿)等那樣在遠離基板的狀態下產生電漿。藉由如此產生電漿，能夠抑制電漿的損傷。
在此，作為可以利用ALD法進行成膜的裝置的一個例子，參照圖16A及圖16B對成膜裝置1000的結構進行說明。圖16A是多室成膜裝置1000的示意圖，圖16B是可用於該成膜裝置1000的ALD裝置的剖面圖。
《成膜裝置的結構例子》
成膜裝置1000包括搬入室1002、搬出室1004、傳送室1006、成膜室1008、成膜室1009、成膜室1010、傳送臂部1014。在此，搬入室1002、搬出室1004、成膜室1008至1010與傳送室1006連接。由此，在成膜室1008至1010中，可以以不暴露於大氣的方式連續地進行成膜，能夠防止雜質混入到膜中。
注意，為了防止水分的附著等，較佳為在搬入室1002、搬出室1004、傳送室1006、成膜室1008至1010中填充露點被控制的惰性氣體(氮氣體等)，更佳為保持減壓狀態。
在成膜室1008至1010中，可以使用ALD裝置。另外，也可以將ALD裝置以外的成膜裝置用於成膜室1008至1010中的任一個。作為用於成膜室1008至1010的成膜裝置，例如有濺射裝置、PECVD設備、TCVD設備、MOCVD設備等。
例如，藉由在成膜室1008至1010中設置ALD裝置及PECVD設備，可以在圖1B及圖1C所示的電晶體10中，利用PECVD法形成由氧化矽構成的絕緣體 105，利用ALD法形成由氧化鉿構成的絕緣體103，並利用PECVD法形成由包含鹵素的氧化矽構成的絕緣體104。上述成膜以不使膜暴露於大氣的方式連續地進行，所以能夠在雜質不混入膜中的狀態下進行成膜。
雖然在此成膜裝置1000包括搬入室1002、搬出室1004、成膜室1008至1010，但是本發明不侷限於此。成膜裝置1000既可以包括四個以上的成膜室，又可以包括用來進行加熱處理或電漿處理的處理室。另外，成膜裝置1000既可以是單片式(single wafer type)成膜裝置，又可以是同時對多個基板進行成膜的成批式(batch type)成膜裝置。
《ALD裝置》
接著，對可用於成膜裝置1000的ALD裝置的結構進行說明。ALD裝置包括：成膜室(處理室1020)；原料供應部1021a、1021b；用作流量控制器的高速閥1022a、1022b；原料引入口1023a、1023b；原料排出口1024；排氣裝置1025。設置在處理室1020內的原料引入口1023a、1023b藉由供應管或閥分別連接到原料供應部1021a、1021b，原料排出口1024藉由排出管、閥或壓力調節器連接到排氣裝置1025。
如圖16B所示，藉由使電漿產生裝置1028連接到處理室1020，可以利用電漿ALD法代替熱ALD法進行成膜。藉由利用電漿ALD法，即便在低溫下也可以進 行成膜而不降低成膜速率，所以較佳為在成膜效率較低的單片式成膜裝置中採用電漿ALD法。
處理室內部設置有具備加熱器的基板支架1026，將其上被形成膜的基板1030配置在該基板支架1026上。
在原料供應部1021a、1021b中，利用汽化器或加熱單元等由固態或液態的原料形成源氣體。或者，原料供應部1021a、1021b也可以供應源氣體。
在此示出兩個原料供應部亦即1021a、1021b的例子，但是不侷限於此，也可以設置三個以上的原料供應部。另外，高速閥1022a、1022b可以按時間精確地進行控制，以供應源氣體和惰性氣體中的任一個。高速閥1022a、1022b為源氣體的流量控制器，也是惰性氣體的流量控制器。
在圖16B所示的成膜裝置中，將基板1030設置在基板支架1026上，使處理室1020處於密閉狀態，然後利用基板支架1026的加熱器將基板1030加熱至所希望的溫度(例如，80℃以上、100℃以上或150℃以上)，反復進行源氣體的供應、利用排氣裝置1025的排氣、惰性氣體的供應以及利用排氣裝置1025的排氣，由此將薄膜形成在基板表面上。
在圖16B所示的成膜裝置中，藉由適當地選擇在原料供應部1021a、1021b中使用的原料(揮發性有機金屬化合物等)，可以形成包含含有鉿、鋁、鉭和鋯等 中的一種以上的元素的氧化物(也包括複合氧化物)的絕緣層。明確而言，可以形成含有氧化鉿的絕緣層、含有氧化鋁的絕緣層、含有矽酸鉿的絕緣層或含有矽酸鋁的絕緣層等。此外，藉由適當地選擇在原料供應部1021a、1021b中使用的原料(揮發性有機金屬化合物等)，也可以形成鎢層或鈦層等金屬層、氮化鈦層等氮化物層等薄膜。
例如，當使用ALD裝置形成氧化鉿層時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽、四二甲基醯胺鉿(TDMAH)等鉿醯胺)氣化而得到的源氣體；以及用作氧化劑的臭氧(O3)。此時，從原料供應部1021a供應的第一源氣體為TDMAH，從原料供應部1021b供應的第二源氣體為臭氧。注意，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其它材料液有四(乙基甲基醯胺)鉿等。
當使用ALD裝置形成氧化鋁層時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物(TMA：三甲基鋁等)的液體氣化而得到的源氣體；以及用作氧化劑的H2O。此時，從原料供應部1021a供應的第一源氣體為TMA，從原料供應部1021b供應的第二源氣體為H2O。注意，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
注意，當使用ALD裝置形成鎢層時，依次反 復引入WF6氣體和B2H6氣體形成初始鎢層，然後依次反復引入WF6氣體和H2氣體形成鎢層。注意，也可以使用SiH4氣體代替B2H6氣體。這些氣體也可以利用質量流量控制器控制。
接著，形成絕緣體104(參照圖13C及圖13D)。作為絕緣體104，可以使用上述絕緣體。絕緣體104可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
該絕緣體104較佳為藉由CVD法形成，更佳為藉由PECVD法形成。
在藉由PECVD法形成絕緣體104的情況下，作為源氣體較佳為使用不包含氫或氫含量少的物質，例如較佳為使用鹵化物。例如，在作為絕緣體104形成氧化矽或氧氮化矽的情況下，較佳為作為源氣體使用鹵化矽，例如可以使用SiF4(四氟化矽)、SiCl4(四氯化矽)、SiHCl3(三氯化矽)、SiH2Cl2(二氯矽烷)或SiBr4(四溴化矽)等。
當藉由PECVD法形成絕緣體104時，引入氧化性氣體(例如N2O等)進行成膜。與SiH4相比，上述鹵化矽的反應性低，因此氧化性氣體容易作用到絕緣體103。由此，有可能可以利用該氧化性氣體將包含在絕緣體103中的水或氫脫離，而可以減少包含在絕緣體103中的水、氫的含量。
另外，在形成絕緣體104時作為源氣體使用 鹵化矽的情況下，除了鹵化矽之外還可以添加矽氫化物。由此，與只將矽氫化物用作源氣體的情況相比，可以進一步減少絕緣體104中的氫、水的含量，並且與只將鹵化矽用作源氣體的情況相比，可以進一步提高沉積速度。例如，可以將SiF4及SiH4用作源氣體形成絕緣體104。例如，藉由將SiH4的流量設定為大於1sccm且小於10sccm、更佳為2sccm以上且4sccm以下，可以得到較良好的絕緣體104中的水、氫的含量及沉積速度的兩者。注意，可以根據絕緣體104中的水、氫的含量及沉積速度適當地設定SiF4和SiH4的流量比率。
另外，為了減少包含在絕緣體104中的水或氫，較佳為在對基板進行加熱的同時形成絕緣體104。例如，即使在電晶體10的下方設置有半導體元件層的情況下，在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱，也藉由下面所示的方法形成絕緣體104，可以充分地去除水、氫等。
另外，藉由在基板上形成絕緣體104之前將SiH4引入處理室中，可以在不容易在其上形成包含氟的氧化矽膜的氧化鉿膜之上較容易地形成包含氟的氧化矽。
藉由採用這種方法，絕緣體104可以為在表面溫度範圍為100℃至700℃或者100℃至500℃的TDS分析中，其水分子的脫離量為1.0×1013molecules/cm2以上且1.4×1016molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且4.0×1015molecules/cm2以下，更佳為1.0×1013 molecules/cm2以上且2.0×1015molecules/cm2以下的絕緣體。另外，絕緣體104可以為在表面溫度範圍為100℃至700℃或者100℃至500℃的TDS分析中，其氫分子的脫離量為1.0×1013molecules/cm2以上且1.2×1015molecules/cm2以下，較佳為1.0×1013molecules/cm2以上且9.0×1014molecules/cm2以下的絕緣體。
另外，後面形成的半導體106b的頂面或底面的平坦性較佳為高。因此，可以藉由CMP處理等對絕緣體104的頂面進行平坦化處理來提高其平坦性。
接著，較佳為進行加熱處理。藉由進行加熱處理，可以進一步減少絕緣體105、絕緣體103及絕緣體104中的水或氫。另外，有時可以使絕緣體104包含過量氧。該加熱處理可以以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度，更佳為以520℃以上且570℃以下的溫度進行。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。藉由進行加熱處理，可以提高絕緣體126a及半導體126b的結晶性，並可以去除氫或水等雜質。在加熱處理中，可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理 完，所以為了提高生產率該方法是有效的。
注意，當在電晶體10的下方設置有半導體元件層時，可以在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。例如，較佳為將該溫度設定為在形成絕緣體105、絕緣體103及絕緣體104時的基板加熱溫度中之最高的加熱溫度以下。
接著，形成絕緣體126a。作為絕緣體126a，可以使用上述能夠被用作絕緣體106a的絕緣體或半導體等。絕緣體126a可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，形成半導體126b。作為半導體126b，可以使用上述能夠被用作半導體106b的半導體。半導體126b可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。注意，藉由以不暴露於大氣的方式連續形成絕緣體126a和半導體126b，可以減少雜質混入到膜中及介面。
接著，較佳為進行加熱處理。藉由進行加熱處理，有時可以減少絕緣體126a及半導體126b的氫濃度。另外，有時可以減少絕緣體126a及半導體126b的氧缺陷。該加熱處理可以以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度，更佳為以520℃以上且570℃以下的溫度進行。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進 行。或者，也可以以如下方法進行加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。藉由進行加熱處理，可以提高絕緣體126a及半導體126b的結晶性，並可以去除氫或水等雜質。在加熱處理中，可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以為了提高生產率該方法是有效的。當作為絕緣體126a及半導體126b使用CAAC-OS時，藉由進行加熱處理，峰值強度提高，而半峰全寬(Full Width at Half Maximum)變小。亦即，CAAC-OS的結晶性因加熱處理而變高。
注意，當在電晶體10的下方設置有半導體元件層時，可以在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。例如，較佳為將該溫度設定為在形成絕緣體105、絕緣體103及絕緣體104時的基板加熱溫度或在形成絕緣體104之後的加熱處理的溫度中之最高的加熱溫度以下。藉由上面所示的方法形成絕緣體104，可以充分地去除絕緣體104中的水、氫等，因此可以充分地減少對絕緣體126a及半導體126b供應的水或氫。
藉由該加熱處理可以從絕緣體104對絕緣體126a及半導體126b供應氧。藉由對絕緣體104進行加熱處理，可以極容易地將氧供應給絕緣體126a及半導體 126b。
在此，絕緣體103用作阻擋氧的障壁膜。因為絕緣體103設置在絕緣體104的下方，所以可以防止擴散到絕緣體104中的氧擴散到絕緣體104的下方的層。
如此，藉由對絕緣體126a及半導體126b供應氧而減少氧缺陷，可以得到缺陷能階密度低的高純度本質或實質上高純度本質的氧化物半導體。
另外，可以進行高密度電漿處理等。可以利用微波而生成高密度電漿。在高密度電漿處理中，例如可以使用如氧、一氧化二氮等氧化性氣體。或者，也可以使用氧化性氣體和如He、Ar、Kr、Xe等稀有氣體的混合氣體。在高密度電漿處理中，可以對基板施加偏壓。由此，可以將電漿中的氧離子等引入在基板一側。可以在加熱基板的同時進行高密度電漿處理。例如，在進行高密度電漿處理而代替上述加熱處理的情況下，以比上述加熱處理的溫度低的溫度可以得到與上述加熱處理同樣的效果。高密度電漿處理既可以在形成絕緣體126a之前進行，又可以在形成絕緣體112之後進行，還可以在形成絕緣體116之後等進行。
接著，形成導電體128(參照圖13E及圖13F)。作為導電體128，可以使用上述能夠被用作導電體108a及導電體108b的導電體。導電體128可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，在導電體128上形成光阻劑等，藉由 使用該光阻劑進行加工來形成導電體108a及導電體108b。
接著，在半導體126b上形成光阻劑等，使用該光阻劑、導電體108a及導電體108b進行加工，來形成絕緣體106a及半導體106b(參照圖13G及圖13H)。
在此，有時在半導體106b的與導電體108a及導電體108b接觸的區域中形成有低電阻區域109a及低電阻區域109b。另外，半導體106b有時在導電體108a與導電體108b之間包括其厚度比重疊於導電體108a及導電體108b的區域薄的區域。該區域是在形成導電體108a及導電體108b時藉由去除半導體106b的頂面的一部分而形成的。
接著，較佳為進行加熱處理。藉由進行加熱處理，可以進一步減少絕緣體104、絕緣體103、絕緣體105、絕緣體106a及半導體106b中的水或氫。該加熱處理可以以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度，更佳為以520℃以上且570℃以下的溫度進行。加熱處理可以在惰性氣體氛圍下進行。另外，加熱處理也可以在包含氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。在加熱處理中，可以使用利用燈加熱的RTA裝置。 利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以為了提高生產率該方法是有效的。
注意，當在電晶體10的下方設置有半導體元件層時，為了不使下方的層的半導體元件層劣化，較佳為在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。
在此，在當形成時的絕緣體104包含多量的水、氫的情況下，即使在不使下方的層的半導體元件層劣化的溫度範圍內進行加熱處理，也有無法充分地從絕緣體104去除水、氫等的擔憂。再者，當在形成絕緣體106c後以同樣的溫度範圍進行加熱處理時，有水、氫等從絕緣體104被供應到半導體106b等，而導致缺陷能階的形成的擔憂。
對此，如上所述，當在形成絕緣體106a及半導體106b並使絕緣體104的表面露出的階段進行加熱處理時，可以在抑制向絕緣體106a及半導體106b的水、氫的供應的同時，進一步減少絕緣體104、絕緣體103及絕緣體105中的水或氫。藉由進一步減少絕緣體104、絕緣體103及絕緣體105中的水或氫，可以以較低的溫度(例如，350℃以上且445℃以下左右的溫度範圍)的加熱充分地去除水或氫等，並可以抑制半導體106b等中的缺陷能階的形成。由此，可以提供可靠性高的電晶體。
另外，在形成上述的絕緣體106a及半導體106b時使用包含氫及碳等雜質的蝕刻氣體等的情況下， 有時氫及碳等雜質被引入到絕緣體106a及半導體106b等中。藉由在形成絕緣體106a及半導體106b之後進行加熱處理，可以使在蝕刻時被引入的氫及碳等雜質脫離。
另外，既可以進行上述的高密度電漿處理而代替加熱處理，又可以在進行加熱處理之後進行上述的高密度電漿處理。由此，可以在半導體106b等中，使被引入的氫及碳等雜質脫離且以氧填補氧缺陷。
另外，也可以在形成導電體128後，一齊對絕緣體126a、半導體126b、導電體128進行加工，形成重疊於絕緣體106a、半導體106b及半導體106b的導電體，並進一步對重疊於半導體106b的導電體進行加工，來形成導電體108a及導電體108b。
接著，形成絕緣體126c。作為絕緣體126c，可以使用上述能夠被用作絕緣體106c的絕緣體或半導體等。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體126c。可以在形成絕緣體126c之前對半導體106b、導電體108a及導電體108b的表面進行蝕刻。例如，可以使用包含稀有氣體的電漿進行蝕刻。然後，藉由以不暴露於大氣的方式連續形成絕緣體126c，能夠抑制雜質混入到半導體106b、導電體108a、導電體108b與絕緣體106c之間的介面。存在於膜與膜之間的介面等的雜質有時比膜中的雜質更容易擴散。於是，藉由減少該雜質的混入，能夠實現具有穩定的電特性的電晶體。
接著，形成絕緣體132。作為絕緣體132，可 以使用上述能夠被用作絕緣體112的絕緣體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體132。藉由以不暴露於大氣的方式連續形成絕緣體126c和絕緣體132，可以抑制雜質混入到膜中及介面。
接著，形成導電體134(參照圖14A及圖14B)。作為導電體134，可以使用上述能夠被用作導電體114的導電體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體134。藉由以不暴露於大氣的方式連續形成絕緣體132和導電體134，可以抑制雜質混入到膜中及介面。
接著，在導電體134上形成光阻劑等，使用該光阻劑對該導電體134進行加工，由此形成導電體114。
接著，在導電體114及絕緣體132上形成光阻劑等，使用該光阻劑等對該導電體114及絕緣體132進行加工，由此形成絕緣體106c及絕緣體112(參照圖14C及圖14D)。注意，此時，也可以以使後面形成的導電體120a及導電體120b與導電體108a及導電體108b接觸的區域露出的方式形成絕緣體106c及絕緣體112。
接著，形成絕緣體116(參照圖14E及圖14F)。作為絕緣體116，可以使用上述絕緣體。可以藉由利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體116。
在此，作為絕緣體116，較佳為設置氧化鋁膜 等對氧、氫、水等具有阻擋效果的氧化物絕緣膜。
另外，較佳為使用電漿進行絕緣體116的形成，更佳為使用濺射法進行，進一步較佳為在包含氧的氛圍下使用濺射法進行。
作為濺射法，可以使用將直流電源用作濺射用電源的DC(Direct Current：直流)濺射法、以脈衝方式施加偏壓的脈衝DC濺射法、作為濺射用電源使用高頻電源的RF(Radio Frequency)濺射法。另外，可以使用利用處理室內的磁鐵系統的磁控濺射(Magnetron Sputtering)法、在成膜時對基板也施加電壓的偏壓濺射法、在反應性氣體氛圍下進行的反應性濺射法等。另外，也可以使用上述的PESP或VDSP。在濺射中，氧氣體流量或成膜功率可以根據氧的添加量等而適當地決定。
在此，藉由利用濺射法形成絕緣體116，可以在形成絕緣體116的同時對絕緣體104或絕緣體112的表面(在絕緣體116形成後為絕緣體104或絕緣體112與絕緣體116的介面)附近添加氧。在此，氧例如作為氧自由基被添加到絕緣體104或絕緣體112，但是被添加時的氧的狀態不侷限於此。氧可以作為氧原子或氧離子等被添加到絕緣體104或絕緣體112。注意，隨著氧的添加，有時在絕緣體104或絕緣體112中包含超過化學計量組成的氧，還可以將此時的氧稱為過量氧。
接著，較佳為進行加熱處理(參照圖15A及圖15B)。藉由進行加熱處理，可以使添加到絕緣體104 或絕緣體112的氧擴散而供應到絕緣體106a、半導體106b、絕緣體106c。加熱處理以250℃以上且650℃以下的溫度，較佳為以350℃以上且450℃以下的溫度進行即可。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。在加熱處理中，還可以使用利用燈加熱的RTA裝置。
另外，該加熱處理的溫度較佳低於形成半導體126b後的加熱處理的溫度。該加熱處理與形成半導體126b後的加熱處理的溫度差為20℃以上且150℃以下，較佳為40℃以上且100℃以下。由此，可以抑制多餘的過量氧(氧)從絕緣體104等釋放。注意，在形成各層時的加熱能夠兼作形成絕緣體118後的加熱處理時(例如在形成絕緣體118時進行加熱)，有時可以不進行形成絕緣體118後的加熱處理。
藉由該加熱處理，將由於上述絕緣體116的形成添加到絕緣體104及絕緣體112中的氧(以下稱為氧186)擴散到絕緣體104或絕緣體112中(參照圖15A及圖15B)。絕緣體116是比絕緣體104或絕緣體112更不容易使氧透過的絕緣體，並被用作阻擋氧的障壁膜。因為這樣的絕緣體116形成在絕緣體104或絕緣體112上，所以擴散於絕緣體104或絕緣體112中的氧186不擴散到絕緣體104或絕緣體112的上方，因此氧186主要在絕緣體104或絕緣體112中的橫方向或下方向擴散。
擴散於絕緣體104或絕緣體112中的氧186被供應給絕緣體106a、絕緣體106c及半導體106b。此時，因為具有阻擋氧的功能的絕緣體103設置在絕緣體104的下方，所以可以防止擴散於絕緣體104中的氧186擴散到絕緣體104的下方的層。
如此，可以高效地將氧186供應給絕緣體106a、絕緣體106c及半導體106b，尤其半導體106b中的形成通道的區域。如此，藉由對絕緣體106a、絕緣體106c及半導體106b供應氧而減少氧缺陷，可以得到缺陷能階密度低的高純度本質或實質上高純度本質的氧化物半導體。
注意，形成絕緣體116後的加熱處理可以在形成絕緣體116後任何時間進行。例如，既可以在形成絕緣體118後進行，又可以在形成導電體120a及120b後進行。
接著，形成絕緣體118。作為絕緣體118，可以使用上述的絕緣體。可以藉由利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體118。
接著，在絕緣體118上形成光阻劑等，在絕緣體118、絕緣體116、絕緣體112及絕緣體106c中形成開口。然後，形成將成為導電體120a及導電體120b的導電體。作為將成為導電體120a及導電體120b的導電體，可以使用上述導電體。可以藉由利用濺射法、CVD法、MBE法、PLD法或ALD法等形成該導電體。
接著，在導電體上形成光阻劑等，使用該光阻劑對該導電體進行加工，由此形成導電體120a及導電體120b(參照圖15C及圖15D)。
藉由上述製程，能夠製造本發明的一個實施方式的電晶體。
下面，參照圖17A至圖17H、圖18A至圖18F以及圖19A至圖19F說明電晶體29的製造方法。注意，電晶體29的製造方法可以適當地參照上述的電晶體的製造方法。
首先，準備基板100。作為基板100，可以使用上述基板。
接著，形成絕緣體101。作為絕緣體101，可以使用上述絕緣體。
接著，形成成為絕緣體107的絕緣體。作為絕緣體可以使用上述絕緣體。絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，在絕緣體上形成光阻劑等，使用該光阻劑進行加工，由此形成具有開口部的絕緣體107。
接著，形成將成為導電體102的導電體。作為將成為導電體102的導電體，可以使用上述導電體。該導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，對導電體進行拋光直到露出絕緣體107來形成導電體102(參照圖17A及圖17B)。可以藉由 CMP處理等進行拋光。
接著，形成絕緣體105。作為絕緣體105，可以使用上述絕緣體。絕緣體105可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，為了減少包含在絕緣體105中的水或氫，可以在對基板進行加熱的同時形成絕緣體105。例如，當在電晶體29的下方設置有半導體元件層時，可以在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。
另外，藉由與後面說明的絕緣體104同樣的方法並利用PECVD法形成，來可以減少包含在絕緣體105中的水或氫。
接著，形成絕緣體103。作為絕緣體103，可以使用上述絕緣體。絕緣體103可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，為了減少包含在絕緣體103中的水或氫，可以在對基板進行加熱的同時形成絕緣體103。當在電晶體10的下方設置有半導體元件層時，較佳為在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。
接著，形成絕緣體104(參照圖17C及圖17D)。作為絕緣體104，可以使用上述絕緣體。絕緣體104可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
另外，後面形成的半導體106b的頂面或底面的平坦性較佳為高。因此，可以藉由CMP處理等對絕緣 體104的頂面進行平坦化處理來提高其平坦性。
接著，較佳為進行加熱處理。
接著，形成成為絕緣體106a的絕緣體。作為絕緣體可以使用上述能夠被用作絕緣體106a的絕緣體或半導體等。絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，形成將成為半導體106b的半導體。作為半導體，可以使用上述能夠被用作半導體106b的半導體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成半導體。另外，藉由以不暴露於大氣的方式連續形成絕緣體和半導體，可以抑制雜質混入到膜中及介面。
接著，較佳為進行加熱處理。藉由進行加熱處理，可以進一步減少絕緣體105、絕緣體103及絕緣體104中的水或氫。另外，有時可以使絕緣體104包含過量氧。該加熱處理可以以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度，更佳為以520℃以上且570℃以下的溫度進行。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。藉由進行加熱處理，可以提高將成為絕緣體106a的絕緣體及將成為半導體106b的半導體的結晶 性，並可以去除氫或水等雜質。在加熱處理中，可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以為了提高生產率該方法是有效的。
注意，當在電晶體10的下方設置有半導體元件層時，可以在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。例如，較佳為將該溫度設定為在形成絕緣體105、絕緣體103及絕緣體104時的基板加熱溫度中之最高的加熱溫度以下。
在此，在形成上述絕緣體104時使用SiF4等鹵化矽的情況下，在絕緣體104中包含氟等鹵素。可以推測在上述加熱處理時絕緣體104中的氧被氟置換而釋放(SiO+F→SiF+O)，並且該氧供應給將成為絕緣體106a的絕緣體、將成為半導體106b的半導體。下面說明該機構。
〈包含氟的氧化矽〉
下面，參照圖74A及圖74B說明作為包含過量氧的絕緣體的一個例子的包含氟的氧化矽。
假定相對於一個矽原子具有兩個氧原子的氧化矽(SiO2)。如圖74A所示，一個矽原子與四個氧原子鍵合。另外，一個氧原子與兩個矽原子鍵合。
當兩個氟原子進入氧化矽中時，與兩個矽原子鍵合的一個氧原子的鍵合斷開(…Si-O-Si…+2F →…Si- -O- -Si…+2F)。於是，該與氧原子的鍵合斷開的矽原子鍵合於氟原子(…Si- -O- -Si…+2F→…Si-F F-Si…+O)。此時，鍵合斷開的氧原子成為過量氧(參照圖74B)。
氧化矽所包含的過量氧能夠降低氧化物半導體的氧缺陷。氧化物半導體的氧缺陷成為電洞陷阱等。因此，在氧化矽包含過量氧時，電晶體可以具有穩定的電特性。
如此，當氟進入氧化矽中時，會產生過量氧。注意，在藉由降低氧化物半導體中的氧缺陷而使過量氧被消耗的情況下，氧化矽中的氧的量比氟進入之前減少。
為了使電晶體具有穩定的電特性並使其特性接近於常關閉的電特性，使氧化矽充分地包含過量氧即可。
〈加熱處理〉
在此，參照圖75A至圖75C說明在進行加熱處理時能夠使用的爐的控制方法。用於說明的加熱處理的氛圍只是一個例子，所以可以適當地改變。
圖75A是切換氛圍而進行兩次加熱處理的例子。首先，將被處理物放入爐中。接著，對爐中添加氮氣體，將爐中的溫度設定為第一溫度。接著，以1小時升溫到第二溫度。接著，保持第二溫度1小時。接著，以1小 時降溫到第三溫度。接著，對爐中添加氮氣體及氧氣體。接著，保持第三溫度1小時。接著，以1小時升溫到第四溫度。接著，保持第四溫度1小時。接著，以1小時降溫到第五溫度。接著，從爐中取出被處理物。
注意，第一溫度、第三溫度及第五溫度在能夠放入及取出被處理物的溫度範圍(例如，50℃以上且200℃以下)內。若第一溫度、第三溫度及第五溫度過低，用於降溫的時間則變長而有時生產率降低。若第一溫度及第五溫度過高，則在放入及取出被處理物時有時使被處理物受損。第二溫度及第四溫度是各氛圍中的加熱處理的最高溫度(例如，250℃以上且650℃以下)。在本說明書中，當記載為“進行加熱處理的時間”時，指在各氛圍中保持最高溫度的時間。
在圖75A所示的方法中，可知當在兩種氛圍中各進行1小時的加熱處理時，總共需要7小時。
圖75B是不切換氛圍而進行一次加熱處理的例子。首先，將被處理物放入爐中。接著，對爐中添加清潔乾燥空氣(CDA：Clean Dry Air)，將爐中的溫度設定為第六溫度。CDA是含水量為20ppm以下、1ppm以下或10ppb以下的空氣。接著，以1小時升溫到第七溫度。接著，保持第七溫度2小時。接著，以1小時降溫到第八溫度。接著，從爐中取出被處理物。
注意，第六溫度及第八溫度在能夠放入及取出被處理物的溫度範圍內。第七溫度是各氛圍下的加熱處 理的最高溫度。
在圖75B所示的方法中，可知當在一種氛圍中進行2小時的加熱處理時，總共需要4小時。
圖75C是切換氛圍而進行一次加熱處理的例子。首先，將被處理物放入爐中。接著，對爐中添加氮氣體，將爐中的溫度設定為第九溫度。接著，以1小時升溫到第十溫度。接著，保持第十溫度1小時。接著，對爐中添加CDA。接著，保持第十溫度1小時。接著，以1小時降溫到第十一溫度。接著，從爐中取出被處理物。
注意，第九溫度及第十一溫度在能夠放入及取出被處理物的溫度範圍內。第十溫度是各氛圍中的加熱處理的最高溫度。
在圖75C所示的方法中，可知當在兩種氛圍中進行2小時的加熱處理時，總共需要4小時。
藉由以圖75B及圖75C所示的方法進行加熱處理，可以使加熱處理的時間比以圖75A所示的方法進行加熱處理的時間短。其結果是，可以提高半導體裝置的生產率。
接著，半導體上形成光阻劑等，使用該光阻劑對該半導體進行加工，由此形成絕緣體106a及半導體106b(參照圖17E及圖17F)。
接著，較佳為進行加熱處理。藉由進行加熱處理，可以進一步減少絕緣體105、絕緣體103及絕緣體104中的水或氫。另外，有時可以使絕緣體104包含過量 氧。該加熱處理可以以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度，更佳為以520℃以上且570℃以下的溫度進行。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。藉由進行加熱處理，可以提高將成為絕緣體106a的絕緣體、將成為半導體106b的半導體的結晶性，並可以去除氫或水等雜質。在加熱處理中，可以使用利用燈加熱的RTA裝置。利用RTA裝置的加熱處理與爐相比在較短時間內處理完，所以為了提高生產率該方法是有效的。
注意，當在電晶體10的下方設置有半導體元件層時，可以在較低的溫度範圍(例如，350℃以上且445℃以下左右的溫度範圍)內進行加熱。例如，較佳為將該溫度設定為在形成絕緣體105、絕緣體103及絕緣體104時的基板加熱溫度中之最高的加熱溫度以下。
接著，形成絕緣體106c(參照圖17G及圖17H)。作為絕緣體106c，可以使用上述能夠被用作絕緣體106c的絕緣體或半導體等。絕緣體106c可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，形成將成為導電體108a及導電體108b 的導電體。作為導電體，可以使用上述能夠被用作導電體108a及導電體108b的導電體。導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
另外，在此，有時在半導體106b及絕緣體106c的將成為導電體108的導電體附近的區域中形成低電阻區域109。
接著，在導電體上形成光阻劑等，藉由使用該光阻劑進行加工來形成導電體108。
接著，形成成為絕緣體110的絕緣體113。作為絕緣體113可以使用上述能夠被用作絕緣體110的絕緣體。絕緣體113可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
當形成絕緣體113時，有時導電體108的頂面及側面的一部分被氧化而形成金屬氧化物111(參照圖18A和圖18B)。
接著，在絕緣體113上形成光阻劑等，使用該光阻劑進行加工來形成絕緣體110、金屬氧化物111a、金屬氧化物111b、導電體108a及導電體108b(參照圖18C及圖18D)。
接著，可以進行高密度電漿處理。高密度電漿處理較佳為在氧氛圍下進行。氧氛圍是指含有氧原子的氣體氛圍，一般是指氧、臭氧或氮氧化物(例如一氧化氮、二氧化氮、一氧化二氮、三氧化二氮、四氧化二氮或者五氧化二氮)氛圍。另外，也可以在氧氛圍中包含氮或 稀有氣體(氦、氬等)的惰性氣體。如此在氧氛圍下進行高密度電漿處理，例如可以使碳、氫等脫離。另外，在氧氛圍下進行高密度電漿處理，可以容易地從被處理物使烴等有機化合物脫離。
另外，可以在高密度電漿處理前後進行退火處理。為了提高電漿的密度，有時導入充分量的氣體是較佳的。在氣體量不足夠的情況下，有時自由基的失活速度比自由基的生成速度快。例如，有時導入100sccm以上、300sccm以上或800sccm以上的氣體是較佳的。
例如，高密度電漿處理可以使用頻率為0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下、或2.2GHz以上且2.8GHz以下(典型為2.45GHz)的高頻產生器而產生的微波。另外，可以將處理壓力設定為10Pa以上且5000Pa以下、較佳為設定為200Pa以上且1500Pa以下、更佳為設定為300Pa以上且1000Pa以下，可以將基板溫度設定為100℃以上且600℃以下(典型為400℃)，並且可以使用氧和氬的混合氣體。
例如，藉由使用2.45GHz的微波來產生高密度電漿，電子密度較佳為1×1011/cm3以上且1×1013/cm3以下，電子溫度較佳為2eV以下，離子能量較佳為5eV以下。這種高密度電漿處理的自由基的運動能小，與習知的電漿處理相比因電漿而發生的損傷少。因此，可以形成缺陷少的膜。較佳為將從產生微波的天線到被處理物的距離設定為5mm以上且120mm以下、更佳為20mm以上且 60mm以下。
或者，也可以設置向基板一側施加RF(Radio Frequency)偏壓的電漿電源。例如，RF偏壓的頻率可以為13.56MHz或27.12MHz等即可。藉由使用高密度電漿可以生成高密度的氧離子，並且藉由向基板一側施加RF偏壓可以高效地將由高密度電漿生成的氧離子引入被處理物中。另外，也可以高效地將氧離子引入縱橫比高的開口部的內部等。因此，較佳為在對基板施加偏壓的同時進行高密度電漿處理。
另外，也可以在高密度電漿處理後不暴露於大氣地連續進行退火處理。另外，高密度電漿處理也可以在退火處理後不暴露於大氣地連續進行。藉由連續進行高密度電漿處理和退火處理，可以抑制在處理期間中的雜質混入。另外，藉由在氧氛圍下進行高密度電漿處理後進行退火處理，可以使被添加到被處理物的氧中的沒使用於氧缺陷的填補的不需要的氧脫離。另外，例如，上述退火處理可以利用燈退火等進行。
另外，高密度電漿處理的處理時間較佳為30秒以上且120分鐘以下、1分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下、或者3分鐘以上且15分鐘以下。
另外，退火處理的處理溫度較佳為250℃以上且800℃以下、300℃以上且700℃以下或者400℃以上且600℃以下，處理時間較佳為30秒以上且120分鐘以下、1分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下、 或者3分鐘以上且15分鐘以下。
藉由進行高密度電漿處理或/及退火處理，可以降低將成為半導體106b的通道形成區域的區域中的缺陷能階。就是說，可以使通道形成區域成為高純度本質。此時，低電阻區域109的一部分也被高電阻化，而分成低電阻區域109a及低電阻區域109b。另外，在導電體108a及導電體108b的側面上形成金屬氧化物111a及金屬氧化物111b(參照圖18E及圖18F)。
接著，形成絕緣體132。作為絕緣體132，可以使用上述能夠被用作絕緣體112的絕緣體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體132。藉由以不暴露於大氣的方式連續形成絕緣體126c和絕緣體132，可以抑制雜質混入到膜中及介面。
接著，形成導電體134(參照圖19A及圖19B)。作為導電體134，可以使用上述能夠被用作導電體114的導電體。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體134。藉由以不暴露於大氣的方式連續形成絕緣體132和導電體134，可以抑制雜質混入到膜中及介面。
接著，藉由對導電體134、絕緣體132及絕緣體113進行拋光直到露出絕緣體113為止，來形成導電體114、絕緣體112及絕緣體110(參照圖19C及圖19D)。導電體114及絕緣體112各自具有電晶體29的閘極電極及閘極絕緣體的功能。藉由上述方法可以以自對準 的方式形成導電體114及絕緣體112。
接著，形成絕緣體116(參照圖19E及圖19F)。作為絕緣體116，可以使用上述絕緣體。可以藉由利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體116。
接著，較佳為進行加熱處理。
藉由上述製程，可以製造本發明的一個實施方式的電晶體。
藉由使用本實施方式所示的方法形成電晶體，可以抑制對半導體106b等供應水、氫等。由此，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種關閉狀態時的洩漏電流小的電晶體。另外，可以提供一種具有常關閉的電特性的電晶體。另外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
再者，藉由使用本實施方式所示的方法製造電晶體，由於在較低的溫度範圍內的加熱處理可以抑制對半導體106b等供應水、氫等，因此即使在該電晶體的下方的層等形成有半導體元件層或佈線層等，也可以製造該電晶體而不使半導體元件層或佈線層因高溫劣化。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式3
〈製造裝置〉
下面，對本發明的一個實施方式的進行高密度電漿處理的製造裝置進行說明。
首先，參照圖20、圖21及圖22對在製造半導體裝置等時雜質的混入少的製造裝置的結構進行說明。
圖20是示意性地示出單片式多室(single wafer multi-chamber)製造裝置2700的俯視圖。製造裝置2700包括：具備收納基板的盒式介面(cassette port)2761和進行基板對準的對準介面(alignment port)2762的大氣側基板供應室2701；從大氣側基板供應室2701傳送基板的大氣側基板傳送室2702；進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的負載鎖定室2703a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室2703b；在真空中進行基板的傳送的傳送室2704；處理室2706a、處理室2706b、處理室2706c及處理室2706d。
另外，大氣側基板傳送室2702與負載鎖定室2703a以及卸載閉鎖室2703b連接，負載鎖定室2703a以及卸載閉鎖室2703b與傳送室2704連接，傳送室2704與處理室2706a、處理室2706b、處理室2706c以及處理室2706d連接。
在各室之間的連接部設置有閘閥GV，由此除了大氣側基板供應室2701及大氣側基板傳送室2702以外，各室可以獨立地保持為真空狀態。在大氣側基板傳送 室2702中設置有傳送機器人2763a，並且在傳送室2704中設置有傳送機器人2763b。藉由利用傳送機器人2763a及傳送機器人2763b在製造裝置2700中可以傳送基板。
例如，將傳送室2704及各處理室2706a至2706d的背壓(全壓)設定為1×10-4Pa以下，較佳為3×10-5Pa以下，更佳為1×10-5Pa以下。另外，例如，將傳送室2704及各處理室2706a至2706d中的質量電荷比(m/z)是18的氣體分子(原子)的分壓設定為3×10-5Pa以下，較佳為設定為1×10-5Pa以下，更佳為設定為3×10-6Pa以下。另外，例如，將傳送室2704及各處理室2706a至2706d中的m/z是28的氣體分子(原子)的分壓設定為3×10-5Pa以下，較佳為設定為1×10-5Pa以下，更佳為設定為3×10-6Pa以下。另外，例如，將傳送室2704及各處理室2706a至2706d中的m/z是44的氣體分子(原子)的分壓設定為3×10-5Pa以下，較佳為設定為1×10-5Pa以下，更佳為設定為3×10-6Pa以下。
傳送室2704及各處理室2706a至2706d內的全壓及分壓可以使用質量分析器測量。例如，可以使用由ULVAC,Inc.製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051。
另外，較佳的是，上述傳送室2704及各處理室2706a至2706d的外部洩漏及內部洩漏少。例如，將傳送室2704及各處理室2706a至2706d的洩漏率設定為3×10-6Pa．m3/s以下，較佳為設定為1×10-6Pa．m3/s以下。 另外，例如，將m/z是18的氣體分子(原子)的洩漏率設定為1×10-7Pa．m3/s以下，較佳為設定為3×10-8Pa．m3/s以下。另外，例如，將m/z是28的氣體分子(原子)的洩漏率設定為1×10-5Pa．m3/s以下，較佳為設定為1×10-6Pa．m3/s以下。另外，例如，將m/z是44的氣體分子(原子)的洩漏率設定為3×10-6Pa．m3/s以下，較佳為設定為1×10-6Pa．m3/s以下。
注意，洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。洩漏率取決於外部洩漏及內部洩漏。外部洩漏是指由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對傳送室2704及各處理室2706a至2706d的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的緊密性比O形環高，因此可以降低外部洩漏。藉由利用鈍態的由氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成製造裝置2700的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。也可以使用上述構件覆蓋含有鐵、鉻或鎳等的合金。含有鐵、鉻或鎳 等的合金具有剛性，耐熱且適於加工。在此，藉由進行拋光等減少構件表面的凹凸以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述製造裝置2700的構件。
製造裝置2700的構件較佳為儘量只由金屬構成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳為由其厚度薄的氟化鐵、氧化鋁或氧化鉻等覆蓋觀察窗的表面。
雖然存在於傳送室2704及各處理室2706a至2706d內的吸附物吸附於內壁等而不影響到傳送室2704及各處理室2706a至2706d的壓力，但是該吸附物成為對傳送室2704及各處理室2706a至2706d進行排氣時產生的氣體釋放的原因。因此，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於傳送室2704及各處理室2706a至2706d內的吸附物脫離並預先進行排氣是充分重要的。為了促進吸附物的脫離，也可以對傳送室2704及各處理室2706a至2706d進行烘烤。藉由進行烘烤，可以將吸附物的脫離速度提高10倍左右。烘烤以100℃以上且450℃以下的溫度進行即可。此時，藉由一邊將惰性氣體導入傳送室2704及各處理室2706a至2706d一邊去除吸附物，可以進一步提高僅藉由排氣不容易脫離的水等的脫離速度。藉由將所導入的惰性氣體加熱至與烘烤溫度相同程度的溫度，可以進一步提高吸附物 的脫離速度。這裡，作為惰性氣體較佳為使用稀有氣體。
另外，較佳為藉由導入被加熱的稀有氣體等惰性氣體或氧等提高傳送室2704及各處理室2706a至2706d內的壓力，並在經過一定時間之後再次對傳送室2704及各處理室2706a至2706d進行排氣處理。可以由被加熱的氣體的導入使傳送室2704及各處理室2706a至2706d內的吸附物脫離，由此可以減少存在於傳送室2704及各處理室2706a至2706d內的雜質。有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。具體地，藉由導入40℃以上且400℃以下，較佳為50℃以上且200℃以下的惰性氣體或氧等來將傳送室2704及各處理室2706a至2706d內的壓力設定為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分鐘以上且300分鐘以下，較佳為5分鐘以上且120分鐘以下，即可。然後，對傳送室2704及各處理室2706a至2706d進行排氣5分鐘以上且300分鐘以下，較佳為10分鐘以上且120分鐘以下。
接著，參照圖21所示的剖面示意圖對處理室2706b及處理室2706c進行說明。
例如，處理室2706b及處理室2706c是能夠對被處理物進行高密度電漿處理的處理室。處理室2706b和處理室2706c的不同之處僅在於進行高密度電漿處理時的氛圍。因為處理室2706b和處理室2706c的其他結構相 同，所以下面一併說明。
處理室2706b及處理室2706c包括縫隙天線板2808、電介質板2809、基板載物台2812以及排氣口2819。另外，在處理室2706b及處理室2706c的外部等設置有氣體供應源2801、閥2802、高頻產生器2803、波導管2804、模式轉換器2805、氣體管2806、波導管2807、匹配器(matching box)2815、高頻電源2816、真空泵2817以及閥2818。
高頻產生器2803藉由波導管2804與模式轉換器2805連接。模式轉換器2805藉由波導管2807與縫隙天線板2808連接。縫隙天線板2808與電介質板2809接觸地配置。此外，氣體供應源2801藉由閥2802與模式轉換器2805連接。並且，由經過模式轉換器2805、波導管2807及電介質板2809的氣體管2806對處理室2706b及處理室2706c引入氣體。另外，真空泵2817具有藉由閥2818及排氣口2819從處理室2706b及處理室2706c排出氣體等的功能。另外，高頻電源2816藉由匹配器2815與基板載物台2812連接。
基板載物台2812具有保持基板2811的功能。例如，基板載物台2812具有對基板2811進行靜電卡盤或機械性地卡盤的功能。此外，基板載物台2812具有由高頻電源2816供應功率的電極的功能。另外，基板載物台2812在其內部包括加熱機構2813並具有對基板2811進行加熱的功能。
作為真空泵2817，可以使用例如乾燥泵、機械增壓泵、離子泵、鈦昇華泵、低溫泵或渦輪分子泵等。另外，除了真空泵2817以外，還可以使用低溫冷阱。當使用低溫泵及低溫冷阱時可以高效地排出水，這是特別較佳的。
作為加熱機構2813，例如使用利用電阻發熱體等進行加熱的加熱機構即可。或者，也可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Annealing：氣體快速熱退火)或LRTA(Lamp Rapid Thermal Annealing：燈快速熱退火)等的RTA(Rapid Thermal Annealing：快速熱退火)。GRTA利用高溫氣體進行加熱處理。作為氣體使用惰性氣體。
另外，氣體供應源2801可以藉由質量流量控制器與精製器連接。作為氣體，較佳為使用露點為-80℃以下，較佳為-100℃以下的氣體。例如，可以使用氧氣體、氮氣體及稀有氣體(氬氣體等)。
作為電介質板2809例如使用氧化矽(石英)、氧化鋁(alumina)或氧化釔(yttria)等即可。另外，也可以在電介質板2809的表面進一步形成有其他保護層。作為保護層可以使用氧化鎂、氧化鈦、氧化鉻、氧化鋯、氧化鉿、氧化鉭、氧化矽、氧化鋁或氧化釔等。因為電介質板2809暴露於後述的高密度電漿2810的特別高密度區域中，所以藉由設置保護層可以緩和損傷。其結果是，可 以抑制進行處理時的微粒的增加等。
高頻產生器2803具有例如產生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或者2.2GHz以上且2.8GHz以下的微波的功能。高頻產生器2803所產生的微波藉由波導管2804傳送到模式轉換器2805。在模式轉換器2805中，將被傳送的TE模式的微波轉換為TEM模式的微波。然後，該微波藉由波導管2807傳送到縫隙天線板2808。在縫隙天線板2808中設置有多個縫隙，微波透過該縫隙及電介質板2809。然後，在電介質板2809的下方產生電場而可以生成高密度電漿2810。高密度電漿2810包括根據從氣體供應源2801供應的氣體種類的離子及自由基。例如，高密度電漿2810包括氧自由基或氮自由基等。
此時，藉由利用在高密度電漿2810中生成的離子及自由基可以改善基板2811上的膜等。另外，有時較佳為使用高頻電源2816對基板2811一側施加偏壓。作為高頻電源2816，例如可以使用13.56MHz、27.12MHz等頻率的RF(Radio Frequency)電源。藉由對基板一側施加偏壓，可以高效地使高密度電漿2810中的離子到達基板2811上的膜等的開口部的深部。
例如，在處理室2706b中，藉由從氣體供應源2801導入氧可以進行使用高密度電漿2810的氧自由基處理，並且在處理室2706c中，藉由從氣體供應源2801導入氮可以進行使用高密度電漿2810的氮自由基處理。
接著，參照圖22所示的剖面示意圖對處理室2706a及處理室2706d進行說明。
例如，處理室2706a及處理室2706d是能夠對被處理物照射電磁波的處理室。處理室2706a和處理室2706d的不同之處僅在於電磁波的種類。因為處理室2706a和處理室2706d的其他結構是共通的，所以下面一併說明。
處理室2706a及處理室2706d包括一個或多個燈2820、基板載物台2825、氣體導入口2823以及排氣口2830。另外，在處理室2706a及處理室2706d的外部等設置有氣體供應源2821、閥2822、真空泵2828以及閥2829。
氣體供應源2821藉由閥2822與氣體導入口2823連接。真空泵2828藉由閥2829與排氣口2830連接。燈2820與基板載物台2825相對地配置。基板載物台2825具有保持基板2824的功能。另外，基板載物台2825在其內部包括加熱機構2826並具有對基板2824進行加熱的功能。
作為燈2820，例如可以使用具有放射可見光或紫外線光等的電磁波的功能的光源。例如，可以使用具有放射在10nm以上且2500nm以下、500nm以上且2000nm以下或者40nm以上且340nm以下的波長區域中具有峰值的電磁波的功能的光源。
例如，作為燈2820，可以使用鹵素燈、金屬 鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、高壓汞燈等的光源。
例如，從燈2820放射的電磁波的一部分或全部被基板2824抽吸，由此可以改善基板2824上的膜等的質量。例如，可以生成或減少缺陷、或者可以去除雜質。另外，在對基板2824進行加熱的同時生成或降低缺陷、或者去除雜質的情況下，可以高效地生成或降低缺陷、或者可以去除雜質。
另外，例如，也可以利用從燈2820放射的電磁波使基板載物台2825發熱而對基板2824進行加熱。在此情況下，不需要在基板載物台2825的內部包括加熱機構2826。
真空泵2828可參照關於真空泵2817的記載。另外，加熱機構2826可參照關於加熱機構2813的記載。另外，氣體供應源2821可參照關於氣體供應源2801的記載。
藉由使用上述製造裝置，可以抑制雜質混入到被處理物並可以改善膜質量。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式4
在本實施方式中，說明利用本發明的一個實施方式的電晶體等的半導體裝置的電路的一個例子。
〈電路〉
下面，說明利用本發明的一個實施方式的電晶體等的半導體裝置的電路的一個例子。
〈CMOS反相器〉
圖23A所示的電路圖示出所謂的CMOS反相器的結構，其中使p通道電晶體2200與n通道電晶體2100串聯連接，並使各閘極連接。
〈半導體裝置的結構〉
圖24是對應於圖23A的半導體裝置的剖面圖。圖24所示的半導體裝置包括電晶體2200以及電晶體2100。電晶體2100配置於電晶體2200的上方。注意，雖然這裡示出作為電晶體2100使用圖9A和圖9B所示的電晶體20的例子，但是本發明的一個實施方式的半導體裝置不侷限於此。可以使用上述實施方式所示的各電晶體作為電晶體2100。因此，關於電晶體2100，適當地參照上述電晶體的記載。
圖24所示的電晶體2200是使用半導體基板450的電晶體。電晶體2200包括半導體基板450中的區域472a、半導體基板450中的區域472b、絕緣體462以及導電體454。
在電晶體2200中，區域472a及區域472b具 有源極區域及汲極區域的功能。另外，絕緣體462具有閘極絕緣體的功能。另外，導電體454具有閘極電極的功能。因此，能夠由施加到導電體454的電位控制通道形成區域的電阻。也就是說，能夠由施加到導電體454的電位控制區域472a與區域472b之間的導通/非導通。
作為半導體基板450，例如可以使用由矽或鍺等構成的單一材料半導體基板、或者碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等的半導體基板等。較佳的是，作為半導體基板450使用單晶矽基板。
作為半導體基板450使用包含賦予n型導電性的雜質的半導體基板。注意，作為半導體基板450，也可以使用包含賦予p型導電性的雜質的半導體基板。此時，在形成電晶體2200的區域中可以配置包含賦予n型導電性的雜質的井。或者，半導體基板450也可以為i型。
半導體基板450的頂面較佳為具有(110)面。由此，能夠提高電晶體2200的導通特性。
區域472a及區域472b是包含賦予p型導電性的雜質的區域。由此，電晶體2200具有p通道型的結構。
注意，電晶體2200與鄰接的電晶體被區域460等隔開。區域460具有絕緣性。
圖24所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、導電體480a、導電體480b、導電 體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b、導電體498c、絕緣體489、絕緣體490、絕緣體491、絕緣體492、絕緣體493以及絕緣體494。
絕緣體464配置於電晶體2200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體489配置於絕緣體468上。電晶體2100配置於絕緣體489上。絕緣體493配置於電晶體2100上。絕緣體494配置於絕緣體493上。
絕緣體464包括到達區域472a的開口部、到達區域472b的開口部以及到達導電體454的開口部。導電體480a、導電體480b或導電體480c分別填充於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b或導電體478c分別填充於各開口部中。
絕緣體468包括到達導電體478b的開口部以及到達導電體478c的開口部。導電體476a或導電體476b分別填充於各開口部中。
絕緣體489包括與電晶體2100的通道形成區域重疊的開口部、到達導電體476a的開口部以及到達導 電體476b的開口部。導電體474a、導電體474b或導電體474c分別填充於各開口部中。
導電體474a也可以具有電晶體2100的閘極電極的功能。或者，例如，也可以藉由對導電體474a施加固定電位，來控制電晶體2100的臨界電壓等的電特性。或者，例如，也可以將導電體474a電連接到具有電晶體2100的閘極電極的功能的導電體504。由此，可以增加電晶體2100的通態電流。另外，由於可以抑制衝穿現象，因此可以使電晶體2100的飽和區域中的電特性穩定。因為導電體474a相當於上述實施方式的導電體102，所以至於其詳細內容，可以參照導電體102的記載。
絕緣體490包括到達導電體474b的開口部以及到達導電體474c的開口部。注意，因為絕緣體490相當於上述實施方式所示的絕緣體103，所以至於其詳細內容，可以參照絕緣體103的記載。如上述實施方式所示，藉由以覆蓋開口部以外的導電體474a至474c之上的方式設置絕緣體490，能夠防止導電體474a至474c從絕緣體491抽出氧。由此，能夠有效地從絕緣體491將氧供應到電晶體2100的氧化物半導體。
絕緣體491包括到達導電體474b的開口部以及到達導電體474c的開口部。注意，因為絕緣體491相當於上述實施方式所示的絕緣體104，所以至於其詳細內容，可以參照絕緣體104的記載。
如上述實施方式所示，藉由降低絕緣體491的水或氫的含量，可以抑制電晶體2100的氧化物半導體中的缺陷能階的形成。由此，可以使電晶體2100的電特性穩定。
此外，這種水或氫的含量得到降低的絕緣體不僅可用於絕緣體491，而且可以用於其他絕緣體。例如，可以將該絕緣體用於絕緣體466、絕緣體468、絕緣體489、絕緣體493等。
另外，雖然在圖24中未圖示相當於電晶體20中的絕緣體105及絕緣體101的絕緣體，但是當然也可以設置這些絕緣體。例如，可以在絕緣體468與絕緣體489之間設置相當於絕緣體101的絕緣體，也可以在絕緣體489與絕緣體490之間設置相當於絕緣體105的絕緣體。尤其是，當在絕緣體468與絕緣體489之間設置有相當於絕緣體101的具有阻擋水或氫等的功能的絕緣體來如上述那樣降低絕緣體491的水或氫的含量時，可以進一步抑制電晶體2100的氧化物半導體中的缺陷能階的形成。
絕緣體492包括穿過電晶體2100的源極電極和汲極電極中的一個的導電體516b到達導電體474b的開口部、到達電晶體2100的源極電極和汲極電極中的另一個的導電體516a的開口部、到達電晶體2100的閘極電極的導電體504的開口部以及到達導電體474c的開口部。注意，因為絕緣體492相當於上述實施方式的絕緣體116，所以至於其詳細內容，可以參照絕緣體116的記 載。
絕緣體493包括穿過電晶體2100的源極電極和汲極電極中的一個的導電體516b到達導電體474b的開口部、到達電晶體2100的源極電極和汲極電極中的另一個的導電體516a的開口部、到達電晶體2100的閘極電極的導電體504的開口部以及到達導電體474c的開口部。導電體496a、導電體496b、導電體496c或導電體496d分別填充於各開口部中。注意，各開口部有時夾住電晶體2100等的任一組件所包括的開口部。
絕緣體494包括到達導電體496a的開口部、到達導電體496b及導電體496d的開口部以及到達導電體496c的開口部。導電體498a、導電體498b或導電體498c分別填充於各開口部中。
作為絕緣體464、絕緣體466、絕緣體468、絕緣體489、絕緣體493及絕緣體494，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
絕緣體464、絕緣體466、絕緣體468、絕緣體489、絕緣體493和絕緣體494中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體2100的附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體2100的電特性穩定。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、 矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
作為導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b及導電體498c，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
注意，圖25所示的半導體裝置的與圖24所示的半導體裝置不同之處只在於電晶體2200的結構。因此，關於圖25所示的半導體裝置，參照圖24所示的半導體裝置的記載。明確而言，在圖25所示的半導體裝置中，電晶體2200為Fin型。藉由使電晶體2200成為Fin型，實效上的通道寬度得到增大，從而能夠提高電晶體2200的導通特性。另外，由於可以增大閘極電極的電場的影響，所以能夠提高電晶體2200的關閉特性。
另外，圖26所示的半導體裝置的與圖24所示的半導體裝置不同之處只在於電晶體2200的結構。因此，關於圖26所示的半導體裝置，參照圖24所示的半導 體裝置的記載。明確而言，在圖26所示的半導體裝置中，電晶體2200設置在SOI基板的半導體基板450上。圖26示出區域456與半導體基板450被絕緣體452隔開的結構。藉由使用SOI基板作為半導體基板450，可以抑制衝穿現象等，所以能夠提高電晶體2200的關閉特性。注意，絕緣體452可以藉由使半導體基板450絕緣體化形成。例如，作為絕緣體452可以使用氧化矽。
在圖24至圖26所示的半導體裝置中，由於使用半導體基板形成p通道電晶體，並在其上方形成n通道電晶體，因此能夠減少元件所占的面積。也就是說，可以提高半導體裝置的集成度。另外，與使用同一半導體基板形成n通道電晶體及p通道電晶體的情況相比，可以簡化製程，所以能夠提高半導體裝置的生產率。另外，能夠提高半導體裝置的良率。另外，p通道電晶體有時可以省略LDD(Lightly Doped Drain)區域的形成、淺溝槽(Shallow Trench)結構的形成或彎曲設計等複雜的製程。因此，與使用半導體基板形成n通道電晶體的半導體裝置相比，圖24至圖26所示的半導體裝置有時能夠提高生產率和良率。
〈CMOS類比開關〉
圖23B所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用這種結構，可以實現所謂的CMOS類比開關的功能。
〈記憶體裝置1〉
圖27A至圖27C示出半導體裝置(記憶體裝置)的一個例子，其中使用本發明的一個實施方式的電晶體，即便在沒有功率的情況下也能夠保持存儲內容，並且對寫入次數也沒有限制。
圖27A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容器3400。另外，作為電晶體3300可以使用與上述電晶體2100相同的電晶體。
電晶體3300較佳為使用關態電流小的電晶體。電晶體3300例如可以使用包含氧化物半導體的電晶體。由於電晶體3300的關態電流小，所以可以在長期間使半導體裝置的特定的節點保持存儲內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。
在圖27A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。另外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。並且，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容器3400的一個電極電連接，第五佈線3005與電容器3400的另一個電極電連接。
圖27A所示的半導體裝置具有能夠保持電晶 體3200的閘極的電位的特徵，由此可以如下所示進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，而使電晶體3300處於導通狀態。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容器3400的一個電極電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為非導通狀態的電位而使電晶體3300處於非導通狀態，使節點FG保持電荷(保持)。
因為電晶體3300的關態電流較小，所以節點FG的電荷被長時間保持。
接著，對資訊的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。由此，藉由將第五佈線3005的電位設定為Vth_H與 Vth_L之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，若第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即便第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“非導通狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資訊。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。例如，在不讀出資訊的記憶單元中，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“非導通狀態”的電位，亦即低於Vth_H的電位，來唯讀出所希望的記憶單元的資訊。或者，在不讀出資訊的記憶單元中，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“導通狀態”的電位，亦即高於Vth_L的電位，來唯讀出所希望的記憶單元的資訊。
注意，雖然在上文中示出了兩種電荷被保持在節點FG的例子，但是本發明的半導體裝置不侷限於此。例如，可以將三種以上的電荷保持在半導體裝置的節點FG。藉由採用上述結構，能夠實現該半導體裝置的多位準，而可以增大記憶容量。
〈記憶體裝置1的結構〉
圖28是對應於圖27A的半導體裝置的剖面圖。圖28 所示的半導體裝置包括電晶體3200、電晶體3300以及電容器3400。電晶體3300及電容器3400配置於電晶體3200的上方。關於電晶體3300，參照上述電晶體2100的記載。關於電晶體3200，參照圖24所示的電晶體2200的記載。在圖24中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
圖28所示的電晶體3200是使用半導體基板450的電晶體。電晶體3200包括半導體基板450中的區域472a、半導體基板450中的區域472b、絕緣體462以及導電體454。
圖28所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b、導電體498c、絕緣體489、絕緣體490、絕緣體491、絕緣體492、絕緣體493以及絕緣體494。
絕緣體464配置於電晶體3200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體489配置於絕緣體468上。電晶體3300配置於絕緣體489上。絕緣體493配置於電晶體3300上。絕緣體494配置於絕緣體493上。
絕緣體464包括到達區域472a的開口部、到 達區域472b的開口部以及到達導電體454的開口部。導電體480a、導電體480b及導電體480c分別填充於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b及導電體478c分別填充於各開口部中。
絕緣體468包括到達導電體478b的開口部以及到達導電體478c的開口部。導電體476a及導電體476b分別填充於各開口部中。
絕緣體489包括與電晶體3300的通道形成區域重疊的開口部、到達導電體476a的開口部以及到達導電體476b的開口部。導電體474a、導電體474b及導電體474c分別填充於各開口部中。
導電體474a可以具有電晶體3300的底閘極電極的功能。或者，例如，也可以藉由對導電體474a施加預定的電位，來控制電晶體3300的臨界電壓等的電特性。或者，例如，也可以將導電體474a與電晶體3300的頂閘極電極的導電體504電連接。由此，可以增加電晶體3300的通態電流。此外，由於可以抑制衝穿現象，因此可以使電晶體3300的飽和區中的電特性穩定。
絕緣體490包括到達導電體474b的開口部以及到達導電體474c的開口部。注意，因為絕緣體490相當於上述實施方式所示的絕緣體103，所以關於其詳細內 容，可以參照絕緣體103的記載。如上述實施方式所示，藉由以覆蓋開口部以外的導電體474a至474c之上的方式設置絕緣體490，能夠防止導電體474a至474c從絕緣體491抽出氧。由此，能夠有效地從絕緣體491將氧供應到電晶體3300的氧化物半導體。
絕緣體491包括到達導電體474b的開口部以及到達導電體474c的開口部。注意，因為絕緣體491相當於上述實施方式所示的絕緣體104，所以關於其詳細內容，可以參照絕緣體104的記載。
如上述實施方式所示，藉由降低絕緣體491的水或氫的含量，可以抑制電晶體2100的氧化物半導體中的缺陷能階的形成。由此，可以使電晶體2100的電特性穩定。
此外，這種水或氫的含量得到降低的絕緣體不僅可用於絕緣體491，而且可以用於其他絕緣體。例如，可以將該絕緣體用於絕緣體466、絕緣體468、絕緣體489、絕緣體493等。
另外，雖然在圖24中未圖示相當於電晶體20中的絕緣體105及絕緣體101的絕緣體，但是當然也可以設置這些絕緣體。例如，可以在絕緣體468與絕緣體489之間設置相當於絕緣體101的絕緣體，也可以在絕緣體489與絕緣體490之間設置相當於絕緣體105的絕緣體。尤其是，當在絕緣體468與絕緣體489之間設置有相當於絕緣體101的具有阻擋水或氫等的功能的絕緣體來如上述 那樣降低絕緣體491的水或氫的含量時，可以進一步抑制電晶體3300的氧化物半導體中的缺陷能階的形成。
絕緣體492包括穿過電晶體3300的源極電極和汲極電極中的一個的導電體516b到達導電體474b的開口部、到達隔著絕緣體511與電晶體3300的源極電極和汲極電極中的另一個的導電體516a重疊的導電體514的開口部、到達電晶體3300的閘極電極的導電體504的開口部以及穿過電晶體3300的源極電極和汲極電極中的另一個的導電體516a到達導電體474c的開口部。注意，因為絕緣體492相當於上述實施方式所示的絕緣體116，所以關於其詳細內容，參照絕緣體116的記載。
絕緣體493包括穿過電晶體3300的源極電極和汲極電極中的一個的導電體516b到達導電體474b的開口部、到達隔著絕緣體511與電晶體3300的源極電極和汲極電極中的另一個的導電體516a重疊的導電體514的開口部、到達電晶體3300的閘極電極的導電體504的開口部、穿過電晶體3300的源極電極和汲極電極中的另一個的導電體516a到達導電體474c的開口部。導電體496a、導電體496b、導電體496c及導電體496d分別填充於各開口部中。注意，各開口部有時夾住電晶體3300等的任一組件所包括的開口部。
絕緣體494包括到達導電體496a的開口部、到達導電體496b的開口部以及到達導電體496c的開口部。導電體498a、導電體498b及導電體498c分別填充於 各開口部中。
絕緣體464、絕緣體466、絕緣體468、絕緣體489、絕緣體493和絕緣體494中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體3300附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體3300的電特性穩定。
電晶體3200的源極或汲極藉由導電體480b、導電體478b、導電體476a、導電體474b以及導電體496c電連接到電晶體3300的源極電極和汲極電極中的一個的導電體516b。電晶體3200的閘極電極的導電體454藉由導電體480c、導電體478c、導電體476b、導電體474c以及導電體496d電連接到電晶體3300的源極電極和汲極電極中的另一個的導電體516a。
電容器3400包括電晶體3300的源極電極和汲極電極中的另一個的導電體516a、導電體514以及絕緣體511。注意，絕緣體511可以經過與用作電晶體3300的閘極絕緣體的絕緣體同一製程形成，從而可以提高生產率，所以有時是較佳的。另外，當作為導電體514使用經過與用作電晶體3300的閘極電極的導電體504同一製程形成的層時，可以提高生產率，所以有時是較佳的。
其他組件的結構可以適當地參照關於圖24等的記載。
注意，圖29所示的半導體裝置的與圖28所示的半導體裝置不同之處只在於電晶體3200的結構。因 此，圖29所示的半導體裝置參照圖28所示的半導體裝置的記載。明確而言，在圖29所示的半導體裝置中，電晶體3200為Fin型。Fin型電晶體3200參照圖25所示的電晶體2200的記載。在圖25中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
另外，圖30所示的半導體裝置的與圖28所示的半導體裝置不同之處只在於電晶體3200的結構。因此，圖30所示的半導體裝置參照圖28所示的半導體裝置的記載。明確而言，在圖30所示的半導體裝置中，電晶體3200設置在SOI基板的半導體基板450中。設置在SOI基板的半導體基板450中的電晶體3200參照圖26所示的電晶體2200的記載。在圖26中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
〈記憶體裝置2〉
圖27B所示的半導體裝置在不包括電晶體3200之處與圖27A所示的半導體裝置不同。在此情況下也可以藉由與圖27A所示的半導體裝置同樣的工作進行資料的寫入及保持工作。
說明圖27B所示的半導體裝置中的資料讀出。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容器3400導通，且在第三佈線3003和 電容器3400之間再次分配電荷。其結果是，第三佈線3003的電位變化。第三佈線3003的電位的變化量根據電容器3400的一個電極的電位(或積累於電容器3400中的電荷)而具有不同的值。
例如，在電容器3400的一個電極的電位為V，電容器3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定記憶單元處於其電容器3400的一個電極的電位為兩種的狀態，亦即V1和V0(V1>V0)時，可以得知保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將上述使用第一半導體的電晶體用於用來驅動記憶單元的驅動電路，且將作為電晶體3300使用第二半導體的電晶體層疊在該驅動電路上。
上述半導體裝置應用使用氧化物半導體的關態電流較小的電晶體來可以長期間保持存儲內容。也就是說，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。此外，即便在沒有功率的情況下(但較佳為固定電位)也能夠長期間保持存儲 內容。
此外，因為該半導體裝置在寫入資料時不需要高電壓，所以其中不容易產生元件的劣化。例如，不同於習知的非揮發性記憶體，不需要對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生絕緣體劣化等問題。換言之，在本發明的一個實施方式的半導體裝置中，在現有非揮發性記憶體中成為問題的重寫次數不受到限制，並且其可靠性得到極大的提高。再者，根據電晶體的導通狀態/關閉狀態進行資料的寫入，所以能夠進行高速工作。
〈記憶體裝置3〉
參照圖31所示的電路圖對圖27A所示的半導體裝置(記憶體裝置)的變形例子進行說明。
圖31所示的半導體裝置包括電晶體4100至電晶體4400、電容器4500及電容器4600。在此，作為電晶體4100可以使用與上述電晶體3200同樣的電晶體，作為電晶體4200至4400可以使用與上述電晶體3300同樣的電晶體。注意，雖然在圖31中省略示出，但是多個該圖31所示的半導體裝置被設置為矩陣狀。圖31所示的半導體裝置可以根據供應到佈線4001、佈線4003、佈線4005至4009的信號或電位而控制資料電壓的寫入及讀出。
電晶體4100的源極和汲極中的一個連接於佈線4003。電晶體4100的源極和汲極中的另一個連接於佈 線4001。注意，雖然在圖31中示出電晶體4100為p通道電晶體的情況，但是該電晶體4100也可以為n通道電晶體。
圖31所示的半導體裝置包括兩個資料保持部。例如，第一資料保持部在連接於節點FG1的電晶體4400的源極和汲極中的一個、電容器4600的一個電極以及電晶體4200的源極和汲極中的一個之間保持電荷。另外，第二資料保持部在連接於節點FG2的電晶體4100的閘極、電晶體4200的源極和汲極中的另一個、電晶體4300的源極和汲極中的一個以及電容器4500的一個電極之間保持電荷。
電晶體4300的源極和汲極中的另一個連接於佈線4003。電晶體4400的源極和汲極中的另一個連接於佈線4001。電晶體4400的閘極連接於佈線4005。電晶體4200的閘極連接於佈線4006。電晶體4300的閘極連接於佈線4007。電容器4600的另一個電極連接於佈線4008。電容器4500的另一個電極連接於佈線4009。
電晶體4200至4400具有控制資料電壓的寫入及電荷的保持的開關的功能。注意，作為電晶體4200至4400較佳為使用在關閉狀態下流過源極與汲極之間的電流(關態電流)較低的電晶體。作為關態電流較低的電晶體，較佳為使用在其通道形成區域中包括氧化物半導體的電晶體(OS電晶體)。OS電晶體具有如下優點：關態電流較低、可以以與包含矽的電晶體重疊的方式製造等。 注意，雖然在圖31中示出電晶體4200至4400為n通道電晶體的情況，但是該電晶體4200至4400也可以為p通道電晶體。
即便電晶體4200、電晶體4300及電晶體4400是使用氧化物半導體的電晶體，也較佳為將該電晶體4200、電晶體4300及電晶體4400設置在不同的層中。也就是說，如圖31所示，圖31所示的半導體裝置較佳為由包括電晶體4100的第一層4021、包括電晶體4200及電晶體4300的第二層4022以及包括電晶體4400的第三層4023構成。藉由層疊包括電晶體的層，能夠縮小電路面積，而能夠實現半導體裝置的小型化。
接著，說明對圖31所示的半導體裝置進行的資料寫入工作。
首先，說明對連接於節點FG1的資料保持部進行的資料電壓的寫入工作(以下稱為寫入工作1)。注意，以下，寫入到連接於節點FG1的資料保持部的資料電壓為VD1，而電晶體4100的臨界電壓為Vth。
在寫入工作1中，在將佈線4003的電位設定為VD1並將佈線4001的電位設定為接地電位之後，使佈線4001處於電浮動狀態。此外，將佈線4005及4006的電位設定為高位準。另外，將佈線4007至4009的電位設定為低位準。由此，處於電浮動狀態的節點FG2的電位上升，電流流過電晶體4100。當電流流過時，佈線4001的電位上升。此外，電晶體4400及電晶體4200成為導通 狀態。因此，隨著佈線4001的電位上升，節點FG1及FG2的電位就上升。當節點FG2的電位上升而電晶體4100的閘極與源極之間的電壓(Vgs)成為電晶體4100的臨界電壓Vth時，流過電晶體4100中的電流變小。因此，佈線4001、節點FG1及FG2的電位上升停止，而被固定為比VD1低出Vth的“VD1-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4003的VD1被施加到佈線4001，而節點FG1及FG2的電位上升。當由於電位的上升而節點FG2的電位成為“VD1-Vth”時，電晶體4100的Vgs成為Vth，所以電流停止。
接著，說明對連接於節點FG2的資料保持部進行的資料電壓的寫入工作(以下稱為寫入工作2)。注意，在該說明中，寫入到連接於節點FG2的資料保持部的資料電壓為VD2。
在寫入工作2中，在將佈線4001的電位設定為VD2並將佈線4003的電位設定為接地電位之後，使佈線4003處於電浮動狀態。此外，將佈線4007的電位設定為高位準。另外，將佈線4005、4006、4008及4009的電位設定為低位準。將電晶體4300處於導通狀態，而將佈線4003的電位設定為低位準。因此，節點FG2的電位也降低到低位準，而電流流過電晶體4100。當電流流過時，佈線4003的電位上升。此外，電晶體4300成為導通狀態。因此，隨著佈線4003的電位上升，節點FG2的電 位就上升。當節點FG2的電位上升而電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100中的電流變小。因此，佈線4003及節點FG2的電位的上升停止，而被固定為比VD2低出Vth的“VD2-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4001的VD2被施加到佈線4003，而節點FG2的電位上升。當由於電位的上升而節點FG2的電位成為“VD2-Vth”時，電晶體4100的Vgs成為Vth，所以電流停止。此時，電晶體4200和4400都處於關閉狀態，而節點FG1的電位保持在寫入工作1中寫入的“VD1-Vth”。
在圖31所示的半導體裝置中，在將資料電壓寫入到多個資料保持部之後，將佈線4009的電位設定為高位準，而使節點FG1及FG2的電位上升。然後，使各電晶體關閉以停止電荷移動，來保持所寫入的資料電壓。
藉由如上所述的對節點FG1及FG2進行資料電壓的寫入工作，可以將資料電壓保持在多個資料保持部。注意，雖然作為所寫入的電位的例子舉出了“VD1-Vth”及“VD2-Vth”，但是這些電位是對應於多值的資料的資料電壓。因此，當在各資料保持部中保持4位元的資料時，可能會得到16個值的“VD1-Vth”及16位的“VD2-Vth”。
接著，說明對圖31所示的半導體裝置進行的資料讀出工作。
首先，說明對連接於節點FG2的資料保持部 進行的資料電壓的讀出工作(以下稱為讀出工作1)。
在讀出工作1中，對預充電後處於電浮動狀態的佈線4003進行放電。將佈線4005至4008的電位設定為低位準。另外，將佈線4009的電位設定為低位準，而使處於電浮動狀態的節點FG2的電位為“VD2-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體4100的Vgs就變小。當電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位“VD2-Vth”高出Vth的值的“VD2”。該佈線4003的電位對應於連接到節點FG2的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG2的資料保持部的資料。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此電流流過電晶體4100。當電流流過時，處於浮動狀態的佈線4003的電位降低而成為“VD2”。在電晶體4100中，由於節點FG2的“VD2-Vth”與佈線4003的“VD2”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作2中寫入的VD2被讀出到佈線4003。
在取得連接於節點FG2的資料保持部的資料之後，使電晶體4300導通，而使節點FG2的“VD2-Vth”放電。
接著，將保持在節點FG1的電荷分配在節點FG1及節點FG2，而將連接於節點FG1的資料保持部的資料電壓移動到連接於節點FG2的資料保持部。在此，將佈線4001及4003的電位設定為低位準。將佈線4006的電位設定為高位準。將佈線4005、佈線4007至4009的電位設定為低位準。藉由使電晶體4200導通，節點FG1的電荷被分配在節點FG1與節點FG2之間。
在此，電荷分配後的電位從所寫入的電位“VD1-Vth”降低。因此，電容器4600的電容值較佳大於電容器4500的電容值。或者，寫入到節點FG1的電位“VD1-Vth”較佳大於表示相同的資料的電位“VD2-Vth”。如此，藉由改變電容值的比例而使預先寫入的電位變大，可以抑制電荷分配後的電位下降。關於電荷分配所引起的電位變動，將在後面進行說明。
接著，說明對連接於節點FG1的資料保持部進行的資料電壓的讀出工作(以下稱為讀出工作2)。
在讀出工作2中，對預充電後處於電浮動狀態的佈線4003進行放電。將佈線4005至4008的電位設定為低位準。另外，佈線4009的電位在預充電時被設定為高位準，之後被設定為低位準。藉由將佈線4009的電位設定為低位準，使處於電浮動狀態的節點FG2的電位成為電位“VD1-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體 4100的Vgs就變小。當電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位“VD1-Vth”高出Vth的值的“VD1”。該佈線4003的電位對應於連接到節點FG1的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG1的資料保持部的資料。以上是對連接於節點FG1的資料保持部進行的資料電壓的讀出工作。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此電流流過電晶體4100。當電流流過時，處於浮動狀態的佈線4003的電位降低而成為VD1。在電晶體4100中，由於節點FG2的“VD1-Vth”與佈線4003的“VD1”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作1中寫入的“VD1”被讀出到佈線4003。
藉由如上所述的對節點FG1及FG2進行資料電壓的讀出工作，可以從多個資料保持部讀出資料電壓。例如，藉由在節點FG1及節點FG2的每一個中保持4位(16個值)的資料，總共可以保持8位(256個值)的資料。另外，雖然在圖31中採用了由第一層4021至第三層4023構成的結構，但是藉由形成更多的層，能夠實現記憶容量的增大而無需增加半導體裝置的面積。
注意，所讀出的電位可以作為比所寫入的資料電壓高出Vth的電壓被讀出。因此，可以藉由抵消在寫 入工作中寫入的“VD1-Vth”或“VD2-Vth”的Vth而讀出。其結果是，在可以提供每記憶單元的記憶容量的同時，還可以將所讀出的資料接近於正確的資料，所以可以實現較高的資料可靠性。
圖32示出對應於圖31的半導體裝置的剖面圖。圖32所示的半導體裝置包括電晶體4100至電晶體4400、電容器4500及電容器4600。在此，電晶體4100形成在第一層4021中，電晶體4200、4300及電容器4500形成在第二層4022中，並且，電晶體4400及電容器4600形成在第三層4023中。
在此，關於電晶體4200至4400可以參照電晶體3300的記載，關於電晶體4100可以參照電晶體3200的記載。另外，關於其他佈線及絕緣體等也可以適當地參照圖28的記載。
注意，在圖28所示的半導體裝置的電容器3400中，以平行於基板的方式設置導電層而形成電容器，但是在電容器4500及4600中，將導電層設置為溝槽形狀而形成電容器。藉由採用這種結構，即便佔有面積相同也能夠確保較大的電容值。
<記憶體裝置4>
圖27C所示的半導體裝置的與圖27A所示的半導體裝置不同之處在於包括電晶體3500及第六佈線3006。在此情況下也可以藉由與圖27A所示的半導體裝置相同的工 作進行資訊的寫入及保持工作。另外，作為電晶體3500，可以使用與上述電晶體3200相同的電晶體。
第六佈線3006與電晶體3500的閘極電連接，電晶體3500的源極和汲極中的一個與電晶體3200的汲極電連接，電晶體3500的源極和汲極中的另一個與第三佈線3003電連接。
圖33示出圖27C所示的半導體裝置的剖面圖的一個例子。圖34示出大致與圖33所示的B1-B2方向垂直的B3-B4方向的剖面的一個例子。圖33及圖34所示的圖27C中的半導體裝置包括層1627至層1631的5個層。 層1627包括電晶體3200、電晶體3500、電晶體3600。層1628及層1629包括電晶體3300。
層1627包括基板1400、基板1400上的電晶體3200、電晶體3500、電晶體3600、電晶體3200等上的絕緣體1464以及插頭1541等的插頭。插頭1541等例如與電晶體3200等的閘極電極、源極電極或汲極電極等連接。插頭1541較佳為以填充絕緣體1464的方式形成。
關於電晶體3200、電晶體3500、電晶體3600，可以參照電晶體2200的記載。
作為絕緣體1464，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等。
絕緣體1464可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD 法或PLD法等形成。尤其是，當利用CVD法，較佳為利用電漿CVD法形成該絕緣體時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
另外，作為絕緣體1464，可以使用碳氮化矽(silicon carbonitride)、氧碳化矽(silicon oxycarbide)等。此外，可以使用USG(Undoped Silicate Glass：未摻雜矽玻璃)、BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)、BSG(Borosilicate Glass：硼矽玻璃)等。可以利用常壓CVD法形成USG、BPSG等。此外，例如可以利用塗布法形成HSQ(氫倍半矽氧烷)等。
絕緣體1464可以為單層或者層疊有多種材料的疊層。
在此，圖33示出絕緣體1464包括絕緣體1464a和該絕緣體1464a上的絕緣體1464b的兩層的例子。
絕緣體1464a較佳為具有與電晶體3200的區域1476及用作電晶體3200等的閘極的導電體1454等之間的良好的緊密性及覆蓋性。
作為絕緣體1464a的一個例子，可以使用利用CVD法形成的氮化矽。在此，絕緣體1464a有時較佳為包含氫。當絕緣體1464a具有氫時，有時減少基板1400所包含的缺陷等，並且提高電晶體3200等的特性。例如，在作為基板1400使用包含矽的材料的情況下，可 以利用氫使矽的懸空鍵等的缺陷終結。
在此，較佳的是，在導電體1454等位於絕緣體1464a下方的導電體與導電體1511等形成在絕緣體1464b上的導電體之間形成的寄生電容較小。由此，絕緣體1464b的介電常數較佳為低。絕緣體1464b的介電常數較佳為比用作電晶體3200等的閘極絕緣體的絕緣體1462低。此外，絕緣體1464b的介電常數較佳為比絕緣體1464a低。例如，絕緣體1464b的相對介電常數較佳低於4，更佳低於3。此外，例如，絕緣體1464b的相對介電常數較佳為絕緣體1464a的相對介電常數的0.7倍以下，更佳為0.6倍以下。
在此，作為一個例子，可以使用氮化矽作為絕緣體1464a，並可以使用USG作為絕緣體1464b。
藉由使用氮化矽及碳氮化矽等透銅性低的材料作為絕緣體1464a及絕緣體1581a等，當作為導電體1511等使用銅時，有時可以抑制銅擴散到絕緣體1464a及絕緣體1581a等的上下方的層中。
另外，例如銅等雜質有可能從沒有被導電體1511a覆蓋的導電體1511b的頂面藉由絕緣體1584等擴散到其上方的層。因此，導電體1511b上的絕緣體1584較佳為使用對銅等雜質的透過性低的材料。例如，絕緣體1584可以採用與絕緣體1581a及絕緣體1581b的疊層結構同樣的疊層結構。
層1628包括絕緣體1581、絕緣體1581上的 絕緣體1584、絕緣體1584上的絕緣體1571以及絕緣體1571上的絕緣體1585。此外，層1628還包括絕緣體1464上的導電體1511等、與導電體1511等連接的插頭1543等以及絕緣體1571上的導電體1513。導電體1511較佳為以填充絕緣體1581的方式形成。插頭1543等較佳為以填充絕緣體1584及絕緣體1571的方式形成。導電體1513較佳為以填充絕緣體1585的方式形成。
另外，層1628也可以包括導電體1413。導電體1413較佳為以填充絕緣體1585的方式形成。
作為絕緣體1584及絕緣體1585，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等。
絕緣體1584及絕緣體1585可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當利用CVD法，較佳為利用電漿CVD法形成該絕緣體時，可以提高覆蓋性，所以是較佳的。此外，較佳為使用四乙氧基矽烷(TEOS：Si(OC2H5)4)作為沉積氣體進行成膜，並且較佳為邊加熱邊進行成膜。藉由這樣的方式形成絕緣體1584及絕緣體1585等，可以降低膜中的氫濃度。在進行加熱時，較佳為以較低的溫度範圍(例如大約為350℃以上且445℃以下的溫度範圍)進行加熱。此外，可以將這樣膜中的氫濃度得到降低的絕緣體用作其他層間絕緣膜。
另外，為了減少電漿所導致的損傷，較佳為 利用熱CVD法、MOCVD法或ALD法。
另外，作為絕緣體1584及絕緣體1585，可以使用碳化矽、碳氮化矽(silicon carbonitride)、氧碳化矽(silicon oxycarbide)等。此外，可以使用USG(Undoped Silicate Glass：未摻雜矽玻璃)、BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)、BSG(Borosilicate Glass：硼矽玻璃)等。可以利用常壓CVD法形成USG、BPSG等。此外，例如可以利用塗布法形成HSQ(氫倍半矽氧烷)等。
絕緣體1584及絕緣體1585可以為單層或者層疊有多種材料的疊層。
絕緣體1581可以層疊多個層而形成。例如，如圖33所示，絕緣體1581可以包括絕緣體1581a及該絕緣體1581a上的絕緣體1581b的兩層。
此外，插頭1543在絕緣體1571上具有凸部。
作為導電體1511、導電體1513、導電體1413及插頭1543等，可以使用金屬材料、合金材料或金屬氧化物材料等導電性材料。例如，可以採用鋁、鈦、鉻、鎳、銅、釔、鋯、鈮、鉬、銀、鉭或鎢等金屬或者以這些金屬為主要成分的合金的單層結構或疊層結構。此外，可以使用氮化鎢、氮化鉬、氮化鈦等金屬氮化物。
在此，導電體1511及導電體1513等的導電體較佳為被用作圖27C所示的半導體裝置的佈線。因此， 有時將這些導電體稱為佈線或佈線層。此外，較佳為利用插頭1543等的插頭連接這些導電體之間。
關於絕緣體1581，可以參照絕緣體1464的記載。此外，絕緣體1581可以為單層或者層疊有多種材料的疊層。在此，圖33示出絕緣體1581包括絕緣體1581a和該絕緣體1581a上的絕緣體1581b的兩層的例子。關於可用於絕緣體1581a及絕緣體1581b的材料及形成方法，分別可以參照可用於絕緣體1464a及絕緣體1464b的材料及形成方法的記載。
作為絕緣體1581a的一個例子可以使用利用CVD法形成的氮化矽。當在圖27C的半導體裝置所包括的半導體元件，例如電晶體3300等中，氫擴散到該半導體元件時，該半導體元件的特性有時下降。因此作為絕緣體1581a較佳為使用氫的釋放量少的膜。氫的釋放量例如可以利用熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)等進行分析。絕緣體1581a的藉由TDS分析在50℃至500℃的範圍內換算為氫原子的氫的釋放量例如為5×1020atoms/cm3以下，較佳為2×1020atoms/cm3以下，更佳為1×1020atoms/cm3以下。或者，絕緣體1581a的單位面積中的換算為氫原子的氫的釋放量例如可以為5×1015atoms/cm2以下，較佳為2×1015atoms/cm2以下，更佳為1×1015atoms/cm2以下。
這種氫原子的脫離量少的氮化矽不僅用於絕緣體1581a，而且可以用於圖33所示的在絕緣體1581a上 方的層的絕緣體。此外，除了上述氮化矽之外，也可以使用與上述實施方式所示的含氫量及含水量得到減少的絕緣體104同樣的絕緣體。
絕緣體1581b的介電常數較佳為比絕緣體1581a低。例如，絕緣體1581b的相對介電常數較佳低於4，更佳低於3。此外，例如，絕緣體1581b的相對介電常數較佳為絕緣體1581a的相對介電常數的0.7倍以下，更佳為0.6倍以下。
絕緣體1571較佳為使用雜質的透過性低的絕緣材料形成。例如，絕緣體1571的透氧性較佳為低。此外，例如，絕緣體1571的透氫性較佳為低。此外，例如，絕緣體1571的透水性較佳為低。
作為絕緣體1571，例如可以使用氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)、氮化矽等的單層或疊層。或者，例如可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯、氧化鎵。此外，可以對這些絕緣體進行氮化處理來形成氧氮化物。可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。尤其是，氧化鋁對水或氫具有優良的阻擋性，所以是較佳的。
此外，作為絕緣體1571，例如可以使用碳化矽、碳氮化矽、氧碳化矽等。
作為絕緣體1571，可以層疊水或氫的透過性 低的材料的層和包含其他絕緣材料的層。例如，可以使用包含氧化矽或氧氮化矽的層、包含金屬氧化物的層等的疊層。
在此，例如，當圖27C所示的半導體裝置包括絕緣體1571時，可以抑制導電體1513及導電體1413等所包含的元素擴散到絕緣體1571及其下方的層(絕緣體1584、絕緣體1581、層1627等)。
在此，在絕緣體1571的介電常數比絕緣體1584高的情況下，絕緣體1571的厚度較佳為比絕緣體1584小。絕緣體1584的相對介電常數例如較佳為絕緣體1571的相對介電常數的0.7倍以下，更佳為0.6倍以下。此外，例如，絕緣體1571的厚度較佳為5nm以上且200nm以下，更佳為5nm以上且60nm以下，絕緣體1584的厚度較佳為30nm以上且800nm以下，更佳為50nm以上且500nm以下。例如，絕緣體1571的厚度較佳為絕緣體1584的厚度的三分之一以下。
層1629包括電晶體3300、插頭1544及插頭1544b等的插頭。插頭1544及插頭1544b等的插頭與層1628所包括的導電體1513、電晶體3300所包括的閘極電極、源極電極或汲極電極連接。關於電晶體3300的結構，可以參照上述電晶體20、電晶體2100等的記載。
電晶體3300包括導電體1413、絕緣體1571a、絕緣體1402、導電體1416a、導電體1416b、導電體1404、絕緣體1408、絕緣體1591。關於導電體1413、 絕緣體1571a、絕緣體1402、導電體1416a、導電體1416b、導電體1404、絕緣體1408及絕緣體1591，分別可以參照導電體102、絕緣體103、絕緣體104、導電體108a、導電體108b、導電體114、絕緣體116及絕緣體118。
此外，如圖76及圖77所示，可以設置相當於電晶體20中的絕緣體105的絕緣體1402a。圖76及圖77對應於圖33及圖34，並且圖76及圖77的與圖33及圖34不同之處只在於設置有絕緣體1402a。例如，可以在絕緣體1585與絕緣體1571a之間設置有絕緣體1402a。在絕緣體1402a、絕緣體1571a及絕緣體1402之中，絕緣體1571a較佳為具有電子俘獲區域。當絕緣體1402a及絕緣體1402具有抑制電子釋放的功能時，被絕緣體1571a俘獲的電子像固定負電荷那樣動作。因此，藉由對絕緣體1571a注入電子，可以改變電晶體3300的臨界電壓。藉由對導電體1413施加正電位或負電位來可以對絕緣體1571a注入電子。
另外，根據對導電體1413施加電位的時間或/及所施加的電位，可以調整電子注入量，因此，可以獲得所希望的電晶體的臨界電壓。可以將施加於導電體1413的電位設定為在絕緣體1402a中使穿隧電流流過的程度的電位。例如，可以施加20V以上且60V以下，較佳為24V以上且50V以下，更佳為30V以上且45V以下的電位。電位的施加時間例如可以為0.1秒以上且20秒以 下，較佳為0.2秒以上且10秒以下的範圍內。
與上述實施方式同樣地，設置在絕緣體1571與相當於電晶體20的絕緣體106a的絕緣體之間的絕緣體的疊層膜(在本實施方式中，絕緣體1585、絕緣體1402a、絕緣體1571a及絕緣體1402的疊層膜)所包含的水或氫的含量較佳為少。如上所述，在絕緣體1571為具有阻擋水或氫的功能的絕緣體的情況下，當形成成為電晶體20的絕緣體106a及半導體106b的氧化物時，供應給該氧化物的水或氫是包含在絕緣體1585、絕緣體1402a、絕緣體1571a及絕緣體1402中的。由此，若當形成該氧化物時在絕緣體1585、絕緣體1402a、絕緣體1571a及絕緣體1402的疊層膜中，尤其在絕緣體1402中包含的水或氫的含量足夠少，就可以減少供應給該氧化物的水或氫。
另外，導電體1416a及導電體1416b較佳為包含對與其頂面接觸的插頭1544b所包含的元素的透過性低的材料。
導電體1416a及導電體1416b可以為疊層膜。作為一個例子，在此，導電體1416a及導電體1416b為第一層和第二層的疊層。在此，在氧化物半導體層上形成第一層，並在第一層上形成第二層。第一層例如使用鎢，第二層例如使用氮化鉭。在此，插頭1544b等例如使用銅。銅具有低電阻率，較佳為用於插頭或佈線等的導電體。另一方面，銅容易擴散，在擴散到電晶體的半導體層或閘極絕緣膜等時，有時引起電晶體的特性下降。當導電 體1416a及導電體1416b包含氮化鉭時，有時可以抑制插頭1544b等所包含的銅擴散到氧化物半導體層。
本發明的一個實施方式的圖27C所示的半導體裝置較佳為具有在插頭或佈線等包含帶來半導體元件的特性下降的元素及化合物的情況下可以抑制該元素及化合物擴散到半導體元件的結構。
層1630包括絕緣體1592、導電體1514等的導電體以及插頭1545等的插頭。插頭1545等與導電體1514等的導電體連接。
層1631包括電容器3400。電容器3400包括導電體1516、導電體1517以及絕緣體1572。絕緣體1572具有夾在導電體1516與導電體1517之間的區域。層1631較佳為包括絕緣體1594及導電體1517上的插頭1547。插頭1547較佳為以填充絕緣體1594的方式形成。層1631較佳為包括連接到層1630所包括的插頭的導電體1516b及導電體1516b上的插頭1547b。
層1631也可以包括連接到插頭1547或插頭1547b的佈線層。在圖33所示的例子中，佈線層包括連接到插頭1547或插頭1547b的導電體1518等、導電體1518上的插頭1548、絕緣體1595、插頭1548上的導電體1519以及導電體1519上的絕緣體1599。插頭1548較佳為以填充絕緣體1595的方式形成。絕緣體1599在導電體1519上具有開口部。
本實施方式所示的結構可以與其他實施方式 所示的結構適當地組合而使用。
實施方式5
在本實施方式中，對利用本發明的一個實施方式的電晶體等的攝像裝置的一個例子進行說明。
〈攝像裝置〉
以下對本發明的一個實施方式的攝像裝置進行說明。
圖35A是示出本發明的一個實施方式的攝像裝置200的例子的平面圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列(p及q為2以上的整數)的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。此外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
攝像裝置200較佳為包括光源291。光源291能夠發射檢測光P1。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路或轉換電路中的一個。此外，也可以在形成像素部210的基板上製造週邊電路。另外，也可以將IC 晶片等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以上。
如圖35B所示，在攝像裝置200所包括的像素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以提高攝像裝置200的攝像質量。
〈像素的結構例子1〉
藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片(濾色片)組合，可以獲得用來實現彩色影像顯示的資料。
圖36A是示出用來取得彩色影像的像素211的一個例子的平面圖。圖36A所示的像素211包括設置有使紅色(R)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212R”)、設置有使綠色(G)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212G”)及設置有使藍色(B)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212B”)。子像素212可以被用作光感測器。
子像素212(子像素212R、子像素212G及子像素212B)與佈線231、佈線247、佈線248、佈線 249、佈線250電連接。此外，子像素212R、子像素212G及子像素212B分別連接於獨立的佈線253。在本說明書等中，例如將與第n行的像素211連接的佈線248及佈線249分別稱為佈線248[n]及佈線249[n]。此外，例如，將與第m列的像素211連接的佈線253稱為佈線253[m]。此外，在圖36A中，將與第m列的像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為佈線253[m]G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖36B示出配置在第n行(n為1以上且p以下的整數)第m列(m為1以上且q以下的整數)的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖36B中，配置在第n行第m列的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。此外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。此外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片不侷限於紅色(R)濾色片、綠色(G)濾色片、藍色(B)濾色片，也可以 使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，可以使用如下像素211，該像素211除了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的各子像素212以外，還包括設置有使黃色(Y)的光透過的濾色片的子像素212。或者，可以使用如下像素211，該像素211除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的各子像素212以外，還包括設置有使藍色(B)的光透過的濾色片的子像素212。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的影像的顏色再現性。
例如，在圖36A中，檢測紅色的波長區域的光的子像素212、檢測綠色的波長區域的光的子像素212及檢測藍色的波長區域的光的子像素212的像素數比(或受光面積比)不侷限於1：1：1。例如，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的光的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
此外，藉由使用反射或吸收可見光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND(ND：Neutral Density)濾光片(減光濾光片)，可以防止大光量光入射光電轉換元件(受光元件)時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。這裡，參照圖37A及圖37B的剖面圖說明像素211、濾光片254、透鏡255的配置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖37A所示，可以使光256穿過形成在像素211中的透鏡255、濾光片254(濾光片254R、濾光片254G及濾光片254B)及像素電路230等而入射到光電轉換元件220。
注意，如由點劃線圍繞的區域所示，有時箭頭所示的光256的一部分被佈線257的一部分遮蔽。因此，如圖37B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖37A及圖37B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖36A及圖36B所示的子像素212以外，還可以包括具有第一濾光片的子像素212。
〈像素的結構例子2〉
下面，對包括使用矽的電晶體及使用氧化物半導體的電晶體的像素的一個例子進行說明。
圖38A及圖38B是構成攝像裝置的元件的剖面圖。圖38A所示的攝像裝置包括設置在矽基板300上的使用矽形成的電晶體351、在電晶體351上層疊配置的使用氧化物半導體形成的電晶體352及電晶體353以及設置在矽基板300中的光電二極體360。各電晶體及光電二極體360與各種插頭370及佈線371電連接。此外，光電二極體360的陽極361藉由低電阻區域363與插頭370電連接。
攝像裝置包括：包括設置在矽基板300上的電晶體351及光電二極體360的層310、以與層310接觸 的方式設置且包括佈線371的層320、以與層320接觸的方式設置且包括電晶體352及電晶體353的層330、以與層330接觸的方式設置且包括佈線372及佈線373的層340。
在圖38A的剖面圖的一個例子中，在矽基板300中，在與形成有電晶體351的面相反一側設置有光電二極體360的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。此外，光電二極體360的受光面也可以是與形成有電晶體351的面相同的面。
在像素僅包括使用氧化物半導體的電晶體時，層310為包括使用氧化物半導體的電晶體的層，即可。或者，像素也可以只包括使用氧化物半導體的電晶體而省略層310。
在像素僅包括使用矽的電晶體時，也可以省略層330。圖38B示出省略層330的剖面圖的一個例子。
矽基板300也可以是SOI基板。此外，也可以使用包含鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體的基板代替矽基板300。
這裡，在包括電晶體351及光電二極體360的層310與包括電晶體352及電晶體353的層330之間設置有絕緣體380。注意，絕緣體380的位置不侷限於此。
設置在電晶體351的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體351 的可靠性。另一方面，設置在電晶體352及電晶體353等附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體352及電晶體353等的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，較佳為在它們之間設置具有阻擋氫的功能的絕緣體380。藉由將氫封閉在絕緣體380下，可以提高電晶體351的可靠性。再者，由於可以抑制氫從絕緣體380下擴散至絕緣體380上，所以可以提高電晶體352及電晶體353等的可靠性。
作為絕緣體380例如使用具有阻擋氧或氫的功能的絕緣體。
在圖38A的剖面圖中，可以以設置在層310中的光電二極體360與設置在層330中的電晶體重疊的方式形成。因此，可以提高像素的集成度。就是說，可以提高攝像裝置的解析度。
如圖39A1及圖39B1所示，可以使攝像裝置的一部分或全部彎曲。圖39A1示出使攝像裝置在該圖式中的點劃線X1-X2的方向上彎曲的狀態。圖39A2是沿著圖39A1中的點劃線X1-X2所示的部分的剖面圖。圖39A3是沿著圖39A1中的點劃線Y1-Y2所示的部分的剖面圖。
圖39B1示出使攝像裝置在該圖式中的點劃線X3-X4的方向上彎曲且在該圖式中的點劃線Y3-Y4的方向上彎曲的狀態。圖39B2是沿著圖39B1中的點劃線X3- X4所示的部分的剖面圖。圖39B3是沿著圖39B1中的點劃線Y3-Y4所示的部分的剖面圖。
藉由使攝像裝置彎曲，可以降低像場彎曲或像散(astigmatism)。因此，可以促進與攝像裝置組合使用的透鏡等的光學設計。例如，由於可以減少用於像差校正的透鏡的數量，因此可以實現使用攝像裝置的電子裝置等的小型化或輕量化。此外，可以提高所拍攝的影像的質量。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式6
在本實施方式中，對包括本發明的一個實施方式的電晶體或上述記憶體裝置等半導體裝置的CPU的一個例子進行說明。
〈CPU的結構〉
圖40是示出其一部分使用上述電晶體的CPU的一個例子的結構的方塊圖。
圖40所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面 1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖40所示的CPU只是簡化其結構而示的一個例子而已，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖40所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼後輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的地址，並根據CPU的狀態進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例 如，時序控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈生成器，並將內部時脈信號CLK2供應到上述各種電路。
在圖40所示的CPU中，在暫存器1196中設置有記憶單元。可以將上述電晶體或記憶體裝置等用於暫存器1196的記憶單元。
在圖40所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇是由正反器保持資料還是由電容器保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖41是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括在電源關閉時失去存儲資料的電路1201、在電源關閉時不失去存儲資料的電路1202、開關1203、開關1204、邏輯元件1206、電容器1207以及具有選擇功能的電路1220。電路1202包括電容器1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或 使電晶體1209關閉的電位持續被輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態/關閉狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀態/關閉狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容器1208的一對電極的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開 關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容器1207的一對電極的一個互相電連接。在此，將連接部分稱為節點M1。可以對電容器1207的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1207的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容器1208的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1208的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容器1207及電容器1208。
控制信號WE輸入到電晶體1209的閘極。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖41示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖41示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當電路1201包括其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖41所示的用於記憶元件1200的電晶體中，作為電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。例如，可以使用其通道形成在矽膜或矽基板中的電晶體。此外，記憶元件1200中的所有電晶體都可以是其通道由氧化物半導體形成的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為其餘的電晶體可以使用其通 道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。
圖41所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容器1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即便在不向記憶元件1200供應電源電壓的期間也可以長期間儲存電容器1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持存儲內容(資料)。
另外，由於該記憶元件藉由使用開關1203及開關1204進行預充電工作，因此可以縮短在再次開始供應電源電壓之後直到電路1201重新保持原來的資料為止所需要的時間。
另外，在電路1202中，電容器1208所保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以根據保持在電 容器1208的信號使電晶體1210處於導通狀態或關閉狀態，並從電路1202讀出對應於該狀態的信號。因此，即便對應於保持在電容器1208中的信號的電位稍有變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，可以在處理器整體中或構成處理器的一個或多個邏輯電路中在短時間內停止電源，從而可以抑制功耗。
雖然說明了將記憶元件1200用於CPU的例子，但也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等以及RF(Radio Frequency：射頻)裝置。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式7
在本實施方式中，參照圖42A至圖43B對利用本發明的一個實施方式的電晶體等的顯示裝置進行說明。
〈顯示裝置的結構〉
作為用於顯示裝置的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL(Electroluminescence：電致發光)元件、有機EL元件等。下面，作為顯示裝置的一個例子對使用EL元件的顯示裝置(EL顯示裝置)及使用液晶元件的顯示裝置(液晶顯示裝置)進行說明。
另外，下面示出的顯示裝置包括密封有顯示元件的面板及在該面板中安裝有包括控制器的IC等的模組。
另外，下面示出的顯示裝置是指影像顯示裝置或光源(包括照明設備)。此外，顯示裝置還包括：安裝有連接器諸如FPC或TCP的模組；在TCP的端部設置有印刷線路板的模組；或者藉由COG方式將IC(集成電路)直接安裝到顯示元件的模組。
圖42A至圖42C是本發明的一個實施方式的EL顯示裝置的一個例子。圖42A示出EL顯示裝置的像素的電路圖。圖42B是示出EL顯示裝置整體的俯視圖。此外，圖42C是對應於圖42B的點劃線M-N的一部分的剖面圖。
圖42A是用於EL顯示裝置的像素的電路圖的一個例子。
在本說明書等中，有時即使不指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件 等)等所具有的所有端子的連接位置，所屬技術領域的通常知識者也能夠構成發明的一個實施方式。就是說，即使未指定連接位置，也可以說發明的一個實施方式是明確的，並且，當在本說明書等記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有該方式。尤其是，在端子的連接位置有多個的情況下，不一定必須要將該端子的連接位置限於指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的一部分的端子的連接位置，就能夠構成發明的一個實施方式。
在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的通常知識者能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的通常知識者能夠指定發明。也就是說，只要指定功能，就可以說是發明的一個實施方式是明確的，而判斷為在本說明書等中記載有該方式。因此，即使只指定某個電路的連接位置而不指定其功能時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。或者，即使只指定某個電路的功能而不指定其連接位置時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。
圖42A所示的EL顯示裝置包含切換元件743、電晶體741、電容器742、發光元件719。
另外，由於圖42A等是電路結構的一個例 子，所以還可以追加設置電晶體。與此相反，在圖42A的各節點中，也可以不追加電晶體、開關、被動元件等。
電晶體741的閘極與切換元件743的一個端子及電容器742的一個電極電連接。電晶體741的源極與電容器742的另一個電極及發光元件719的一個電極電連接。電晶體741的汲極被供應電源電位VDD。切換元件743的另一個端子與信號線744電連接。發光元件719的另一個電極被供應恆電位。另外，恆電位為等於或低於接地電位GND的電位。
作為切換元件743，較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供解析度高的EL顯示裝置。作為切換元件743，使用藉由與電晶體741同一製程形成的電晶體，由此可以提高EL顯示裝置的生產率。作為電晶體741及/或切換元件743，例如可以適用上述電晶體。
圖42B是EL顯示裝置的俯視圖。EL顯示裝置包括基板700、基板750、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。密封材料734以包圍像素737、驅動電路735以及驅動電路736的方式配置在基板700與基板750之間。另外，驅動電路735及/或驅動電路736也可以配置在密封材料734的外側。
圖42C是對應於圖42B的點劃線M-N的一部分的EL顯示裝置的剖面圖。
圖42C示出電晶體741，該電晶體741包括：基板700上的導電體704a；導電體704a上的絕緣體712a；絕緣體712a上的絕緣體712b；在絕緣體712b上並與導電體704a重疊的半導體706a及半導體706b；與半導體706a及半導體706b接觸的導電體716a及導電體716b；半導體706b、導電體716a及導電體716b上的絕緣體718a；絕緣體718a上的絕緣體718b；絕緣體718b上的絕緣體718c；以及在絕緣體718c上並與半導體706b重疊的導電體714a。注意，電晶體741的結構只是一個例子，也可以採用與圖42C所示的結構不同的結構。
因此，在圖42C所示的電晶體741中，導電體704a具有閘極電極的功能，絕緣體712a及絕緣體712b具有閘極絕緣體的功能，導電體716a具有源極電極的功能，導電體716b具有汲極電極的功能，絕緣體718a、絕緣體718b及絕緣體718c具有閘極絕緣體的功能，並且導電體714a具有閘極電極的功能。注意，半導體706a、706b有時因光照射而其電特性發生變動。因此，較佳的是導電體704a、導電體716a、導電體716b和導電體714a中的任何一個以上具有遮光性。
注意，以虛線表示絕緣體718a和絕緣體718b之間的介面，這意味著它們的邊界有時不明確。例如，當作為絕緣體718a及絕緣體718b使用同種絕緣體時，根據觀察方法有時無法區分它們。
圖42C示出電容器742，該電容器742包 括：基板上的導電體704b；導電體704b上的絕緣體712a；絕緣體712a上的絕緣體712b；在絕緣體712b上並與導電體704b重疊的導電體716a；導電體716a上的絕緣體718a；絕緣體718a上的絕緣體718b；絕緣體718b上的絕緣體718c；以及在絕緣體718c上並與導電體716a重疊的導電體714b，並且，電容器742具有在導電體716a與導電體714b重疊的區域中絕緣體718a的一部分及絕緣體718b的一部分被去除的結構。
在電容器742中，將導電體704b及導電體714b用作一個電極，將導電體716a用作另一個電極。
因此，可以使用與電晶體741相同的膜製造電容器742。導電體704a及導電體704b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體704a和導電體704b。另外，導電體714a和導電體714b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體714a和導電體714b。
圖42C所示的電容器742是相對於佔有面積的電容大的電容器。因此，圖42C是顯示質量高的EL顯示裝置。注意，雖然圖42C所示的電容器742具有絕緣體718a的一部分及絕緣體718b的一部分被去除以便減薄導電體716a與導電體714b重疊的區域的結構，但是本發明的一個實施方式的電容器的結構不侷限於此。例如，也可以具有絕緣體718c的一部分被去除以便減薄導電體716a與導電體714b重疊的區域的結構。
在電晶體741及電容器742上配置有絕緣體720。在此，絕緣體720也可以具有到達用作電晶體741的源極電極的導電體716a的開口部。在絕緣體720上配置有導電體781。導電體781也可以藉由絕緣體720中的開口部與電晶體741電連接。
在導電體781上配置有到達導電體781的開口部的分隔壁784。在分隔壁784上配置有在分隔壁784的開口部中與導電體781接觸的發光層782。在發光層782上配置有導電體783。導電體781、發光層782和導電體783重疊的區域被用作發光元件719。
至此，說明了EL顯示裝置的例子。接著，將說明液晶顯示裝置的例子。
圖43A是示出液晶顯示裝置的像素的結構例子的電路圖。圖43A和圖43B所示的像素包括電晶體751、電容器752、在一對電極之間填充有液晶的元件(液晶元件)753。
電晶體751的源極和汲極中的一個與信號線755電連接，電晶體751的閘極與掃描線754電連接。
電容器752的一個電極與電晶體751的源極和汲極中的另一個電連接，電容器752的另一個電極與供應共用電位的佈線電連接。
液晶元件753的一個電極與電晶體751的源極和汲極中的另一個電連接，液晶元件753的另一個電極與供應共用電位的佈線電連接。此外，供應到與上述電容 器752的另一個電極電連接的佈線的共用電位與供應到液晶元件753的另一個電極的共用電位可以不同。
假設液晶顯示裝置的俯視圖與EL顯示裝置相同來進行說明。圖42B示出對應於沿著圖43B的點劃線M-N的液晶顯示裝置的剖面圖。在圖43B中，FPC732藉由端子731與佈線733a連接。佈線733a也可以使用與構成電晶體751的導電體或半導體同種的導電體或半導體。
電晶體751參照關於電晶體741的記載。電容器752參照關於電容器742的記載。注意，圖43B示出具有對應於圖42C所示的電容器742之結構的電容器752之結構，但是電容器752之結構不侷限於此。
當將氧化物半導體用於電晶體751的半導體時，可以實現關態電流極小的電晶體。因此，保持在電容器752中的電荷不容易洩漏，而可以長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像、靜態影像時，藉由使電晶體751處於關閉狀態，不需要用來使電晶體751工作的功率，由此可以實現低功耗的液晶顯示裝置。另外，因為可以縮小電容器752的佔有面積，所以可以提供一種開口率高的液晶顯示裝置或高解析度液晶顯示裝置。
在電晶體751及電容器752上配置有絕緣體721。在此，絕緣體721具有到達電晶體751的開口部。在絕緣體721上配置有導電體791。導電體791藉由絕緣體721中的開口部與電晶體751電連接。
在導電體791上配置有用作配向膜的絕緣體792。在絕緣體792上配置有液晶層793。在液晶層793上配置有用作配向膜的絕緣體794。在絕緣體794上配置有間隔物795。在間隔物795及絕緣體794上配置有導電體796。在導電體796上配置有基板797。
藉由採用上述結構，可以提供一種包括佔有面積小的電容器的顯示裝置。或者，可以提供一種顯示質量高的顯示裝置。或者，可以提供一種高解析度顯示裝置。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置可以採用各種方式或者包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括白色、紅色、綠色或藍色等的發光二極體(LED：Light Emitting Diode)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器面板(PDP)、使用微機電系統(MEMS)的顯示元件、數位微鏡裝置(DMD)、數位微快門(DMS)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器或使用碳奈米管的顯示元件等中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。
作為使用EL元件的顯示裝置的例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水、電子粉流體(在日本註冊的商標)或電泳元件的顯示裝置的例子，有電子紙等。注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
注意，當使用LED時，也可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體等。並且，在其上設置具有結晶的p型GaN半導體等，能夠構成LED。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體之間設置AlN層。可以利用MOCVD形成LED所包括的GaN半導體。注意，當設置石墨烯時，可以以濺射法形成LED所包括的GaN半導體。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式8
在本實施方式中，對利用本發明的一個實施方式的電晶體等的電子裝置進行說明。
〈電子裝置〉
本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠再現如數位影音光碟(DVD：Digital Versatile Disc)等儲存媒體的內容並具有可以顯示該再現影像的顯示器的裝置)中。另外，作為可以使用本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖44A至圖44F示出這些電子裝置的具體例子。
圖44A是可攜式遊戲機，其包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖44A所示的可攜式遊戲機包括兩個顯示部903和顯示部904， 但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖44B是可攜式資料終端，其包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，可以藉由連接部915改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置還稱為光感測器的光電轉換元件來附加位置輸入功能。
圖44C是膝上型個人電腦，其包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖44D是電冷藏冷凍箱，其包括外殼931、冷藏室門932、冷凍室門933等。
圖44E是視頻攝影機，其包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。並且，第一外殼941和第二外殼942由連接部946連接，可以藉由連接部946改變第一外殼941和第二外殼942之間的角度。顯 示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖44F是汽車，其包括車體951、車輪952、儀表板953及燈954等。
注意，在本實施方式中，對本發明的一個實施方式進行說明。但是，本發明的一個實施方式不侷限於此。換而言之，在本實施方式等中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不侷限於特定的方式。例如，作為本發明的一個實施方式，示出了在電晶體的通道形成區域、源極區域或汲極區域等中包括氧化物半導體的情況的例子，但是本發明的一個實施方式不侷限於此。根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等也可以包括各種各樣的半導體。根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等例如也可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、鋁砷化鎵、磷化銦、氮化鎵或者有機半導體等中的至少一個。或者，例如，根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等也可以不包括氧化物半導體。
實施例1
在本實施例中形成在矽基板上層疊有氧化 矽膜、氧化鉿膜、包含氟的氧化矽膜的樣本，並說明藉由TDS及ESR對該樣本進行分析的結果。在TDS分析中，將形成包含氟的氧化矽膜時的基板溫度設定為350℃、400℃、445℃，形成三個樣本，亦即樣本1A至樣本1C，並對上述樣本進行評價。再者，在ESR的評價中，形成對具有與樣本1A至樣本1C相同的結構的樣本沒有進行加熱處理的樣本1A-1至樣本1C-1、以410℃對樣本1A至樣本1C進行加熱處理的樣本1A-2至樣本1C-2、以490℃對樣本1A至樣本1C進行加熱處理的樣本1A-3至樣本1C-3、以550℃對樣本1A至樣本1C進行加熱處理的樣本1A-4至樣本1C-4，並對上述樣本進行評價。
說明用於TDS的評價的樣本之製造方法。首先，對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的氧化矽膜。以950℃進行4小時的熱氧化，並且作為熱氧化的氛圍使用包含3vol.%的HCl的氧氛圍。
接著，在氧化矽膜上藉由ALD法形成厚度為20nm的氧化鉿膜。在藉由ALD法的成膜中，基板溫度為200℃，使用使包含四二甲基醯胺鉿(TDMAH)的固體氣化的源氣體及作為氧化劑的O3氣體。
接著，在氧化鉿膜上藉由PECVD法形成厚度為30nm的包含氟的氧化矽膜。在形成包含氟的氧化矽膜之前進行以200sccm導入SiH4的預處理20秒鐘。成膜條件為如下：作為沉積氣體使用1.5sccm的SiF4、1000sccm的N2O及1000sccm的Ar，RF電源頻率為60MHz，RF電 源功率為800W，成膜壓力為133Pa。並且，在樣本1A中將基板溫度設定為350℃，在樣本1B中將基板溫度設定為400℃，在樣本1C中將基板溫度設定為445℃。
圖45A至圖45D、圖46A至圖46D及圖47A至圖47D示出對藉由上述步驟形成的樣本1A至樣本1C進行TDS分析的結果。注意，在該TDS分析中，測量相當於氫分子的質荷比m/z=2的釋放量、相當於水分子的質荷比m/z=18的釋放量、相當於氟原子的質荷比m/z=19的釋放量及相當於氧分子的質荷比m/z=32的釋放量。圖45A、圖46A及圖47A示出氫的測量結果，圖45B、圖46B及圖47B示出水的測量結果，圖45C、圖46C及圖47C示出氟的測量結果，圖45D、圖46D及圖47D示出氧的測量結果。在圖45A至圖47D中，橫軸表示基板加熱溫度[℃]，縱軸表示與質荷比的釋放量成正比的強度。
另外，表1示出從圖45A、圖45B、圖45D、圖46A、圖46B、圖46D、圖47A、圖47B、圖47D所示的分佈算出的樣本1A至樣本1C的氫分子、水分子、氧分子的釋放量。注意，在假設TDS分佈的背景的值為最小值的情況下，算出氫分子、水分子、氧分子的釋放量。此外，表1還記載有如下比較樣本1和比較樣本2的各分子的釋放量：在比較樣本1中，藉由PECVD法，使用SiH4，基板溫度為400℃，來形成氧化矽膜代替包含氟的氧化矽膜；在比較樣本2中，藉由PECVD法，使用SiH4，基板溫度為500℃，來形成氧化矽膜代替包含氟的 氧化矽膜。
如表1等所示，在樣本1A中，氫分子釋放量為1.20×1015molecules/cm2，水分子釋放量為1.78×1015molecules/cm2。在樣本1B中，氫分子釋放量為8.58×1014molecules/cm2，水分子釋放量為1.23×1015molecules/cm2。在樣本1C中，氫分子釋放量為8.23×1014molecules/cm2，水分子釋放量為1.08×1015molecules/cm2。
在此，在基板溫度為400℃的條件下形成氧化矽的比較樣本1中，氫分子釋放量為1.18×1015molecules/cm2，水分子釋放量為1.42×1016molecules/cm2。另一方面，在基板溫度為500℃的條件下形成氧化矽的比較樣本2中，氫分子釋放量為7.03×1014molecules/cm2，水分子釋放量為3.19×1015molecules/cm2。如此，在基板溫度為500℃的條件下形成的比較樣本2中，與在基板溫度為400℃的條件下形成的比較樣本1相比，可以相當地抑制氫分子、水分子釋放量，尤其是水分子釋放量。
雖然樣本1A至樣本1C的基板溫度為350℃至445℃，但是上述樣本的水分子釋放量比在基板溫度為 500℃的條件下形成的比較樣本2小。尤其是，與在基板溫度為400℃的條件下形成的比較樣本1相比，樣本1A至樣本1C的水分子釋放量抑制到十分之一左右或更小，確認到非常顯著的效果。關於氫分子釋放量，樣本1A與在基板溫度為400℃的條件下形成的比較樣本1大致相同，而樣本1B及樣本1C與在基板溫度為500℃的條件下形成的比較樣本2大致相同。但是，在對比較樣本1和比較樣本2進行比較時，沒有觀察到比水分子釋放量的差異大的氫分子釋放量的差異。
如此，雖然在基板溫度為350℃至445℃的較低的溫度的條件下利用本實施例所示的方法形成樣本1A至樣本1C，但是可以將它們中的作為雜質的水和氫降低到與在基板溫度為500℃的條件下形成的比較樣本2大致相同的程度。
如上所述，在上述實施方式所示的電晶體中以接觸於氧化物半導體的底面的方式設置且用作閘極絕緣膜的絕緣體105、絕緣體103、絕緣體104的疊層膜中，藉由TDS分析的氫分子釋放量例如較佳為1.2×1015molecules/cm2以下，更佳為9.0×1014molecules/cm2以下。同樣地，在該疊層膜中，藉由TDS分析的水分子釋放量較佳為1.4×1016molecules/cm2以下，更佳為4.0×1015molecules/cm2以下，進一步較佳為2.0×1015molecules/cm2以下。
另外，在本實施例中，以絕緣體105、絕緣體 103、絕緣體104的疊層膜為樣本，樣本1A至樣本1C的水分子釋放量、氫分子釋放量包括從絕緣體104釋放的量、從絕緣體105及絕緣體103釋放且穿過絕緣體104的量。因此，如果對絕緣體104單獨進行評價，則絕緣體104的水分子釋放量、氫分子釋放量估計為與本實施例的疊層膜大致相同或更少。
如上所述，具有樣本1A至樣本1C所示的結構的疊層膜可以在基板溫度為350℃至445℃的較低的溫度的條件下利用PECVD法來形成。並且，在藉由上述步驟形成的疊層膜中，可以如此充分地降低水、氫等。
另外，如表1等所示，在樣本1A至樣本1C中，藉由TDS分析觀察到氧分子的釋放。因此，藉由將具有樣本1A至樣本1C所示的結構的疊層膜設置在氧化物半導體的下方，可以將氧供應到該氧化物半導體中。這可以認為如下緣故：當進行加熱處理時，包含氟的氧化矽中的氧被氟取代，釋放氧(SiO+F→SiF+O)。
另外，在具有樣本1A至樣本1C所示的結構的疊層膜中，如圖45C、圖46C、圖47C所示，藉由TDS分析確認到氟的釋放。
下面，對用於ESR的評價的樣本的製造方法進行說明。首先，準備具有與上述樣本1A相同的結構的樣本1A-1至樣本1A-4。同樣地，準備具有與上述樣本1B相同的結構的樣本1B-1至樣本1B-4。同樣地，準備具有與上述樣本1C相同的結構的樣本1C-1至樣本1C-4。
接著，在氧氛圍下以410℃對樣本1A-2、樣本1B-2、樣本1C-2進行1小時的加熱處理。另外，在氧氛圍下以490℃對樣本1A-3、樣本1B-3、樣本1C-3進行1小時的加熱處理。在氧氛圍下以550℃對樣本1A-4、樣本1B-4、樣本1C-4進行1小時的加熱處理。此外，對樣本1A-1、1B-1、1C-1沒有進行加熱處理。
圖48示出對藉由上述步驟形成的樣本進行ESR分析的結果。在ESR分析中，測量溫度為10K，微波功率為0.1mW，頻率為9.56GHz。
在本實施例中，藉由ESR分析對具有上述結構的疊層膜中是否包含上述實施方式所記載的NO2進行評價。當氧化矽包含NO2時，有時在100K以下的ESR中觀察到具有如下三個吸收線的信號：g值為2.037以上且2.039以下的第一吸收線；g值為2.001以上且2.003以下的第二吸收線；以及g值為1.964以上且1.966以下的第三吸收線。在X帶的ESR測量中，第一吸收線與第二吸收線的間隔及第二吸收線與第三吸收線的間隔大約為5mT。因此，氮氧化物少的氧化矽的起因於NO2的自旋密度低於1×1018spins/cm3。
在圖48中，橫軸表示各樣本，縱軸表示對應於上述第一至第三吸收線的信號的自旋密度[spins/cm3]。
如圖48所示，在所有樣本中，對應於第一至第三吸收線的信號的自旋密度極低，因此可以認為NO2幾乎不存在。另外，在除了樣本1A-1、樣本1B-1、樣本 1C-1、樣本1C-4之外的樣本中，自旋密度低於檢測下限，因此有藉由在氧氛圍下進行加熱處理可以進一步降低疊層膜中的NO2的傾向。
如此，藉由將具有與本實施例所示的樣本相同的結構的疊層膜例如用作上述實施方式所示的電晶體的絕緣體105、絕緣體103、絕緣體104，絕緣體中的NO2得到降低，因此可以使該電晶體具有穩定的電特性。
實施例2
在本實施例中，作為本發明的一個實施方式的電晶體，形成以接觸於氧化物半導體的底面的方式設置且用作閘極絕緣膜的疊層膜的氫的含量得到降低的樣本2A。另外，作為比較例，形成該疊層膜的氫的含量沒有得到降低的樣本2B。並且，對樣本2A及樣本2B的電晶體的電特性及可靠性進行評價。
注意，關於電晶體的結構可以參照圖1A至圖1D等，關於電晶體的製造方法可以參照圖13A至圖15D等。
首先，作為基板100，準備依次層疊有厚度為100nm的氧化矽膜、厚度為280nm的氮氧化矽膜、厚度為300nm的氧化矽膜以及厚度為300nm的氧化矽膜的矽基板。
接著，作為絕緣體101，藉由濺射法形成厚度為50nm的氧化鋁膜。
接著，藉由濺射法形成厚度為150nm的鎢膜。接著，在鎢膜上形成光阻劑，使用該光阻劑對該鎢膜進行加工，由此形成導電體102。
接著，作為絕緣體105，利用PECVD法形成厚度為10nm的氧化矽膜。
接著，作為絕緣體103，藉由ALD法形成厚度為20nm的氧化鉿膜。在藉由ALD法的成膜中，基板溫度為200℃，使用使包含四二甲基醯胺鉿(TDMAH)的固體氣化的源氣體及作為氧化劑的O3氣體。
接著，作為絕緣體104，藉由PECVD法形成厚度為30nm的氧化矽膜。在此，在樣本2A中，將SiF4用作沉積氣體形成包含氟的氧化矽膜作為絕緣體104，在樣本2B中，將SiH4用作沉積氣體形成氧化矽膜作為絕緣體104。
在樣本2A中，在形成包含氟的氧化矽膜之前進行以200sccm導入SiH4的預處理20秒鐘。樣本2A中的絕緣體104的成膜條件為如下：作為沉積氣體使用1.5sccm的SiF4、1000sccm的N2O及1000sccm的Ar，RF電源頻率為60MHz，RF電源功率為800W，成膜壓力為133Pa，基板溫度為400℃。
樣本2B的絕緣體104的成膜條件為如下：作為沉積氣體使用1sccm的SiH4及800sccm的N2O，RF電源頻率為60MHz，RF電源功率為150W，成膜壓力為40Pa，基板溫度為400℃。
接著，在氧氛圍下以410℃進行1小時的加熱處理。
接著，作為成為絕緣體106a的氧化物膜，藉由DC濺射法形成厚度為40nm的In-Ga-Zn氧化物膜。作為In-Ga-Zn氧化物膜的成膜條件，使用In：Ga：Zn=1：3：4[原子個數比]的靶材，作為沉積氣體使用40sccm的氬氣體及5sccm的氧氣體，成膜壓力為0.7Pa(使用日本佳能-安內華公司製造的小型真空計MG-2進行測定)，成膜功率為500W，基板溫度為200℃，靶材-基板間距離為60mm。
接著，作為成為半導體106b的氧化物膜，藉由DC濺射法形成厚度為20nm的In-Ga-Zn氧化物膜。作為In-Ga-Zn氧化物膜的成膜條件，使用In：Ga：Zn=1：1：1[原子個數比]的靶材，作為沉積氣體使用30sccm的氬氣體及15sccm的氧氣體，成膜壓力為0.7Pa(使用日本佳能-安內華公司製造的小型真空計MG-2進行測定)，成膜功率為500W，基板溫度為300℃，靶材-基板間距離為60mm。
接著，在氮氛圍下以400℃進行1小時的加熱處理並在氧氛圍下以400℃進行1小時的加熱處理。
接著，作為成為導電體108a、108b的導電體，藉由DC濺射法形成厚度為50nm的鎢膜。
接著，在該導電體上形成光阻劑，使用該光阻劑對該導電體進行加工，由此形成導電體108a及導電 體108b。
接著，使用光阻劑、導電體108a及導電體108b對上述氧化物進行加工，由此形成絕緣體106a及半導體106b。
接著，作為成為絕緣體106c的氧化物膜，藉由DC濺射法形成厚度為5nm的In-Ga-Zn氧化物膜。作為In-Ga-Zn氧化物膜的成膜條件，使用In：Ga：Zn=1：3：2[原子個數比]的靶材，作為沉積氣體使用30sccm的氬氣體及15sccm的氧氣體，成膜壓力為0.7Pa，成膜功率為500W，基板溫度為200℃，靶材-基板間距離為60mm。
接著，作為成為絕緣體112的氧氮化物膜，藉由PECVD法形成厚度為13nm的氧氮化矽膜。
接著，作為成為導電體114的導電體，藉由DC濺射法依次形成厚度為30nm的氮化鈦膜及厚度為135nm的鎢膜。接著，在該導電體上形成光阻劑，使用該光阻劑對該導電體進行加工，由此形成導電體114。
接著，使用光阻劑對上述氧化物及氧氮化物進行加工，由此形成絕緣體106c及絕緣體112。
接著，作為絕緣體116，藉由RF濺射法形成厚度為140nm的氧化鋁膜。注意，作為沉積氣體使用25sccm的氬氣體及25sccm的氧氣體，成膜壓力為0.4Pa，成膜功率為2500W，基板溫度為250℃，靶材-基板間距離為60mm。
接著，在氧氛圍下以400℃進行1小時的加熱處理。
接著，藉由PECVD法形成厚度為300nm的氧氮化矽膜。
接著，藉由DC濺射法依次形成厚度為50nm的鈦膜、厚度為200nm的鋁膜及厚度為50nm的鈦膜。接著使用光阻劑對該疊層膜進行加工來形成導電體120a及導電體120b。
如此，形成通道長度L為0.18μm且通道寬度W為0.27μm的電晶體。
對樣本2A及樣本2B的Id-Vg特性(汲極電流-閘極電壓特性)進行測定。在Id-Vg特性的測定中，背閘極電壓為0V。其他測定條件為如下：汲極電壓為0.1V或1.8V，以每次增加0.1V的方式將閘極電壓從-3.0V掃描到3.0V。
圖49A及圖49B示出樣本2A及樣本2B的Id-Vg特性的測定結果。在此，在圖49A及圖49B中，橫軸表示閘極電壓Vg[V]，左側的縱軸表示汲極電流Id[A]，右側的縱軸表示場效移動率μFE[cm2/Vs]。另外，在圖49A及圖49B中，以實線表示汲極電流，以虛線表示場效移動率。
使用SiH4形成絕緣體104，在膜中包含較多的水分子、氫分子的樣本2B中，如圖49B所示，觀察到電晶體特性的不均勻，在整體上汲極電流的上升時的閘極 電壓向負向漂移。另一方面，在使用SiF4形成絕緣體104並降低膜中的水分子、氫分子的樣本2A中，如圖49A所示，顯示良好的電特性。在樣本2A中，在背閘極電壓為0V且汲極電壓Vd=0.1V時，場效移動率為良好的值，亦即3.5cm2/Vs，次臨界擺幅值(S值)也是良好的值，亦即124.2mV/dec。
接著，計算樣本2A的電晶體的臨界電壓Vth及Shift。
在此，對本說明書中的臨界電壓及Shift進行說明。將臨界電壓定義為：在橫軸表示閘極電壓Vg[V]且縱軸表示汲極電流的均方根Id1/2[A]標繪的Vg-Id曲線上，曲線上的傾斜度最大的點處的切線與Id1/2=0的直線(亦即Vg軸)的交點的閘極電壓。注意，在此，以汲極電壓Vd=1.8V計算臨界電壓。
另外，將Id-Vg特性中的汲極電流的上升時的閘極電壓稱為Shift。將本說明書中的漂移值(Shift)定義為：在橫軸表示閘極電壓Vg[V]且縱軸表示汲極電流Id[A]的對數標繪的Vg-Id曲線上，曲線上的傾斜度最大的點處的切線與Id=1.0×10-12[A]的直線的交點的閘極電壓。注意，在此以汲極電壓Vd=1.8V計算Shift。
在樣本2A中，在背閘極電壓為0V時，電晶體的臨界電壓為1.13V且Shift為0.17V，這說明即使背閘極電壓為0V電晶體也具有常關閉的電特性。
在此，樣本2A的絕緣體105、絕緣體103及 絕緣體104的疊層膜對應於實施例1的樣本1A，樣本2B的絕緣體105、絕緣體103及絕緣體104的疊層膜對應於實施例1的比較樣本1。因此可知，藉由將絕緣體105、絕緣體103及絕緣體104的疊層膜的水分子或氫分子的釋放量，尤其是水分子的釋放量設定為上述實施例所示的範圍內，可以得到良好的電晶體特性。另外可知，雖然該電晶體的製程中的加熱溫度為400℃左右，但是可以獲得良好的電晶體特性。
從上述結果可知，藉由PECVD法使用SiF4以與氧化物半導體的底面接觸的方式形成絕緣體104，以降低絕緣體104中的水、氫等，由此可以抑制水、氫等從絕緣體104供應到半導體106b等中而形成缺陷能階。如此，藉由使用缺陷能階密度得到降低的氧化物半導體，可以提供一種具有穩定的電特性的電晶體。
接著，藉由改變形成絕緣體104之後的加熱處理的溫度及形成將成為半導體106b的氧化物膜之後的加熱處理的溫度，來形成具有與樣本2A相同的結構的樣本2A-1至樣本2A-3，並對所形成的各基板的面內25點的Shift的不均勻進行調查。在此，在樣本2A-1中，形成絕緣體104之後的加熱處理的溫度為550℃，形成成為半導體106b的氧化物之後的加熱處理的溫度為550℃。另外，在樣本2A-2中，形成絕緣體104之後的加熱處理的溫度為490℃，形成成為半導體106b的氧化物之後的加熱處理的溫度為450℃。此外，在樣本2A-3中，形成絕 緣體104之後的加熱處理的溫度為410℃，形成成為半導體106b的氧化物之後的加熱處理的溫度為400℃。換言之，在與上述樣本2A相同的條件下對樣本2A-3進行加熱處理。
圖50示出其結果。在圖50中，橫軸表示樣本2A-1至樣本2A-3，縱軸表示Shift[V]。
如圖50所示，樣本2A-1至樣本2A-3都在基板面內的Shift的不均勻小。尤其是，與樣本2A同樣地加熱處理的溫度較低的樣本2A-3具有與加熱處理的溫度較高的樣本2A-1、樣本2A-2大致相同的Shift的不均勻。
下面，測量對於各種應力測試的樣本2A的電特性的變動。
圖51A示出正閘極BT(Bias-Temperature)應力測試的結果。在以下的應力測試中以基板溫度150℃進行。在正閘極BT應力測試中，首先，將背閘極電壓設定為0V，將汲極電壓設定為0.1V或1.8V，以每次增加閘極電壓0.1V的方式從-3.0V掃描到3.0V，由此測定應力測試前的Id-Vg特性。接著，將汲極電壓設定為0V，將背閘極電壓設定為0V，施加3.3V的閘極電壓1小時，由此測定應力測試後的Id-Vg特性。注意，測定在施加應力的100秒後、300秒後、600秒後、1000秒後、30分後、1小時後進行，下面記載施加應力的1小時後的值。如圖51A所示，1小時的正閘極BT應力測試前後的Shift的變 動值(△Shift)較小，亦即0.19V。
另外，圖78A示出：在相同的條件下施加應力的600秒後、1小時後、5小時後、12小時後進行測量的正閘極BT應力測試的結果。在12小時後測量的△Shift為0.29V，這比在1小時後測量的△Shift稍微大。
圖51B示出負閘極BT應力測試的結果。在以下的應力測試中以基板溫度150℃進行。在負閘極BT應力測試中，首先，將背閘極電壓設定為0V，將汲極電壓設定為0.1V或1.8V，以每次增加0.1V的方式將閘極電壓從-3.0V掃描到3.0V，由此測定應力測試前的Id-Vg特性。接著，將汲極電壓設定為0V，將背閘極電壓設定為0V，施加-3.3V的閘極電壓1小時，由此測定應力測試後的Id-Vg特性。注意，測定在施加應力的100秒後、300秒後、600秒後、1000秒後、30分後、1小時後進行，下面記載施加應力的1小時後的值。如圖51B所示，1小時的負閘極BT應力測試前後的△Shift較小，亦即0.13V。
另外，圖78B示出：在相同的條件下施加應力的600秒後、1小時後、5小時後、12小時後進行測量的負閘極BT應力測試的結果。在12小時後測量的△Shift為0.15V，這與在1小時後測量的△Shift大致相同。
圖51C示出正汲極BT應力測試的結果。在以下的應力測試中以基板溫度150℃進行。在正汲極BT應力測試中，首先，將背閘極電壓設定為0V，將汲極電壓設定為0.1V或1.8V，以每次增加閘極電壓0.1V的方式 從-3.0V掃描到3.0V，由此測定應力測試前的Id-Vg特性。接著，將汲極電壓設定為0V，將背閘極電壓設定為0V，施加1.8V的汲極電壓1小時，由此測定應力測試後的Id-Vg特性。注意，測定在施加應力的100秒後、300秒後、600秒後、1000秒後、30分後、1小時後進行，下面記載施加應力的1小時後的值。如圖51C所示，1小時的正汲極BT應力測試前後的△Shift較小，亦即0.01V。
另外，圖78C示出：在相同的條件下施加應力的600秒後、1小時後、5小時後、12小時後進行測量的正汲極BT應力測試的結果。在12小時後測量的△Shift為-0.01，這與在1小時後測量的△Shift大致相同。
圖51D示出負背閘極BT應力測試的結果。另外，以下，在基板溫度為150℃的條件下進行應力測試。在負背閘極BT應力測試中，首先，將背閘極電壓設定為-5V，將汲極電壓設定為0.1V或1.8V，以每次增加0.1V的方式將閘極電壓從-3.0V掃描到3.0V，由此測量應力測試前的Id-Vg特性。接著，將汲極電壓設定為0V，將閘極電壓設定為0V，施加-5V的背閘極電壓1小時，由此測量應力測試後的Id-Vg特性。注意，測量在施加應力的100秒後、300秒後、600秒後、1000秒後、30分後、1小時後進行，下面記載施加應力的1小時後的值。如圖51D所示，1小時的負背閘極BT應力測試前後的△Shift較小，亦即0.02V。
另外，圖78D示出：在相同的條件下施加應 力的600秒後、1小時後、5小時後、12小時後進行測量的負背閘極BT應力測試的結果。在12小時後測量的△Shift為0.05V，這與在1小時後測量的△Shift大致相同。
如上所述，雖然藉由PECVD法使用SiF4以與氧化物半導體的底面接觸的方式形成絕緣體104，以降低絕緣體104中的水、氫等，藉由各種應力測試的電晶體的電特性的變動也小。因此，藉由採用本實施例所示的結構，可以提供一種可靠性高的電晶體。
另外，樣本2A的絕緣體105、絕緣體103及絕緣體104的疊層膜對應於實施例1的樣本1A，樣本2B的絕緣體105、絕緣體103及絕緣體104的疊層膜對應於實施例1的比較樣本1。因此可知，藉由將絕緣體105、絕緣體103及絕緣體104的疊層膜的水分子或氫分子的釋放量，尤其是水分子的釋放量設定為上述實施例1所示的範圍內，可以得到可靠性高的電晶體。另外可知，雖然該電晶體的製程中的加熱溫度為400℃左右，但是可以獲得良好的電晶體特性。
實施例3
在本實施例中，藉由在矽基板上形成氧化矽膜且在其上引入SiH4和SiF4形成包含氟的氧化矽膜來形成樣本，並說明藉由TDS及SIMS對該樣本進行分析的結果。在本實施例中，將SiF4的流量固定為1.5sccm，改變 SiH4的流量，由此形成樣本3A-1至樣本3A-8。另外，將SiF4的流量固定為10sccm，改變SiH4的流量，由此形成樣本3B-1至樣本3B-8。
對樣本3A-1至樣本3A-8、樣本3B-1至樣本3B-8的製造方法進行說明。首先，對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的氧化矽膜。以950℃進行4小時的熱氧化，並且作為熱氧化的氛圍使用包含3vol.%的HCl的氧氛圍。
接著，在氧化矽膜上藉由PECVD法形成厚度為300nm的包含氟的氧化矽膜。成膜條件為如下：作為沉積氣體使用1000sccm的N2O、1000sccm的Ar，RF電源頻率為60MHz，RF電源功率為800W，成膜壓力為133Pa，基板溫度為400℃。並且，在樣本3A-1至樣本3A-8中，SiF4的流量為1.5sccm，在樣本3B-1至樣本3B-8中，SiF4的流量為10sccm。再者，在樣本3A-1及樣本3B-1中，SiH4為0sccm，在樣本3A-2及樣本3B-2中，SiH4為0.2sccm，在樣本3A-3及樣本3B-3中，SiH4的流量為1sccm，在樣本3A-4及樣本3B-4中，SiH4的流量為2sccm，在樣本3A-5及樣本3B-5中，SiH4的流量為4sccm，在樣本3A-6及樣本3B-6中，SiH4的流量為8sccm，在樣本3A-7及樣本3B-7中，SiH4的流量為10sccm，在樣本3A-8及樣本3B-8中，SiH4的流量為20sccm。
圖52示出算出藉由上述步驟形成的樣本3A-1 至樣本3A-8及樣本3B-1至樣本3B-8的包含氟的氧化矽膜的沉積速度的結果。在圖52中，橫軸表示各樣本的SiH4的流量[sccm]，縱軸表示各樣本的沉積速度[nm/min]。
從圖52可知，有藉由在樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8中增加SiH4的流量，沉積速度增高的傾向。但是，當對SiH4的流量相同的樣本進行比較時，樣本3B-1至樣本3B-8的沉積速度比樣本3A-1至樣本3A-8稍微快。SiH4的流量越多，上述沉積速度的差異越明顯。
圖55A至圖58H示出對樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8進行TDS分析的結果。注意，在該TDS分析中，測量相當於氫分子的質荷比m/z=2的釋放量及相當於水分子的質荷比m/z=18的釋放量。圖55A至圖55H示出樣本3A-1至樣本3A-8的氫的TDS測量結果，圖56A至圖56H示出上述樣本的水的TDS測量結果。圖57A至圖57H示出樣本3B-1至樣本3B-8的氫的TDS測量結果，圖58A至圖58H示出上述樣本的水的TDS測量結果。在圖55A至圖58H中，橫軸表示基板加熱溫度[℃]，縱軸表示與質荷比的釋放量成正比的強度。
另外，圖53A和圖53B示出從圖55A至圖55H及圖57A至圖57H所示的氫的測量結果算出的樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8的氫分子的釋放量。在此，在圖53A中，橫軸表示各樣本的SiH4的流 量[sccm]，縱軸表示各樣本的氫分子的釋放量[molecules/cm2]。在圖53B中，橫軸表示各樣本的沉積速度[nm/min]，縱軸表示各樣本的氫分子的釋放量[molecules/cm2]。
另外，圖54A和圖54B示出從圖56A至圖56H及圖58A至圖58H所示的水的測量結果算出的樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8的水分子的釋放量。在此，在圖54A中，橫軸表示各樣本的SiH4的流量[sccm]，縱軸表示各樣本的水分子的釋放量[molecules/cm2]。在圖54B中，橫軸表示各樣本的沉積速度[nm/min]，縱軸表示各樣本的水分子的釋放量[molecules/cm2]。
從如圖53A和圖53B及圖54A和圖54B可知，有藉由在樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8中增加SiH4流量或提高沉積速度，氫、水的釋放量都增加的傾向。另一方面，在圖53A和圖53B及圖54A和圖54B中，在樣本3A-1至樣本3A-8與樣本3B-1至樣本3B-8之間沒有觀察顯著的差異，因此可以認為SiF4的流量的差異沒有引起顯著的差異。
如圖55A至圖55H及圖57A至圖57H所示，在樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8中，在任何溫度下也沒有觀察氫分佈的大的峰值，釋放量也極少。
另外，如圖56A至圖56H及圖58A至圖58H 所示，在樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8中，在基板溫度為100℃附近觀察到水分佈的大的峰值，而確認到水的釋放。此外，在樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8中，SiH4的流量越多，越高溫度區域的峰值從400℃附近的基板溫度開始上升。
如圖54A所示，在SiH4的流量少的樣本3B-1至樣本3B-4中，水分子釋放量極大。另一方面，關於圖58A至圖58D所示的樣本3B-1至3B-8的水分子釋放量，在基板溫度為100℃附近的區域確認到非常大的峰值。就是說，可以認為樣本3B-1至樣本3B-4的水分子釋放量大的原因是對應於上述100℃附近的峰值的水分子。藉由以100℃左右對基板進行加熱可以去除對應於該峰值的水分子，因此藉由以100℃左右對基板進行加熱可以大幅度地降低樣本3B-1至樣本3B-4中的水分子釋放量。
如上所述，可知：依賴於SiH4的流量的包含氟的氧化矽膜的沉積速度與包含於膜中的氫、水的含量具有權衡(trade-off)的關係。例如，如圖52及圖54A所示，藉由將SiH4的流量設定為大於1sccm且小於10sccm，更佳為2sccm以上且4sccm以下，可以獲得較良好的絕緣體104中的水、氫的含量和沉積速度。但是，較佳為考慮包含氟的氧化矽膜中的水、氫的含量及沉積速度而適當地設定SiH4的流量的比例。
接著，圖59A至圖59C及圖60A至圖60C示出對樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8進行 SSDP-SIMS分析而檢測出H、F、N的結果。另外，圖59A至圖59C及圖60A至圖60C所示圖表示出：離各樣本的氧化矽膜與包含氟的氧化矽膜的介面有50nm的包含氟的氧化矽膜中的區域到離該介面有100nm的包含氟的氧化矽膜中的區域的範圍內檢測出的各元素的濃度的平均值。圖59A至圖59C示出樣本3A-1至樣本3A-8的結果，圖59A示出H的檢測結果，圖59B示出F的檢測結果，圖59C示出N的檢測結果。另外，圖60A至圖60C示出樣本3B-1至樣本3B-8的結果，圖60A示出H的檢測結果，圖60B示出F的檢測結果，圖60C示出N的檢測結果。在圖59A至圖59C及圖60A至圖60C中，橫軸表示各樣本的SiH4的流量[sccm]，縱軸表示各樣本的上述平均的濃度[atoms/cm3]。此外，在SIMS測量中，使用ULVAC-PHI公司製造的四極質譜分析儀(ADEPT1010)。
如圖59A及圖60A所示，在上述SIMS測量中，觀察到：伴隨樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8的SiH4流量的增加，氫濃度增高的傾向。另外，在樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8中，氫濃度在1×1020atoms/cm3至1×1021atoms/cm3的範圍內，沒有觀察大的增加。
如圖59B及圖60B所示，觀察到：有伴隨樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8的SiH4流量的增加，氟濃度減少的傾向。樣本3A-1至樣本3A-8的氟濃度在於1×1020atoms/cm3至1×1021atoms/cm3左右的範 圍，另一方面，樣本3B-1至樣本3B-8的氟濃度在於1×1021atoms/cm3至1×1022atoms/cm3左右的範圍，伴隨SiF4流量的增加，膜中的氟濃度也增加。
另外，如圖59C及圖60C所示，在樣本3A-1至樣本3A-8及樣本3B-1至樣本3B-8中，沒有觀察伴隨SiH4流量的增加的氮濃度的明顯的傾向。在SiH4的流量少的區域中，樣本3A-1至樣本3A-8與樣本3B-1至樣本3B-8之間的傾向不同，在SiH4的流量大的區域中，樣本3A-1至樣本3A-8的濃度與樣本3B-1至樣本3B-8的濃度大致相同。
另外，在本實施例中，形成在矽基板上層疊氧化矽膜、氧氮化矽膜、氧化鉿膜、包含氟的氧化矽膜的樣本，進行利用X射線光電子光譜法(XPS：X-ray Photoelectron Spectroscopy)的評價。在利用XPS的評價中，作為比較例，形成如下樣本：在最表面上藉由PECVD法形成氧化矽的樣本3C-1；在最表面上藉由PECVD法形成包含氟的氧化矽的樣本3C-2；在最表面上藉由PECVD法使用包含流量為0.2sccm的SiH4的沉積氣體形成包含氟的氧化矽的樣本3C-3；以及在最表面上藉由PECVD法使用包含流量為4sccm的SiH4的沉積氣體形成包含氟的氧化矽的樣本3C-4。
說明用於XPS的評價的樣本之製造方法。首先，對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的氧化矽膜。以950℃進行4小時的熱氧化，並且 作為熱氧化的氛圍使用包含3vol.%的HCl的氧氛圍。
接著，在氧化矽膜上藉由PECVD法以400℃的基板溫度形成厚度為10nm的氧氮化矽膜。
接著，在氧氮化矽膜上藉由ALD法形成厚度為20nm的氧化鉿膜。在藉由ALD法的成膜中，基板溫度為200℃，使用使包含四二甲基醯胺鉿(TDMAH)的固體氣化的源氣體及作為氧化劑的O3氣體。
接著，在氧化鉿膜上藉由PECVD法形成厚度為30nm的包含氟的氧化矽膜。另外，在作為比較例的樣本3C-1中，藉由PECVD法以500℃的基板溫度形成氧化矽膜。
在樣本3C-2至樣本3C-4，在形成包含氟的氧化矽膜之前進行以200sccm導入SiH4的預處理20秒鐘。例如，成膜條件為如下：作為沉積氣體使用1.5sccm的SiF4、1000sccm的N2O及1000sccm的Ar，RF電源頻率為60MHz，RF電源功率為800W，成膜壓力為133Pa，基板溫度為400℃。並且，在樣本3C-3中，對沉積氣體還追加0.2sccm的SiH4，在樣本3C-4中，對沉積氣體還追加4sccm的SiH4。
圖61A至圖61C示出對藉由上述步驟形成的樣本3C-1至3C-4進行XPS分析的結果。圖61A示出對應於Si的2p軌域的能譜，圖61B示出對應於O的1s軌域的能譜，圖61C示出對應於F的1s軌域的能譜。在圖61A至圖61C中，橫軸表示鍵能[eV]，縱軸表示能譜強 度。另外，表2示出樣本3C-1至樣本3C-4的Si、O、C、F的組成[atomic%]。
如圖61A和圖61B所示，在樣本3C-1至樣本3C-4中，在矽的量與氧的量之間沒有較大的差異。但是，關於氧和氟，如表2所示，隨著沉積氣體中的SiH4的流量變小而SiF4的流量相對地變大，氟的組成變大而氧的組成變小。
另外，如圖61C所示，在沉積氣體中的SiF4的流量相對大的樣本3C-2及樣本3C-3中，F的1s軌域呈現大的峰值。該峰值包括在SiF的共價鍵(685.4eV以上且687.5eV以下，中央值為686.5eV)的範圍內，這示出在樣本3C-2及樣本3C-3的表面上形成有SiF的共價鍵。
實施例4
在本實施例中，形成在矽基板上藉由ALD法或MOCVD法形成氧化鉿膜的樣本，並說明藉由TDS對該樣本進行分析的結果。在本實施例中形成三個樣本，亦 即樣本4A至樣本4C。藉由ALD法使用兩種氣體(包含TDMAH的氣體和O3)形成樣本4A，藉由ALD法使用三種氣體(包含TDMAH的氣體、O3和H2O)形成樣本4B，藉由MOCVD法形成樣本4C。
以下，對樣本4A至樣本4C的製造方法進行說明。
在樣本4A中，在矽基板上藉由ALD法形成厚度為20nm的氧化鉿膜。在藉由ALD法的成膜中，基板溫度為200℃，使用使包含TDMAH的固體氣化的源氣體及作為氧化劑的O3。圖62A示出樣本4A的沉積氣體的時序圖。
在形成樣本4A時，如圖62A所示，首先使用O3對處理室進行吹掃。在O3吹掃中，反復進行0.025秒鐘的O3的引入20次。接著，引入使包含TDMAH的固體氣化的源氣體0.5秒鐘，使用N2吹掃45秒鐘，進行0.1秒鐘的O3的引入，使用N2吹掃25秒鐘。以下，以TDMAH的引入、N2的吹掃、O3的引入、N2的吹掃為一個循環，到獲得20nm的厚度為止反復進行該循環。
在樣本4B中，在矽基板上藉由ALD法形成厚度為20nm的氧化鉿膜。在藉由ALD法的成膜中，基板溫度為200℃，使用三種沉積氣體，亦即，使包含TDMAH的固體氣化的源氣體、作為氧化劑的O3及H2O。圖62B示出樣本4B的沉積氣體的時序圖。
如圖62B所示，在形成樣本4B時，引入使包 含TDMAH的固體氣化的源氣體0.5秒鐘，使用N2吹掃45秒鐘，進行0.03秒鐘的H2O的引入，使用N2吹掃5秒鐘。再者，進行0.1秒鐘的O3的引入，使用N2吹掃5秒鐘，反復進行O3的引入和N2的吹掃10次。以下，以TDMAH的引入、N2的吹掃、H2O的引入、N2的吹掃、10次的O3的引入及N2的吹掃為一個循環，直到獲得20nm的厚度為止反復進行該循環。
在樣本4C中，在矽基板上藉由MOCVD法形成厚度為20nm的氧化鉿膜。在形成樣本4C時，將四(乙基甲基醯胺)鉿(TEMAH)以0.1mol/l的濃度溶解於乙基環己烷(ECH)中，將上述溶液以0.1sccm的流量供應到氣化室，將包含TEMAH的氣體從該氣化室引入到處理室內。其他成膜條件為如下：作為其他沉積氣體使用1000sccm的O2、1800sccm的Ar和1080sccm的N2，成膜壓力為1000Pa，基板溫度為400℃。
圖63A示出對藉由上述步驟形成的樣本4A至4C進行TDS分析的結果。另外，在該TDS分析中，測量相當於水分子的質荷比m/z=18的釋放量。在圖63A中，橫軸表示基板加熱溫度[℃]，縱軸表示與質荷比的釋放量成正比的強度。
另外，圖63B示出從圖63A所示的分佈算出的樣本4A至樣本4C的水分子的釋放量。在圖63B中，橫軸表示各樣本，縱軸表示各樣本的水分子的釋放量[molecules/cm2]。
圖63A及圖63B所示，在樣本4B及樣本4C中，可以將水分子的釋放量降低到樣本4A的四分之一左右。在此，樣本4A的水分子的釋放量為1.1×1016molecules/cm2，樣本4B的水分子的釋放量為2.8×1015molecules/cm2，樣本4C的水分子的釋放量為2.5×1015molecules/cm2。如上述實施方式所示，在樣本4B及樣本4C中，藉由TDS分析測量的水分子的釋放量滿足1.0×1013molecules/cm2以上且1.0×1016molecules/cm2以下的範圍，還滿足1.0×1013molecules/cm2以上且3.0×1015molecules/cm2以下的範圍。
在樣本4B中，藉由在較短的時間內反復進行用作氧化劑的O3的引入和N2吹掃多次，可以從附著於基板表面的TEMAH確實地去除多餘的氫原子等，將其排除到處理室的外部。另外，可以估計：藉由引入兩種氧化劑(O3和H2O)，可以從附著於基板表面的TEMAH去除更多的多餘的氫原子等。如此，藉由防止在成膜時氫原子被引入到膜中，可以降低包含在所形成的氧化鉿膜中的水。
另外，與在ALD Window的溫度範圍內進行成膜的樣本4A相比，樣本4C可以較容易地在高溫(例如，200℃以上)下進行成膜，所以可以估計容易地降低膜中的氫、水。
如此，可以藉由ALD法或MOCVD法形成膜中的氫、水得到降低的氧化鉿膜。
實施例5
在本實施例中，藉由TDS分析對氮化矽膜的成膜條件與來自氮化矽膜的氫分子及水分子的釋放量之間的關係進行評價。
〈成膜流程〉
對氮化矽的成膜的流程進行說明。在成膜中利用PECVD法。
首先，進行用來成膜的準備。該準備包括步驟S001及步驟S002。在步驟S001中，對處理室進行清洗。藉由進行清洗，可以去除例如形成在處理室的內壁等的膜。作為清洗氣體使用NF3氣體，使用RF電源施加電壓。接著，在步驟S002中，作為Pre-coating形成厚度為0.89μm的膜。
接著，形成樣本。樣本的形成製程包括步驟S101至步驟S106。關於步驟S101至步驟S106，將在後面進行說明。在形成第一樣本之後，依次形成第二樣本、第三樣本等多個樣本，在處理室的累積厚度達到規定的量(在此，20μm)時，再次進行步驟S001及步驟S002。
對樣本的形成進行詳細說明。在形成樣本時，進行步驟S101至步驟S106。在步驟S101至步驟S106中，基板溫度為400℃。
在步驟S101中，使RF電源關閉，使APC(Auto Pressure Controller：自動壓力控制器)關閉，電 極間距離為17mm，作為氣體使用矽烷，進行處理2分鐘。矽烷的流量為800sccm。在此，有時將步驟S101稱為“矽烷沖洗(Silane Flush)”。
接著，在步驟S102中，使RF電源關閉，作為壓力、電極間距離及氣體流量的條件採用與步驟S103相同的條件，為了穩定氣體流量和壓力進行處理20秒鐘。
接著，在步驟S103中，作為RF電源的功率、壓力、電極間距離及氣體流量採用將在後面說明的條件，形成氮化矽膜。在此，步驟S103的處理時間根據所希望的厚度決定即可。
接著，在步驟S104中，使RF電源關閉，壓力為133Pa，電極間距離為15mm，作為氣體使用氮，進行處理15秒鐘。氮的流量為2000sccm。
接著，在步驟S105中，RF電源的功率為10W，壓力為133Pa，電極間距離為15mm，作為氣體使用氮，進行處理1分鐘。氮的流量為2000sccm。
接著，在步驟S106中，使RF電源關閉，壓力為133Pa，電極間距離為65mm，將基板移動到基板傳送位置，作為氣體使用氬，進行處理20秒鐘。氬的流量為250sccm。
〈樣本的形成〉
下面，在藉由PECVD法形成氮化矽膜的情況下，對 成膜流程與所得到的氮化矽膜的氫及水的釋放量之間的關係進行調查。
首先，準備126.6mm平方且厚度為0.7mm的p型矽晶圓。接著，對矽晶圓進行熱氧化，形成厚度為100nm的氧化矽膜。接著，分割該矽晶圓，準備四個分割成35mm平方的尺寸的樣本(樣本A01至樣本A04)。
接著，在氧化矽膜上藉由PECVD法形成厚度為100nm的氮化矽膜。
關於樣本A01及樣本A02，進行上述步驟S101至步驟S106，形成氮化矽(with S101/S104/S105)。
關於樣本A03及樣本A04，進行上述步驟S102，進行步驟S103，然後進行步驟S106，由此形成氮化矽(w/o S101/S104/S105)。
在此，在步驟S103中，RF電源的功率為900W，壓力為40Pa，電極間距離為17mm，作為氣體使用矽烷、氮及氨。另外，矽烷的流量為20sccm，氮的流量為500sccm，氨的流量為10sccm。
另外，形成樣本A01及樣本A03之前的處理室的累積厚度大約為0.9μm。此外，形成樣本A02及樣本A04之前的處理室的累積厚度大約為2.8μm。
〈TDS分析〉
接著，對所形成的樣本A01至樣本A04進行TDS測 量。另外，在進行TDS測量時，將樣本A01至樣本A04分割成1cm平方的尺寸。
圖64A和圖64B示出樣本A01及樣本A03的TDS分析。圖64A示出質荷比的m/z=2(H2等)的結果，圖64B示出m/z=18(H2O等)的結果。另外，圖65A和圖65B示出在整個溫度範圍內藉由TDS分析結果的累計而算出的樣本A01至樣本A04的釋放量。在此，在圖65A和圖65B中，假設m/z=2的結果都起因於氫且m/z=18的結果都起因於水。
從圖64A至圖65B可知，在進行步驟S101、S104及S105的樣本A01及樣本A02中，可以降低氫的釋放量。所得到的氫釋放量都為2.0×1015molecules/cm2以下。這可以認為因為步驟S101(Silane Flush)有助於氫的釋放的抑制的緣故。
另外，伴隨累積厚度的增大，在沒有進行步驟S101、S104及S105的樣本中也氫的量得到降低，樣本A04的氫釋放量為9.0×1015molecules/cm2。
實施例6
在本實施例中，藉由TDS分析對來自氮化矽膜的氫及水的量進行評價。
〈樣本的形成〉
以下，對樣本的製造方法進行說明。首先，準備兩個 126.6mm平方的p型矽晶圓。接著，對各矽晶圓進行熱氧化，形成厚度為100nm的氧化矽膜。然後，分割形成有氧化膜的兩個矽晶圓。從兩個矽晶圓形成17個分割為35mm平方的尺寸的樣本。將所得到的17個35mm平方的樣本稱為樣本B01至樣本B17。
接著，在樣本B01至樣本B17的每一個的氧化矽膜上形成厚度為100nm的氮化矽膜。在成膜中利用PECVD法。在成膜中，使用實施例5所示的步驟S101至步驟S106。
以下，關於樣本B01至樣本B17，對用於步驟S103的條件進行說明。基板溫度為400℃。RF電源的頻率為27MHz。電極間距離為17mm。氮的流量為500sccm。矽烷的流量為A[sccm]，氨的流量為B[sccm]，RF電源的功率為C[W]，成膜時的壓力為D[Pa]。以下示出用於樣本B01至樣本B17的成膜的A至D的值。
樣本B01的條件為如下：功率C為900[W]，壓力D為40[Pa]，氨的流量B為10[sccm]。矽烷的流量A為20[sccm]。
在樣本B02至樣本B05的條件下，改變樣本B01的條件下的矽烷的流量。樣本B02至樣本B05的成膜條件為如下：關於矽烷的流量A[sccm]，樣本B02為12，樣本B03為16，樣本B04為24，樣本B05為28。功率C為900[W]，壓力D為40[Pa]，氨的流量B為10[sccm]。
在樣本B06至樣本B09的條件下，改變樣本 B01的條件下的氨的流量。樣本B06至樣本B09的成膜條件為如下：關於氨的流量B[sccm]，樣本B06為0，樣本B07為20，樣本B08為30，樣本B09為40。功率C為900[W]，壓力D為40[Pa]，矽烷的流量A為20[sccm]。
在樣本B10至樣本B13的條件下，改變樣本B01的條件下的功率。樣本B10至樣本B13的成膜條件為如下：關於功率C[W]，樣本B10為600，樣本B11為700，樣本B12為800，樣本B13為1000。壓力D為40[Pa]，矽烷的流量A為20[sccm]，氨的流量B為10[sccm]。
在樣本B14至樣本B17的條件下，改變樣本B01的條件下的壓力。樣本B14至樣本B17的成膜條件為如下：關於壓力D[Pa]，樣本B14為30，樣本B15為50，樣本B16為100，樣本B17為150。功率C為900[W]，矽烷的流量A為20[sccm]，氨的流量B為10[sccm]。
藉由上述製程，得到形成有氮化矽膜的樣本B01至樣本B17。
〈TDS分析〉
接著，對所形成的樣本B01至樣本B17進行TDS測量。另外，在進行TDS測量時，將樣本B01至樣本B17分割成1cm平方的尺寸。
作為改變矽烷的流量的結果，圖66A和圖 66B示出樣本B01至樣本B05的TDS分析。圖66A示出質荷比的m/z=2(H2等)的結果，圖66B示出m/z=18(H2O等)的結果。圖式中的數字示出矽烷的流量。
作為改變氨的流量的結果，圖67A和圖67B示出樣本B01及樣本B06至樣本B09的TDS分析。圖67A表示m/z=2(H2等)的結果，圖67B示出m/z=18(H2O等)的結果。圖式中的數字表示氨的流量。
作為改變RF電源的功率的結果，圖68A和圖68B示出樣本B01及樣本B10至樣本B13的TDS分析。圖68A示出m/z=2(H2等)的結果，圖68B示出m/z=18(H2O等)的結果。圖式中的數字表示功率的值。
作為改變成膜壓力的結果，圖69A和圖69B示出樣本B01及樣本B14至樣本B17的TDS分析。圖69A示出m/z=2(H2等)的結果，圖69B示出m/z=18(H2O等)的結果。圖式中的數字表示壓力的值。
圖70A、圖71A、圖72A及圖73A示出在整個溫度範圍內累計圖66A、圖67A、圖68A及圖69A的TDS分析結果而算出的釋放量。圖70A、圖71A、圖72A及圖73A的橫軸分別表示矽烷的流量、氨的流量、壓力及功率。在此，假設m/z=2的結果都起因於氫。
圖70B、圖71B、圖72B及圖73B示出在全溫度範圍內累計圖66B、圖67B、圖68B及圖69B的TDS分析結果而算出的釋放量。圖70B、圖71B、圖72B及圖73B的橫軸分別為矽烷的流量、氨的流量、壓力及功率。 在此，假設m/z=18的結果都起因於水。
[m/z=2的結果]
首先，對m/z=2的結果進行說明。從圖66A及圖70A可知，與矽烷的流量為12sccm的條件相比，在矽烷的流量為16sccm以上的條件下，有在更高的溫度下氫分子開始釋放，並且氫分子的釋放量也變小的傾向。從圖67A及圖71A可知，氫分子的釋放量大幅度依賴於氨的流量的條件，氨的流量為0sccm的條件下的氫分子的釋放量最小，有伴隨氨的流量的增加氫分子的釋放量也增加的傾向。氨的流量為0sccm的條件下的氫分子的釋放量為1.3×1015molecules/cm2。從圖68A、圖69A、圖72A及圖73A可知，氫分子的釋放量的對於RF電源的功率及成膜壓力的依賴性小。由此可知，藉由將形成氮化矽時的矽烷的流量設定為16sccm以上，可以提高氫分子開始釋放時的溫度。另外可知，藉由減少氨的流量，氫分子的釋放量得到抑制。
[m/z=18的結果]
接著，對m/z=18的結果進行說明。從圖66B可知，在矽烷的流量為28sccm的條件下，在300℃附近確認到水分子的釋放量稍微增加。從圖67B可知，在氨的流量為40sccm的條件下，在300℃附近確認到水分子的釋放稍微增加。從圖68B可知，在功率為700W的條件下， 在300℃附近水分子的釋放量顯著增加，在功率為800W以上的條件下，釋放量得到抑制。有可能可以在功率為800W以上的條件下抑制水分子的釋放。從圖72B可知，在功率為800W的條件下，水分子的釋放量的累計值為低，亦即4.2×1014molecules/cm2。
實施例7
在本實施例中，形成在矽基板上形成有氮化矽膜的樣本7A及在矽基板上形成有氧化矽膜的樣本7B，並說明對上述樣本進行TDS分析的結果。
對用於TDS的評價的樣本的製造方法進行說明。在樣本7A中，在矽晶圓上藉由PECVD法形成厚度為50nm的氮化矽。成膜條件為如下：作為沉積氣體使用20sccm的SiH4、10sccm的NH3、500sccm的N2，RF電源頻率為27MHz，RF電源功率為900W，成膜壓力為40Pa，基板溫度為400℃。
另外，在樣本7B中，在矽晶圓上藉由PECVD法形成厚度為50nm的氧化矽。成膜條件為如下：作為沉積氣體使用15sccm的四乙氧基矽烷(TEOS：Si(OC2H5)4)、750sccm的O2，RF電源頻率為27MHz，RF電源功率為300W，成膜壓力為100Pa，基板溫度為400℃。
圖79A和圖79B及圖80A和圖80B示出對藉由上述步驟形成的樣本7A及樣本7B進行TDS分析的結 果。另外，在該TDS分析中，測量相當於氫分子的質荷比m/z=2的釋放量和相當於水分子的質荷比m/z=18的釋放量。圖79A及圖80A示出氫的測量結果，圖79B及圖80B示出水的測量結果。在圖79A和圖79B及圖80A和圖80B中，橫軸表示基板加熱溫度[℃]，縱軸表示與質荷比的釋放量成正比的強度。
另外，從圖79A和圖79B及圖80A和圖80B所示的分佈算出樣本7A及樣本7B的氫分子及水分子的釋放量。其結果，在樣本7A中，氫分子的釋放量為1.7×1015molecules/cm2，水分子的釋放量為6.3×1014molecules/cm2。此外，在樣本7B中，氫分子的釋放量為1.3×1015molecules/cm2，水分子的釋放量為2.1×1015molecules/cm2。如此，包含在樣本7A及樣本7B中的氫分子和水分子較少。
如圖79A及圖80A和圖80B所示，在基板溫度為400℃以下的範圍內沒有觀察氫分子及水分子的分佈的大的峰值。另外，在圖79B中，雖然在基板溫度為400℃以下的範圍內觀察到水分子的分佈的峰值，但是整體上的峰值強度小。因此，可以估計：在上述實施方式所示的形成絕緣體104時的基板加熱溫度(例如，350℃以上且445℃以下左右的溫度)下，從本實施例所示的氮化矽膜及氧化矽膜釋放的氫分子和水分子較少。因此，即使將本實施例所示的氮化矽膜及氧化矽膜設置在上述實施方式所示的絕緣體104的下方，在形成絕緣體104時或形成絕緣 體104之後的加熱處理中也幾乎不將氫或水等雜質供應到氧化物半導體中。
因此，可以將樣本7A的氮化矽膜例如設置在上述實施方式中的圖33及圖34所示的絕緣體1581a等中作為氫擴散抑制膜。另外，可以將樣本7B的氧化矽膜例如設置在上述實施方式中的圖33及圖34所示的絕緣體1584等中作為層間絕緣膜。
實施例8
在本實施例中，形成在矽基板上形成In-Ga-Zn氧化物且在對該氧化物的一部分進行蝕刻之後進行加熱處理的樣本，並說明藉由SIMS及硬x射線光電子能譜(Hard X-ray Photoelectron Spectroscopy：HX-PES)對該樣本進行分析的結果。
首先，對用於SIMS分析的樣本的製造方法進行說明。在SIMS分析中，形成八個樣本，亦即樣本8A至樣本8H。
首先，在矽晶圓上藉由DC濺射法形成厚度為100nm的In-Ga-Zn氧化物。另外，在形成In-Ga-Zn氧化物時，使用In：Ga：Zn=1：1：1[原子數比]的靶材，以下有時將該氧化物稱為In-Ga-Zn氧化物(111)。此外，作為沉積氣體使用30sccm的氬氣體及15sccm的氧氣體，成膜壓力為0.7Pa(使用日本佳能-安內華公司製造的小型真空計MG-2測量)，成膜功率為500W，基板溫度為300℃，靶 材-基板間距離為60mm。
接著，對於樣本8B至樣本8H，在氮氛圍下以450℃進行1小時的加熱處理，並且在氧氛圍下以450℃進行1小時的加熱處理。
接著，對於樣本8B至樣本8H，藉由ICP乾蝕刻法使In-Ga-Zn氧化物(111)的厚度減少20nm左右。藉由ICP乾蝕刻法，以三個步驟對In-Ga-Zn氧化物(111)進行蝕刻。第一步驟的處理條件為：壓力為1.2Pa，上部一側的RF電源的功率為1000W且下部一側的RF電源的功率為400W，作為蝕刻氣體使用20sccm的甲烷、80sccm的氬，處理時間為53sec。第二步驟的處理條件為：壓力為5.2Pa，上部一側的RF電源的功率為500W且下部一側的RF電源的功率為50W，作為蝕刻氣體使用200sccm的氧，處理時間為3sec。第三步驟的處理條件為：壓力為2.6Pa，上部一側的RF電源的功率為500W且下部一側的RF電源的功率為50W，作為蝕刻氣體使用200sccm的氧，處理時間為60sec。
接著，對於樣本8C至樣本8E，在氮氛圍下進行1小時的加熱處理，對於樣本8F至樣本8H，在氧氛圍下進行1小時的加熱處理。在此，對於樣本8C及樣本8F，以300℃進行加熱處理，對於樣本8D及樣本8G，以350℃進行加熱處理，對於樣本8E及樣本8H，以400℃進行加熱處理。
就是說，樣本8A是到形成In-Ga-Zn氧化物 (111)為止的階段的樣本，樣本8B是到對In-Ga-Zn氧化物(111)進行蝕刻為止的階段的樣本，樣本8C至樣本8E是蝕刻之後在氮氛圍下進行加熱處理的樣本，樣本8F至樣本8H是蝕刻之後在氧氛圍下進行加熱處理的樣本。
圖81A和圖81B示出對藉由上述步驟形成的樣本8A至樣本8H進行SIMS分析的結果。圖81A是樣本8A至樣本8E的圖表，圖81B是樣本8A、樣本8B及樣本8F至樣本8H的圖表。在圖81A和圖81B中，橫軸表示Depth(以In-Ga-Zn氧化物(111)的表面為基準的深度)[nm]，縱軸表示氫濃度[atoms/cm3]。另外，在該SIMS分析中，從In-Ga-Zn氧化物(111)的表面(Depth：0nm)向矽晶圓的方向進行分析，從In-Ga-Zn氧化物(111)的表面到60nm的深度為定量範圍。另外，在SIMS測量中，使用ULVAC-PHI公司製造的四極質譜分析儀(ADEPT1010)。
如圖81A和圖81B所示，在樣本8A中，氫濃度示出相當近於背景值。另一方面，在樣本8B中，氫濃度在In-Ga-Zn氧化物(111)的表面附近成為1×1022atoms/cm3左右，在離表面50nm左右的深度的區域中成為與樣本8A相同的氫濃度。如此，在樣本8B中，確認到：氫擴散到離表面50nm左右的深度。該氫被認為起因於用於形成樣本8B時的蝕刻氣體的甲烷。
另外，如圖81A所示，與樣本8B相比，在樣本8C至樣本8E中，至少在離In-Ga-Zn氧化物(111)的 表面30nm左右的深度的區域中，氫濃度得到降低。這意味著：由於蝕刻擴散到In-Ga-Zn氧化物(111)中的氫經過之後在氮氛圍下進行的加熱處理被脫離。
但是，在300℃下進行加熱處理的樣本8C的氫濃度為1×1020atoms/cm3左右，在350℃下進行加熱處理的樣本8D的氫濃度為1.2×1019atoms/cm3左右。另一方面，在400℃下進行加熱處理的樣本8E的氫濃度與樣本8A大致相等。這可以認為如下緣故：在樣本8C及樣本8D中，由於加熱溫度較低，所以在In-Ga-Zn氧化物(111)中的氧缺陷位點中氫的俘獲與脫離彼此阻礙而使膜中的氫濃度成為平衡狀態。再者，在氮氛圍下進行加熱處理時，氧脫離而氧缺陷增加，因此被氧缺陷位點俘獲的氫原子的量進一步增加。
另外，如圖81B所示，與樣本8B相比，在樣本8F至樣本8H中，至少在離In-Ga-Zn氧化物(111)的表面40nm左右的深度的區域中，氫濃度得到降低。這意味著：由於蝕刻擴散到In-Ga-Zn氧化物(111)中的氫經過之後在氧氛圍下進行的加熱處理被脫離。
注意，在300℃下進行加熱處理的樣本8F的氫濃度為1.1×1019atoms/cm3左右。另一方面，在350℃下進行加熱處理的樣本8G及在400℃下進行加熱處理的樣本8H的氫濃度與樣本8A大致相等。這可以認為如下緣故：在樣本8F中，由於加熱溫度較低，所以在In-Ga-Zn氧化物(111)中的氧缺陷位點中氫的俘獲與釋放彼此阻 礙而使膜中的氫濃度成為平衡狀態。
在此，對於氧氛圍下進行加熱處理的樣本8F至樣本8H，雖然在比在氮氛圍下進行加熱處理的樣本8C至8E低的溫度下進行加熱處理，但是可以進一步降低氫濃度。這可以認為如下緣故：在樣本8F至樣本8H中，藉由在氧氛圍下進行加熱處理供應氧而可以減少氧缺陷，因此可以減少在加熱處理中被氧缺陷俘獲的氫的量。
下面，對HX-PES分析結果進行說明。用於HX-PES分析的樣本是如下三個樣本：藉由與樣本8A同樣的方法形成的樣本8I；藉由與樣本8B同樣的方法製造的樣本8J；以及藉由與樣本8G同樣的方法形成的樣本8K。
圖82示出對樣本8I至樣本8K進行HX-PES分析的結果。在圖82中，橫軸表示鍵能[eV]，縱軸表示信號的強度(任意單位)。另外，圖82所示的資料是以Au的費米能階為基準進行定量化的資料，橫軸0eV是近於In-Ga-Zn氧化物(111)的費米能階的能量。此外，橫軸的0eV至3.2eV的區域對應於In-Ga-Zn氧化物(111)的能隙。
如圖82所示，在0eV至3.2eV的區域中，樣本8J的信號的強度比樣本8I大。在圖表中，樣本8J在2.8eV附近及0eV至0.5eV的區域具有峰值。如上所述，0eV至3.2eV的區域對應於In-Ga-Zn氧化物(111)的能隙，因此可知，具有2.8eV附近及0eV至0.5eV附近的峰 值的樣本8J在能隙內形成有缺陷能階。另外，上述峰值的位置等例如根據圖表的分析方法可能變化。
樣本8J的2.8eV附近的峰值位於能隙的深能階處，這估計為來源於與In-Ga-Zn氧化物(111)的氧缺陷對應的缺陷能階。另外，樣本8J的0eV至0.5eV的區域的峰值位於能隙的淺能階處，估計為與被In-Ga-Zn氧化物(111)的氧缺陷俘獲的氫對應的缺陷能階。如此可知，在進行上述蝕刻的In-Ga-Zn氧化物(111)中，形成氧缺陷及被氧缺陷俘獲的氫原子。
另一方面，在圖表中，蝕刻之後在氧氛圍下進行加熱處理的樣本8K具有與樣本8I大致相同的形狀，與樣本8J不同，樣本8K的2.8eV附近及0eV至0.5eV的區域的信號的強度也顯著地變低。但是，在樣本8K中也稍微出現2.8eV附近的峰值，其部分中的信號的強度比樣本8I稍微高。如此，可知，藉由上述蝕刻形成在In-Ga-Zn氧化物(111)中的氧缺陷及被氧缺陷俘獲的氫經過加熱處理得到降低。
如此，可知，在上述實施方式中，藉由在對半導體106b進行圖案化之後進行加熱處理，可以使擴散到半導體106b中的氫脫離。由此，可以抑制氫等擴散到半導體106b中而形成缺陷能階。如此，藉由使用缺陷能階密度得到降低的氧化物半導體，可以提供一種具有穩定的電特性的電晶體。
實施例9
在本實施例中，作為在絕緣體103中具有電子俘獲區域的電晶體，形成樣本9A及樣本9B，對藉由將電子注入到絕緣體103中發生變化的該電晶體的臨界電壓進行評價。
另外，關於電晶體的結構，可以參照圖9A和圖9B等，關於電晶體的製造方法，可以參照圖13A至圖15D等。
首先，作為基板100，準備依次層疊有厚度為100nm的氧化矽膜、厚度為280nm的氮氧化矽膜、厚度為300nm的氧化矽膜、厚度為300nm的氧化矽膜的矽基板。
接著，作為絕緣體101，藉由濺射法形成厚度為35nm的氧化鋁膜。
接著，藉由PECVD法形成厚度為150nm的氧化矽膜。在該氧化矽膜上形成光阻劑，使用該光阻劑進行加工，由此形成絕緣體107。
接著，藉由CVD法形成厚度為5nm的氮化鈦膜，在其上形成厚度為250nm的鎢膜。之後，進行CMP處理，以填充在絕緣體107的方式形成導電體102。
接著，作為絕緣體105，藉由PECVD法形成厚度為10nm的氧化矽膜。成膜條件為：作為沉積氣體使用1sccm的SiH4、800sccm的N2O，RF電源頻率為60MHz，RF電源功率為150W，成膜壓力為40Pa，基板溫度為500℃。
接著，作為絕緣體103，藉由ALD法形成厚度為20nm的氧化鉿膜。在藉由ALD法的成膜中，基板溫度為200℃，使用使包含四二甲基醯胺鉿(TDMAH)的固體氣化的源氣體及作為氧化劑的O3氣體。
接著，作為絕緣體104，藉由PECVD法形成厚度為30nm的氧化矽。成膜條件為：作為沉積氣體使用1sccm的SiH4、800sccm的N2O，RF電源頻率為60MHz，RF電源功率為150W，成膜壓力為40Pa，基板溫度為500℃。
接著，在氧氛圍下以490℃進行1小時的加熱處理。
接著，作為成為絕緣體106a的氧化物，藉由DC濺射法形成厚度為20nm的In-Ga-Zn氧化物。另外，在形成In-Ga-Zn氧化物時，使用In：Ga：Zn=1：3：4[原子數比]的靶材，作為沉積氣體使用40sccm的氬氣體及5sccm的氧氣體，成膜壓力為0.7Pa(使用由日本佳能-安內華公司製造的小型真空計MG-2測量)，成膜功率為500W，基板溫度為200℃，靶材-基板間距離為60mm。
接著，作為成為半導體106b的氧化物，藉由DC濺射法形成厚度為15nm的In-Ga-Zn氧化物。另外，在形成In-Ga-Zn氧化物時，使用In：Ga：Zn=1：1：1[原子數比]的靶材，作為沉積氣體使用30sccm的氬氣體及15sccm的氧氣體，成膜壓力為0.7Pa(使用由日本佳能-安內華公司製造的小型真空計MG-2測量)，成膜功率為 500W，基板溫度為300℃，靶材-基板間距離為60mm。
接著，在氮氛圍下以450℃進行1小時的加熱處理，並且在氧氛圍下以450℃進行1小時的加熱處理。
接著，作為成為導電體108a、導電體108b的導電體，藉由DC濺射法形成厚度為20nm的鎢膜。
接著，在該導電體上形成光阻劑，使用該光阻劑進行加工，由此形成絕緣體106a、半導體106b及島狀導電體。
接著，在該島狀導電體上形成光阻劑，使用該光阻劑進行加工，由此形成導電體108a及導電體108b。
接著，作為成為絕緣體106c的氧化物，藉由DC濺射法形成厚度為5nm的In-Ga-Zn氧化物。另外，在形成In-Ga-Zn氧化物時，使用In：Ga：Zn=1：3：2[原子數比]的靶材，作為沉積氣體使用30sccm的氬氣體及15sccm的氧氣體，成膜壓力為0.7Pa，成膜功率為500W，基板溫度為200℃，靶材-基板間距離為60mm。
接著，作為成為絕緣體112的氧氮化物，藉由PECVD法形成厚度為10nm的氧氮化矽膜。
接著，作為成為導電體114的導電體，藉由DC濺射法依次形成厚度為10nm的氮化鈦膜、厚度為30nm的鎢膜。接著，在該導電體上形成光阻劑，使用該光阻劑進行加工，形成導電體114。
接著，使用光阻劑對上述氧化物及氧氮化物 進行加工，由此形成絕緣體106c及絕緣體112。
接著，作為絕緣體116，藉由RF濺射法形成厚度為40nm的氧化鋁。另外，作為沉積氣體使用25sccm的氬氣體及25sccm的氧氣體，成膜壓力為0.4Pa，成膜功率為2500W，基板溫度為250℃，靶材-基板間距離為60mm。
接著，在氧氛圍下以400℃進行1小時的加熱處理。
接著，藉由PECVD法形成厚度為150nm的氧氮化矽膜。
接著，藉由DC濺射法依次形成厚度為50nm的鈦膜、厚度為200nm的鋁膜、厚度為50nm的鈦膜。接著，使用光阻劑對上述膜進行加工，由此形成導電體120a及導電體120b。
藉由上述製程，作為樣本9A形成通道長度L為64nm且通道寬度W為51nm的電晶體。另外，作為樣本9B，藉由同樣的方法形成通道長度L為43nm且通道寬度W為44nm的電晶體。
在本實施例中，如圖83E所示，對樣本9A及樣本9B的背閘極(導電體102)施加電位而將電子注入到絕緣體103中，使電晶體的臨界電壓發生變化。在此，在背閘極電壓Vbg=40V，汲極電壓Vd=0V，源極電壓=0V，頂閘極(導電體114)電壓Vg=0V的情況下將電子注入到絕緣體103中。另外，背閘極電壓的施加時間為0 秒、0.4秒、0.8秒、1.2秒、1.6秒、2.0秒及2.4秒，在各電子注入條件下測量Id-Vg特性。在Id-Vg特性的測量中，將背閘極電壓設定為0V，將汲極電壓設定為1.8V，以每次增加0.1V的方式將閘極電壓從-3.0V掃描到3.0V。
圖83A及圖83C示出樣本9A及樣本9B的Id-Vg特性的測量結果。在圖83A及圖83C中，橫軸表示閘極電壓Vg[V]，縱軸表示汲極電流Id[A]。另外，圖83B示出從圖83A的圖表算出的樣本9A的臨界電壓Vth及Shift。同樣地，圖83D示出從圖83C的圖表算出的樣本9B的臨界電壓Vth及Shift。
從圖83A至圖83D可知：在樣本9A及樣本9B中，藉由對背閘極施加電位而將電子注入到絕緣體103中，臨界電壓發生變化。另外，可知：根據對背閘極施加電壓的時間，可以調整臨界電壓。
10‧‧‧電晶體
100‧‧‧基板
101‧‧‧絕緣體
102‧‧‧導電體
103‧‧‧絕緣體
104‧‧‧絕緣體
105‧‧‧絕緣體
106a‧‧‧絕緣體
106b‧‧‧半導體
106c‧‧‧絕緣體
108a‧‧‧導電體
108b‧‧‧導電體
109a‧‧‧低電阻區域
109b‧‧‧低電阻區域
112‧‧‧絕緣體
114‧‧‧導電體
116‧‧‧絕緣體
118‧‧‧絕緣體
120a‧‧‧導電體
120b‧‧‧導電體

Claims (8)

  1. 一種半導體裝置，包括：基板上的第一絕緣體；該第一絕緣體上的第二絕緣體；與該第二絕緣體的頂面的至少一部分接觸的氧化物半導體；與該氧化物半導體的頂面的至少一部分接觸的第三絕緣體；與該氧化物半導體電連接的第一導電體及第二導電體；該第三絕緣體上的第四絕緣體；該第四絕緣體上且其至少一部分位於該第一導電體與該第二導電體之間的第三導電體；以及該第三導電體上的第五絕緣體，其中，該第一絕緣體包含鹵素元素。
  2. 根據申請專利範圍第1項之半導體裝置，還包括該第一絕緣體下的第六絕緣體，其中該第六絕緣體的氫及水的透過性比該第一絕緣體低。
  3. 根據申請專利範圍第2項之半導體裝置，還包括該第六絕緣體與該第一絕緣體之間的第四導電體，其中該第四導電體的至少一部分與該氧化物半導體重疊。
  4. 根據申請專利範圍第1項之半導體裝置，其中藉由熱脫附譜分析測量的從該第一絕緣體釋放的水分子的個數為1.0×1013molecules/cm2以上且1.4×1016molecules/cm2以 下。
  5. 根據申請專利範圍第3項之半導體裝置，還包括該第四導電體與該第一絕緣體之間的第七絕緣體，其中該第七絕緣體包含鉿。
  6. 根據申請專利範圍第5項之半導體裝置，其中藉由熱脫附譜分析測量的從該第一絕緣體和該第七絕緣體的疊層膜釋放的水分子的個數為1.0×1013molecules/cm2以上且1.4×1016molecules/cm2以下。
  7. 根據申請專利範圍第5項之半導體裝置，其中藉由熱脫附譜分析測量的從該第一絕緣體和該第七絕緣體的疊層膜釋放的氫分子的個數為1.0×1013molecules/cm2以上且1.2×1015molecules/cm2以下。
  8. 根據申請專利範圍第1項之半導體裝置，其中該鹵素元素是氟、氯或溴。
TW105111498A 2015-04-15 2016-04-13 半導體裝置及其製造方法 TWI693715B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015-083163 2015-04-15
JP2015083163 2015-04-15
JP2015110541 2015-05-29
JP2015-110541 2015-05-29

Publications (2)

Publication Number Publication Date
TW201707204A true TW201707204A (zh) 2017-02-16
TWI693715B TWI693715B (zh) 2020-05-11

Family

ID=57129014

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105111498A TWI693715B (zh) 2015-04-15 2016-04-13 半導體裝置及其製造方法
TW109112842A TW202032797A (zh) 2015-04-15 2016-04-13 半導體裝置及其製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109112842A TW202032797A (zh) 2015-04-15 2016-04-13 半導體裝置及其製造方法

Country Status (3)

Country Link
US (4) US10056497B2 (zh)
JP (3) JP2016208023A (zh)
TW (2) TWI693715B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239237B2 (en) 2018-01-25 2022-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US11257722B2 (en) * 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
US11101386B2 (en) * 2017-08-04 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11521849B2 (en) * 2018-07-20 2022-12-06 Applied Materials, Inc. In-situ deposition process
JP6753450B2 (ja) * 2018-11-12 2020-09-09 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器
US10978563B2 (en) * 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11295978B2 (en) * 2020-04-29 2022-04-05 International Business Machines Corporation Interconnects having spacers for improved top via critical dimension and overlay tolerance
US20230061260A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
TW202329333A (zh) * 2021-11-30 2023-07-16 日商半導體能源研究所股份有限公司 半導體裝置、半導體裝置的製造方法

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3187086B2 (ja) * 1991-08-26 2001-07-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US6849872B1 (en) 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
TWI495108B (zh) * 2008-07-31 2015-08-01 Semiconductor Energy Lab 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101895561B1 (ko) 2009-11-13 2018-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101523358B1 (ko) 2009-12-04 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011070928A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20220070577A (ko) * 2010-02-05 2022-05-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5714973B2 (ja) 2010-05-21 2015-05-07 株式会社半導体エネルギー研究所 半導体装置
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013111756A1 (en) 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9312390B2 (en) 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
US9190525B2 (en) 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
TWI581404B (zh) 2012-08-10 2017-05-01 半導體能源研究所股份有限公司 半導體裝置以及該半導體裝置的驅動方法
JP6401483B2 (ja) * 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105190902B (zh) 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6345023B2 (ja) 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239237B2 (en) 2018-01-25 2022-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20210184042A1 (en) 2021-06-17
US20160308060A1 (en) 2016-10-20
US20230361219A1 (en) 2023-11-09
US20180350997A1 (en) 2018-12-06
US10923600B2 (en) 2021-02-16
TWI693715B (zh) 2020-05-11
JP2021101477A (ja) 2021-07-08
US11646378B2 (en) 2023-05-09
US10056497B2 (en) 2018-08-21
JP2023055742A (ja) 2023-04-18
TW202032797A (zh) 2020-09-01
JP2016208023A (ja) 2016-12-08

Similar Documents

Publication Publication Date Title
TWI693715B (zh) 半導體裝置及其製造方法
JP7442579B2 (ja) 半導体装置
TWI695514B (zh) 半導體裝置及其製造方法
US11393930B2 (en) Semiconductor device
JP2016225585A (ja) 半導体装置
JP2016219483A (ja) 半導体装置
JP2024100872A (ja) 半導体装置
TW202420601A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees