TW201642426A - 在具有不同熱膨脹係數的絕緣層之半導體晶粒上方形成具有組合互連結構的半導體封裝之半導體裝置及方法 - Google Patents

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Abstract

半導體裝置具有半導體晶粒和沉積於半導體晶粒上的包封物。第一絕緣層形成於晶粒和包封物上。第一絕緣層是以多個停留循環來固化以增強對晶粒和包封物的附著。第一導電層形成於第一絕緣層上。第二絕緣層形成於第一絕緣層和第一導電層上。第二絕緣層是以多個停留循環來固化以增強對第一絕緣層和第一導電層的附著。第二導電層形成於第二絕緣層和第一導電層上。第三絕緣層形成於第二絕緣層和第二導電層上。第一、第二、第三絕緣層具有不同的熱膨脹係數。第二絕緣層或第三絕緣層乃固化成緻密狀態以阻擋溼氣。

Description

在具有不同熱膨脹係數的絕緣層之半導體晶粒上方形成具有組合互連結構的半導體封裝之半導體裝置及方法
本發明一般關於半導體裝置，尤其關於在具有不同熱膨脹係數(coefficient of thermal expansion，CTE)的絕緣層之半導體晶粒上方形成具有組合互連結構的半導體封裝以產生跨越互連結構之梯度介電質的半導體裝置和方法。絕緣層乃針對相鄰層的附著而最佳化。
半導體裝置通常出現於現代的電子產品。半導體裝置的電元件數量和密度多所變化。個別的半導體裝置一般包含一種電元件，譬如發光二極體(light emitting diode，LED)、小訊號電晶體、電阻、電容、電感以及功率金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。整合的半導體裝置典型而言包含數以百計到數以百萬計的電元件。整合的半導體裝置範例包括微控制器、微處理器、電荷耦合裝置(charged-coupled device，CCD)、太陽能電池以及數位微反射鏡裝置(digital micro-mirror device，DMD)。
半導體裝置執行廣泛的功能，例如高速計算、傳送和接收電磁訊號、控制電子裝置、把日光轉換成電力、產生視覺投影以用於電視顯示。半導體裝置出現於娛樂、通訊、功率轉換、網路、電腦、消費性產品等領域。半導體裝置也出現於軍事用途、航空、汽車、工業控制器、辦公設備。
半導體裝置利用半導體材料的電性質。半導體材料的原子結構允許藉由施加電場或基礎電流或經由摻雜過程來操控其導電度。摻雜把雜質引入半導體材料裡以調整和控制半導體裝置的導電度。
半導體裝置包含主動和被動電結構。主動結構包括雙極和場效電晶體，其控制電流的流動。藉由改變摻雜程度和施加電場或基礎電流，則電晶體促進或限制電流的流動。被動結構包括電阻、電容、電感，其在電壓和電流之間產生執行多樣電功能所必需的關係。被動和主動結構電連接以形成電路，其使半導體裝置能夠執行高速計算和其他有用的功能。
半導體裝置一般使用二複雜的製程來製造，亦即前端製造和後端製造，各可能涉及數以百計的步驟。前端製造涉及在半導體晶圓的表面上形成多個晶粒。每個晶粒典型而言是相同的，並且包含電連接主動和被動元件所形成的電路。後端製造涉及從完成的晶圓單離出單獨的晶粒，並且封裝晶粒以提供結構支持和環境隔離。在此所用的「半導體晶粒」(semiconductor die)一詞是指該詞的單數和複數形形，據此可以指單一半導體裝置和多個半導體裝置。
半導體製造的一項目標是要製造較小的半導體裝置。較小的裝置典型而言消耗較少的功率、具有更高的性能表現、可以更有效率地製 造。此外，較小的半導體裝置具有較小的佔據面積，此對於較小的末端產品是合意的。較小的晶粒尺寸可以藉由改善前端製程而達成，其造成的晶粒具有較小、更高密度的主動和被動元件。後端製程可以藉由改善交互電連接和封裝材料而達成具有較小佔據面積的半導體裝置封裝。
組合互連結構通常乃形成於半導體晶粒上以用於電互連。組合互連結構包含一或更多個絕緣層以及在絕緣層之間的一或更多個導電層。絕緣層會有所龜裂，尤其是於溫度循環測試期間，此乃由於相鄰表面之間的熱膨脹係數(CTE)不匹配的緣故。由於非最佳的固化過程，絕緣層經常呈現低的拉伸強度和伸長率、表面有皺紋、對相鄰層的附著很弱。組合互連結構之絕緣層裡的缺陷導致較低的製造產出和較高的成本。
半導體晶粒上需要組合互連結構，其對於龜裂係穩健的，並且對相鄰表面呈現良好的附著。據此，於一具體態樣，本發明是製作半導體裝置的方法，其包括以下步驟：提供半導體晶粒；沉積包封物於半導體晶粒上；形成第一絕緣層於半導體晶粒和包封物上；以多個停留循環來固化第一絕緣層以增強對半導體晶粒和包封物的附著；形成第一導電層於第一絕緣層上；形成第二絕緣層於第一絕緣層和第一導電層上；以及以多個停留循環來固化第二絕緣層以增強對第一絕緣層和第一導電層的附著。第二絕緣層具有的熱膨脹係數不同於第一絕緣層的熱膨脹係數。
於另一具體態樣，本發明是製作半導體裝置的方法，其包括以下步驟：提供半導體晶粒；形成第一絕緣層於半導體晶粒上；形成第一導電層於第一絕緣層上；以及形成第二絕緣層於第一絕緣層和第一導電層 上。第二絕緣層具有的熱膨脹係數不同於第一絕緣層的熱膨脹係數。
於另一具體態樣，本發明是製作半導體裝置的方法，其包括以下步驟：提供半導體晶粒；形成第一絕緣層於半導體晶粒上；以多個停留循環來固化第一絕緣層以增強對相鄰層的附著；形成第一導電層於第一絕緣層上；以及形成第二絕緣層於第一絕緣層和第一導電層上。
於另一具體態樣，本發明是半導體裝置，其包括半導體晶粒和形成於半導體晶粒上的第一絕緣層。第一導電層形成於第一絕緣層上。第二絕緣層形成於第一絕緣層和第一導電層上。第二絕緣層具有的熱膨脹係數不同於第一絕緣層的熱膨脹係數。
50‧‧‧電子裝置
52‧‧‧印刷電路板
54‧‧‧傳導訊號線
56‧‧‧接合線封裝
58‧‧‧覆晶
60‧‧‧球柵格陣列
62‧‧‧凸塊晶片載體
64‧‧‧雙排腳封裝
66‧‧‧接點柵格陣列
68‧‧‧多晶片模組
70‧‧‧四面扁平無引線封裝
72‧‧‧四面扁平封裝
74‧‧‧半導體晶粒
76‧‧‧接觸墊
78‧‧‧中間載體
80‧‧‧導線
82‧‧‧接合線
84‧‧‧包封物
88‧‧‧半導體晶粒
90‧‧‧載體
92‧‧‧底填物或環氧樹脂黏著材料
94‧‧‧接合線
96‧‧‧接觸墊
98‧‧‧接觸墊
100‧‧‧模製化合物或包封物
102‧‧‧接觸墊
104‧‧‧凸塊
106‧‧‧中間載體
108‧‧‧作用區域
110‧‧‧凸塊
112‧‧‧凸塊
114‧‧‧訊號線
116‧‧‧模製化合物或包封物
120‧‧‧半導體晶圓
122‧‧‧基板材料
124‧‧‧半導體晶粒或構件
126‧‧‧非作用的、晶粒間的晶圓區域或鋸道
128‧‧‧背面
130‧‧‧作用表面區域
132‧‧‧導電層
134‧‧‧絕緣或鈍化層
136‧‧‧鋸片或雷射切割工具
140‧‧‧基板或載體
142‧‧‧介面層或雙面膠帶
144‧‧‧包封物或模製化合物
146‧‧‧背面
148‧‧‧研磨器
150‧‧‧絕緣或介電層
152‧‧‧導電層或重分布層
154‧‧‧絕緣或介電層
156‧‧‧焊球或凸塊
158‧‧‧互連結構
160‧‧‧鋸片或雷射切割工具
162‧‧‧嵌入晶片晶圓級球柵格陣列封裝(ECWLP)
170‧‧‧絕緣或介電層
172‧‧‧導電層或重分布層
174‧‧‧絕緣或介電層
176‧‧‧導電層或重分布層
178‧‧‧絕緣或介電層
180‧‧‧焊球或凸塊
182‧‧‧互連結構
183‧‧‧鋸片或雷射切割工具
184‧‧‧ECWLP封裝
圖1示範PCB，其具有安裝於其表面之不同種類的封裝；圖2a~2c示範安裝於PCB之代表性半導體封裝的進一步細節；圖3a~3c示範半導體晶圓，其具有由鋸道所分開的多個半導體晶粒；圖4a~4i示範形成ECWLP封裝的過程，其於半導體晶粒上具有互連結構而帶有不同熱膨脹係數的絕緣層，每個絕緣層乃針對相鄰層的附著而最佳化；圖5示範ECWLP封裝，其具有用於半導體晶粒的互連結構而帶有不同熱膨脹係數的絕緣層，每個絕緣層乃針對相鄰層的附著而最佳化；圖6a~6g示範形成ECWLP封裝的另一過程，其於晶粒上具有互連結構而帶有不同熱膨脹係數的絕緣層，每個絕緣層乃針對相鄰層的附著而最佳化；以及 圖7示範ECWLP封裝，其具有用於半導體晶粒的互連結構而帶有不同熱膨脹係數的絕緣層，每個絕緣層乃針對相鄰層的附著而最佳化。
於底下參考圖式的敘述，本發明是以一或更多個具體態樣來描述，其中相同的數字代表相同或類似的元件。雖然本發明是以達到本發明目的之最佳模式來敘述，熟於此技藝者將體會出其打算涵蓋可以包括於本發明精神和範圍裡的替代方案、修改和等效者，就如以下揭示和圖式所支持之所附申請專利範圍及其等效者所界定的。
半導體裝置一般使用二複雜的製程來製造：前端製造和後端製造。前端製造涉及在半導體晶圓的表面上形成多個晶粒。晶圓上的每個晶粒包含主動和被動電元件，其係電連接以形成具有功能的電路。例如電晶體和二極體的主動電元件具有控制電流流動的能力。例如電容、電感、電阻、變壓器的被動電元件則在電壓和電流之間產生執行電路功能所必需的關係。
被動和主動元件藉由一系列的製程步驟而形成於半導體晶圓的表面上，包括摻雜、沉積、光微影術、蝕刻、平坦化。摻雜藉由例如離子植入或熱擴散的技術而把雜質引入半導體材料裡。摻雜過程修改了主動裝置之半導體材料的導電度，而把半導體材料轉變為絕緣體、導體，或者回應於電場或基礎電流而動態改變半導體材料的導電度。電晶體包含變化摻雜種類和程度的安排區域，其係必須的以使電晶體在施加電場或基礎電流時能夠促進或限制電流的流動。
主動和被動元件是由具有不同電性質的多層材料所形成。諸 層可以由各式各樣的沉積技術所形成，該技術部分是由所要沉積的材料類型所決定。舉例而言，薄膜沉積可能涉及化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、電解電鍍、無電鍍等過程。每層一般會做出圖案以形成主動元件、被動元件或元件之間電連接的部分。
諸層可以使用光微影術來做出圖案，其涉及沉積光敏材料(譬如光阻)於要做出圖案的層上。圖案使用光而從光罩轉移至光阻。於一具體態樣，使用溶劑來移除光阻圖案受到光的部分，而暴露出要做出圖案之部分的底層。於另一具體態樣，使用溶劑來移除光阻圖案未受到光的部分(負光阻)，而暴露出要做出圖案之部分的底層。再移除光阻的剩餘者，則留下做出圖案的層。另外可以選擇的是某些種類的材料使用例如無電鍍和電解電鍍的技術，而直接沉積材料到之前沉積/蝕刻過程所形成的區域或孔洞裡以做出圖案。
沉積薄膜材料於既存圖案上可以放大底下的圖案並且產生不均勻平坦的表面。均勻平坦的表面乃需要用來製造較小的、更緊密堆疊的主動和被動元件。平坦化可以用來移除晶圓表面的材料並且產生均勻平坦的表面。平坦化涉及以拋光墊來拋光晶圓的表面。研磨材料和腐蝕性化學品於拋光期間添加於晶圓表面。結合研磨劑的機械作用和化學品的腐蝕作用則移除了任何不規則的表面型態，導致均勻平坦的表面。
後端製造是指切割或單一化完成的晶圓成為單獨的晶粒，然後封裝晶粒以達到結構支持和環境隔離。為了單一化晶粒，晶圓沿著稱為鋸道或鋸線的晶圓非功能性區域加以刻劃和折斷。晶圓使用雷射切割工具 或鋸片來單一化。單一化之後，單獨的晶粒安裝於封裝基板，其包括針腳或接觸墊以用於與其他的系統元件做互連。形成於半導體晶粒上的接觸墊然後連接於封裝裡的接觸墊。電連接可以採用焊料凸塊、銷栓凸塊、導電膏或接合線來製作。包封物或其他模製材料則沉積於封裝上以提供實體支持和電隔離。完成的封裝然後***電系統，並且半導體裝置的功能性便可用於其他的系統元件。
圖1示範的電子裝置50具有晶片載體基板或印刷電路板(printed circuit board，PCB)52，而有多個半導體封裝安裝在其表面上。電子裝置50可以具有一種半導體封裝或多種半導體封裝，此視用途而定。為了示範，不同種類的半導體封裝顯示於圖1。
電子裝置50可以是單獨的系統，其使用半導體封裝以執行一或更多種電功能。另外可以選擇的是電子裝置50是更大系統的次元件。舉例而言，電子裝置50可以是行動電話、個人數位助理(personal digital assistant，PDA)、數位攝影機(digital video camera，DVC)或其他電子通訊裝置的一部分。另外可以選擇的是電子裝置50是圖形卡、網路介面卡或其他訊號處理卡，其可以***電腦。半導體封裝可以包括微處理器、記憶體、特定應用積體電路(application specific integrated circuit，ASIC)、邏輯電路、類比電路、RF電路、個別分離的裝置或其他的半導體晶粒或電元件。迷你化和減重對於這些產品是基本的，以便被市場所接受。半導體裝置之間的距離必須縮減以達到更高密度。
於圖1，PCB 52提供一般基板以結構支持和交互電連接安裝於PCB上的半導體封裝。傳導訊號線54使用蒸鍍、電解電鍍、無電鍍、網 印或其他適合的金屬沉積過程而形成於PCB 52的表面上或諸層裡。訊號線54提供半導體封裝、安裝的元件、其他外部系統元件之間各者的電溝通。訊號線54也提供電力和接地連接至每個半導體封裝。
於某些具體態樣，半導體裝置具有二個封裝層級。第一層級封裝是用於機械和電附著半導體晶粒於中間載體的技術。第二層級封裝涉及機械和電附著中間載體於PCB。於其他具體態樣，半導體裝置可以僅具有第一層級封裝，其中晶粒直接機械和電安裝於PCB。
為了示範說明，幾種第一層級封裝(包括接合線封裝56和覆晶58)乃顯示於PCB 52上。此外，幾種第二層級封裝，包括球柵格陣列(ball grid array，BGA)60、凸塊晶片載體(bump chip carrier，BCC)62、雙排腳封裝(dual in-line package，DIP)64、接點柵格陣列(land grid array，LGA)66、多晶片模組(multi-chip module，MCM)68、四面扁平無引線封裝(quad flat non-leaded package，QFN)70、四面扁平封裝72，乃顯示安裝於PCB 52上。視系統需求而定，建構為第一和第二層級封裝型式之任意組合的半導體封裝的任何組合以及其他電子元件都可以連接於PCB 52。於某些具體態樣，電子裝置50包括單一附著的半導體封裝，而其他具體態樣需要多個互連的封裝。藉由結合一或更多個半導體封裝於單一基板上，製造商可以把預先製造的元件併入電子裝置和系統裡。因為半導體封裝包括精密的功能性，所以電子裝置可以使用比較便宜的元件和流線的製程來製造。所得的裝置不太可能失效，並且製造上也比較不昂貴，以致消費者的花費也較低。
圖2a~2c顯示範例性的半導體封裝。圖2a示範安裝於PCB 52上之DIP 64的進一步細節。半導體晶粒74包括含有類比或數位電路的作用 區域，該等電路乃實現成晶粒裡形成的主動裝置、被動裝置、導電層、介電層，並且依據晶粒的電設計而交互電連接。舉例而言，電路可以包括形成於半導體晶粒74之作用區域裡的一或更多個電晶體、二極體、電感、電容、電阻、其他的電路元件。接觸墊76是由導電材料(例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag))所做的一或更多層，並且電連接於半導體晶粒74中所形成的電路元件。於組合DIP 64的期間，半導體晶粒74使用金矽共晶層或黏著材料(例如熱環氧樹脂或環氧樹脂)而安裝於中間載體78。封裝體包括絕緣性封裝材料，例如聚合物或陶瓷。導線80和接合線82提供半導體晶粒74和PCB 52之間的交互電連接。包封物84沉積於封裝上以避免溼氣和顆粒進入封裝而污染晶粒74或接合線82，來保護不受環境影響。
圖2b示範安裝於PCB 52上之BCC 62的進一步細節。半導體晶粒88使用底填物或環氧樹脂黏著材料92而安裝於載體90上。接合線94提供接觸墊96和98之間的第一層級封裝的互連。模製化合物或包封物100沉積於半導體晶粒88和接合線94上以提供用於裝置的實體支持和電隔離。接觸墊102使用適合的金屬沉積過程(例如電解電鍍或無電鍍)而形成於PCB 52的表面上以避免氧化。接觸墊102電連接於PCB 52中的一或更多條傳導訊號線54。凸塊104形成於BCC 62的接觸墊98和PCB 52的接觸墊102之間。
於圖2c，半導體晶粒58面向下而安裝於中間載體106，其為覆晶型式的第一層級封裝。半導體晶粒58的作用區域108包含類比或數位電路，其實現成依據晶粒的電設計而形成的主動裝置、被動裝置、導電 層、介電層。舉例而言，電路可以包括作用區域108裡的一或更多個電晶體、二極體、電感、電容、電阻以及其他的電路元件。半導體晶粒58經由凸塊110而電連接和機械連接於載體106。
BGA 60乃電連接和機械連接於PCB 52，其為使用凸塊112之BGA型式的第二層級封裝。半導體晶粒58經由凸塊110、訊號線114、凸塊112而電連接於PCB 52的傳導訊號線54。模製化合物或包封物116沉積於半導體晶粒58和載體106上以提供用於裝置的實體支持和電隔離。覆晶半導體裝置提供從半導體晶粒58上之主動裝置到PCB 52上之導電路線的短導電路徑，以便減少訊號傳遞距離、降低電容、改善整體電路的表現。於另一具體態樣，半導體晶粒58可以使用覆晶型式的第一層級封裝、無中間載體106而直接機械和電連接於PCB 52。
圖3a顯示半導體晶圓120，其具有基板材料122(例如矽、鍺、砷化鎵、磷化銦或碳化矽)以支持結構。多個半導體晶粒或構件124形成於晶圓120上而由上述之非作用的、晶粒間的晶圓區域或鋸道126所分開。鋸道126提供切割區域以單一化半導體晶圓120成個別的半導體晶粒124。
圖3b顯示半導體晶圓120的部分截面圖。每個半導體晶粒124具有背面128和作用表面區域130，後者包含類比或數位電路，其實現成依據晶粒的電設計和功能而形成於晶粒裡並且交互電連接的主動裝置、被動裝置、導電層、介電層。舉例而言，電路可以包括形成在作用區域130裡的一或更多個電晶體、二極體和其他電路元件以實現類比電路或數位電路，例如數位訊號處理器(digital signal processor，DSP)、ASIC、記憶體或其 他訊號處理電路。半導體晶粒124也可以包含整合的被動裝置(integrated passive devices，IPD)，例如電感、電容、電阻以用於RF訊號處理。於一具體態樣，半導體晶粒124是覆晶形式的晶粒。
導電層132使用PVD、CVD、電解電鍍、無電鍍過程或其他適合的金屬沉積過程而形成於作用表面130上。導電層132可以是一或更多層的Al、Cu、Sn、Ni、Au、Ag或其他適合的導電材料。導電層132乃運作為電路於作用表面130上的接觸墊。接觸墊132可以離半導體晶粒124邊緣有一第一距離而邊靠邊地配置。另外可選擇的是接觸墊132乃於多列中偏移，致使第一列的接觸墊配置成離晶粒邊緣為第一距離，而與第一列交錯之第二列的接觸墊則配置成離晶粒邊緣為第二距離。
絕緣或鈍化層134使用PVD、CVD、印刷、旋塗、噴塗、燒結或熱氧化而形成於作用表面130和導電層132上以用於電隔離。絕緣層134包含一或更多層的焊料阻劑、二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化鉭(Ta2O5)、氧化鋁(Al2O3)或其他具有類似絕緣和結構性質的材料。可以透過光阻層進行蝕刻過程而移除部分的絕緣層134以暴露導電層132。
於圖3c，半導體晶圓120使用鋸片或雷射切割工具136而經由鋸道126單一化成個別的半導體晶粒124。
圖4a~4i關聯於圖1和2a~2c來示範形成嵌入晶片晶圓級球柵格陣列半導體封裝(embedded chip wafer level ball grid array，ECWLP)的過程，其於半導體晶粒上具有組合互連結構而帶有不同熱膨脹係數的絕緣層，每個絕緣層乃針對相鄰層的附著而最佳化。圖4a顯示基板或載體140， 其包含暫時性或犧牲性基底材料(例如矽、聚合物、氧化鈹或其他適合的低成本剛性材料)以支持結構。介面層或雙面膠帶142形成於載體140上而做為暫時性的黏著結合膜或蝕刻停止層。
來自圖3a~3c的半導體晶粒124則對齊並安裝於載體140，而絕緣層134則指向載體。圖4b顯示半導體晶粒124安裝於載體140，而絕緣層134結合於介面層142。
於圖4c，包封物或模製化合物144使用糊膏印刷、壓縮模製、轉移模製、液態包封物模製、真空層合、旋塗或其他適合的施加器而沉積於半導體晶粒124上和周圍。包封物144可以是聚合性複合材料，例如具有填料的環氧樹脂、具有填料的環氧丙烯酸酯或具有適當填料的聚合物。包封物144是非導電的並且保護半導體裝置免於外部環境的元素和污染物。
於圖4d，包封物144的部分背面146是於可選用的背面研磨操作中以研磨器148所移除，以平坦化包封物和暴露半導體晶粒124的背面128。研磨操作減少封裝的起伏變化。
接續自圖4c，載體140和介面層142藉由化學蝕刻、機械剝除、CMP、機械研磨、熱烘烤、UV光、雷射掃描或溼式脫除而移除，以暴露接觸墊132、絕緣層134、包封物144，如圖4e所示。
於圖4f，絕緣或介電層150使用層合、網印、狹縫披覆、旋塗或噴塗而形成於絕緣層134、包封物144、暴露的導電層132上。絕緣層150包含一或更多層的低溫(小於250℃)固化聚合性介電材料，例如低溫固化之負色調的聚亞醯胺(PI)、正色調的聚苯並噁唑(PBO)、具有或沒有填料 的非光敏性聚合性介電質或其他適合的介電材料。尤其，絕緣層150乃做出圖案並且針對半導體晶粒124之導電層132、絕緣層134、包封物144的最佳附著而固化。絕緣層150的固化過程涉及多重步驟的停留過程，譬如有至少三個不同的停留步驟，以增強在壓力鍋測試(pressure cooker test(PCT)，譬如每平方公分大於400公斤而達0到200小時之未偏差的溼度加速應力測試(unbiased humidity accelerated stress testing，uHAST))下對導電層132、絕緣層134、包封物144的機械和附著性質，而不在固化之後引入表面皺紋。多重步驟的停留過程包括：第一停留步驟，溫度小於100℃(譬如70~90℃)達30~90分鐘，以移除溶劑和溼氣；第二停留步驟，溫度在120~150℃之間達30~60分鐘；以及第三停留步驟，溫度在180~240℃之間達60~180分鐘。
絕緣層150在25℃下具有大於100百萬帕(MPa)的拉伸強度、大於20%的高伸長率、小於3.0十億帕(GPa)的模數。尤其，絕緣層150的熱膨脹係數選擇在30~90ppm的範圍裡。部分的絕緣層150是以蝕刻過程(舉例而言，UV曝光之後做溼式化學顯影)或僅以雷射(UV或準分子雷射)鑽孔而移除以暴露導電層132。
於圖4g，導電層或重分布層(redistribution layer，RDL)152使用做出圖案和金屬沉積的過程(例如濺鍍、電解電鍍、無電鍍)而形成於絕緣層150和導電層132上。導電層152可以是一或更多層的Al、Cu、Sn、Ni、Au、Ag、鈦(Ti)、鎢(W)、TiW/Cu、Ti/Cu或其他適合的導電材料。一部分的導電層152乃電連接到半導體晶粒124的導電層132。其他部分的導電層152可以是電共通或電隔離的，此視半導體晶粒124的設計和功能而定。
於圖4h，絕緣或介電層154使用層合、網印、狹縫披覆、旋塗或噴塗而形成於絕緣層150和導電層152上。絕緣層154包含一或更多層的低溫(小於250℃)固化聚合性介電材料，例如低溫固化的負色調PI、正色調PBO、具有或沒有填料的非光敏性聚合性介電質或其他適合的介電材料。尤其，絕緣層154乃做出圖案並且針對絕緣層150和導電層152的最佳附著而固化。絕緣層154的固化過程涉及多重步驟的停留過程，譬如有至少三個不同的停留步驟，以增強在PCT(譬如每平方公分大於400公斤而達0到500小時的uHAST)下對絕緣層150和導電層152的機械和附著性質，而不在固化之後引入表面皺紋。多重步驟的停留過程包括：第一停留步驟，溫度小於100℃(譬如70~90℃)達30~90分鐘，以移除溶劑和溼氣；第二停留步驟，溫度在120~150℃之間達30~60分鐘；以及第三停留步驟，溫度在180~240℃之間達60~180分鐘。
絕緣層154在25℃下具有大於100百萬帕的拉伸強度、大於20%的高伸長率、小於3.0十億帕的模數。尤其，絕緣層154的熱膨脹係數選擇為不同於絕緣層150的熱膨脹係數。舉例而言，絕緣層154的熱膨脹係數選擇在90~150ppm的範圍裡。另外可選擇的是絕緣層150的熱膨脹係數選擇為90~150ppm，並且絕緣層154的熱膨脹係數選擇為30~90ppm。於一具體態樣，絕緣層150的熱膨脹係數選擇為73ppm，並且絕緣層154的熱膨脹係數選擇為126ppm。部分的絕緣層154是以蝕刻過程(舉例而言，UV曝光之後做溼式化學顯影)或僅以雷射(UV或準分子雷射)鑽孔而移除以暴露導電層152。
絕緣層150和154之不同的CTE產生跨越互連結構158的介 電梯度。介電梯度減少絕緣層150和154於溫度循環期間(譬如於可靠度測試期間)所誘發的應力，特別是由於絕緣層154的自由邊界表面以及絕緣層150和包封物144與半導體晶粒124之間的熱膨脹係數不匹配所誘發的。
於另一具體態樣，絕緣層150和154具有類似的CTE，譬如±30ppm/℃。絕緣層150於組合過程期間和固化之後具有對導電層132、絕緣層134、包封物144良好的附著，以及拉伸強度大於100百萬帕、伸長率大於20%的良好機械性質。絕緣層154具有對絕緣層150和導電層152的良好附著，以及拉伸強度大於100百萬帕和伸長率大於20%的良好機械性質。此外，絕緣層154具有緻密材料結構以阻擋或延緩溼氣滲透進入膜以及因而進入絕緣層150、150/144的介面、150/134的介面。緻密狀態的絕緣層154也改善了於uHAST和PCT下的可靠度，並且避免在150’144介面和150/134介面的介面脫層。
於另一具體態樣，絕緣層150和154具有對導電層132、絕緣層134、包封物144良好的附著，以及拉伸強度大於100百萬帕和伸長率大於20%的良好機械性質。絕緣層150是在較高溫度固化(舉例而言，240℃±10℃)，而絕緣層154是在較低溫度固化(譬如215℃±10℃)。不同的固化溫度降低了導電層132和152之間的接觸電阻，由於不同的殘餘應力、彎翹行為所造成的封裝溫度循環測試可靠度表現，導電層152之種子層PVD的出氣控制，並且增強了不同溫度下的150和154之間的介面。
於圖4i，導電凸塊材料使用蒸鍍、電解電鍍、無電鍍、球滴或網印過程而沉積於導電層152上。凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，而可選用助熔劑。舉例而言，凸塊材料可以 是共晶Sn/Pb、高鉛焊料或無鉛焊料。凸塊材料使用適合的附接或結合過程而結合於導電層152。於一具體態樣，凸塊材料藉由加熱材料到其熔點之上而重熔，以形成焊球或凸塊156。於某些用途，凸塊156重熔二次以改善對導電層152的電接觸。凸塊156也可以壓縮結合於導電層152。凸塊156代表可以形成於導電層152上的一種互連結構。互連結構也可以使用銷栓凸塊、微凸塊或其他電互連。
絕緣層150和154、導電層152、凸塊156構成了形成於半導體晶粒124之作用表面130和包封物144上的組合互連結構158。半導體晶粒124和組合互連結構158代表呈重組晶圓形式的ECWLP。重組晶圓使用鋸片或雷射切割工具160經過組合互連結構158和包封物144而單一化成包含半導體晶粒124之個別的ECWLP封裝162。
圖5顯示ECWLP封裝162，其具有電連接到導電層152的半導體晶粒124以及外部互連到其他半導體裝置的凸塊156。於一具體態樣，絕緣層150的熱膨脹係數選擇在30~90ppm的範圍裡，並且絕緣層154的熱膨脹係數選擇在90~150ppm的範圍裡。另外可選擇的是絕緣層150的熱膨脹係數選擇為90~150ppm，並且絕緣層154的熱膨脹係數選擇為30~90ppm。絕緣層150和154的不同CTE產生跨越互連結構158的介電梯度。介電梯度減少絕緣層150和154於溫度循環期間(譬如於可靠度測試期間)所誘發的應力，特別是由於絕緣層154的自由邊界表面以及絕緣層150和包封物144與半導體晶粒124之間的熱膨脹係數不匹配所誘發的。
絕緣層150乃做出圖案並且針對半導體晶粒124之導電層132、絕緣層134、包封物144的最佳附著而固化。絕緣層150的固化過程涉 及多重步驟的停留過程以增強對導電層132、絕緣層134、包封物144的機械和附著性質，而不引入表面皺紋。絕緣層154乃做出圖案並且針對絕緣層150和導電層152的最佳附著而固化。絕緣層154的固化過程涉及多重步驟的停留過程以增強對絕緣層150和導電層152的機械和附著性質，而不引入表面皺紋。
圖6a~6g關聯於圖1和2a~2c來示範形成ECWLP半導體封裝的另一過程，其於半導體晶粒上具有組合互連結構而帶有不同熱膨脹係數的絕緣層，每個絕緣層乃針對相鄰層的附著而最佳化。接續自圖4e，絕緣或介電層170使用層合、網印、狹縫披覆、旋塗或噴塗而形成於絕緣層134、包封物144、暴露的導電層132上。絕緣層170包含一或更多層的低溫(小於250℃)固化聚合性介電材料，例如低溫固化的負色調PI、正色調PBO、具有或沒有填料的非光敏性聚合性介電質或其他適合的介電材料。尤其，絕緣層170乃做出圖案並且針對半導體晶粒124之導電層132、絕緣層134、包封物144的最佳附著而固化。絕緣層170的固化過程涉及多重步驟的停留過程，譬如有至少三個不同的停留步驟，以增強在PCT(譬如每平方公分大於400公斤而達0到200小時的uHAST)下對導電層132、絕緣層134、包封物144的機械和附著性質，而不在固化之後引入表面皺紋。多重步驟的停留過程包括：第一停留步驟，溫度小於100℃(譬如70~90℃)達30~90分鐘，以移除溶劑和溼氣；第二停留步驟，溫度在120~150℃之間達30~60分鐘；以及第三停留步驟，溫度在180~240℃之間達60~180分鐘。絕緣層170在25℃下具有大於100百萬帕的拉伸強度、大於20%的伸長率、小於3.0十億帕的模數。尤其，絕緣層170的熱膨脹係數選擇在30~90ppm的範圍裡。部 分的絕緣層170是以蝕刻過程(舉例而言，UV曝光之後做溼式化學顯影)或僅以雷射(UV或準分子雷射)鑽孔而移除以暴露導電層132。
於圖6b，導電層或RDL 172使用做出圖案和金屬沉積的過程(例如濺鍍、電解電鍍、無電鍍)而形成於絕緣層170和導電層132上。導電層172可以是一或更多層的Al、Cu、Sn、Ni、Au、Ag、Ti、W、TiW/Cu、Ti/Cu或其他適合的導電材料。一部分的導電層172乃電連接到半導體晶粒124的導電層132。其他部分的導電層172可以是電相通或電隔離的，此視半導體晶粒124的設計和功能而定。
於圖6c，絕緣或介電層174使用層合、網印、狹縫披覆、旋塗或噴塗而形成於絕緣層170和導電層172上。絕緣層174包含一或更多層的低溫(小於250℃)固化聚合性介電材料，例如低溫固化的負色調PI、正色調PBO、具有或沒有填料的非光敏性聚合性介電質或其他適合的介電材料。尤其，絕緣層174乃做出圖案並且針對絕緣層170和導電層172的最佳附著而固化。絕緣層174的固化過程涉及多重步驟的停留過程，譬如有至少三個不同的停留步驟，以增強在PCT(譬如每平方公分大於400公斤而達0到500小時的uHAST)下對絕緣層170和導電層172的機械和附著性質，而不在固化之後引入表面皺紋。多重步驟的停留過程包括：第一停留步驟，溫度小於100℃(譬如70~90℃)達30~90分鐘，以移除溶劑和溼氣；第二停留步驟，溫度在120~150℃之間達30~60分鐘；以及第三停留步驟，溫度在180~240℃之間達60~180分鐘。
絕緣層174在25℃下具有大於100百萬帕的拉伸強度、大於20%的伸長率、小於3.0十億帕的模數。尤其，絕緣層174的熱膨脹係數 選擇為不同於絕緣層170的熱膨脹係數。舉例而言，絕緣層174的熱膨脹係數選擇在90~110ppm的範圍裡。另外可選擇的是絕緣層170的熱膨脹係數選擇為90~110ppm，並且絕緣層174的熱膨脹係數選擇為30~90ppm。於一具體態樣，絕緣層170的熱膨脹係數選擇為73ppm，並且絕緣層174的熱膨脹係數選擇為106ppm。部分的絕緣層174是以蝕刻過程(舉例而言，UV曝光之後做溼式化學顯影)或僅以雷射(UV或準分子雷射)鑽孔而移除以暴露導電層172。
另外可選擇的是絕緣層174在多重步驟的停留固化過程之後具有緻密結構，以阻擋或延緩溼氣滲透進入膜以及因而進入絕緣層170、170/144的介面、170/134的介面。
於圖6d，導電層或RDL 176使用做出圖案和金屬沉積的過程(例如濺鍍、電解電鍍、無電鍍)而形成於絕緣層174和導電層172上。導電層176可以是一或更多層的Al、Cu、Sn、Ni、Au、Ag、Ti、W、TiW/Cu、Ti/Cu或其他適合的導電材料。一部分的導電層176乃電連接到導電層172。其他部分的導電層176可以是電相通或電隔離的，此視半導體晶粒124的設計和功能而定。
於圖6e，絕緣或介電層178使用層合、網印、狹縫披覆、旋塗或噴塗而形成於絕緣層174和導電層176上。絕緣層178包含一或更多層的低溫(小於250℃)固化聚合性介電材料，例如低溫固化的負色調PI、正色調PBO、具有或沒有填料的非光敏性聚合性介電質或其他適合的介電材料。尤其，絕緣層178乃做出圖案並且針對絕緣層174和導電層176的最佳附著而固化。絕緣層178的固化過程涉及多重步驟的停留過程，譬如有至 少三個不同的停留步驟，以增強在PCT(譬如每平方公分大於400公斤而達0到500小時的uHAST)下對絕緣層174和導電層176的機械和附著性質，而不在固化之後引入表面皺紋。多重步驟的停留過程包括：第一停留步驟，溫度小於100℃(譬如70~90℃)達30~90分鐘，以移除溶劑和溼氣；第二停留步驟，溫度在120~150℃之間達30~60分鐘；以及第三停留步驟，溫度在180~240℃之間達60~180分鐘。
絕緣層178在25℃下具有大於100百萬帕的拉伸強度、大於20%的伸長率、小於3.0十億帕的模數。尤其，絕緣層178的熱膨脹係數選擇為不同於絕緣層170和174的熱膨脹係數。舉例而言，絕緣層178的熱膨脹係數選擇在110~150ppm的範圍裡。另外可選擇的是絕緣層170的熱膨脹係數選擇為110~150ppm，絕緣層174的熱膨脹係數選擇為90~110ppm，並且絕緣層178的熱膨脹係數選擇為30~90ppm。於一具體態樣，絕緣層170的熱膨脹係數選擇為73ppm，絕緣層174的熱膨脹係數選擇為106ppm，並且絕緣層178的熱膨脹係數選擇為126ppm。部分的絕緣層178是以蝕刻過程(舉例而言，UV曝光之後做溼式化學顯影)或僅以雷射(UV或準分子雷射)鑽孔而移除以暴露導電層176。
另外可選擇的是絕緣層178在多重步驟的停留固化過程之後具有緻密結構，以阻擋或延緩溼氣滲透進入膜以及因而進入絕緣層178和178/174的介面。
絕緣層170、174、178的不同CTE產生跨越互連結構182的介電梯度。介電梯度減少絕緣層170、174、178於溫度循環期間所誘發的應力。
於圖6f，導電凸塊材料使用蒸鍍、電解電鍍、無電鍍、球滴或網印過程而沉積於上導電層176。凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，而可選用助熔劑。舉例而言，凸塊材料可以是共晶Sn/Pb、高鉛焊料或無鉛焊料。凸塊材料使用適合的附接或結合過程而結合於導電層176。於一具體態樣，凸塊材料藉由加熱材料到其熔點之上而重熔，以形成焊球或凸塊180。於某些用途，凸塊180重熔二次以改善對導電層176的電接觸。凸塊180也可以壓縮結合於導電層176。凸塊180代表可以形成於導電層176上的一種互連結構。互連結構也可以使用銷栓凸塊、微凸塊或其他電互連。
絕緣層170、174、178和導電層172、176以及凸塊180構成了形成於半導體晶粒124之作用表面130和包封物144上的組合互連結構182。半導體晶粒124和組合互連結構182代表呈重組晶圓形式的ECWLP。重組晶圓使用鋸片或雷射切割工具183經過組合互連結構182和包封物144而單一化成包含半導體晶粒124之個別的ECWLP封裝184。
圖7顯示ECWLP封裝184，其具有電連接到導電層172和176的半導體晶粒124以及外部互連到其他半導體裝置的凸塊180。絕緣層170、174、178的不同CTE產生跨越互連結構182的介電梯度。介電梯度減少絕緣層170、174、178於溫度循環期間所誘發的應力。
絕緣層170乃做出圖案並且針對半導體晶粒124之導電層132、絕緣層134、包封物144的最佳附著而固化。絕緣層170的固化過程涉及多重步驟的停留過程以增強對導電層132、絕緣層134、包封物144的機械和附著性質，而不引入表面皺紋。絕緣層174乃做出圖案並且針對絕緣 層170和導電層172的最佳附著而固化。絕緣層178在25℃下具有大於100百萬帕的拉伸強度、大於20%的伸長率、小於3.0十億帕的模數。
另外可選擇的是絕緣層170在25℃下具有大於100百萬帕的拉伸強度、大於20%的伸長率、小於3.0十億帕的模數。絕緣層178在多重步驟的停留固化過程之後具有緻密結構以阻擋PCT中的溼氣。絕緣層174可以具有絕緣層170或絕緣層178的性質。
雖然已經詳細示範本發明的一或更多個具體態樣，然而熟於此技藝者將體會到可以對那些具體態樣做出修改和調適，而不偏離本發明如列於後面之申請專利範圍的範疇。
124‧‧‧半導體晶粒或構件
130‧‧‧作用表面區域
132‧‧‧導電層
134‧‧‧絕緣或鈍化層
144‧‧‧包封物或模製化合物
150‧‧‧絕緣或介電層
152‧‧‧導電層或重分布層
154‧‧‧絕緣或介電層
156‧‧‧焊球或凸塊
162‧‧‧嵌入晶片晶圓級球柵格陣列封裝

Claims (15)

  1. 一種製作半導體裝置的方法，其包括：提供半導體晶粒；沉積包封物於該半導體晶粒上；以及形成互連結構於該半導體晶粒上，藉由(a)形成第一絕緣層於該半導體晶粒上，(b)形成第一導電層於該第一絕緣層上，以及(c)形成第二絕緣層於該第一絕緣層和該第一導電層上，其中該第二絕緣層的熱膨脹係數(CTE)與該第一絕緣層的CTE非重疊。
  2. 如申請專利範圍第1項的方法，其進一步包括形成第二導電層於該第二絕緣層和該第一導電層上。
  3. 如申請專利範圍第1項的方法，其進一步包括形成第三絕緣層於該第二絕緣層上，其中該第三絕緣層的CTE與該第一絕緣層的CTE和該第二絕緣層的CTE非重疊。
  4. 如申請專利範圍第1項的方法，其中該第一絕緣層的CTE大於該第二絕緣層的CTE。
  5. 如申請專利範圍第1項的方法，其中該第一絕緣層的CTE小於該第二絕緣層的CTE。
  6. 一種製作半導體裝置的方法，其包括：提供半導體晶粒；形成第一絕緣層於該半導體晶粒上；形成第一導電層於該第一絕緣層上；以及 形成第二絕緣層於該第一絕緣層和該第一導電層上，其中該第二絕緣層的熱膨脹係數(CTE)與該第一絕緣層的CTE非重疊。
  7. 如申請專利範圍第6項的方法，其進一步包括形成第二導電層於該第二絕緣層和該第一導電層上。
  8. 如申請專利範圍第6項的方法，其進一步包括形成第三絕緣層於該第二絕緣層上，其中該第三絕緣層的CTE與該第一絕緣層的CTE和該第二絕緣層的CTE非重疊。
  9. 如申請專利範圍第6項的方法，其中該第一絕緣層的CTE大於該第二絕緣層的CTE。
  10. 如申請專利範圍第6項的方法，其中該第一絕緣層的CTE小於該第二絕緣層的CTE。
  11. 一種半導體裝置，其包括：半導體晶粒；第一絕緣層，其形成於該半導體晶粒上；第一導電層，其形成於該第一絕緣層上；以及第二絕緣層，其形成於該第一絕緣層和該第一導體層上，其中該第二絕緣層的熱膨脹係數(CTE)與該第一絕緣層的CTE非重疊。
  12. 如申請專利範圍第11項的半導體裝置，其進一步包括第二導電層，其形成於該第二絕緣層和該第一導電層上。
  13. 如申請專利範圍第11項的半導體裝置，其進一步包括第三絕緣層，其形成於該第二絕緣層上，其中該第三絕緣層的CTE與該第一絕緣層的CTE和該第二絕緣層的CTE非重疊。
  14. 如申請專利範圍第11項的半導體裝置，其中該第一絕緣層的CTE大於該第二絕緣層的CTE。
  15. 如申請專利範圍第11項的半導體裝置，其中該第一絕緣層的CTE小於該第二絕緣層的CTE。
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