TW201624485A - 電阻式隨機存取記憶體 - Google Patents

Abstract

本發明的提供一種記憶體，包括複數條字線、位元線、源極線以及一記憶陣列。記憶陣列，具有複數個記憶胞，設置在該等字線與該等位元線的交界處，以形成一矩陣。每一記憶胞包括一電阻式記憶裝置與一開關。每一條源極線被配置在兩條字線之間，其中每一條源極線耦接到該等開關的複數個源極端，且個別被一源極線驅動器所驅動。源極線驅動器接收命令信號與位址訊號，將源極線的電壓準位改變為第一電壓準位。當重置操作被施加到一記憶胞時，源極線的電壓準位被設定為第一電壓準位，且當另一個操作被施加被選擇的該記憶胞時，該源極線被接地。

Description

電阻式隨機存取記憶體

本發明關於電阻式隨機存取記憶體，特別是一種電阻式隨機存取記憶體的陣列結構。

隨著可攜式應用產品的成長，使得非揮發性記憶體的需求有日漸增加的趨勢。在這麼多種類的非揮發性記憶體中，電阻式隨機存取記憶體由於具有速度、功率、容量、可靠度、製程整合度、以及成本等具競爭力的特性，已被視為下一世代最具有潛力的非揮發性記憶體技術。藉由輸入特定的操作電壓，應用在電阻式隨機存取記憶體的材料的特性會迅速的在兩種狀態間切換。設定操作(SET operation)與重設操作(RESET operation)是透過輸入兩種不同的操作電壓給電阻式隨機存取記憶體，以將電阻式隨機存取記憶體在高電阻狀態與低電阻狀態中切換。根據上述的操作說明，電阻式隨機存取記憶體的邏輯狀態可根據施加不同的操作電壓來切換，以達到資料儲存的目的。

本發明的一實施例提供一種記憶體，該記憶體包括複數條字線、複數條位元線、一記憶陣列以及複數條源極線。該記憶陣列，具有複數個記憶胞，設置在該等字線與該等位元線的交界處，以形成具有複數行與複數列的一矩陣，其中 每一記憶胞包括一電阻式記憶裝置與一開關。每一條源極線被配置在兩條字線之間，其中每一條源極線耦接到該等開關的複數個源極端，每一條源極線都被一源極線驅動器所驅動，該源極線驅動器接收一命令信號與一位址訊號，並根據該命令信號與該位址信號將該源極線的一電壓準位設定為一第一電壓準位。當一重置操作被施加到被選擇的一記憶胞時，該源極線的該電壓準位被設定為該第一電壓準位，且當另一個操作被施加被選擇的該記憶胞時，該源極線被接地。

10‧‧‧電阻式記憶胞

21、35i、35j‧‧‧記憶胞

31‧‧‧感測放大器

32a、32b‧‧‧字線驅動器

33‧‧‧位元線驅動器

34‧‧‧源極驅動器

41‧‧‧第一記憶胞

42‧‧‧第二記憶胞

43、44‧‧‧MIM裝置

71‧‧‧控制器

72‧‧‧字線驅動器

73‧‧‧源極線驅動器

74‧‧‧位元線驅動器

75‧‧‧記憶體陣列

A0~An‧‧‧列解碼器

BL、BL0、BL1、BLn‧‧‧位元線

CMD‧‧‧命令信號

CSL0‧‧‧行選擇信號

D1、D2‧‧‧方向

MSL0‧‧‧源極線匯流排

MWL0‧‧‧字線匯流排

SL、SL0、SL1、SL2、SL3‧‧‧源極線

T1、T2、T31、T32、T33、T41、T42‧‧‧電晶體

WL、WL0、WL1、WL2、WL3‧‧‧字線

A01、A10B、A01B、A0B1B‧‧‧位元線群

X_ADDi、Y_ADDi、X_ADDj、X-addi、X-addj、X-addk、X-addl、Y-addi、Y-addj、Y-addk、Y-addl‧‧‧位址信號

第1圖為根據本發明之一電阻式隨機存取記憶單元的一實施例的示意圖。

第2A~2D圖用以說明電阻式隨機存取記憶單元的電壓設定示意圖。

第3圖為根據本發明之具一電阻式隨機存取記憶單元的記憶體陣列結構的一實施例的示意圖。

第4圖為根據本發明之具有一共用源極線的複數個記憶胞的一實施例的示意圖。

第5圖為根據本發明的一實施例的一位元線群組方法的示意圖。

第6圖為根據本發明的另一實施例的一位元線群組方法的示意圖。

第7圖為根據本發明之一電阻式記憶體模組的一實施例的示意圖。

第1圖為根據本發明之一電阻式隨機存取記憶單元的一實施例的示意圖。電阻式記憶單元10包括電晶體T1與電阻式記憶胞10。電阻式記憶胞10是一電阻式記憶裝置，且電阻式記憶胞(ReRAM cell)10的電阻值會根據不同的操作而作對應的改變。而這種具有多種變化的電阻值的特性，正適合用來儲存資料。電晶體T1的閘極連接到一字線WL，其源極連接到一源極線SL，且其汲極連接至電阻式記憶胞10。當一第一狀態的資料要被寫入電阻式記憶胞10時，該設定操作(SET operation)被執行，且該位元線BL與該源極線SL的一電壓差被以一第一方向D1施加在電阻式記憶胞10。在設定操作之後，電阻式記憶胞10具有一高電阻值。

當一第二狀態的資料要被寫入電阻式記憶胞10時，一重設操作(RESET operation)被執行，且該位元線BL與該源極線SL的一電壓差被以一第二方向D2施加在電阻式記憶胞10。在RESET操作之後，電阻式記憶胞10具有一較低的電阻值，該電阻值是遠低於在SET操作後，電阻式記憶胞10的電阻值。

當邏輯1要被寫入電阻式記憶胞10時，SET操作被執行。當邏輯0要被寫入電阻式記憶胞10時，RESET操作被執行。在本實施例中，電阻式記憶胞10可以儲存兩個邏輯準位的資料，但本發明並非僅限於此。電阻式記憶胞10可以根據在對應SET程序的高電阻值與對應RESET操作的低電阻值之間的電阻值範圍，儲存超過兩種邏輯準位的資料。

儲存在電阻式記憶胞10的資料可以透過一感測放大器所讀取，該感測放大器耦接至位元線BL。儲存在電阻式記憶胞10的資料可以透流經位元線BL的感測電流的大小來判斷。感測電流的大小會隨著電阻式記憶胞10的電阻值而改變。舉例來說，當電阻式記憶胞10的是在一SET狀態下，電阻式記憶胞10的的電阻值是相對高，因此對應的感測電流的大小也就相對低。當電阻式記憶胞10的是在一RESET狀態下，電阻式記憶胞10的的電阻值是相對低，因此對應的感測電流的大小也就相對高。根據這樣的現象，感測放大器可以藉由將感測到電流與一參考電流比較，以讀取儲存在電阻式記憶胞10的資料。

第2A~2D圖用以表示不同的電阻式記憶體的操作下的電壓設定。第2A圖表示電阻式記憶體在一形成(forming)操作下的電壓設定。電阻式記憶胞21耦接在一位元線BL與電晶體T2的一汲極之間。電晶體T2的閘極耦接至一字線，且電晶體T2的源極耦接至一源極線SL。形成操作只有在電阻式記憶胞21剛製造好的時候會被執行一次，之後就不會再次被執行。形成操作是藉由施加一偏壓電壓到耦接電阻式記憶胞21的位元線BL，如3.8V，以在電阻式記憶胞21的氧化層(oxide layer)引發軟性崩潰(soft breakdown)。軟性崩潰會增加電阻式記憶胞21的漏電流。而當形成操作被執行時，電晶體T2的閘極的電壓被上拉到2.3V。

當邏輯0的資料要被寫入電阻式記憶胞21時，RESET操作被執行。RESET操作時的電壓設定如第2B圖所示。耦接至電晶體T2的閘極的字線的電壓被設定為4V，耦接至電晶 體T2的源極的源極線SL的電壓被設定為2V。當邏輯1的資料要被寫入電阻式記憶胞21時，SET操作被執行。SET操作時的電壓設定如第2C圖所示。位元線BL的電壓被設定為1.4V，耦接至電晶體T2的閘極的位元線WL的電壓被設定在2.3V，而耦接至電晶體T2的源極的源極線SL則被接地。

當要讀取電阻式記憶胞21的資料時，讀取操作時的電壓設定如第2D圖所示。，耦接至電晶體T2的源極的源極線SL被接地，耦接至電晶體T2的閘極的字線的電壓被設定為3V，感測放大器則藉由感測在位元線BL的電壓以讀取資料。

根據上述四種不同操作下的電壓設定，字元線的電壓可能會在3種不同的電壓準位中改變。對於習知的記憶體陣列結構來說，越多個不同的電壓準位，其控制方案也就越加困難。

第3圖為根據本發明之具一電阻式隨機存取記憶單元的記憶體陣列結構的一實施例的示意圖。在第3圖中，只有一部分的記憶體陣列被揭露，習知技藝者可以根據本揭露書的揭露內容以及個人技藝來完成記憶體陣列的其他部分。電阻式記憶胞(以下簡稱記憶胞)35i透過電晶體T31耦接至感測放大器31。電晶體T31的閘極接收一行選擇信號(column select signal)CSL0，且當電晶體T31導通時，所有耦接到位元線BL0的記憶胞都被連接至感測放大器31。在一實施例中，該感測放大器31只有在對記憶胞進行一讀取操作時才會被致能(enabled)。

記憶胞35i耦接在位元線BL0與電晶體T32的汲極 之間，其中位元線BL0由位元線驅動器33所驅動。電晶體T32的閘極耦接至一字線WL0，字線WL0由字線驅動器32a所驅動。電晶體T3的源極耦接至一源極線SL0，該源極線SL0由一源極驅動器34所驅動。藉由使用字線驅動器32a，位元線驅動器33，以及源極驅動器34，可輕易地對記憶胞35i進行形成，SET，RESET以及讀取操作。

字線驅動器32a根據命令信號CMD與位址信號X_ADDi，控制字線WL0上的電壓。命令信號CMD表示要施加在被選擇的該記憶胞的一操作，該操作可能是一形成操作，一重置操作，一設定操作或一讀取操作。位址信號X_ADDi與位址信號Y_ADDi用以選擇一預定的記憶胞。位址信號X_ADDi表示第i行的記憶胞被選擇到，位址信號Y_ADDi表示第i列的記憶胞被選擇到。當對記憶胞35i進行形成操作時，字線驅動器32a輸出2.3V的電壓到字線WL0或是將字線WL0的電壓設定為2.3V。當對記憶胞35i進行RESET操作時，字線驅動器32a輸出4V的電壓到字線WL0或是將字線WL0的電壓設定為4V。當對記憶胞35i進行SET操作時，字線驅動器32a輸出2.3V的電壓到字線WL0或是將字線WL0的電壓設定為2.3V。當對記憶胞35i進行讀取操作時，字線驅動器32a輸出3V的電壓到字線WL0或是將字線WL0的電壓設定為3V。

位元線驅動器33根據要被施加在記憶胞的操作，控制位元線BL0上的電壓。位元線驅動器33接收命令信號CMD與位址信號Y_ADDi，並輸出對應的電壓到位元線BL0上。當對記憶胞35i進行形成操作時，位元線驅動器33輸出3.8V的電壓 到位元線BL0或是將位元線BL0的電壓設定為3.8V。當對記憶胞35i進行RESET操作時，位元線BL0透過位元線驅動器33被接地。當對記憶胞35i進行SET操作時，位元線驅動器33輸出1.4V的電壓到位元線BL0或是將位元線BL0的電壓改變至1.4V。當對記憶胞35i進行讀取操作時，感測放大器31讀取位元線BL0的電壓以判斷儲存在記憶胞35i的資料為何。

源極線驅動器34根據接收到的命令信號CMD與位址信號Y_ADDi，控制源極線SL0上的電壓。在另一實施例中，位址信號Y_ADDi可被替換為位址信號X_ADDi。

當對記憶胞35i進行RESET操作時，源極線驅動器34輸出2V的電壓到源極線SL0或是將源極線SL0的電壓改變至2V。當對記憶胞35i進行SET操作、形成操作或是讀取操作時，源極線SL0透過源極線驅動器34被接地。

根據第3圖所述的操作，對於電阻式記憶胞進行不同的操作所需的電壓設定，可輕易地透過源極線驅動器、位元線驅動器以及字線驅動器所完成。

在另一實施例中，複數條位元線被劃分為複數個位元線群(bit line group)，而該等複數條源極線也包括了複數條主要源極線(main source line)與複數條次要源極線(sub source line)，且每一條次要源極線都連接到不同的位元線群。在一實施例中，位址信號X_ADDi對應到一主要源極線與一次要源極線。在另一實施例中，位址信號X_ADDi對應到一主要源極線，而位址信號Y_ADDi對應到一次要源極線。在另一實施例中，該等複數條字線包括了複數條主要字線(main word line)與複數條次要字線(sub word line)，且每一條次要字線都連接到不同的位元線群，其中位址信號X_ADDi對應到一主要字線與一次要字線。

在一些實施例中，記憶胞的定義並不包括開關裝置，如第2A~2D中的電晶體T2。在另一些實施例中，記憶胞的定義是包括開關裝置。請參考第4圖。第4圖為根據本發明之具有一共用源極線的複數個記憶胞的一實施例的示意圖。第一記憶胞41與第二記憶胞42都耦接到一位元線BL0與一共用的源極線SL0。第一記憶胞41耦接到字線WL0，而第二記憶胞42耦接到字線WL1，其中，舉例來說，共用的源極線SL0是被設置在字線WL0與字線WL1之間。在一個例子中，第一記憶胞41包括一金屬-絕緣體-金屬(Metal-Insulator-Metal，MIM)裝置43，其中MIM裝置43耦接到電晶體T41與位元線BL0。電晶體T41根據透過字線WL0接收到的一控制信號將MIM裝置43耦接到源極線SL0。在其他的實施例中，MIM裝置可以被其他的電阻式記憶裝置所代替。

當邏輯1要被寫入第一記憶胞41時，SET操作被施加在MIM裝置43上，且MIM裝置43的電阻值因此變高。當邏輯0要被寫入第一記憶胞41時，RESET操作被施加在MIM裝置43上，MIM裝置43的電阻值因此變低，且是相對低於MIM裝置43被施加SET操作後，MIM裝置43的電阻值。

藉由使用共用的源極線，記憶體陣列的大小可以有效的被減少，且源極驅動器的數量也因此減少。

在一些實施例中，所有的位元線在一RESET操作 前，都會被預先充電到1.4V，而只有被選擇到的位元線的電位會被驅動到0V。這一來就表示其他的位元線的電位仍然是維持在1.4V，而這對電阻式記憶體造成了很大的電源負擔，而且是在高密度的電阻式記憶陣列中，降低效能的最主要因素。

第5圖為根據本發明的一實施例的一位元線群組方法的示意圖。在第5圖中，位元線群組方法是根據對應到字線的位址信號X_ADDi來實現。在第5圖中，根據本地字線(local word line)X位址0與X位址1，將複數條位元線區分為4個位元線群A01、A10B、A01B、A0B1B。在第5圖上可以看到這4個位元線群分別耦接字線WL3、WL2、WL1、WL0，透過列解碼器A2~An、字線WL3、WL2、WL1、WL0可讓被選擇到的位元線所屬的位元線群內的所有位元線會被預先充電到1.4V，而屬於沒被選擇到的位元線群內的位元線則維持在0V。在一實施方式中，字線WL0、WL1、WL2、WL3分別耦接位元線BL0~BLn的部分位元線。在一實施例中，字線匯流排MWL0耦接字線WL0、WL1、WL2與WL3，列解碼器透過字線匯流排MWL0控制字線WL0、WL1、WL2與WL3的導通。

第6圖為根據本發明的另一實施例的一位元線群組方法的示意圖。在第6圖中，位元線群組方法是根據對應到源極線的位址信號X_ADD或Y_ADD來實現。在第6圖中，位址信號X_addi或Y_addi對應到的是位元線SL0，位址信號X_addj或Y_addj對應到的是位元線SL1，位址信號X_addk或Y_addk對應到的是位元線SL2而位址信號X_addl或Y_addl對應到的是位元線SL3。複數條位元線根據源極線SL0、SL1、SL2以及SL3 被區分為4個位元線群，透過列解碼器、源極線SL0、SL1、SL2、SL3以及位址信號X_ADD或Y_ADD可讓被選擇到的位元線所屬的位元線群內的所有位元線會被預先充電到1.4V，而屬於沒被選擇到的位元線群內的位元線則維持在0V。在一實施方式中，源極線SL0、SL1、SL2、SL3分別耦接位元線BL0~BLn的部分位元線。在一實施例中，源極線匯流排MSL0耦接源極線SL0、SL1、SL2與SL3，列解碼器透過源極線匯流排MSL0控制位元線源極線SL0、SL1、SL2與SL3的狀態。

第7圖為根據本發明之一電阻式記憶體模組的一實施例的示意圖。電阻式記憶體模組包括控制器71、字線驅動器72、源極線驅動器73、位元線驅動器74以及記憶體陣列75。控制器71更包括一位址解碼器以解碼列位址(Y-address)與行位址(X-address)。當記憶體陣列75內的一記憶胞被選擇，且一操作，如RESET操作或SET操作，要被施加在被選擇的記憶胞時，控制器71會傳送一命令信號與一位址信號給字線驅動器72、源極線驅動器73以及位元線驅動器74。字線驅動器72、源極線驅動器73以及位元線驅動器74會根據接收到的命令信號與位址信號，分別輸出對應的電壓。詳細的電壓設定說明可參考第2A~2D圖以及第3圖。

雖然本發明已以具體實施例揭露如上，然其僅為了易於說明本發明之技術內容，而並非將本發明狹義地限定於該實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

31‧‧‧感測放大器

32a、32b‧‧‧字線驅動器

33‧‧‧位元線驅動器

34‧‧‧源極驅動器

35i、35j‧‧‧記憶胞

Claims (13)

1. 一種記憶體，包括：複數條字線；複數條位元線；一記憶陣列，具有複數個記憶胞，設置在該等字線與該等位元線的交界處，以形成具有複數行與複數列的一矩陣，其中每一記憶胞包括一電阻式記憶裝置與一開關；以及複數條源極線，每一條源極線被配置在兩條字線之間，其中每一條源極線耦接到該等開關的複數個源極端，每一條源極線都被一源極線驅動器所驅動，該源極線驅動器接收一命令信號與一位址訊號，並根據該命令信號與該位址信號將該源極線的一電壓準位設定為一第一電壓準位；其中當一重置操作被施加到被選擇的一記憶胞時，該源極線的該電壓準位被設定為該第一電壓準位，且當另一個操作被施加被選擇的該記憶胞時，該源極線被接地。
2. 如申請專利範圍第1項所述的記憶體，其中每一字線都被一字線驅動器所驅動，且該字線驅動器接收該命令信號與該位址信號，並根據該命令信號與該位址信號控制該字線的一電壓準位。
3. 如申請專利範圍第2項所述的記憶體，其中該位址信號包括一X_ADD信號與一Y_ADD信號，該源極線驅動器接收該Y_ADD信號，且該字線驅動器接收該X_ADD信號。
4. 如申請專利範圍第2項所述的記憶體，其中該命令信號用以表示要施加在被選擇的該記憶胞的一操作，該操作可能是 一形成操作，一重置操作，一設定操作或一讀取操作。
5. 如申請專利範圍第2項所述的記憶體，其中該字線驅動器根據要施加在被選擇的該記憶胞的一操作以及由該命令信號表示關於該操作的資訊去控制該字線的該電壓準位。
6. 如申請專利範圍第1項所述的記憶體，其中每一位元線都被一位元線驅動器所驅動，且該位元線驅動器接收該命令信號與該位址信號，並根據該命令信號與該位址信號控制該位元線的一電壓準位。
7. 如申請專利範圍第6項所述的記憶體，其中該位元線驅動器根據要施加在被選擇的該記憶胞的一操作以及由該命令信號表示關於該操作的資訊去控制該位元線的電壓準位。
8. 如申請專利範圍第1項所述的記憶體，其中該等位元線被分為複數個位元線群，該等源極線包括複數條主源極線以及複數條次源極線，且每一次源極線被耦接到不同的位元線群。
9. 如申請專利範圍第8項所述的記憶體，其中該位址信號包括一X_ADD信號，該X_ADD信號對應到一主要源極線以及一次要源極線。
10. 如申請專利範圍第8項所述的記憶體，其中該位址信號包括一X_ADD信號以及一Y_ADD信號，該X_ADD信號對應到一主要源極線，該Y_ADD信號對應到一次要源極線。
11. 如申請專利範圍第1項所述的記憶體，其中該等位元線被分為複數個位元線群，該等字線包括複數條主字線以及複數條次字線，且每一次字線被耦接到不同的位元線群。
12. 如申請專利範圍第11項所述的記憶體，其中該位址信號包括一X_ADD信號，該X_ADD信號對應到一主字線以及一次字線。
13. 如申請專利範圍第1項所述的記憶體，其中每一條源極線被連續兩條字線共用。