TW201606511A - 用於晶片至晶片通信之系統及方法 - Google Patents

用於晶片至晶片通信之系統及方法 Download PDF

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Abstract

本發明揭示用於晶片至晶片通信之系統及方法。在一例示性態樣中，一晶片至晶片鏈路包含：一主控器件，其具有一資料傳輸器、一時脈、一時脈傳輸器、一與該時脈相關之鎖相迴路(PLL)，及一接收器。該晶片至晶片鏈路亦包含一從屬器件，其具有一資料傳輸器、一時脈接收器，及一資料接收器。該從屬器件明顯不存在一時脈或一PLL。藉由自該從屬器件移除該時脈，該從屬器件並不具有一從屬PLL之功率消耗元件。此外，因為該從屬器件並不具有通常必須獲得一新頻率並安定的一時脈，所以該主控時脈可相對快速地改變頻率並在許多頻率(並非僅僅一或兩個預定義頻率)下變化該頻率。

Description

用於晶片至晶片通信之系統及方法 【優先權主張】
本申請案主張2014年7月18日申請的且名稱為「用於晶片至晶片通信之系統及方法」的美國臨時專利申請案第62/026,063號之優先權，該申請案以全文引用的方式併入本文中。
本發明之技術大體上係關於積體電路(IC)，且特定而言係關於兩個IC之間的通信。
計算器件在當代社會中很普遍。此等計算器件得益於藉助愈來愈複雜之積體電路(IC)而可用的一增加之功能性陣列。此等IC可定位於印刷電路板(PCB)上，且經由非暫時性導電元件(例如，實體跡線)進行互連。在此等實體跡線上根據預定義協定佈線信號。增加之功能性增加了包括於此等信號中之資料的量，從而迫切需要更快時脈速度及更多導電元件以容納所增加之資料。
在許多情況下，諸如周邊組件互連(PCI)的用以封裝資料之協定係藉由不同商業利益之協會而產生。涉及產生一協定之各種實體經由一系列折中方案及工程改造之實際情況而達成最終公開協定。共用一協定之益處在於根據該協定而獲得可易於使用的器件互操作性。此等互操作性允許器件製造商靈活地選擇可得以購買組件之供應商。共用 一協定的不利之處在於該協定被頻繁地過度工程改造成針對「最差」情境。此過度工程改造導致IC內之區域的過渡使用及額外的功率消耗。另一不利之處在於該協定可能不對改變之實際情況快速反應。亦即，新技術或未預期之舊技術組合可能不與該協定充分互動。
此不充分互動之實例為：隨著晶片至晶片匯流排上之時脈速度提高，愈來愈多的功率被消耗。此外，隨著時脈速度提高，時脈信號上升及下降時的轉換被縮短(亦即，轉換出現得更快)，此情況在計算器件內之其他組件上產生愈來愈多的電磁干擾(EMI)。再者，此等電磁發射可影響計算器件滿足美國聯邦通信委員會(FCC)之發射標準所需處理的能力。因此，需要一種改良晶片間傳信的方法。
實施方式中揭示之態樣包括用於晶片至晶片通信之系統及方法。在一例示性態樣中，一晶片至晶片鏈路包含：一主控器件，其具有一資料傳輸器、一時脈、一時脈傳輸器、一與該時脈相關之鎖相迴路(PLL)，及一接收器。該晶片至晶片鏈路亦包含：一從屬器件，其具有一資料傳輸器、一時脈接收器，及一資料接收器。該從屬器件中明顯不存在一時脈或一PLL。藉由自該從屬器件移除該時脈，該從屬器件並不具有一從屬PLL之功率消耗元件。此外，因為該從屬器件並不具有通常必須獲得一新頻率並安定的一時脈，所以該主控時脈可相對快速地改變頻率並在許多頻率(並非僅僅一或兩個預定義頻率)下變化該頻率。頻率移位允許該晶片至晶片鏈路減緩可變的電磁干擾(EMI)攻擊，以及幫助防止該晶片至晶片鏈路成為可變EMI之一受害者。
就此而言，在一個態樣中，提供一種主控積體電路(IC)。該主控IC包含一匯流排介面，其經組態以耦接至一晶片間匯流排。該主控IC亦包含一傳輸器，其包含一驅動器，該驅動器將一資料信號輸出至該 匯流排介面，以供在該晶片間匯流排上傳輸。該主控IC亦包含一接收器，其耦接至該匯流排介面。該主控IC亦包含一時脈資料恢復(CDR)電路，其以操作方式耦接至該接收器。該主控IC亦包含一PLL，其接收一參考時脈信號且將一時脈信號輸出至該傳輸器之該驅動器及該CDR電路。該傳輸器經由該匯流排介面將一主控時脈信號輸出至該晶片間匯流排上。該主控IC亦包含一控制系統，其以操作方式耦接至該PLL及該CDR電路。該控制系統經組態以藉由控制該PLL來改變該主控時脈信號之一頻率。資料傳輸獨立於一遠端從屬IC處之時脈活動而在頻率改變期間持續進行。
在另一態樣中，提供一種從屬IC。該從屬IC包含一匯流排介面，其經組態以耦接至一晶片間匯流排。該從屬IC亦包含一傳輸器，其包含一驅動器，該驅動器將一資料信號輸出至該匯流排介面，以供在該晶片間匯流排上傳輸。該從屬IC亦包含一接收器，其耦接至該匯流排介面。該接收器經組態以自經由該晶片間匯流排自一主控IC接收之一信號提取一時脈信號。該從屬IC亦包含一時脈資料恢復(CDR)電路，其以操作方式耦接至該接收器。該從屬IC亦包含一控制系統，其以操作方式耦接至該接收器及該CDR電路。該控制系統經組態以在不參考一固有鎖相迴路(PLL)或內部時脈的情況下操作該接收器所提取的該時脈信號。
在另一態樣中，提供一種系統。該系統包含一晶片間匯流排。該系統亦包含一第一IC。該第一IC包含一第一匯流排介面，其經組態以耦接至該晶片間匯流排。該第一IC亦包含一第一傳輸器，其包含一第一驅動器，該第一驅動器將一第一資料信號輸出至該第一匯流排介面，以供在該晶片間匯流排上傳輸。該第一IC亦包含一第一接收器，其耦接至該第一匯流排介面。該第一IC亦包含一第一CDR電路，其以操作方式耦接至該第一接收器。該第一IC亦包含一第一控制系統，其 以操作方式耦接至該第一CDR電路。該系統亦包含一第二IC。該第二IC包含一第二匯流排介面，其經組態以耦接至該晶片間匯流排。該第二IC亦包含一第二傳輸器。該第二傳輸器包含一第二驅動器，該第二驅動器將一第二資料信號輸出至該第二匯流排介面，以供在該晶片間匯流排上傳輸。該第二IC亦包含一第二接收器，其耦接至該第二匯流排介面。該第二接收器經組態以自經由該晶片間匯流排自該第一IC接收之一信號提取一時脈信號。該第二IC亦包含一第二CDR電路，其以操作方式耦接至該第二接收器。該第二IC亦包含一第二控制系統，其以操作方式耦接至該第二接收器及該第二CDR電路。該第二控制系統經組態以在不參考一固有PLL或內部時脈的情況下操作該第二接收器所提取的該時脈信號。該系統亦包含一唯一作用中PLL，其共用於該第一IC與該第二IC之間。該唯一作用中PLL經組態以提供該時脈信號，以供該第一IC及該第二IC兩者使用。
10‧‧‧計算器件
12‧‧‧主控晶片
14‧‧‧從屬晶片
16‧‧‧晶片間匯流排
16'‧‧‧晶片間匯流排
18‧‧‧主控控制系統
20‧‧‧區域記憶體
22‧‧‧主控時脈源
24‧‧‧鎖相迴路(PLL)
26‧‧‧時脈信號
28‧‧‧主控匯流排介面
30‧‧‧從屬匯流排介面
32‧‧‧從屬控制系統
40‧‧‧主控傳輸器
42‧‧‧主控接收器
44‧‧‧主控實體寫碼子層(PCS)
46‧‧‧高速時脈信號
48‧‧‧多工器
50‧‧‧低速時脈信號
52‧‧‧選定時脈信號
52'‧‧‧差分端時脈信號
54‧‧‧主控時脈資料恢復(CDR)電路
56‧‧‧主控串列器
58‧‧‧驅動器
60‧‧‧資料信號
62‧‧‧時脈信號
64‧‧‧驅動器
66‧‧‧差分端資料信號
68‧‧‧主控可程式化終端
70‧‧‧接收器邏輯
72‧‧‧主控解串器
74‧‧‧CDR時脈信號
76‧‧‧經邊緣取樣之信號
80‧‧‧溫度感測器
80'‧‧‧溫度感測器
82‧‧‧溫度控制邏輯
84‧‧‧計時器控制邏輯
86‧‧‧計時器/溫度邏輯
90‧‧‧從屬傳輸器
92‧‧‧從屬接收器
94‧‧‧從屬PCS
96‧‧‧時脈可程式化終端
98‧‧‧資料可程式化終端
100‧‧‧時脈接收器邏輯
102‧‧‧從屬時脈信號
104‧‧‧資料接收器邏輯
106‧‧‧從屬解串器
110‧‧‧從屬CDR電路
112‧‧‧CDR時脈信號
114‧‧‧經邊緣取樣之信號
116‧‧‧從屬串列器
118‧‧‧從屬驅動器
120‧‧‧差分端資料信號
122‧‧‧溫度控制邏輯
124‧‧‧計時器控制邏輯
126‧‧‧計時器/溫度邏輯
130‧‧‧計算器件
132‧‧‧主控晶片
134‧‧‧從屬晶片
136‧‧‧主控控制系統(MCS)
138‧‧‧主控時脈模組
140(0)-140(X-1)‧‧‧複數個主控傳輸器模組
142(0)-140(Y-1)‧‧‧複數個主控接收器模組
144‧‧‧主控串列器
146‧‧‧主控驅動器
148‧‧‧主控可程式化終端
150‧‧‧主控接收器邏輯
152‧‧‧主控解串器
154‧‧‧主控CDR電路
156‧‧‧計時器/溫度控制
158‧‧‧從屬控制系統(SCS)
160‧‧‧從屬時脈模組
162(0)-162(X-1)‧‧‧複數個從屬接收器模組
164(0)-164(Y-1)‧‧‧複數個從屬傳輸器模組
166‧‧‧可程式化終端
168‧‧‧接收器
170‧‧‧從屬可程式化終端
172‧‧‧從屬接收器
174‧‧‧從屬解串器
176‧‧‧從屬CDR電路
178‧‧‧計時器/溫度控制
180‧‧‧串列器
182‧‧‧驅動器
190‧‧‧計算器件
192‧‧‧主控晶片
194‧‧‧從屬晶片
196‧‧‧MCS
198(0)-198(X-1)‧‧‧複數個主控收發器模組
200‧‧‧主控串列器
202‧‧‧主控驅動器
204‧‧‧主控可程式化終端
206‧‧‧主控接收器
208‧‧‧主控解串器
210‧‧‧主控CDR電路
212‧‧‧計時器/溫度控制
214(0)-214(X-1)‧‧‧複數個從屬收發器模組
216‧‧‧從屬串列器
218‧‧‧從屬驅動器
220‧‧‧從屬可程式化終端
222‧‧‧從屬接收器
224‧‧‧從屬解串器
226‧‧‧從屬CDR電路
228‧‧‧計時器/溫度控制
230‧‧‧SCS
240‧‧‧計算器件
242‧‧‧第一主控晶片
244‧‧‧第二主控晶片
246‧‧‧MCS
248‧‧‧主控時脈模組
250‧‧‧多工器
260‧‧‧計算器件
262‧‧‧主控晶片
264‧‧‧主控晶片
266‧‧‧MCS
280‧‧‧計算器件
282‧‧‧應用程式處理器
284‧‧‧無線區域網路(WLAN)數據機
286‧‧‧數據機器件數據機(MDM)
288‧‧‧第一部分
290‧‧‧第二部分
300‧‧‧程序
320‧‧‧基於處理器之系統
322‧‧‧中央處理單元(CPU)
324‧‧‧處理器
326‧‧‧快取記憶體
328‧‧‧系統匯流排
330‧‧‧記憶體系統
332‧‧‧一或多個輸入器件
334‧‧‧一或多個輸出器件
336‧‧‧一或多個網路介面器件
338‧‧‧一或多個顯示控制器
340‧‧‧網路
342‧‧‧一或多個顯示器
344‧‧‧一或多個視訊處理器
圖1為根據本發明之一例示性態樣的具有主控晶片及從屬晶片之計算器件的簡化方塊圖；圖2說明圖1之主控晶片的較詳細方塊圖；圖3說明圖1之從屬晶片的較詳細方塊圖；圖4為具有例示性不對稱晶片至晶片通信鏈路之計算器件的簡化方塊圖；圖5為具有例示性不對稱晶片至晶片通信鏈路及可選數目之接收或傳輸頻道的計算器件的簡化方塊圖；圖6為具有使用可選主控裝置的例示性不對稱晶片至晶片通信鏈路之計算器件的簡化方塊圖；圖7為具有使用可選主控裝置及可選數目之接收或傳輸頻道的例示性不對稱晶片至晶片通信鏈路之計算器件的簡化方塊圖； 圖8為具有用於與標準合格晶片及非標準合格晶片一起使用之共用凸塊的例示性晶片的方塊圖；圖9為說明適於與本文中所描述之主控及從屬晶片一起使用的頻率移位、功率移位及睡眠模式之例示性程序的流程圖；及圖10為使用本文中所描述之晶片至晶片通信方案的可包括主控或從屬晶片的例示性基於處理器之系統的方塊圖。
現參考圖式，描述本發明之若干例示性態樣。詞語「例示性」在本文中用以意謂「充當一實例、個例或說明」。不必將本文中描述為「例示性」之任何態樣解釋為較佳或優於其他態樣。
實施方式中揭示之態樣包括用於晶片至晶片通信之系統及方法。在一例示性態樣中，一晶片至晶片鏈路包含：一主控器件，其具有一資料傳輸器、一時脈、一時脈傳輸器、一與該時脈相關之鎖相迴路(PLL)，及一接收器。該晶片至晶片鏈路亦包含一從屬器件，其具有一資料傳輸器、一時脈接收器，及一資料接收器。該從屬器件明顯不存在一時脈或一PLL。藉由自該從屬器件移除該時脈，該從屬器件並不具有一從屬PLL之功率消耗元件。此外，因為該從屬器件並不具有通常必須獲得一新頻率並安定的一時脈，所以該主控時脈可相對快速地改變頻率並在許多頻率(並非僅僅一或兩個預定義頻率)下變化該頻率。頻率移位允許該晶片至晶片鏈路減緩可變的電磁干擾(EMI)攻擊，以及幫助防止該晶片至晶片鏈路成為可變EMI之一受害者。
就此而言，圖1為包括主控晶片12之計算器件10的方塊圖，其中該主控晶片經由晶片間匯流排16與從屬晶片14通信。計算器件10可為行動終端(諸如，智慧型手機或膝上型電腦)或較固定之計算器件(諸如，桌上型電腦)。主控晶片12可包括主控控制系統18(有時稱為MCS)，其與區域記憶體20及軟體工作以實現本文中所描述之功能。 主控晶片12可進一步包括主控時脈源22(有時稱為振盪器)及PLL 24。雖然主控時脈源22說明為位於主控晶片12內，但在例示性非限制性態樣中，主控時脈源22可定位於主控晶片12之外部。PLL 24可用以產生時脈信號26，該時脈信號經由主控匯流排介面28被傳遞至晶片間匯流排16。如易於理解的，主控匯流排介面28經組態以耦接至晶片間匯流排16。
繼續參考圖1，從屬晶片14可包括從屬匯流排介面30，其耦接至晶片間匯流排16。時脈信號26越過晶片間匯流排16傳遞至從屬晶片14。從屬晶片14可包括從屬控制系統32(有時稱為SCS)。從屬晶片14按需要提取時脈信號26且使用時脈信號26。如上指出，從屬晶片14可省略時脈及/或PLL，且依賴於時脈信號26進行從屬晶片14內的任何所需定時。藉由從屬晶片14內省略時脈及/或PLL，可實現大量的空間及功率節省。即使從屬晶片14包括從屬時脈及/或從屬PLL，亦可撤銷啟用從屬時脈及/或從屬PLL，此情況至少提供功率節省。此外，藉由依賴於時脈信號26，可相對快速地實現時脈信號26之頻率改變，此係由於並不需要等待從屬PLL在新頻率下安定。
圖2中提供與主控晶片12有關之其他細節，而圖3中提供與從屬晶片14有關之細節。就此而言，圖2說明圖1之主控晶片12的方塊圖。圖1與圖2之間的共用元件在其中展示為具有共用元件編號，且不會在本文中再次描述。主控晶片12可包括主控傳輸器40及主控接收器42。MCS 18可包括主控實體寫碼子層(PCS)44。PCS 44為實體層的特定於協定之部分，諸如資料編碼及解碼及位元組及字組對準。PLL 24可接收參考時脈信號(refclk)及其互補信號(refclkb)，且將高速時脈信號46輸出至多工器48。在一例示性的非限制性態樣中，PLL 24具有百萬分之零(0)(ppm)的頻率偏移。應注意，在一例示性的非限制性態樣中，PLL 24可為具有可用於高速時脈信號46之多種不同高速頻率的可變頻 率PLL。來自MCS 18之控制信號(未經圖示)使得PLL 24調整高速時脈信號46之頻率。多工器48亦可接收低速時脈信號50。來自MCS 18之控制信號(未經圖示)使得多工器48在高速時脈信號46與低速時脈信號50之間選擇以輸出選定時脈信號52。應注意，當使用低速時脈信號50時，MCS 18可斷開PLL 24以省電。
繼續參考圖2，選定時脈信號52被提供至主控傳輸器40，該主控傳輸器亦將選定時脈信號52傳遞至主控時脈資料恢復(CDR)電路54。主控傳輸器40將選定時脈信號52提供至主控串列器56及驅動器58。驅動器58可將選定時脈信號52驅動至晶片間匯流排16上作為差分端時脈信號52'。
繼續參考圖2，主控串列器56可自MCS 18接收資料(TDM)，以及將時脈(TCLKM)提供至MCS 18。主控串列器56將資料信號60及時脈信號62提供至驅動器64。驅動器64可為H型橋式驅動器或其類似者。驅動器64將資料驅動至晶片間匯流排16上作為差分端資料信號66。
繼續參考圖2，主控接收器42可包括主控可程式化終端68。MCS 18可將控制信號(未經圖示)發送至主控可程式化終端68，以調整主控可程式化終端68之阻抗。調整主控可程式化終端68減少了特定頻率下可出現的反映以及允許實現功率節省。詳言之，若晶片間匯流排16相對較短，則主控可程式化終端68之阻抗可能增加，其減少輸出驅動器功率。在一例示性的非限制性態樣中，主控可程式化終端68可於約五十歐姆(50Ω)與八百歐姆(800Ω)之間變化，視需要或要求使用兩者之間的各種值。主控可程式化終端68之阻抗的每次額外倍增均將從屬傳輸器90(參見圖3)所需的功率減半。主控可程式化終端68經由晶片間匯流排16自從屬晶片接收差分端信號，且將所接收之信號提供至接收器邏輯70。接收器邏輯70可將所接收之信號傳遞至主控解串器72。主控解串器72亦自主控CDR電路54接收CDR時脈信號74。CDR時脈信號 74係藉由主控CDR電路54恢復之時脈信號。主控解串器72將經邊緣取樣之信號76提供至主控CDR電路54。該經邊緣取樣之信號76係藉由主控解串器72進行邊緣取樣，以供主控CDR電路54用以偵測資料之符號錯誤及時脈對準。主控解串器72將所接收之資料信號(RDM)及所接收之時脈信號(RCLKM)提供至MCS 18。主控CDR電路54允許來自從屬傳輸器90之資料與選定時脈信號52對準。
繼續參考圖2，主控晶片12可與溫度感測器80相關。在一例示性的未經圖示之態樣中，溫度感測器80為主控晶片12之部分。在另一例示性的經圖示之態樣中，溫度感測器80接近於主控晶片12但與其隔開。應注意，許多晶片於晶片或晶粒內包括溫度感測器，從而以量測晶粒自身的溫度。溫度感測器80將溫度信號提供至溫度控制邏輯82。計時器控制邏輯84可與溫度控制邏輯82相關，且被整合至單一計時器/溫度邏輯86內，或可為分離的。計時器/溫度邏輯86可將信號提供至主控CDR電路54。
圖1之從屬晶片14係類似的，且於圖3中更詳細地進行圖示。圖1與圖3之共用元件在其中展示為具有共用元件編號，且不會在本文中再次描述。就此而言，從屬晶片14可包括從屬傳輸器90及從屬接收器92。SCS 32可包括從屬PCS 94。從屬晶片14中明顯不存在PLL。從屬晶片14依賴於接收自主控晶片12之差分端時脈信號52'。
繼續參考圖3，從屬接收器92可包括時脈可程式化終端96及資料可程式化終端98。來自SCS 32之控制信號(未經圖示)會按需要變化可程式化終端96及98之阻抗，以適應主控晶片12所產生的不同頻率。從屬接收器92在時脈可程式化終端96處接收差分端時脈信號52'，該終端將差分端時脈信號52'傳遞至時脈接收器邏輯100。時脈接收器邏輯100輸出從屬時脈信號102。從屬接收器92在資料可程式化終端98處接收差分端資料信號66，該終端將差分端資料信號66傳遞至資料接收器 邏輯104。資料接收器邏輯104將資料輸出至從屬解串器106。從屬解串器106將所接收之資料信號(RDs)及所接收之時脈信號(RCLKs)提供至SCS 32。從屬解串器106進一步自從屬CDR電路110接收CDR時脈信號112。CDR時脈信號112係藉由從屬CDR電路110恢復之時脈信號。從屬解串器106將經邊緣取樣之信號114提供至從屬CDR電路110。該經邊緣取樣之信號114係藉由從屬解串器106邊緣取樣以供從屬CDR電路110用以偵測資料之符號錯誤及時脈對準。類似於圖2之主控可程式化終端68，可變化可程式化終端96及98來減少功率消耗。
繼續參考圖3，從屬CDR電路110亦自從屬接收器92接收從屬時脈信號102。該從屬時脈信號102亦被提供至從屬傳輸器90。從屬傳輸器90亦自SCS 32接收從屬傳輸資料信號(TDs)，且將從屬傳輸時脈信號(TCLKs)提供至SCS 32。從屬傳輸器90包括從屬串列器116，其使用從屬時脈信號102串列化TDs且將經串列化之TDs提供至從屬驅動器118。從屬驅動器118將差分端資料信號120置於晶片間匯流排16上，從而至主控晶片12上。
繼續參考圖3，從屬晶片14可與溫度感測器80'相關。在一例示性的未經圖示之態樣中，溫度感測器80'係從屬晶片14之部分。在另一例示性的經圖示之態樣中，溫度感測器80'接近於從屬晶片14但與其隔開。應注意，許多晶片於晶粒內包括溫度感測器，從而以量測晶粒自身的溫度。溫度感測器80'可與圖2之溫度感測器80相同或與其隔開且不同。溫度感測器80'將溫度信號提供至溫度控制邏輯122。計時器控制邏輯124可與溫度控制邏輯122相關，且被整合至單一計時器/溫度邏輯126內，或可為分離的。計時器/溫度邏輯126可將信號提供至從屬CDR電路110。
如所指出，從屬晶片14上不存在PLL具有諸多優點，包括功率消耗減少及空間節省。此外，具有使用可程式化終端之單一時脈允許晶 片12與14之間發送資料時所使用的頻率頻繁改變。如所指出，可程式化終端68、96及98可改變阻抗以使得新頻率下的終端阻抗達最佳化。可進行此等頻率改變，以防止主控晶片12與從屬晶片14之間的通信充當圖1之計算器件10中之其他組件的EMI攻擊物。舉例而言，若主控晶片12與從屬晶片14位於行動終端中，則啟用該行動終端內之蜂巢式數據機可使頻率改變，從而晶片間匯流排16上的主頻率以及該頻率之諧波並不重疊蜂巢式頻率。同樣，即使晶片間匯流排16大體上EMI耐受，改變晶片間匯流排上的頻率亦可允許主控晶片12與從屬晶片14之間的通信移動至較安靜的頻率，從而以避免成為計算器件10內之其他EMI攻擊物的受害者。
頻率改變能力得以促進，此係因為，由於不需要喚醒從屬PLL或允許從屬PLL在新頻率下安定，因此從屬晶片14相對較快地喚醒或在新頻率上安定。唯一潛時在於喚醒主控PLL(例如，PLL 24)。因此，一旦PLL 24安定，便可在晶片間匯流排16上發送封包。此外，可獲得更多種頻率來減少EMI間題。舉例而言，習知PCIe於三個頻率下操作(亦即，8、5及2.5Gbps)，但本發明之例示性態樣不受此限制。本發明之例示性態樣的另一優點在於主控CDR電路54及從屬CDR電路110如何管理。在習知系統中，不斷運行CDR電路來防止頻率漂移。此等持續操作消耗功率。如上指出，PLL 24可具有0ppm的頻率偏移。在具有此等小正弦抖動的情況下，無需持續使用主控CDR電路54及從屬CDR電路110，且可把CDR電路54與110中之一或兩者放入低功率或睡眠模式中歷時更長時間段。從屬晶片14中不存在從屬PLL意謂著：關於主控晶片12，從屬晶片14係源同步的，此情況幫助減少對不斷運行從屬CDR電路110的需要。
應瞭解，即使諸如PLL 24之高度精確PLL可隨溫度變化而漂移。額外的經溫度誘發之漂移可由晶片12及14中的以及晶片間匯流排16上 的，或甚至計算器件10內之其他部位中的其他元件引入。此經溫度誘發之漂移可導致需要重新對準PLL 24。本發明之例示性態樣使用計時器/溫度邏輯86及126來解決重新對準PLL 24的需求。在第一例示性態樣中，計時器控制邏輯84用以定期喚醒主控CDR電路54，來檢查任何重新對準需求。同樣，計時器控制邏輯124用以定期喚醒從屬CDR電路110，來檢查任何重新對準需求。主控CDR電路54之週期可與從屬CDR電路110之週期不同或相同。此外，該週期可視需要或按所需進行程式化。再者，主控CDR電路54及從屬CDR電路110蘇醒(在由計時器控制邏輯84及124喚醒之後)的時間長度可視需要或按所需進行程式化。在一並非彼此排斥的替代性態樣中，溫度控制邏輯82及122可使用溫度感測器80及80'來偵測溫度，且在初始對準週期結束時儲存溫度感測器值。此溫度感測器值可分別儲存於與MCS 18或SCS 32相關的記憶體中。可定期將當前溫度感測器值與所儲存之值進行比較，且若存在超過預定義之臨限值的溫度改變，則啟用主控CDR電路54及從屬CDR電路110且執行任何所需的重新對準。收集且可儲存來自溫度感測器80及80'的新溫度值，從而潛在地覆寫先前儲存之值。計時器/溫度邏輯86及126亦可與其他校準系統通信。
主控晶片12及從屬晶片14可組裝成不同組態，此取決於諸如計算器件10之特定計算器件的需求。圖2之主控晶片12與圖3之從屬晶片14的組合可產生一全雙工系統，其中提供有相等數目資料頻道以自主控晶片12傳輸至從屬晶片14且自從屬晶片14傳輸至主控晶片12。本發明之其他例示性態樣提供如圖4至圖8中所探究的替代性組態。
就此而言，圖4說明具有例示性不對稱晶片至晶片通信鏈路之計算器件130的簡化方塊圖。圖2、圖3與圖4之間的共用元件在其中展示為具有共用元件編號，且不會在本文中再次描述。計算器件130包括主控晶片132及從屬晶片134，其藉由晶片間匯流排16以通信方式耦 接。主控晶片132包括MCS 136、主控時脈模組138、複數個主控傳輸器模組140(0)-140(X-1)，及複數個主控接收器模組142(0)-142(Y-1)。主控時脈模組138包括PLL 24、多工器48，及驅動器58。該複數個主控傳輸器模組140(0)-140(X-1)係相同的，且每一者包括各別主控串列器144及主控驅動器146。該複數個主控傳輸器模組140(0)-140(X-1)類似於圖2之主控傳輸器40，但不存在任何定時電路。該複數個主控接收器模組142(0)-142(Y-1)係相同的，且每一者包括主控可程式化終端148、主控接收器邏輯150、主控解串器152、主控CDR電路154，及計時器/溫度控制156。在另一例示性態樣(未經圖示)中，該複數個主控接收器模組142(0)-142(Y-1)共用主控CDR電路154中之單一者及計時器/溫度控制156中之單一者。該複數個主控接收器模組142(0)-142(Y-1)類似於主控接收器42。應瞭解，X並非必須等於Y，且因此可存在不對稱數目的傳輸及接收頻道以供用於主控晶片132。
繼續參考圖4，從屬晶片134具有SCS 158、從屬時脈模組160，複數個從屬接收器模組162(0)-162(X-1)，及複數個從屬傳輸器模組162(0)-162(Y-1)。從屬時脈模組160包括可程式化終端166及接收器168，其類似於圖3之從屬定時電路。該複數個從屬接收器模組162(0)-162(X-1)中之每一者包括從屬可程式化終端170、從屬接收器172、從屬解串器174、從屬CDR電路176，及計時器/溫度控制178。在另一例示性態樣(未經圖示)中，該複數個從屬接收器模組162(0)-162(X-1)共用從屬CDR電路176中之單一者及計時器/溫度控制178中之單一者。該複數個從屬接收器模組162(0)-162(X-1)類似於從屬接收器92，但不存在從屬接收器92之時脈接收器邏輯100(由於從屬時脈模組160共用於該複數個從屬接收器模組162(0)-162(X-1)上)。該複數個從屬傳輸器模組164(0)-164(Y-1)中之每一者包括串列器180及驅動器182。該複數個從屬傳輸器模組164(0)-164(Y-1)中之每一者類似於從屬傳輸器 90。
藉由建構計算器件130，自主控晶片132至從屬晶片134之傳輸可具有與自從屬晶片134至主控晶片132之傳輸不同的頻寬。此配置可適合於自輸出元件至主控裝置存在極少通信的輸出元件(例如，主控裝置至顯示控制器或主控裝置至音訊揚聲器)，或適合於自主控裝置至輸入元件存在極少通信的輸入元件(例如，麥克風)。
圖5為具有例示性的不對稱晶片至晶片通信鏈路及可選數目之接收或傳輸頻道的計算器件190的簡化方塊圖。圖4與圖5之間的共用元件在其中展示為具有共用元件編號，且不會在本文中再次描述。計算器件190包括主控晶片192及從屬晶片194，其藉由晶片間匯流排16互連。主控晶片192包括MCS 196、圖4之主控時脈模組138，及複數個主控收發器模組198(0)-198(X-1)。該複數個主控收發器模組198(0)-198(X-1)中之每一者包括主控串列器200、主控驅動器202、主控可程式化終端204、主控接收器206、主控解串器208、主控CDR電路210，及計時器/溫度控制212。在另一未經圖示之態樣中，主控CDR電路210中之單一者及計時器/溫度控制212中之單一者可共用於該複數個主控收發器模組198(0)-198(X-1)中之所有者中。主控驅動器202及主控可程式化終端204經由共用節點(其可為開關，未經圖示)耦接至晶片間匯流排16。MCS 196判定複數個主控收發器模組198(0)-198(X-1)之特定收發器模組是否將作為傳輸器或接收器來操作。
繼續參考圖5，從屬晶片194包括圖4之從屬時脈模組160及複數個從屬收發器模組214(0)-214(X-1)。該複數個從屬收發器模組214(0)-214(X-1)中之每一者包括從屬串列器216、從屬驅動器218、從屬可程式化終端220、從屬接收器222、從屬解串器224、從屬CDR電路226、計時器/溫度控制228，及SCS 230。在另一未經圖示之態樣中，從屬CDR電路226中之單一者及計時器/溫度控制228中之單一者可共用於 該複數個從屬收發器模組214(0)-214(X-1)中之所有者中。從屬驅動器218及從屬可程式化終端220經由共用節點(其可為開關，未經圖示)耦接至晶片間匯流排16。SCS 230自MCS 196接收關於該複數個從屬收發器模組214(0)-214(X-1)中之何者會充當傳輸器或接收器的指示，並組態該複數個從屬收發器模組214(0)-214(X-1)。一側可能比另一側發送較多資料的計算器件190配置可為適當的。因此，較活躍側進行傳輸而較不活躍側進行接收。應注意，此配置可動態改變，且可視需要或按所需重新指派單工通道。此外，視需要或按所需，可將單工通道時分以達到平衡。
圖6為具有使用可選主控裝置之例示性不對稱晶片至晶片通信鏈路的計算器件240的簡化方塊圖。圖4、圖5與圖6之間的共用元件在其中展示為具有共用元件編號，且不會在本文中再次描述。就此而言，計算器件240包括第一主控晶片242及第二主控晶片244，其藉由晶片間匯流排16以通信方式耦接。主控晶片242及244中之每一者包括MCS 246、圖4之複數個主控傳輸器模組140(0)-140(X-1)、複數個主控接收器模組142(0)-142(Y-1)，及主控時脈模組248。主控時脈模組包括PLL 24、驅動器58、時脈可程式化終端96、時脈接收器邏輯100，及多工器250。驅動器58及時脈可程式化終端96經由共用節點(其可為開關，未經圖示)耦接至晶片間匯流排16。相比於圖2之多工器48，多工器250在高速時脈信號46、低速時脈信號50，與接收自另一主控晶片242或244之時脈信號之間選擇。
計算器件240可在購買到相同晶片時進行組裝，且在製造期間安裝，且該等晶片中之一者被指定為主控裝置而另一晶片被指定為從屬裝置，即使兩者均可充當主控晶片。可經由跨接線、設定連接、將接腳接地或其類似者完成此等指定。在另一例示性態樣中，主控晶片242及244協商何者會成為主控裝置且何者會成為從屬裝置。在另一例 示性態樣中，晶片242及244可動態改變何者為主控晶片且何者為從屬晶片。舉例而言，初始從屬晶片可判定其需要在不同於初始主控晶片所使用之頻率的頻率下發送資料。初始從屬晶片可假設後續主控晶片狀態，且使用不同頻率將資料發送至後續從屬晶片。一旦選定主控晶片，該選定從屬晶片之PLL 24、驅動器58及時脈接收器邏輯100便撤銷啟用或被置於低功率模式中。用於從屬晶片之多工器250將使用接收自另一主控晶片242或244之時脈信號。雖然經複製之電路存在一些面積損失，但仍可實現功率節省。同樣，因為無需等待經撤銷啟用之PLL安定，所以亦保留其他例示性態樣之快速頻率改變。
圖7為具有使用可選主控裝置及可選數目之接收或傳輸頻道的例示性不對稱晶片至晶片通信鏈路之計算器件260的簡化方塊圖。圖4、圖5、圖6與圖7之間的共用元件在其中展示為具有共用元件編號，且不會在本文中再次描述。類似於圖6之計算器件240，計算器件260包括藉由晶片間匯流排16互相耦接之兩個主控晶片262及264。主控晶片262及264中之每一者包括MCS 266、圖5之複數個主控收發器模組198(0)-198(X-1)，及主控時脈模組248。如同計算器件240，主控晶片262及264中之一者被指定為從屬晶片，且一者被指定為主控晶片。一旦選定主控晶片，該選定從屬晶片之PLL 24、驅動器58及時脈接收器邏輯100便撤銷啟用或被置於低功率模式中。用於從屬晶片之多工器250將使用接收自另一主控晶片262或264之時脈信號。雖然經複製之電路存在一些面積損失，但仍可實現功率節省。同樣，因為無需等待經撤銷啟用之PLL安定，所以亦保留其他例示性態樣之快速頻率改變。此外，因為複數個主控收發器模組198(0)-198(X-1)中之每一者與計算器件190中之傳輸器/接收器對之四個接腳相比僅僅具有兩個接腳，所以可存在接腳節省。未經使用之單工通道可視需要打開且關閉以省電。
作為擺脫諸如PCIe、通用串列匯流排(USB)，或digRF之習知的晶片至晶片通信標準的另一益處，本發明之例示性態樣允許將非標準電壓位準用於晶片間匯流排16上的信號。亦即，在適當程式化可程式化終端68、96、98、148、166、170、204及220的情況下，可發送相對較低電壓信號。此等低電壓信號進一步減少晶片間匯流排16係EMI攻擊物之似然性，且相對於現存通信標準提供進一步功率節省。
雖然本發明之例示性態樣獲得大量功率節省及EMI改良，但代價為產生可僅僅與具有類似設計之其他晶片通信的晶片。因此，經設計使用PCIe、USB、digRF或其類似者之晶片將無法與主控晶片12、132、192、242或262或從屬晶片14、134、194、244或264通信，此係由於將不存在頻率遷越功能性，或電壓位準對於基於標準之晶片而言會太低，從而無法正確偵測及評估。然而，本發明之另一例示性態樣提供雙模式回溯相容的晶片，其共用匯流排介面之接腳(或凸塊)，從而在第一模式中晶片使用基於標準之電路且在第二模式中晶片使用基於本發明之電路。
就此而言，圖8為使用新式晶片與舊式晶片之混合來說明本發明之回溯相容性的例示性計算器件280之方塊圖。詳言之，應用程式處理器282可為能夠使用本發明之例示性態樣以及能夠使用PCIe之主控晶片。應用程式處理器282耦接至無線區域網路(WLAN)數據機284及數據機器件數據機(MDM)286。WLAN數據機284包括根據本發明之例示性態樣的電路，且MDM 286根據PCIe精確地操作。應用程式處理器282及WLAN數據機284將本發明之匯流排介面與舊式標準之匯流排介面平行放置，從而任何應用程式處理器(諸如，應用程式處理器282)可與使用本發明之改良電路及方法的任何其他晶片通信，或任何舊式協定由另一晶片使用。如所示，晶片間匯流排16'包括根據本發明之例示性態樣載運信號的第一部分288及根據PCIe精確操作的第二 部分290。雖然本發明之此態樣的確造成面積損失，但應用程式處理器282及WLAN數據機284之靈活性的提高可為可接受的。
圖9為說明適於與本文中所描述之主控及從屬晶片一起使用的頻率移位、功率移位及睡眠模式之例示性程序300的流程圖。該程序300開始於將主控晶片12(或其他主控晶片)安裝在印刷電路板(PCB)上。在例示性態樣中，主控晶片12焊接至該PCB(區塊302)。主控晶片12耦接至晶片間匯流排16(區塊304)。此耦接可與安裝同時進行。舉例而言，將主控晶片12焊接至PCB可與將主控晶片12焊接至晶片間匯流排16同時進行。諸如從屬晶片14之一或多個從屬晶片耦接至晶片間匯流排16(區塊306)。將從屬晶片14耦接至晶片間匯流排16可涉及焊接或類似連接活動。主控晶片12可測試從屬晶片14，以供用於基於標準之操作(區塊308)。舉例而言，主控晶片12可發送PCIe相容器件，且觀察是否接收回應。替代性地，主控晶片12可經程式化以識別該主控晶片以通信方式耦合至何類從屬晶片14。在再一態樣中，可使用跨接線、熔絲或類似雙態觸發或開關來指示主控晶片12之操作模式。若主控晶片12偵測到從屬晶片14為基於標準之晶片，則該程序300允許主控晶片12根據該標準操作(區塊310)。
繼續參考圖9，程序300繼續，其中若主控晶片12偵測到從屬晶片14並非為基於標準之晶片，則主控晶片12可使用溫度感測器80來偵測溫度且將資訊儲存於記憶體中。在主控PLL 24安定之後，主控CDR電路54可撤銷啟用(區塊312)。主控晶片12藉由將信號發送至一或多個從屬晶片14且自其接收信號而開始正常操作。在不同時間處，MCS 18可偵測到操作條件發生改變。此偵測可呈偵測改變條件之感測器或來自控制整個計算器件之中央控制器的指令的形式。舉例而言，中央控制器可發指令給MCS 18：正在啟用蜂巢式數據機。MCS 18接著選擇適合於操作條件之頻率(區塊314)。繼續蜂巢式數據機實例，選擇 與蜂巢式頻率隔開的頻率。當頻率改變時，MCS 18可發指令給可程式化終端68、96及98，以改變阻抗來匹配新頻率之阻抗。操作繼續，其中頻率隨操作條件改變而改變。
繼續參考圖9，喚醒主控CDR電路54(定期地或基於溫度改變)，且根據新溫度產生適當偏移(區塊316)。程序300繼續步驟312。
根據本文中所揭示之態樣之晶片至晶片通信的系統及方法可提供於或整合至任何基於處理器之器件中。實例包括(但不限於)機上盒、娛樂單元、導航器件、通信器件、固定位置資料單元、行動位置資料單元、行動電話、蜂巢式電話、智慧型手機、平板電腦、電腦、攜帶型電腦、桌上型電腦、個人數位助理(PDA)、監視器、電腦監視器、電視、調諧器、無線電、衛星無線電、音樂播放器、數位音樂播放器、攜帶型音樂播放器、數位視訊播放器、汽車、視訊播放器、數位視訊光碟(DVsD)播放器及攜帶型數位視訊播放器。
就此而言，圖10說明可使用圖1至圖8中所說明的主控晶片12、132、192、242及262及從屬晶片14、134、194、244及264之基於處理器之系統320的實例。在此實例中，基於處理器之系統320包括一或多個中央處理單元(CPU)322，其中每一者包括一或多個處理器324。CPU 322可為主控晶片12。CPU 322可具有耦接至處理器324之快取記憶體326，以供快速存取臨時儲存之資料。CPU 322耦接至系統匯流排328，且可與包括在基於處理器之系統320中的主控及從屬器件互相耦接。系統匯流排328可為圖1中所說明的晶片間匯流排16。如所熟知的，CPU 322藉由在系統匯流排328上交換位址、控制及資料資訊來與此等其他器件通信。舉例而言，CPU 322可將匯流排交易請求傳達至作為從屬器件實例之記憶體系統330。
其他主控及從屬器件可連接至系統匯流排328。如圖10中所示，作為實例，此等器件可包括記憶體系統330、一或多個輸入器件332、 一或多個輸出器件334、一或多個網路介面器件336，及一或多個顯示控制器338。輸入器件332可包括任何類型之輸入器件，包括(但不限於)輸入鍵、開關、語音處理器等。輸出器件334可包括任何類型之輸出器件，包括(但不限於)音訊、視訊、其他視覺指示器等。網路介面器件336可為經組態以允許資料與網路340交換的任何器件。網路340可為任何類型之網路，包括(但不限於)有線或無線網路、私人或公用網路、區域網路(LAN)、WLAN及網際網路。網路介面器件336可經組態以支援任何類型之所需通信協定。
CPU 322亦可經組態以在系統匯流排328上存取顯示控制器338，以控制被發送至一或多個顯示器342之資訊。顯示控制器338將資訊發送至顯示器342待由一或多個視訊處理器344顯示，該視訊處理器將待顯示之資訊處理為適用於顯示器342之格式。顯示器342可包括任何類型之顯示器，包括(但不限於)陰極射線管(CRT)、液晶顯示器(LCD)、發光二極體(LED)顯示器、電漿顯示器等。
熟習此項技術者將進一步瞭解，結合本文中所揭示之態樣描述的各種說明性邏輯區塊、模組、電路及演算法可被實施為電子硬體、儲存於記憶體或另一電腦可讀媒體中且由處理器或其他處理器件執行之指令，或此兩者之組合。作為實例，本文中所描述之器件可被用於任何電路、硬體組件、IC或IC晶片中。本文中所揭示之記憶體可為任何類型及大小之記憶體，且可經組態以儲存任何類型之所需資訊。為清楚地說明此互換性，上文已大體上在其功能性方面描述各種說明性組件、區塊、模組、電路及步驟。如何實施此功能性視特定應用、設計選擇及/或外加於整個系統之設計約束而定。對於每一特定應用而言，熟習此項技術者可以變化之方式實施所描述之功能性，但不應將此等實施決策解釋為導致脫離本發明之範疇。
可藉由處理器、數位信號處理器(DSP)、特殊應用積體電路 (ASIC)、場可程式化閘陣列(FPGA)或經設計以執行本文中所描述功能之其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件，或其任何組合來實施或執行結合本文中所揭示之態樣而描述的各種說明性邏輯區塊、模組及電路。處理器可為微處理器，但在替代例中，處理器可為任何習知之處理器、控制器、微控制器或狀態機。處理器亦可被實施為計算器件之組合(例如，DSP與微處理器之組合、複數個微處理器、結合DSP核心之一或多個微處理器，或任何其他此種組態)。
本文中所揭示之態樣可體現於硬體及儲存於硬體中之指令中，且可駐留於(例如)隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、電可程式化ROM(EPROM)、電可抹除可程式化ROM(EEPROM)、暫存器、硬碟、可卸除式磁碟、CD-ROM或此項技術中已知的任何其他形式之電腦可讀媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊並將資訊寫入至儲存媒體。在替代例中，儲存媒體可整合至處理器。處理器及儲存媒體可駐留於ASIC中。該ASIC可駐留於遠程台中。在替代例中，該處理器及該儲存媒體可作為離散組件而駐留於遠程台、基地台或伺服器中。
亦應注意，描述本文中在任何例示性態樣中所描述之操作步驟以提供實例及論述。可以不同於所說明之序列的眾多不同序列來執行所描述之操作。此外，實際上可以許多不同步驟來執行在單一操作步驟中所描述之操作。另外，可組合例示性態樣中所論述之一或多個操作步驟。應理解，對於熟習此項技術者而言將容易地顯而易見，流程圖中所說明之操作步驟可經受眾多不同修改。熟習此項技術者亦將理解，可使用多種不同技術中之任一者來表示資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示可貫穿上文描述所引用之資料、指令、命令、資訊、信號、 位元、符號及晶片。
提供本發明之先前描述以使任何熟習此項技術者能夠製造或使用本發明。對本發明之各種修改對於熟習此項技術者而言將為顯而易見的，且可在不脫離本發明之精神或範疇的情況下將本文中所定義之一般原理應用於其他變體。因而，本發明不意欲限於本文中所描述之實例及設計，而應符合與本文中所揭示之原理及新穎特徵相一致的最廣範疇。
16‧‧‧晶片間匯流排
24‧‧‧鎖相迴路(PLL)
48‧‧‧多工器
58‧‧‧驅動器
80‧‧‧溫度感測器
80'‧‧‧溫度感測器
130‧‧‧計算器件
132‧‧‧主控晶片
134‧‧‧從屬晶片
136‧‧‧主控控制系統(MCS)
138‧‧‧主控時脈模組
140(0)-140(X-1)‧‧‧複數個主控傳輸器模組
142(0)-140(Y-1)‧‧‧複數個主控接收器模組
144‧‧‧主控串列器
146‧‧‧主控驅動器
148‧‧‧主控可程式化終端
150‧‧‧主控接收器邏輯
152‧‧‧主控解串器
154‧‧‧主控CDR電路
156‧‧‧計時器/溫度控制
158‧‧‧從屬控制系統(SCS)
160‧‧‧從屬時脈模組
162(0)-162(X-1)‧‧‧複數個從屬接收器模組
164(0)-164(Y-1)‧‧‧複數個從屬傳輸器模組
166‧‧‧可程式化終端
168‧‧‧接收器
170‧‧‧從屬可程式化終端
172‧‧‧從屬接收器
174‧‧‧從屬解串器
176‧‧‧從屬CDR電路
178‧‧‧計時器/溫度控制
180‧‧‧串列器
182‧‧‧驅動器

Claims (21)

  1. 一種主控積體電路(IC)，其包含：一匯流排介面，其經組態以耦接至一晶片間匯流排；一傳輸器，其包含一驅動器，該驅動器將一資料信號輸出至該匯流排介面，以供在該晶片間匯流排上傳輸；一接收器，其耦接至該匯流排介面；一時脈資料恢復(CDR)電路，其以操作方式耦接至該接收器；一鎖相迴路(PLL)，其接收一參考時脈信號，且將一時脈信號輸出至該傳輸器之該驅動器及該CDR電路，其中該傳輸器經由該匯流排介面將一主控時脈信號輸出至該晶片間匯流排上；及一控制系統，其以操作方式耦接至該PLL及該CDR電路，該制系統經組態以藉由控制該PLL來改變該主控時脈信號之一頻率，其中資料傳輸獨立於一遠端從屬IC處之時脈活動在頻率改變期間繼續。
  2. 如請求項1之主控IC，其進一步包含以操作方式耦接至該控制系統及該CDR電路之一計時器控制電路，其中該控制系統基於該計時器控制電路在一預定時間量內定期地喚醒該CDR電路以校正時脈漂移。
  3. 如請求項1之主控IC，其進一步包含以操作方式耦接至該控制系統及該CDR電路之一溫度控制電路，其中該控制系統基於溫度改變及該溫度控制電路而喚醒該CDR電路。
  4. 如請求項3之主控IC，其中該溫度控制電路經組態以自一溫度感測器接收一溫度信號。
  5. 如請求項1之主控IC，其中該接收器包含經組態以允許與該接收器相關之一終端阻抗發生變化的一可程式化終端電路，且其中 該控制系統基於至該遠端從屬IC之一距離組態該終端阻抗。
  6. 如請求項1之主控IC，其進一步包含一計時器控制電路及一溫度控制電路，其中該控制系統經組態以回應於來自該溫度控制電路之一信號，基於該計時器控制電路在一時間量內喚醒該CDR電路。
  7. 如請求項1之主控IC，其中該傳輸器進一步包含經組態以自該PLL接收該時脈信號之一串列器。
  8. 如請求項1之主控IC，其進一步包含一多工器，該多工器耦接至該PLL且經組態以接收一低速時脈信號且選擇性地將該時脈信號或該低速時脈信號傳遞至該傳輸器及該CDR電路。
  9. 一種從屬積體電路(IC)，其包含：一匯流排介面，其經組態以耦接至一晶片間匯流排；一傳輸器，其包含一驅動器，該驅動器將一資料信號輸出至該匯流排介面，以供在該晶片間匯流排上傳輸；一接收器，其耦接至該匯流排介面，該接收器經組態以自經由該晶片間匯流排接收自一主控IC之一信號提取一時脈信號；一時脈資料恢復(CDR)電路，其以操作方式耦接至該接收器；及一控制系統，其以操作方式耦接至該接收器及該CDR電路，該控制系統經組態以在不參考一固有鎖相迴路(PLL)或內部時脈的情況下對由該接收器提取之該時脈信號操作。
  10. 如請求項9之從屬IC，其進一步包含以操作方式耦接至該控制系統及該CDR電路之一計時器控制電路，其中該控制系統基於該計時器控制電路在一預定時間量內定期地喚醒該CDR電路以校正時脈漂移。
  11. 如請求項9之從屬IC，其進一步包含以操作方式耦接至該控制系統及該CDR電路之一溫度控制電路，其中該控制系統基於溫度改 變及該溫度控制電路而喚醒該CDR電路。
  12. 如請求項11之從屬IC，其中該溫度控制電路經組態以自一溫度感測器接收一溫度信號。
  13. 如請求項9之從屬IC，其中該接收器包含經組態以允許與該接收器相關之一終端阻抗發生變化的一可程式化終端電路，且其中該控制系統基於至該主控IC之一距離組態該終端阻抗。
  14. 如請求項9之從屬IC，其進一步包含一計時器控制電路及一溫度控制電路，其中該控制系統經組態以回應於來自該溫度控制電路之一信號，基於該計時器控制電路在一時間量內喚醒該CDR電路。
  15. 如請求項9之從屬IC，其中該傳輸器進一步包含一串列器。
  16. 如請求項9之從屬IC，其中該接收器進一步包含經組態以將一所接收之從屬時脈信號傳遞至該控制系統的一解串器。
  17. 一種系統，其包含：一晶片間匯流排；一第一積體電路(IC)，其包含：一第一匯流排介面，其經組態以耦接至該晶片間匯流排；一第一傳輸器，其包含一第一驅動器，該第一驅動器將一第一資料信號輸出至該第一匯流排介面，以供在該晶片間匯流排上傳輸；一第一接收器，其耦接至該第一匯流排介面；一第一時脈資料恢復(CDR)電路，其以操作方式耦接至該第一接收器；及一第一控制系統，其以操作方式耦接至該第一CDR電路；一第二IC，其包含：一第二匯流排介面，其經組態以耦接至該晶片間匯流排； 一第二傳輸器，其包含一第二驅動器，該第二驅動器將一第二資料信號輸出至該第二匯流排介面，以供在該晶片間匯流排上傳輸；一第二接收器，其耦接至該第二匯流排介面，該第二接收器經組態以自經由該晶片間匯流排接收自該第一IC之一信號提取一時脈信號；一第二CDR電路，其以操作方式耦接至該第二接收器；及一第二控制系統，其以操作方式耦接至該第二接收器及該第二CDR電路，該第二控制系統經組態以在不參考一固有鎖相迴路(PLL)或內部時脈的情況下對由該第二接收器提取之該時脈信號操作；及一唯一作用中PLL，其共用於該第一IC與該第二IC之間，該唯一作用中PLL經組態以提供該時脈信號，以供由該第一IC及該第二IC兩者使用。
  18. 如請求項17之系統，其中該第一控制系統及該第二控制系統經組態以協商該第一控制系統及該第二控制系統中之何者將為一主控控制系統且該第一控制系統及該第二控制系統中之何者將為一從屬控制系統。
  19. 如請求項18之系統，其進一步包含與該從屬控制系統相關之一非作用中PLL，其中該非作用中PLL經組態以在協商該第一控制系統及該第二控制系統中之何者將為該主控控制系統之後保持非作用中。
  20. 如請求項18之系統，其中該主控控制系統經組態以改變該晶片間匯流排上的頻率以減少電磁干擾(EMI)。
  21. 如請求項18之系統，其中該主控控制系統經組態以基於該第一IC與該第二IC之間的一距離而改變該第一接收器之一可程式化終端。
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