TW201603201A

TW201603201A - 嵌入式封裝及封裝方法

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Publication number: TW201603201A
Application number: TW103123370A
Authority: TW
Inventors: 牛志強; 潘華; 魯明朕; 約瑟何; 魯軍
Original assignee: 萬國半導體股份有限公司
Priority date: 2014-07-07
Filing date: 2014-07-07
Publication date: 2016-01-16
Also published as: TWI560816B

Abstract

本發明公開嵌入式封裝，包含：預填塑封料的引線框架，及設置其上的複數個晶片，預填塑材料填充引線框架鏤空結構，使引線框架形成一平面無鏤空整體；圍繞引線框架分佈設置的引腳；金屬片，連接在部分晶片上；第一層壓層，其包覆在晶片、引線框架、金屬片和引腳上；對應引腳、以及各個晶片中用於連接各個引腳的區域處，第一層壓層設有由晶片或引腳的表面至第一層壓層外表面的導電結構；各個晶片需連接引腳處的導電結構與引腳或其他晶片的導電結構電性連接。本發明將多晶片嵌入在預製的引線框架上，並被包覆在層壓層中藉由導電結構連接，提高熱性能和電性能，便於完成柔性功率和邏輯混合設計，具有三維堆疊能力，可進行系統級封裝。

Description

嵌入式封裝及封裝方法

【0001】

本發明有關於一種半導體封裝技術，特別是有關於一種採用預填塑封料的引線框架、矽或預製晶片以及銅金屬片的嵌入式封裝及封裝方法。

【0002】

如第1圖所示，NXP公司出品了一個嵌入式功率場效應電晶體（power MOSFET）技術，其中功率場效應電晶體（MOSFET）11兩面分別設有電鍍層（上電鍍層12和下電鍍層13），上電鍍層12間隔設有汲極區121、閘極區122和源極區123，其中上電鍍層12的閘極區122和源極區123分別連通功率MOSFET的閘極和源極。而上電鍍層的汲極121區連接下電鍍層13，將功率MOSFET的汲極藉由上電鍍層12與下電鍍層13的連接引至上電鍍層的汲極區121，從而使實現功率MOSFET器件的汲極、閘極和源極都設置在一個面上，便於封裝，同時可將晶片封裝做的更薄。NXP公司的該嵌入式功率場效應電晶體晶片中，場效應電晶體晶片的厚度為150微米，晶片焊錫貼片在36微米的銅箔上，整個封裝厚度為200微米，尺寸為3.2毫米×3.2毫米。

【0003】

如第2圖所示，AOS公司出品了一種設有引線框架（leadframe）21、金屬片（clip）22和預製晶片（pre-molded chip）的多晶片（multi chip）功率MOSFET封裝技術。底層設置引線框架21，晶片二24和晶片三25設置在引線框架21上，晶片二24和晶片三25上設置有金屬片22，金屬片22上設有晶片一23。金屬片22與引線框架21電路連接，晶片三25為預製晶片，其設有厚度為100微米的倒裝矽晶片（silicon flip bond），晶片二24和晶片三25藉由金屬片22鍵合連接，晶片一為積體電路晶片，其藉由金線鍵合連接至引線（lead）。整個封裝厚度為1.1毫米，尺寸為3.5毫米×5毫米。

【0004】

NXP公司的封裝技術雖然具有可實現柔性封裝設計；實現很薄的封裝技術；在該種平臺下更容易實施系統級封裝（SIP）等優點，但其缺點在於，沒有良好的性能表現，該器件的阻值為7到8毫歐；對於高功率器件發熱現象嚴重。

【0005】

上述AOS公司封裝技術的優點在於：具有較好的電性能和熱性能；藉由使用預製晶片實現較薄的裸片封裝（thin die package）；和傳統的封裝工藝具有良好的相容性。然而其缺點在於，由於打線的線弧高度和堆積式的結構，其技術無法實現較薄的封裝；在之後的工藝流程中非常難以實現系統級封裝（SIP）；由於打線（wire bond）的工藝限制無法實現柔性（flexible）的封裝設計；；在助焊劑清潔工藝後對打線（WB）造成難度大、封裝良率低、成本高、不靈活的問題；引線框架的複雜結構以及在高溫封裝技術中引起的翹曲變形也會導致塑封溢料（mold flash）的問題；功率晶片與邏輯晶片互連需要採用昂貴的金線，成本太高。

【0006】

本發明提供一種嵌入式封裝及封裝方法，在多晶片連接的功率場效應電晶體與邏輯晶片混合器件中實現高電性能表現和柔性封裝，藉由降低導通電阻降低功率損失，具有更好的熱管理性能，可進行系統級封裝，可靠性好，成本低，尺寸緊湊。

【0007】

為實現上述目的，本發明提供一種嵌入式封裝，其特點是，包含：預填塑封料的引線框架，及設置其上的複數個晶片；複數個引腳，圍繞引線框架分佈設置；引線框架上的塑封材料，填充引線框架鏤空結構，使引線框架形成平面無鏤空整體；金屬片，設置在複數個晶片中的部分晶片上，該些晶片藉由金屬片電性連接；金屬片一端電性連接至引腳；第一層壓層，其包覆在上述晶片、引線框架、金屬片和引腳上；對應上述引腳及各個晶片中用於連接各個引腳的區域處，第一層壓層設有由晶片或引腳的表面至第一層壓層外表面的過孔；各個過孔中電鍍填充金屬，形成導電結構；各個晶片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接；或者，各晶片與其他晶片之間藉由對應導電結構電性連接。

【0008】

複數個上述晶片包含有第一晶片、第二晶片和第三晶片。

【0009】

上述第一晶片為邏輯晶片。

【0010】

上述第一晶片藉由環氧黏結在引線框架上，頂部藉由複數個導電結構分別連接至對應引腳。

【0011】

上述第二晶片為MOSFET功率晶片。

【0012】

上述第二晶片的底部汲極電性連接引線框架，頂部閘極和頂部源極藉由導電結構分別連接至對應引腳。

【0013】

上述第三晶片為MOSFET功率倒裝晶片。

【0014】

上述第三晶片底部閘極和源極分別設有焊球，藉由焊球電性連接引線框架。

【0015】

上述引線框架對應連接第三晶片閘極處設有閘極引腳，第三晶片閘極處的焊球連接在該閘極引腳上。

【0016】

上述引線框架包含有分離設置的第一載片臺和第二載片臺，第一晶片與第二晶片設置在第一載片臺上；第三晶片設置在第二載片臺上。

【0017】

上述金屬片設在上述第二晶片的汲極和第三晶片的源極上，第二晶片的汲極和第三晶片的源極藉由金屬片電性連接。

【0018】

上述金屬片為具導電性質的金屬片。

【0019】

上述金屬片為銅片或鎳片。

【0020】

上述第一層壓層為PP層。

【0021】

上述第一層壓層上更設有第二層壓層，第二層壓層包覆在上述導電結構及其延伸部分上。

【0022】

上述第二層壓層為PP層。

【0023】

上述過孔設為錐形，連接晶片或引腳表面一端的口徑小於第一層壓層外表面一端的口徑。

【0024】

上述第一層壓層表面上更鋪設有散熱金屬箔，散熱金屬箔所設的位置與金屬片或晶片相對應。

【0025】

上述散熱金屬箔採用具良好導熱特性的金屬。

【0026】

上述散熱金屬箔採用銅或鋁。

【0027】

上述第一層壓層與第二層壓層之間更堆疊設有複數個中間層壓層。

【0028】

上述中間層壓層設有電子器件。

【0029】

一種上述的嵌入式封裝的封裝方法，其特點是，該方法包含以下步驟：晶片貼片設置在預填塑封料的引線框架上，並在設置完成的晶片、引線框架和引腳上鋪設第一層壓層；對應晶片需連接引腳的區域及所對應的引腳處，第一層壓層分別鑽過孔，並在各個過孔中電鍍形成導電結構，導電結構由晶片或引腳表面延伸至第一層壓層表面；各個晶片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接；或者，各晶片與其他晶片之間藉由對應導電結構電性連接。

【0030】

第一層壓層鑽過孔前，在第一層壓層上預先層壓一層導電層；在過孔中形成導電結構後，對導電層進行蝕刻，以形成晶片及其對應引腳或其他晶片的導電結構之間的電性連接線路。

【0031】

鋪設第一層壓層時，第一層壓層上單面具有金屬箔；在過孔中形成導電結構後，對金屬箔進行蝕刻，以形成晶片及其對應引腳或其他晶片的導電結構之間的電性連接線路。

【0032】

導電結構之間完成電性連接後，在第一層壓層上鋪設第二層壓層，第二層壓層包覆導電結構及其電性連接的線路。

【0033】

在鋪設第一層壓層前，在複數個功率晶片上設置金屬片，以實現各功率晶片之間電性連接，金屬片更電性連接至相應引腳。

【0034】

本發明一種嵌入式封裝及封裝方法和習知技術的多晶片封裝技術相比，其優點在於，本發明將多晶片安裝在預填塑封料的引線框架上，並被嵌入包覆在層壓層中，藉由金屬片連接各個MOSFET功率晶片，藉由過孔電鍍金屬實現功率晶片，積體電路晶片和引腳的互連，實現功率晶片和邏輯晶片的混合集成；降低了封裝厚度，單晶片層可控制在650微米以內，堆疊晶片厚度可控制在900微米以內；藉由金屬層的互連加強了散熱性能，實現了更好的熱性能和電性能；預填塑封料引線框架和層壓層的設計便於完成柔性功率和邏輯混合設計；具有三維堆疊能力可進行系統級封裝；預填塑封料引線框架對貼片的焊錫位置具有固定作用，可以預防焊錫橋連，提高了焊接品質；同時預填塑封料引線框架作為一個閉合無鏤空的結構，可以很好的實現層壓技術。

【0121】

11‧‧‧功率場效應電晶體
111‧‧‧電性連接線路
12‧‧‧上電鍍層
121‧‧‧汲極區
122‧‧‧閘極區
123‧‧‧源極區
13‧‧‧下電鍍層
131、151、181‧‧‧散熱層
171‧‧‧第一功率晶片
172‧‧‧第二功率晶片
173‧‧‧邏輯晶片
174‧‧‧無源器件
175‧‧‧中間層壓層
176‧‧‧銅箔基島
21、31‧‧‧引線框架
22、36‧‧‧金屬片
23‧‧‧晶片一
24‧‧‧晶片二
25‧‧‧晶片三
311‧‧‧第一載片臺
312‧‧‧第二載片臺
32、32’‧‧‧引腳
33‧‧‧第一晶片
34‧‧‧第二晶片
35‧‧‧第三晶片
37‧‧‧第一層壓層
38‧‧‧第二層壓層
41、42‧‧‧過孔
43、44‧‧‧導電結構
45‧‧‧閘極引腳
51‧‧‧電鍍延伸
91‧‧‧導電層

【0035】

第1圖為習知技術中嵌入式功率場效應電晶體的封裝結構示意圖。
第2圖為習知技術中預製引線框架的多晶片封裝結構示意圖。
第3圖為本發明嵌入式封裝在實施例一的結構示意圖。
第4圖為實施例一第3圖中A-A的剖視圖。
第5圖為實施例一第3圖中B-B的剖視圖。
第6圖為本發明嵌入式封裝方法中第二晶片和第三晶片貼片示意圖。
第7圖為本發明嵌入式封裝方法中金屬片連接示意圖。
第8圖為本發明嵌入式封裝方法中第一晶片貼片示意圖。
第9圖為本發明嵌入式封裝方法中第一層壓層和導電層製備示意圖。
第10圖為本發明嵌入式封裝方法中蝕刻鑽過孔示意圖。
第11圖為本發明嵌入式封裝方法中導電結構製備示意圖。
第12圖為本發明嵌入式封裝方法中第二層壓層製備示意圖。
第13圖為本發明實施例二的第3圖的A-A剖視圖。
第14圖為本發明實施例二的第3圖的B-B剖視圖。
第15圖為本發明實施例三的第3圖的A-A剖視圖。
第16圖為本發明實施例三的第3圖的B-B剖視圖。
第17圖為本發明嵌入式封裝實施例四的俯視圖。
第18圖為第17圖中A-A的剖視圖。

【0036】

以下結合圖式，進一步說明本發明的具體實施例。

【0037】

實施例1：

【0038】

如第3圖所示，是本實施例1嵌入式封裝的示意圖，其包含一個預填塑封料的引線框架（pre-mold leadframe，pre-mold LDF）31，引線框架31採用銅片，表面可經過鍍鎳、鍍銀或鍍金加工，該引線框架31上在同一平面設置有厚度相同的第一載片臺311和第二載片臺312。在第一載片臺311和第二載片臺312周圍圍繞有複數個引腳32，其中部分引腳與第一載片臺311或第二載片臺312分隔且無電性連接，部分引腳分別與第一載片臺311或第二載片臺312連接在一起。引線框架上的塑封材料，填充引線框架鏤空結構，使引線框架形成一平面無鏤空整體。塑封材料的厚度與第一載片臺311和第二載片臺312的厚度相同。

【0039】

在第一載片臺311上分隔設置有第一晶片33和第二晶片34，第二載片臺312上設置有第三晶片35。第一晶片33為邏輯晶片（logic IC chip），第二晶片34為MOSFET功率晶片，第三晶片35為MOSFET功率倒裝晶片（flip chip）。如圖可見第一晶片33和第二晶片34之間電路連接，另第一晶片33和第二晶片34更分別與各自對應的複數個引腳32電路連接。

【0040】

在第二晶片34與第三晶片35上設置有金屬片（clip）36，該金屬片36分別與第二晶片34與第三晶片35的頂面相接觸並電性連接，金屬片36沒有全覆蓋第二晶片34與第三晶片35的頂面，僅覆蓋第二晶片34與第三晶片35頂面需要連接引腳的部分，例如金屬片36電性連接第二晶片34頂面的汲極，第三晶片35頂面的源極。金屬片36另一端則與一個引腳32’鍵合，實現第二晶片34與第三晶片35頂面與引腳32的電路連接。較佳的，金屬片36採用銅片、鎳片或其他具導電性質的金屬片。

【0041】

如第4圖並結合第5圖所示，在上述第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32上包覆有第一層壓層37，該第一層壓層37採用PP層，其填充第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32之間間隔的空隙，並將第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32密閉封裝，該第一層壓層37的結構尺寸與引線框架31和引腳32所圍成的尺寸和結構相齊平。

【0042】

如第4圖並結合第3圖所示，第一晶片33藉由環氧黏結（epoxy bonding）在引線框架31的第一載片臺311上。在第一晶片33頂面上對應連接引腳32的區域處蝕刻鑽孔，形成由第一晶片33表面至第一層壓層37外表面的過孔41，同時在對應引腳32處，第一層壓層也蝕刻鑽孔形成由引腳32表面至第一層壓層37外表面的過孔42。在過孔41、42中分別電鍍金屬，分別形成導電結構43、44。在第一層壓層37外表面，第一晶片33某區域上所連接的導電結構43與該區域所對應引腳32的導電結構44相互電鍍延伸並電性連接，從而使第一晶片33的特定區域與其對應的引腳32實現電性連接。

【0043】

如第5圖並結合第3圖所示，第二晶片34底部汲極藉由焊接電性連接引線框架31的第一載片臺311上。位於第二晶片34頂部的閘極或源極區域，則在第一層壓層37蝕刻鑽孔，形成由第二晶片34表面至第一層壓層37外表面的過孔，同時在對應引腳32處，第一層壓層也蝕刻鑽孔形成由引腳32表面至第一層壓層37外表面的過孔。各個過孔中電鍍金屬，形成導電結構。在第一層壓層37外表面，第二晶片34閘極或源極區域上所連接的導電結構與該區域所對應引腳的導電結構相互電鍍延伸51並電性連接，從而使第二晶片34的特定區域與其對應的引腳32實現電性連接。

【0044】

同時，第一晶片33更與第二晶片34藉由上述導電結構電性連接。

【0045】

較佳的，第一層壓層37所鑽的過孔設為錐形，連接晶片或引腳表面一端的口徑小於第一層壓層外表面一端的口徑。

【0046】

如第4圖並結合第5圖所示，第三晶片35設置於引線框架31的第二載片臺312上，第三晶片35為MOSFET功率倒裝晶片（flip chip），其底部設有規定密度的焊球點陣，第三晶片35藉由該些焊球與引線框架31電性連接，其中，第三晶片35底部閘極和源極分別設有焊球，藉由焊球電性連接引線框架。

【0047】

在引線框架31對應連接第三晶片33閘極處設有閘極引腳45（圖中所示凹槽），第三晶片33閘極處的焊球設置在該閘極引腳45中，保證焊球不會在第二載片臺312平面上隨意滾動。

【0048】

在第一層壓層37上更設有第二層壓層38，該第二層壓層38包覆在所有導電結構及其延伸部分，以及第一層壓層37的外表面上。該第二層壓層38的結構尺寸與第一層壓層37的結構尺寸相同，第二層壓層38的厚度比第一層壓層37的厚度小。第二層壓層38同樣採用PP層製成，第二層壓層38密閉封裝第一層壓層37外表面和導電結構，完成完整的封裝結構。

【0049】

如第6至12圖所示，本發明更公開上述嵌入式封裝的封裝方法，第6圖、第7圖為封裝過程中第3圖中A-A面的剖面圖，第8至12圖為封裝過程中第3圖中B-B面的剖面圖。

【0050】

該封裝方法包含以下步驟：

【0051】

首先預製引線框架31，在引線框架31中包含有分隔設置的第一載片臺311與第二載片臺312，在第一載片臺311與第二載片臺312四周圍繞設置有引腳32，其中部分引腳32電性連接第一載片臺311或第二載片臺312，部分與第一載片臺311或第二載片臺312分隔設置。引線框架31上預填塑封料，引線框架上的該塑封材料，填充引線框架31鏤空結構，使引線框架31形成一平面無鏤空整體。塑封材料的厚度與第一載片臺311和第二載片臺312的厚度相同。

【0052】

如第6圖所示，第二晶片34底部汲極藉由焊接電性連接引線框架31的第一載片臺311上；第三晶片35藉由其底面的焊球點陣焊接在引線框架31的第二載片臺312上。第二晶片34和第三晶片35為功率晶片。

【0053】

如第7圖所示，在第二晶片34與第三晶片35上設置金屬片36，金屬片36分別與第二晶片34的汲極和第三晶片35的的源極電性連接，金屬片36一端更與對應引腳32’鍵合。實現第二晶片34與第三晶片35之間電性連接，以及第二晶片34、第三晶片35與引腳32’的電性連接。

【0054】

如第8圖所示，將第一晶片33藉由環氧黏結在引線框架31的第一載片臺311上。第一晶片33為邏輯晶片。

【0055】

如第9圖所示，在設置完成的第一晶片33、第二晶片34、第三晶片35、引線框架31以及引腳32上鋪設第一層壓層37。該第一層壓層37將上述第一晶片33、第二晶片34、第三晶片35、以及引腳32密閉封裝，第一層壓層37的長寬尺寸結構與引線框架31的長寬尺寸相同，並完全覆蓋引線框架31的上表面。該第一層壓層37為PP層, 如BT樹脂。

【0056】

在完成第一層壓層37封裝後，在第一層壓層37上電鍍一層導電層91。

【0057】

或者該第一層壓層37即採用預設銅箔的PP板，其中銅箔可根據需要進行蝕刻後即作為上述導電層。

【0058】

如第10圖所示，對應第一晶片33、第二晶片34需連接引腳的區域及各自所對應的引腳32處，第一層壓層37分別鑽過孔。

【0059】

如第11圖所示，在各個過孔中電鍍金屬形成導電結構，該導電結構由晶片或引腳表面延伸至第一層壓層37表面。較佳的，用於形成導電結構的電鍍金屬為銅。

【0060】

在過孔中形成導電結構後，對導電層91進行蝕刻，以形成第一晶片33、第二晶片34及其對應引腳32的導電結構之間的電性連接線路111。實現各個晶片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接。

【0061】

如第12圖所示，導電結構之間完成電性連接後，在第一層壓層37上鋪設第二層壓層38，該第二層壓層38包覆導電結構及其電性連接線路。同時，該第二層壓層38的結構尺寸與第一層壓層37的結構尺寸相同，第二層壓層38的厚度比第一層壓層37的厚度小。該第二層壓層38同樣為PP層。

【0062】

鋪設第二層壓層38 後，即完成了完整的封裝流程。

【0063】

實施例2：

【0064】

配合參見俯視圖（第3圖）、A-A向的剖面圖（第13圖）和B-B向的剖面圖（第14圖）所示，本實施例2公開一種嵌入式封裝的另一種實施例。其包含一個預填塑封料的引線框架（pre-mold leadframe，pre-mold LDF）31，引線框架31採用銅片製成，表面可經過鍍鎳、鍍銀或鍍金加工，該引線框架31上在同一平面設置有厚度相同的第一載片臺311和第二載片臺312。在第一載片臺311和第二載片臺312周圍圍繞有複數個引腳32，其中部分引腳與第一載片臺311或第二載片臺312分隔且無電性連接，部分引腳分別與第一載片臺311或第二載片臺312連接在一起。引線框架上的塑封材料，填充引線框架鏤空結構，使引線框架形成一個平面無鏤空整體。

【0065】

【0066】

【0067】

如第13圖並結合第14圖所示，在上述第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32上包覆有第一層壓層37，該第一層壓層37採用PP層，其填充第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32之間間隔的空隙，並將第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32密閉封裝，該第一層壓層37的結構尺寸與引線框架31和引腳32所圍成的尺寸和結構相齊平。

【0068】

如第13圖並結合第3圖所示，第一晶片33藉由環氧黏結（epoxy bonding）在引線框架31的第一載片臺311上。在第一晶片33頂面上對應連接引腳32的區域處蝕刻鑽孔，形成由第一晶片33表面至第一層壓層37外表面的過孔41，同時在對應引腳32處，第一層壓層也蝕刻鑽孔形成由引腳32表面至第一層壓層37外表面的過孔42。在過孔41、42中分別電鍍金屬，分別形成導電結構43、44，該電鍍的金屬可以採用銅。在第一層壓層37外表面，第一晶片33某區域上所連接的導電結構43與該區域所對應引腳32的導電結構44相互電鍍延伸並電性連接，從而使第一晶片33的特定區域與其對應的引腳32實現電性連接。

【0069】

如第14圖並結合第3圖所示，第二晶片34底部汲極藉由焊接電性連接引線框架31的第一載片臺311上。位於第二晶片34頂部的閘極或源極區域，則在第一層壓層37蝕刻鑽孔，形成由第二晶片34表面至第一層壓層37外表面的過孔，同時在對應引腳32處，第一層壓層也蝕刻鑽孔形成由引腳32表面至第一層壓層37外表面的過孔。各個過孔中電鍍金屬，形成導電結構。在第一層壓層37外表面，第二晶片34閘極或源極區域上所連接的導電結構與該區域所對應引腳的導電結構相互電鍍延伸並電性連接，從而使第二晶片34的特定區域與其對應的引腳32實現電性連接。

【0070】

【0071】

【0072】

如第13圖並結合第14圖所示，第三晶片35設置於引線框架31的第二載片臺312上，第三晶片35為MOSFET功率倒裝晶片（flip chip），藉由焊接與引線框架31電性連接。

【0073】

在引線框架31對應連接第三晶片33閘極處設有閘極引腳45，第三晶片33閘極處的焊錫設置在該閘極引腳45中，保證焊錫不會在第二載片臺312平面上隨意滾動。

【0074】

如第13及14圖所示，在第一層壓層37外表面上更設置有散熱層131，該散熱層131的形狀結構與金屬片36或晶片相對應，用於匯出金屬片36或晶片的熱量，提高封裝的熱性能。該散熱層131為散熱金屬箔，散熱金屬箔採用具良好導熱特性的金屬製成，具良好導熱特性的金屬可以採用銅或鋁。

【0075】

在第一層壓層37上更設有第二層壓層38，該第二層壓層38包覆在所有導電結構及其延伸部分，以及第一層壓層37的外表面和散熱層131上。該第二層壓層38的結構尺寸與第一層壓層37的結構尺寸相同，第二層壓層38的厚度比第一層壓層37的厚度小。第二層壓層38同樣採用PP層製成，第二層壓層38密閉封裝第一層壓層37外表面、導電結構和散熱層131，完成完整的封裝結構。

【0076】

本實施例2的封裝方法與上述實施例1的封裝方法基本相同，在此不作贅述。

【0077】

實施例3：

【0078】

配合參見俯視圖（第3圖）、A-A向的剖面圖（第15圖）和B-B向的剖面圖（第16圖）所示，本實施例3公開一種嵌入式封裝的另一種實施例。其包含一個預填塑封料的引線框架（pre-mold leadframe，pre-mold LDF）31，引線框架31採用銅片製成，表面可經過鍍鎳、鍍銀或鍍金加工，該引線框架31上在同一平面設置有厚度相同的第一載片臺311和第二載片臺312。在第一載片臺311和第二載片臺312周圍圍繞有複數個引腳32，其中部分引腳與第一載片臺311或第二載片臺312分隔且無電性連接，部分引腳分別與第一載片臺311或第二載片臺312連接在一起。引線框架上的塑封材料，填充引線框架鏤空結構，使引線框架形成一個平面無鏤空整體。

【0079】

【0080】

【0081】

如第15圖並結合第16圖所示，在上述第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32上包覆有第一層壓層37，該第一層壓層37採用PP層，其填充第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32之間間隔的空隙，並將第一晶片33、第二晶片34、第三晶片35、引線框架31、金屬片36和引腳32密閉封裝，該第一層壓層37的結構尺寸與引線框架31和引腳32所圍成的尺寸和結構相齊平。

【0082】

如第15圖並結合第3圖所示，第一晶片33藉由環氧黏結（epoxy bonding）在引線框架31的第一載片臺311上。在第一晶片33頂面上對應連接引腳32的區域處蝕刻鑽孔，形成由第一晶片33表面至第一層壓層37外表面的過孔41，同時在對應引腳32處，第一層壓層也蝕刻鑽孔形成由引腳32表面至第一層壓層37外表面的過孔42。在過孔41、42中分別電鍍金屬，分別形成導電結構43、44，該電鍍的金屬可以採用銅。在第一層壓層37外表面，第一晶片33某區域上所連接的導電結構43與該區域所對應引腳32的導電結構44相互電鍍延伸並電性連接，從而使第一晶片33的特定區域與其對應的引腳32實現電性連接。

【0083】

如第16圖並結合第3圖所示，第二晶片34底部汲極藉由焊接電性連接引線框架31的第一載片臺311上。位於第二晶片34頂部的閘極或源極區域，則在第一層壓層37蝕刻鑽孔，形成由第二晶片34表面至第一層壓層37外表面的過孔，同時在對應引腳32處，第一層壓層也蝕刻鑽孔形成由引腳32表面至第一層壓層37外表面的過孔。各個過孔中電鍍金屬，形成導電結構。在第一層壓層37外表面，第二晶片34閘極或源極區域上所連接的導電結構與該區域所對應引腳的導電結構相互電鍍延伸並電性連接，從而使第二晶片34的特定區域與其對應的引腳32實現電性連接。

【0084】

【0085】

【0086】

如第15圖並結合第16圖所示，第三晶片35設置於引線框架31的第二載片臺312上，第三晶片35為MOSFET功率倒裝晶片（flip chip），其底部設有規定密度的焊球點陣，第三晶片35藉由該些焊球與引線框架31電性連接，其中，第三晶片35底部閘極和源極分別設有焊球，藉由焊球電性連接引線框架

【0087】

【0088】

如第15及16圖所示，在第一層壓層37外表面上更設置有散熱層151，該散熱層151的形狀結構與金屬片36或晶片相對應，用於匯出金屬片36或晶片的熱量，提高封裝的熱性能。該散熱層151為散熱金屬箔，散熱金屬箔採用具良好導熱特性的金屬製成，此處具良好導熱特性的金屬可以採用銅或鋁。

【0089】

在第一層壓層37上更設有第二層壓層38，該第二層壓層38包覆在所有導電結構及其延伸部分，以及第一層壓層37的外表面和散熱層151上。該第二層壓層38的結構尺寸與第一層壓層37的結構尺寸相同，第二層壓層38的厚度比第一層壓層37的厚度小。第二層壓層38同樣採用PP層製成，第二層壓層38密閉封裝第一層壓層37外表面、導電結構和散熱層151，完成完整的封裝結構。

【0090】

本實施例3的封裝方法與上述實施例1、2的封裝方法基本相同，在此不作贅述。

【0091】

實施例4：

【0092】

配合參見俯視圖（第17圖）和A-A向的剖面圖（第18圖）所示，本實施例4公開一種三維堆疊功率和邏輯晶片的系統級封裝（3D stack power and logic chip 、SIP）。其包含一個預填塑封料的引線框架（pre-mold leadframe，pre-mold LDF）31，引線框架31採用銅片製成，表面可經過鍍鎳、鍍銀或鍍金加工，該引線框架31上在同一平面設置有厚度相同的第一載片臺311和第二載片臺312。在第一載片臺311和第二載片臺312周圍圍繞有複數個引腳32，其中部分引腳與第一載片臺311或第二載片臺312分隔且無電性連接，部分引腳分別與第一載片臺311或第二載片臺312連接在一起。引線框架上的塑封材料，填充引線框架鏤空結構，使引線框架形成一個平面無鏤空整體。

【0093】

在第一載片臺311上設置有第一功率晶片（power chip）171，第二載片臺312上設置有第二功率晶片172，其中第二功率晶片172為倒裝晶片（flip chip）。第一功率晶片171和第二功率晶片172可以是MOSFET。

【0094】

在第一功率晶片171與第二功率晶片172上設置有金屬片（clip）36，該金屬片36分別與第一功率晶片171與第二功率晶片172的頂面相接觸並電性連接，金屬片36沒有全覆蓋第一功率晶片171與第二功率晶片172的頂面，僅覆蓋第一功率晶片171與第二功率晶片172頂面需要連接引腳的部分，例如金屬片36電性連接第一功率晶片171頂面的汲極，第二功率晶片172頂面的源極。金屬片36另一端則與一個引腳32’鍵合，實現第一功率晶片171與第二功率晶片172頂面與引腳32的電路連接。較佳的，金屬片36採用銅片、鎳片或其他具導電性質的金屬片。

【0095】

如第18圖所示，在上述第一功率晶片171、第二功率晶片172、引線框架31、金屬片36和引腳32上包覆有第一層壓層37，該第一層壓層37採用PP層，其填充第一功率晶片171、第二功率晶片172、引線框架31、金屬片36和引腳32之間間隔的空隙，並將第一功率晶片171、第二功率晶片172、引線框架31、金屬片36和引腳32密閉封裝，該第一層壓層37的結構尺寸與引線框架31和引腳32所圍成的尺寸和結構相齊平。

【0096】

如第17及18圖所示，在第一層壓層37上設置有無源器件（passive device）174和邏輯晶片173，並在無源器件174、第一層壓層37和邏輯晶片173上鋪設中間層壓層175，該中間層壓層175將無源器件174和邏輯晶片173包覆起來，並且其結構尺寸與第一層壓層37的結構尺寸相同，厚度略小於第一層壓層37。該中間層壓層175採用PP層。其中第一層壓層37上對應無源器件174和邏輯晶片173所設置的位置鋪設有銅箔基島176，邏輯晶片173和無源器件174藉由焊錫焊接在銅箔基島上，並藉由銅箔走線實現與其餘功能器件的互連。

【0097】

位於邏輯晶片173所設處，在中間層壓層175蝕刻鑽孔，形成由邏輯晶片173表面至中間層壓層175外表面的過孔，同時在對應引腳32處，第一層壓層和邏輯晶片173也蝕刻鑽孔形成由引腳32表面至邏輯晶片173外表面的過孔。各個過孔中電鍍金屬，形成導電結構，該金屬可採用銅。在第一層壓層37外表面，邏輯晶片173所連接的導電結構與邏輯晶片173所對應各個引腳的導電結構相互電鍍延伸並電性連接，從而使邏輯晶片173與其對應的引腳32實現電性連接。

【0098】

同時，邏輯晶片173更與金屬片36藉由上述導電結構電性連接。

【0099】

較佳的，第一層壓層37和中間層壓層175所鑽的過孔設為錐形，連接晶片或引腳表面一端的口徑小於第一層壓層37或中間層壓層175外表面一端的口徑。

【0100】

如第18圖所示，第二功率晶片172置於引線框架31的第二載片臺312上，第二功率晶片172為MOSFET功率倒裝晶片（flip chip），其底部設有規定密度的焊球點陣，第二功率晶片172藉由該些焊球與引線框架31電性連接，其中，第二功率晶片172底部閘極和源極分別設有焊球，藉由焊球電性連接引線框架。

【0101】

較佳的，在中間層壓層175外表面上更設置有散熱層181，該散熱層181的形狀結構與金屬片36、邏輯晶片173和無源器件174相對應，用於散熱，提高封裝的熱性能。該散熱層181為散熱金屬箔，散熱金屬箔採用具良好導熱特性的金屬製成，此處具良好導熱特性的金屬可以採用銅或鋁。

【0102】

在中間層壓層175上更設有第二層壓層38，該第二層壓層38包覆在所有導電結構及其延伸部分，以及中間層壓層175的外表面和散熱層181上。該第二層壓層38的結構尺寸與第一層壓層37、中間層壓層175的結構尺寸相同，第二層壓層38的厚度比第一層壓層37的厚度小。第二層壓層38同樣採用PP層製成，上述第二層壓層38密閉封裝中間層壓層175外表面、導電結構和散熱層151後，即完成完整的封裝結構。

【0103】

本實施例4的封裝流程如下：

【0104】

首先預製引線框架31，在引線框架31中包含有分隔設置的第一載片臺311與第二載片臺312，在第一載片臺311與第二載片臺312四周圍繞設置有引腳32，其中部分引腳32電性連接第一載片臺311或第二載片臺312，部分與第一載片臺311或第二載片臺312分隔設置。引線框架31上預填塑封料，引線框架上的該塑封材料，填充引線框架31鏤空結構，使引線框架31形成一個平面無鏤空整體。

【0105】

第一功率晶片171底部汲極藉由焊接電性連接引線框架31的第一載片臺311上；第二功率晶片172藉由其底面的焊球點陣焊接在引線框架31的第二載片臺312上。

【0106】

在第一功率晶片171與第二功率晶片172上設置金屬片36，金屬片36分別與第一功率晶片171的汲極和第二功率晶片172的的源極電性連接，金屬片36一端更與對應引腳32’鍵合。實現第一功率晶片171第二功率晶片172之間電性連接，以及第一功率晶片171、第二功率晶片172與引腳32’的電性連接。

【0107】

在設置完成的第一功率晶片171、第二功率晶片172、引線框架31以及引腳32上鋪設第一層壓層37。該第一層壓層37將上述第一功率晶片171、第二功率晶片172、以及引腳32密閉封裝，第一層壓層37的長寬尺寸結構與引線框架31的長寬尺寸相同，並完全覆蓋引線框架31的上表面。該第一層壓層37為PP層。

【0108】

在完成第一層壓層37封裝後，在第一層壓層37上電鍍一層導電層。

【0109】

或者該第一層壓層37即採用預設銅箔的PP板，其中銅箔即作為上述導電層。

【0110】

對應第一功率晶片171、第二功率晶片172需連接引腳的區域及各自所對應的引腳32處，第一層壓層37分別鑽過孔。

【0111】

在各個過孔中電鍍金屬形成導電結構，該導電結構由晶片或引腳表面延伸至第一層壓層37表面。較佳的，用於形成導電結構的電鍍金屬為銅。

【0112】

在過孔中形成導電結構後，對導電層或銅箔進行蝕刻，以形成第一功率晶片171、第二功率晶片172及其對應引腳32的導電結構之間的電性連接線路111以及銅箔基島176。實現各個晶片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接。同時為設置銅箔基島176用於設置無源器件174。

【0113】

在銅箔基島176上藉由焊錫焊接邏輯晶片173和無源器件174。

【0114】

導電結構之間完成電性連接後，在第一層壓層37上鋪設中間層壓層175，該中間層壓層175包覆導電結構及其電性連接線路，以及邏輯晶片173和無源器件174。同時，該中間層壓層175的結構尺寸與第一層壓層37的結構尺寸相同，中間層壓層175的厚度比第一層壓層37的厚度小。該中間層壓層175同樣為預設銅箔的PP層。

【0115】

對應邏輯晶片173、無源器件174、第一功率晶片171、第二功率晶片172需連接引腳或相互連接的區域及各自所對應的引腳32處，中間層壓層175分別鑽過孔。

【0116】

在過孔中形成導電結構後，對導電層或銅箔進行蝕刻，在中間層壓層175上以形成第一功率晶片171、第二功率晶片172及其對應引腳32的導電結構之間的電性連接線路111。實現各個晶片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接。

【0117】

完成上述中間層壓層175上各個器件之間的電性連接後，在中間層壓層175上再鋪設第二層壓層38，包覆導電結構及其電性連接線路。

【0118】

鋪設第二層壓層38 後，即完成了完整的封裝流程。

【0119】

由本實施例的流程和封裝結構可見，根據具體需要，封裝可以添加或減少相應壓層板，藉由層壓層（lamination）可以實現封裝的三維（3D）堆疊層壓技術，在大小允許的情況下，需要多少封裝分層，即可設置相應層壓層以對分佈在不同層中的器件實現封裝，同時，藉由本發明設置導電結構的特徵，可以實現在不影響結構設置的前提下，將處於不同層的器件電性連接，實現系統級封裝。

【0120】

儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域通常知識者閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。

國內寄存資訊【請依寄存機構、日期、號碼順序註記】
無
國外寄存資訊【請依寄存國家、機構、日期、號碼順序註記】
無

無

311‧‧‧第一載片臺

312‧‧‧第二載片臺

32‧‧‧引腳

33‧‧‧第一晶片

35‧‧‧第三晶片

37‧‧‧第一層壓層

38‧‧‧第二層壓層

41、42‧‧‧過孔

43、44‧‧‧導電結構

45‧‧‧閘極引腳

Claims

【第1項】

一種嵌入式封裝，其包含：
預填塑封料的引線框架，及設置其上的複數個晶片；
複數個引腳，圍繞該引線框架分佈設置；
該引線框架上的塑封材料，填充該引線框架鏤空結構，使該引線框架形成平面無鏤空整體；
金屬片，設置在該複數個晶片中的部分該晶片上，該些晶片藉由該金屬片電性連接，該金屬片一端電性連接至該引腳；
第一層壓層，其包覆在該晶片、該引線框架、該金屬片和該引腳上；
對應該引腳及各該晶片中用於連接各該引腳的區域處，該第一層壓層設有由該晶片或該引腳的表面至該第一層壓層外表面的過孔；
各該過孔中電鍍填充金屬，形成導電結構；
各該晶片需連接該引腳的區域上的導電結構與該些區域分別對應的該引腳上的導電結構電性連接；或者，各該晶片與其他該晶片之間藉由對應導電結構電性連接。
【第2項】

如申請專利範圍第1項所述之嵌入式封裝，其中該複數個晶片包含有第一晶片、第二晶片和第三晶片。
【第3項】

如申請專利範圍第2項所述之嵌入式封裝，其中該第一晶片為邏輯晶片。
【第4項】

如申請專利範圍第3項所述之嵌入式封裝，其中該第一晶片藉由環氧黏結在該引線框架上，頂部藉由複數個導電結構分別連接至對應該引腳。
【第5項】

如申請專利範圍第2項所述之嵌入式封裝，其中該第二晶片為MOSFET功率晶片。
【第6項】

如申請專利範圍第5項所述之嵌入式封裝，其中該第二晶片的底部汲極電性連接該引線框架，頂部閘極和頂部源極藉由導電結構分別連接至對應該引腳。
【第7項】

如申請專利範圍第2項所述之嵌入式封裝，其中該第三晶片為MOSFET功率倒裝晶片。
【第8項】

如申請專利範圍第7項所述之嵌入式封裝，其中該第三晶片底部閘極和源極分別設有焊球，藉由焊球電性連接該引線框架。
【第9項】

如申請專利範圍第8項所述之嵌入式封裝，其中該引線框架對應連接該第三晶片閘極處設有閘極引腳，該第三晶片閘極處的焊球連接在該閘極引腳上。
【第10項】

如申請專利範圍第2至9項中之任一項所述之嵌入式封裝，其中該引線框架包含有分離設置的第一載片臺和第二載片臺，該第一晶片與該第二晶片設置在第一載片臺上；該第三晶片設置在第二載片臺上。
【第11項】

如申請專利範圍第2至9項中之任一項所述之嵌入式封裝，其中該金屬片設在該第二晶片的汲極和該第三晶片的源極上，該第二晶片的汲極和該第三晶片的源極藉由該金屬片電性連接。
【第12項】

如申請專利範圍第11項所述之嵌入式封裝，其中該金屬片為銅片或鎳片。
【第13項】

如申請專利範圍第1項所述之嵌入式封裝，其中該第一層壓層為PP層。
【第14項】

如申請專利範圍第1或13項所述之嵌入式封裝，其中該第一層壓層上更設有第二層壓層，該第二層壓層包覆在導電結構及其延伸部分上。
【第15項】

如申請專利範圍第14項所述之嵌入式封裝，其中該第二層壓層為PP層。
【第16項】

如申請專利範圍第1項所述之嵌入式封裝，其中該過孔設為錐形，連接該晶片或該引腳表面一端的口徑小於該第一層壓層外表面一端的口徑。
【第17項】

如申請專利範圍第1項所述之嵌入式封裝，其中該第一層壓層表面上更鋪設有散熱金屬箔，該散熱金屬箔所設的位置與該金屬片或該晶片相對應。
【第18項】

如申請專利範圍第15項所述之嵌入式封裝，其中該第一層壓層與該第二層壓層之間更堆疊設有複數個中間層壓層。
【第19項】

如申請專利範圍第18項所述之嵌入式封裝，其中該中間層壓層設有電子器件。
【第20項】

一種嵌入式封裝的封裝方法，該方法包含以下步驟：
晶片貼片設置在預填塑封料的引線框架上，並在設置完成的晶片、引線框架和引腳上鋪設第一層壓層；
對應晶片需連接引腳的區域及所對應的引腳處，第一層壓層分別鑽過孔，並在各個過孔中電鍍形成導電結構，導電結構由晶片或引腳表面延伸至第一層壓層表面；以及
各個晶片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接；或者，各晶片與其他晶片之間藉由對應導電結構電性連接的線路。
【第21項】

如申請專利範圍第20項所述之封裝方法，其中第一層壓層鑽過孔前，在第一層壓層預先層壓一層導電層，在過孔中形成導電結構後，對導電層進行蝕刻，以形成晶片及其對應引腳或其他晶片的導電結構之間的電性連接線路。
【第22項】

如申請專利範圍第20項所述之封裝方法，其中鋪設第一層壓層時，第一層壓層上單面具有金屬箔，在過孔中形成導電結構後，對金屬箔進行蝕刻，以形成晶片及其對應引腳或其他晶片的導電結構之間的電性連接線路。
【第23項】

如申請專利範圍第20至22項中之任一項所述之封裝方法，其中導電結構之間完成電性連接後，在第一層壓層上鋪設第二層壓層，第二層壓層包覆導電結構及其電性連接。
【第24項】

如申請專利範圍第20項所述之封裝方法，其中在鋪設第一層壓層前，在複數個功率晶片上設置金屬片，以實現各功率晶片之間電性連接，金屬片更電性連接至相應引腳。