TW201530558A - 記憶體裝置與控制方法 - Google Patents

Abstract

一種記憶體裝置與控制方法在此揭露。記憶體裝置包含延遲鎖定迴路模組、記憶體庫模組與控制模組。延遲鎖定迴路模組用以在被控制信號啟動後，產生系統時脈信號。記憶體庫模組用以根據系統時脈信號與讀取指令或寫入指令，而進行讀取或寫入多個資料信號。控制模組用以接收至少一控制指令而產生控制信號，其中當記憶體庫模組進入預充電模組模式或待機模式時，控制模組關閉延遲鎖定迴路模組。

Description

記憶體裝置與控制方法

本發明是有關於一種積體電路，且特別是有關於記憶體裝置。

近年來，消費性電子產品(例如為手機、平板)對於效能要求越來越來。因此使得對於具有準確的信號時序與高速時脈操作的需求逐漸增加。

記憶體裝置廣泛地被使用在各個消費性電子產品中。例如，動態隨機存取記憶體(DRAM)已經發展為可提供較快的操作時間。動態隨機存取記憶體通常需伴隨著延遲鎖定迴路電路產生的系統時脈信號而執行讀寫操作。為了符合高速操作的限制，導致了上述的延遲鎖定迴路電路之功率消耗增加。然而，當動態隨機存取記憶體進入某些待機環境時，動態隨機存取記憶體可在不具有系統時脈信號下而執行部分的操作。在上述的待機環境時，延遲鎖定迴路電路產生了不必要的功率消耗。

因此，如何能降低延遲鎖定迴路電路產生的不必要的功率消耗，實屬當前重要研發課題之一，亦成為當前相 關領域極需改進的目標。

為了解決上述的問題，本揭示內容提供了一種記憶體裝置。記憶體裝置包含延遲鎖定迴路模組、記憶體庫模組與控制模組。延遲鎖定迴路模組用以在被控制信號啟動後，產生系統時脈信號。記憶體庫模組用以根據系統時脈信號與讀取指令或寫入指令，而進行讀取或寫入多個資料信號。控制模組用以接收至少一控制指令而產生控制信號，其中當記憶體庫模組進入預充電模組模式或待機模式時，控制模組關閉延遲鎖定迴路模組。

本發明又一態樣係於提供一種記憶體裝置。記憶體裝置包含控制模組、記憶體庫模組與延遲鎖定迴路模組。控制模組用以產生多個內部控制信號，多個內部控制信號對應於至少一控制指令。記憶體庫模組用以根據系統時脈信號與多個內部控制信號中之內部讀取信號或內部寫入信號，而對多個資料信號執行讀取操作或寫入操作。延遲鎖定迴路模組用以在被控制模組啟動後，產生系統時脈信號。當記憶體庫模組進入預充電模式或待機模式時，在讀取操作或寫入操作執行完成前，控制模組保持啟動延遲鎖定迴路模組。

本發明之另一態樣係於提供一種用於記憶體裝置的控制方法。控制方法包含下列步驟：產生控制信號以啟動記憶體裝置中之延遲鎖定迴路電路，以讀取或寫入多個 資料信號；以及當記憶體裝置進入待機模式或預充電模式時，藉由控制信號關閉延遲鎖定迴路電路。

綜上所述，本揭示內容提供一種記憶體裝置與控制方法。記憶體裝置可正確地操作於預充電模式或待機模式，並同時節省一定的功率消耗。

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100‧‧‧記憶體裝置

100a‧‧‧處理單元

120‧‧‧延遲鎖定迴路模組

140‧‧‧記憶體庫模組

160‧‧‧控制模組

180‧‧‧晶片上終端模組

ODT‧‧‧終端信號

EODT‧‧‧終端控制信號

VC‧‧‧控制信號

RTT‧‧‧調整信號

VCLK‧‧‧系統時脈信號

VCKE‧‧‧外部時脈信號

VREADi‧‧‧內部讀取信號

VWRITEi‧‧‧內部寫入信號

ACT‧‧‧啟動指令

PWR‧‧‧待機指令

VOP‧‧‧第一進程信號

VBP‧‧‧第二進程信號

RT‧‧‧終端電阻

142‧‧‧記憶體庫

144‧‧‧資料匯流排

162‧‧‧讀寫控制單元

122‧‧‧時脈產生器

124‧‧‧延遲鎖定迴路電路

VCKREF‧‧‧參考時脈信號

400‧‧‧方法

S402、S404‧‧‧步驟

DQ‧‧‧資料序列

D1、D2、D3、D4‧‧‧資料信號

T1、T2、T3、T4‧‧‧時段

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖根據本揭示內容之一實施例繪示一種記憶體裝置之示意圖；第2圖繪示第1圖所示之記憶體裝置切換於各個操作模式之流程圖；第3A圖根據本揭示內容之一實施例繪示記憶體庫模組之示意圖；第3B圖根據本揭示內容之一實施例繪示一種控制模組之示意圖；第3C圖根據本揭示內容之一實施例繪示一種延遲鎖定迴路模組之示意圖；第4圖根據本揭示內容之一實施例繪示用於控制第1圖所示之記憶體裝置的控制方法之流程圖；第5A圖根據本揭示內容之一實施例繪示第1圖所示之記憶體裝置之操作波形圖；第5B圖根據本揭示內容之一實施例繪示第1圖所 示之記憶體裝置之操作波形圖；以及第5C圖根據本揭示內容之一實施例繪示第1圖所示之記憶體裝置之操作波形圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

關於本文中所使用之『約』、『大約』或『大致』一般通常係指數值之誤差或範圍於百分之二十以內，較好地是於百分之十以內，而更佳地則是於百分之五以內。文中若無明確說明，其所提及的數值皆視作為近似值，例如可如『約』、『大約』或『大致』所表示的誤差或範圍，或其他近似值。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。

其次，在本文中所使用的用詞「包含」、「包括」、「具有、「含有」等等，均為開放性的用語，即意指包含但不限於此。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

第1圖根據本揭示內容之一實施例繪示一種記憶體裝置之示意圖。如第1圖所示，記憶體裝置100包含延遲鎖定迴路模組120、記憶體庫(memory bank)模組140與控制模組160。記憶體裝置100電性耦接至處理單元100a以執行相應的操作。在一些實施例中，處理單元100a可為中央處理器。

延遲鎖定迴路模組120用以在被自控制模組160所產生之控制信號VC啟動後，產生系統時脈信號VCLK。

記憶體庫模組140用以根據系統時脈信號VCLK與讀取指令或寫入指令，而讀取或寫入多個資料信號。

控制模組160用以接收自處理單元100a所發送之多個控制指令而產生控制信號VC。控制模組160產生多個對應於多個控制指令的多個內部控制信號，以控制延遲鎖定模組120與記憶體庫模組140。當記憶體庫模組140進入 預充電(precharge)模式或待機(powerdown)模式時，控制模組160可藉由設定控制信號VC而關閉延遲鎖定迴路模組120。如此，記憶體裝置100的功率消耗可更加減少。

第2圖繪示第1圖所示之記憶體裝置切換於各個操作模式之流程圖。如第2圖所示，記憶體裝置100可操作於待機模式、啟動模式、寫入模式或預充電模式。舉例而言，表一列出了與第2圖所示之各個操作模式與其相關說明。

表一。

在一些實施例中，控制模組160可包含暫存器(未繪示於第1圖)。控制模組160可藉由參考儲存於暫存器的資訊而產生相應於控制指令的內部控制信號。接著，記憶體庫模組140可根據內部控制信號而進入第2圖所示之相應的操作模式。

舉例來說，當處理單元100a發送讀取指令至控制模組160時，控制模組160會相應地產生內部讀取信號VREADi至記憶體庫模組140。接著，記憶體庫模組140會進入到讀取模式而讀取儲存於記憶體庫模組140中之多個資料信號。同樣地，相應於寫入指令，會具有對應的內部寫入信號VWRITEi與寫入操作。

下列段落將介紹關於本揭示內容之記憶體裝置100之多個實施例。下列之數個實施例僅為例示，但本揭示內容並不僅以下列的實施例所示之內容為限。

第3A圖根據本揭示內容之一實施例繪示記憶體庫模組之示意圖。如第3A圖所示，記憶體庫模組140包含記憶體庫142、資料匯流排144與終端電阻RT。記憶體庫142包含具有多個行與列的多個儲存單元，以儲存多個資料信號。記憶體庫142經由資料匯流排144電性耦接至終端電阻RT。終端電阻RT用以減少在進行讀取或寫入操作時產生的信號反射現象，以維持資料信號的完整性。

於此實施例中，如第1圖所示，記憶體裝置100更包含晶片上(on-die)終端模組180。晶片上終端模組180用 以根據自控制模組160所產生的終端控制信號EODT，而對終端電阻RT之值進行調整。當接收到自處理單元100a所發送的終端信號ODT時，控制模組160會產生終端控制信號EODT。在調整終端電阻RT的過程中，晶片上終端模組180會產生第一進程信號VOP。第一進程信號VOP可用以代表反映終端電阻RT正在被進行調整。

晶片上終端模組180可藉由發送調整信號RTT以隨著系統時脈信號VCLK而執行額定終端(Nominal termination)操作或動態終端操作(Dynamic termination)，藉此對終端電阻RT進行調整。額定終端操作適用於部分的待機操作環境，而動態終端操作則適用於正在進行寫入操作的操作環境。當寫入操作執行完成後，終端電阻RT之值會回復到在額定終端操作所設置之值。

換句話說，為了在晶片上終端模組180完成調整終端電阻RT後，可將延遲鎖定迴路模組120關閉。控制模組160更用以根據第一進程信號VOP而產生控制信號VC。

因此，於此實施例中，當記憶體庫模組140進入待機模式或預充電模式時，在終端電阻RT被調整完成前，該控制模組會保持延遲鎖定迴路模組120為啟動。

第3B圖根據本揭示內容之一實施例繪示一種控制模組之示意圖。如第3B圖所示，控制模組140包含讀寫控制單元162與延遲鎖定迴路控制單元164。

讀寫控制單元162用以根據讀取指令或寫入指令而產生第二進程信號VBP，前述的內部讀取信號VREADi 與內部寫入信號VWRITEi。第二進程信號VBP可用以代表反映讀取操作或寫入操作正在進行中。

延遲鎖定迴路控制單元164用以根據第一進程信號VOP、第二進程信號VBP與多個內部控制信號(例如：對應於表1之啟動指令的內部控制信號ACT或對應於表1之待機指令的內部控制信號PWR)而產生控制信號VC。再者，延遲鎖定迴路控制單元164更用以根據終端信號ODT產生終端控制信號EODT。

在記憶體裝置100正隨著系統時脈信號VCLK執行讀取操作與寫入操作時，若此時記憶體庫模組140處於預充電模式或待機模式，控制模組160會保持延遲鎖定迴路模組120為啟動，直到讀取操作或寫入操作執行完成。

第3C圖根據本揭示內容之一實施例繪示一種延遲鎖定迴路模組之示意圖。如第3C圖所示，延遲鎖定迴路模組120包含時脈產生器122與延遲鎖定迴路電路124。

時脈產生器122用以根據控制信號VC與外部時脈信號VCKE產生參考時脈信號VCKREF。時脈產生器122經由控制信號VC所啟動，並藉由參考外部時脈信號VCKE以產生參考時脈信號VCKREF。

延遲鎖定迴路電路124用以根據參考時脈信號VCKREF產生系統時脈信號VCLK。在一些實施例中，延遲鎖定迴路電路124可容忍一定的突波(glitch)，因此延遲鎖定迴路電路124在被啟動或關閉時，延遲鎖定迴路電路124仍可在具有突波的情況下正確地進行操作。

在一些實施例中，前述的控制模組160為控制晶片。在一些實施例中，控制模組160可為存放在非暫態的電腦可讀取儲存媒體的程式碼。換句話說，控制模組160可藉由硬體、軟體、韌體或其中之任意組合實現。舉例而言，若操作速度與準確度為主要考量，則可使用硬體與/或韌體的方式實現。或者，若設計彈性為主要考量，則可使用軟體的方式實現。

第4圖根據本揭示內容之一實施例繪示用於控制第1圖所示之記憶體裝置的控制方法之流程圖。第5A圖至第5C圖分別根據本揭示內容之一實施例繪示第1圖所示之記憶體裝置100之操作波形圖。

為了方便說明，第1圖所示之記憶體裝置100之操作將藉由控制方法400與第5A圖、第5B圖與第5C圖一併介紹。

控制方法400包含步驟S402與步驟S404。在步驟S402中，產生一控制信號VC已啟動延遲鎖定迴路模組120，以讀取或寫入多個資料信號。

在步驟S404中，當記憶體裝置100進入待機模式或預充電模式時，藉由控制信號VC關閉延遲鎖定迴路模組120。具體而言，在步驟S404中，當記憶體裝置100進入待機模式或預充電模式時，若此時有正在進行中的讀取操作、寫入操作或對終端電阻進行調整的操作執行完成後，關閉延遲鎖定迴路模組120。

舉例而言，如第5A圖所示，系統時脈信號VCK 可經由控制信號VC(未繪示於第5A圖)而停止輸出，直到處理單元140a在時段T1中發送了啟動指令。

於時段T2中，控制模組160接收到寫入指令與終端信號ODT。控制模組160據此相應地產生內部寫入信號VWRITEi至記憶體庫模組140，以執行寫入操作。

同時，控制模組160還相應地產生終端控制信號EODT，以啟動晶片上終端模組180。於時段T3中，晶片上終端模組180執行動態終端操作，以對終端電阻RT進行調整。

於時段T4中，處理單元100a發送預充電指令，而使記憶體庫模組140進入預充電模式。由於目前不具有在正執行的讀取操作或寫入操作，控制模組160便將延遲鎖定迴路模組120關閉，進而關閉系統時脈信號VCLK。如此，在預充電模式中，延遲鎖定迴路模組120的功率消耗得以節省。

或者，如第5B圖所示，於時段T1時，處理單元100a發送預充電指令，以使記憶體庫模組140進入預充電模式，且系統時脈信號VCLK亦被控制模組160關閉。

於時段T2時，處理單元100a發送待機指令，而使記憶體庫模組140進入待機模式，此時系統時脈信號VCLK仍然被關閉。

於時段T3時，控制模組接收到終端信號ODT，並相應地開啟晶片上終端模組180。晶片上終端模組180執行額定終端操作，以對終端電阻RT進行調整。與此同時，延 遲鎖定迴路模組120被開啟以產生系統時脈信號VCLK。於時段T4時，在終端電阻RT被調整完成後，延遲鎖定迴路模組120再次被控制模組160關閉，以使記憶體裝置100在待機模式下可獲得更多的功率消耗的節省。

再者，如第5C圖所示，於時段T1，在接收到啟動指令後，系統時脈信號VCLK開啟。於時段T2，控制模組160接收到寫入指令。記憶體庫模組140執行寫入操作，以寫入如第5C圖所示之資料匯流排144中的資料序列DQ中的資料信號D1、D2、D3與D4。

於時段T3，處理單元100a發送待機指令。然而，先前之寫入操作在時段T3中尚未執行完成。因此，控制模組160仍保持延遲鎖定迴路120為開啟，以持續產生系統時脈信號VCLK。在資料信號D4傳送完成後，記憶體庫模組140進入待機模式，且控制模組160隨即關閉系統時脈信號VCLK。

於時段T4時，控制模組160接收到終端信號ODT，並啟動晶片上終端模組180，以調整終端電阻RT。同時，延遲鎖定迴路120相應地啟動，以產生系統時脈信號VCLK。在終端電阻RT調整完成後，延遲鎖定迴路120會再次被控制模組160關閉。

於上述第5A圖、第5B圖與第5C圖所示之各個實施例，記憶體裝置100可在待機模式或預充電模式下節省大約2.5毫安培(mA)的功率消耗。

綜上所述，本揭示內容提供一種記憶體裝置與控制 方法。記憶體裝置可正確地操作於預充電模式或待機模式，並同時節省一定的功率消耗。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體裝置

100a‧‧‧處理單元

120‧‧‧延遲鎖定迴路模組

140‧‧‧記憶體庫模組

160‧‧‧控制模組

180‧‧‧晶片上終端模組

ODT‧‧‧終端信號

EODT‧‧‧終端控制信號

VC‧‧‧控制信號

RTT‧‧‧調整信號

VCLK‧‧‧系統時脈信號

VCKE‧‧‧外部時脈信號

VREADi‧‧‧內部讀取信號

VWRITEi‧‧‧內部寫入信號

ACT‧‧‧啟動指令

PWR‧‧‧待機指令

VOP‧‧‧第一進程信號

Claims (15)

1. 一種記憶體裝置，包含：一延遲鎖定迴路模組，用以在被一控制信號啟動後，產生一系統時脈信號；一記憶體庫模組，用以根據該系統時脈信號與一讀取指令或一寫入指令，而進行讀取或寫入複數個資料信號；以及一控制模組，用以接收至少一控制指令而產生該控制信號，其中當該記憶體庫模組進入一預充電模組模式或一待機模式時，該控制模組關閉該延遲鎖定迴路模組。
2. 如請求項1所述之記憶體裝置，其中該記憶體庫模組更包含一終端電阻，該記憶體裝置更包含：一晶片上終端模組，用以根據一終端控制信號信號調整該終端電阻之值，其中該控制模組更根據一終端信號產生該終端控制信號。
3. 如請求項2所述之記憶體裝置，其中在該晶片上終端模組調整完該終端電阻之值後，該控制模組關閉該延遲鎖定迴路模組。
4. 如請求項2所述之記憶體裝置，其中在該記憶體庫模組完成讀取或寫入該些資料信號後，該控制模組關閉該延遲鎖定迴路模組。
5. 如請求項2所述之記憶體裝置，其中在調整該終端電阻之值時，該晶片上終端模組用以產生一第一進程信號，且 該控制模組根據該第一進程信號關閉該延遲鎖定迴路模組。
6. 如請求項5所述之記憶體裝置，其中該控制模組包含：一讀寫控制單元，用以根據一讀取指令或一寫入指令產生一第二進程信號；以及一延遲鎖定迴路控制單元，用以根據該第一進程信號、該第二進程信號與至少一控制指令產生該控制信號。
7. 如請求項1所述之記憶體裝置，其中該延遲鎖定迴路模組包含：一時脈產生器，用以在被該控制信號啟動後，產生一參考時脈信號；以及一延遲鎖定迴路電路，用以根據該參考時脈信號產生該系統時脈信號。
8. 一種記憶體裝置，包含：一控制模組，用以產生複數個內部控制信號，該些內部控制信號對應於至少一控制指令；一記憶體庫模組，用以根據一系統時脈信號與該些內部控制信號中之一內部讀取信號或一內部寫入信號，而對複數個資料信號執行一讀取操作或一寫入操作；以及一延遲鎖定迴路模組，用以在被該控制模組啟動後，產生該系統時脈信號，其中當該記憶體庫模組進入一預充電模式或一待機模式時，在該讀取操作或該寫入操作執行完成前，該控制模組 保持啟動該延遲鎖定迴路模組。
9. 如請求項8所述之記憶體裝置，其中該記憶體庫模組更包含一終端電阻，該記憶體裝置更包含：一晶片上終端模組，用以根據一終端信號而對該終端電阻進行調整，其中該控制模組更用以產生對應於一終端指令之該終端信號。
10. 如請求項9所述之記憶體裝置，其中當該記憶體庫模組進入該預充電模式或該待機模式時，在對該終端電阻之調整完成前，該控制模組保持啟動該延遲鎖定迴路模組。
11. 一種用於控制一記憶體裝置的控制方法，包含：產生一控制信號以啟動該記憶體裝置中之一延遲鎖定迴路電路，以讀取或寫入複數個資料信號；以及當該記憶體裝置進入一待機模式或一預充電模式時，藉由該控制信號關閉該延遲鎖定迴路電路。
12. 如請求項11所述之控制方法，更包含：在該記憶體裝置中之一讀取操作或一寫入操作執行完成後，關閉該延遲鎖定迴路電路。
13. 如請求項11所述之控制方法，更包含：在該記憶體裝置中之一終端電阻被調整完成後，關閉該延遲鎖定迴路電路。
14. 如請求項11所述之控制方法，其中關閉該延持鎖定迴路電路之步驟包含：根據一第一進程信號與一第二進程信號關閉該延遲鎖定迴路電路，其中該第一進程信號用以反映該記憶體裝置之一終端電阻正在調整，且該第二進程信號用以反映該記憶體裝置正在執行一讀取操作或一寫入操作。
15. 如請求項14所述之控制方法，其中該記憶體裝置包含一時脈產生器，該時脈產生器用以根據該控制信號產生一參考時脈信號，且該延遲鎖定迴路電路用以根據該參考時脈信號產生一系統時脈信號，其中關閉該延遲鎖定迴路電路之步驟包含：根據該第一進程信號與該第二進程信號而產生該控制信號，以關閉該時脈產生器。