TW201514995A - 具有覆寫能力及低寫入放大的非揮發性記憶體 - Google Patents

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Abstract

本發明提供一種具有覆寫能力及低寫入放大之儲存系統的非揮發性記憶體架構。通過示例的方式，記憶體陣列包含兩終端記憶體單元之區塊及子區塊。在某些實施例中，兩終端記憶體單元可以直接被覆寫，促使寫入放大值為1。此外，記憶體陣列可以具有輸入輸出多工器之配置，減低記憶體操作時記憶體架構中的潛路徑電流。

Description

具有覆寫能力及低寫入放大的非揮發性記憶體 【相關申請案之交叉參考】
本發明主張2013年3月14號申請之美國臨時專利申請案第61/785,979號之優先權，其以引用之方式併入本文中。
本發明係有關一種非揮發性記憶體，特別是一種便於覆寫及低寫入放大之非揮發性記憶體架構。
積體電路技術領域內最近的創新係為電阻式切換記憶體。雖然許多電阻式切換記憶體技術處於發展階段，但是對於電阻式切換記憶體不同的技術概念已經藉由本發明的專利權人所示範，並且在一或多個驗證階段證明或反駁相關的理論。即便如此，電阻式切換記憶體技術有望在半導體電子工業競爭技術上保有巨大的優勢。
電阻式隨機存取記憶體(Resistive random access memory,RRAM)是電阻式記憶體的其中一種。發明人相信RRAM具有成為高密度非揮發性資訊儲存技術用於更高密度半導體式裝置的潛力。一般來說，RRAM藉由不同電阻狀態間的可控制切換來儲存資訊。RRAM裝置的其中一種理論實例包含提供介於一對電極間的絕緣層。此裝置適當的被配置能表現出 電脈衝感應遲滯電組切換效應。
電阻式切換被解釋(在一些理論中)為形成導電結構內另外的電子絕緣媒介的結果。導電結構可以由鄰近電極的離子形成，例如，具有自由離子。在一些理論中，離子的場輔助擴散可以對應於施加至RRAM記憶體單元的適合的電位或電流而發生。根據其他理論，絲的形成可以對應於二元氧化物(例如NiO，TiO2或類似的)的焦耳熱及電化學過程中發生，或藉由包含氧化物、硫族化合物、聚合物等的離子導體的氧化還原過程。
發明人預期基於電極、絕緣體、電極模型，及包含那些成形於多晶矽的電阻式裝置，會有好的耐受性及生命週期。更進一步，發明人預期這些裝置會具有非常高的晶片上密度。據此，電阻式元件可為用於數位資訊儲存的金屬氧化物半導體(metal-oxide semiconductor,MOS)可行的替代物。主要專利申請的發明人，舉例來說，相信電阻式切換記憶體裝置模型在非揮發性FLASH MOS裝置上提供許多潛在優勢的技術。
依據上述所言，發明人希望在記憶體技術及電阻式記憶體上做出更進一步的改善。
以下呈現本說明書的簡單概述，係為了提供對本說明書一些觀念能有基本的了解。此概述並非本說明書的詳盡敘述。既不識別本說明書的關鍵或重要元素，也不描繪本說明書中或在請求項中的任何範圍中的任何特定實施例的範圍。其目的在於以簡化的形式呈現本說明書的某些概念，作為提出本發明詳細敘述的序言。
揭示於此的不同實施例提供了用於記憶體儲存系統的具有 低寫入放大的寫入和覆寫能力的非揮發性記憶體架構。在一些揭露的實施例中，寫入放大可以是2或更低。在至少一實施例中，寫入放大可以低到1。
在更進一步的實施例中，提供了具有寫入和覆寫能力之高記憶體單元粒度(granularity)的非揮發性記憶體陣列。非揮發性記憶體陣列可以是，例如寫入一群記憶體單元小到一個字(例如兩個字的2位元組或四位元組，四個字的8位元組，或類似的，根據例如編程操作邏輯或限制)。在一實施例中，非揮發性記憶體能寫入一群記憶體單元小到一個位元組。在至少一另一實施例中，非揮發性記憶體能寫入單一記憶體單元。
上述更進一步，所揭示不同的實施例包含提供低寫入放大的覆寫能力(例如沒有寫入放大)至記憶體儲存系統。覆寫能力包含直接改變儲存於一或多個位址的記憶體單元的資訊的編程過程，不需要抹除含有位址記憶體單元的頁或區塊。直接改變資訊意指無需(或減少)實施垃圾回收、平均抹寫、記憶體位置映射或非直接完成覆寫的其他過程的編程過程，藉由自第一記憶體位置轉換資料至第二記憶體位置，而不是改變或刷新儲存於第一記憶體位置的資訊。在某些實施例中，用於覆寫的寫入放大可以低到1，而在其他實施例，當一或多個與覆寫有關的額外的功能(例如垃圾回收、平均抹寫、記憶體位置映射等)被實施時，寫入放大可以高於1。覆寫能力提供記憶體儲存系統具有低寫入放大並提升對應系統的效能。這可以藉由避免在不同位置的記憶體儲存中使用複製修正的資料；替代的資料在原本的地址位置被修正。藉由覆寫原來的地址位置、傳統演算法例如垃圾回收、平均抹寫、記憶體位置映射等，增加寫入放大可以顯著地減少或消除。
在其他實施例中，非揮發性記憶體系統具有低寫入放大可以 包含雙端記憶體單元陣列。在某些實施例中，雙端記憶體可以包含電阻式記憶體，例如電阻式切換記憶體技術。在一或多個進一步的概念中，非揮發性記憶體可以包含一或多個RRAM的陣列。
仍然在其他實施例中，非揮發性記憶體系統具有低寫入放大，次20奈米電阻式單元技術，可以實施做為數位儲存裝置。在某些概念中，數位儲存裝置可以被可卸除地連接至主電腦裝置，並且在替代或其它的概念中可以類似的方式操作作為FLASH驅動。舉例來說，非揮發性記憶體可以計畫性地被排列在NAND或NOR邏輯陣列(雖然其它邏輯陣列為習知或本領域通常知識者能藉由本揭示上下文熟知，被視為是本發明的範圍內)。
在至少一實施例中，所揭示的儲存裝置包含非揮發性雙端電阻式切換記憶體。儲存裝置可以是具有寫入放大的一個次20奈米技術。在至少一實施例中，儲存裝置可以包含堆疊成三維排列的多個雙端電阻式切換記憶體陣列。儲存裝置可以操作在，包含覆寫、大量記憶體單元的同時(例如頁、區塊等)、或操作在小量記憶體單元(例如字、位元組、或一組位元或甚至單一位元)，或大量及小量兩者皆可。據此，儲存裝置對於記憶過程可以包含特殊的靈活性，達到高度的寫入及抹除效能，且快速的，目標覆寫或刷新效能。
在進一步實施例中，所揭露的數位儲存裝置可以具有介於約5ns和約5μs的單元寫入速度。仍然在其他實施例中，所揭露的數位儲存裝置可以具有介於約30ns及1μs的單元讀取速度。在替代或額外的概念中，所揭示的儲存裝置可以包含頁的抹除及覆寫能力、字的抹除及覆寫能力、位元組的抹除或覆寫能力，或位元的抹除或覆寫能力。在至少一揭示的概念中， 抹除/覆寫能力的寫入放大可以小至1。
以下描述及隨附圖式詳細闡述所揭示之標的物的某些說明性態樣。然而，此等態樣僅指示可使用該革新之原理的各種方式中之僅少數方式，且所揭示之標的物意欲包括所有此等態樣及其等效物。當結合圖式考慮時，所揭示之標的物的其他優勢及新型特徵將自以下對該革新之詳細描述而變得顯而易見。
100‧‧‧記憶體架構
102‧‧‧位元線
104‧‧‧字線
106‧‧‧單元
108‧‧‧區域字線
110‧‧‧字線選擇
112‧‧‧源極線
200‧‧‧記憶體架構
202‧‧‧位元線
204‧‧‧字線
206‧‧‧已選擇列
208‧‧‧單元
210‧‧‧區域字線
212‧‧‧字線選擇
214‧‧‧源極線
300‧‧‧記憶體裝置
318‧‧‧隨機存取記憶體
302‧‧‧控制器
312‧‧‧錯誤更正元件
314‧‧‧緩衝器
316‧‧‧中央處理單元
310‧‧‧主機介面
306‧‧‧記憶體介面
304‧‧‧記憶體
308‧‧‧記憶體通/資料匯流排
400‧‧‧多工器
140‧‧‧輸入/輸出開關
412‧‧‧偏壓信號開關
414‧‧‧輸入/輸出接點
416‧‧‧偏壓信號
418‧‧‧感測電路
500‧‧‧輸入/輸出記憶體配置
516A‧‧‧第一輸入/輸出接點
516B‧‧‧第二輸入/輸出接點
516C‧‧‧Yth輸入/輸出接點
518A‧‧‧多工器
518B‧‧‧多工器
518C‧‧‧多工器
502‧‧‧子區塊1
504‧‧‧子區塊2
506‧‧‧子區塊Y
510‧‧‧已選擇位元線
600‧‧‧內存(記憶體)操作
本發明的許多概念或特色係參考圖式來描述，其中類似的標號用來表示相同的元件。在本說明書中，對大量具體的細節做了闡述，以提供對於本發明的瞭解。需瞭解到的是，本發明揭示的某些概念即使沒有這些具體細節也能實施，或以其他方法、元件、材料等。在其他實施例中，習知的結構和裝置以方塊圖的形式顯示以便於描述本發明主題。
圖1係為本發明具有高元件密度支持低寫入放大(write amplification,WA)之記憶體電路之實施例示意圖。
圖2係為本發明圖1中的記憶體電路包含選自記憶體操作的一列記憶體之實施例示意圖。
圖3係為本發明具有低寫入放大之即時讀取及寫入能力之電子記憶體系統之實施例方塊圖。
圖4係為本發明促進輸入/輸出為基礎的記憶體架構的多工器之實施例示意圖。
圖5係為本發明用於輸入/輸出基礎的記憶體架構的電路實施例示意圖。
圖6係為本發明用於3位元數位資訊單元的寫入及覆寫操作之實施例示意 圖。
圖7係為本發明製造具有低寫入放大之記憶體系統之方法之實施例流程圖。
圖8係為本發明製造數位儲存裝置進而提供低寫入放大記憶體系統之方法之實施例流程圖。
圖9係為本發明覆寫雙端數位儲存裝置之子集合之方法實施例流程圖。
圖10係為本發明便於實施之操作環境之實施例方塊圖。
圖11係為本發明依據不同實施例之電腦環境之實施例方塊圖。
本發明揭示有關用於數位資訊儲存的雙端記憶體單元。在某些實施例中，雙端記憶體單元可以包含電阻式的技術，例如電阻式切換雙端記憶體單元。電阻式切換雙端記憶體單元(也可以視為電阻式切換記憶體單元或電阻式切換記憶體)，如這裡所使用，包含具有介於兩接點間主動區的兩個導電接點(這裡也可以視為電極或終端)的電路元件。雙端記憶體裝置的主動區，在文中的電阻式切換記憶體，展示出複數個穩定或半穩定電阻狀態，每一電阻狀態具有獨特的電阻。此外，複數個狀態中的各一可以對應於施加至兩導電接點合適的電子信號而形成或啟動。合適的電子信號可以是電壓值、電流值、電壓或電流極性或類似的，或其合適的組合。電阻式切換雙端記憶體裝置的一個例子，雖然不是詳盡的，但可以包含電阻式隨機存取記憶體(resistive random access memory,RRAM)。
本主題揭示的實施例可以提供絲狀基礎的記憶體單元。絲狀基礎的記憶體單元的一個例子可以包含：p型或n型含矽(silicon,Si)層(例如p型或n型多晶矽、p型或n型矽鍺…)，電阻式切換層(RSL)及活性金屬層用以 提供絲狀形成離子至RSL。p型或n型含矽層可以包含p型或n型多晶矽、p型或n型矽鍺，或類似的。RSL(也可以被視為本領域中的電阻式切換媒體(RSM))，可以包含例如未摻雜的非晶矽層、具有本質特性的半導體層、矽次氧化物等等。活性金屬層可以包括，尤其是：銀(Ag)、金(Au)、鈦(Ti)、鎳(Ni)、鋁(Al)、鉻(Cr)、鉭(Ta)、鐵(Fe)、錳(Mn)、鎢(W)、釩(V)、鈷(Co)、鉑(Pt)以及鈀(Pd)。其他適合的導電材料，以及化合物和上述組合物，可以用於本發明揭示某些概念的活性金屬層。關於本主題公開的類似於前述示例性實施例的一些細節可以在下列美國專利申請中已授權給本申請的專利的專利權人中找到：2007年10月19日提交的美國專利申請號11/875,541以及2009年10月8日提交的美國專利申請號12/575,921，其中每一個都通過引用其各自的全部內容，並出於所有目的結合於此。
本主題揭示提供了具有高元件密度和低寫入放大(write amplification,WA)的雙端記憶體結構。在某些概念中，雙端記憶體可以包含20奈米(nanometer,nm)技術，然而在其他概念中，雙端記憶體可以包含次20奈米技術(例如15nm、10nm、5nm及其他)。再者，雙端記憶體可以具有小於5F2的元件區域。在某些概念中，雙端記憶體陣列的三維堆疊可以被提供以減少元件區域。舉例來說，一個4.28F2的裝置對於具有兩個堆疊層的三維裝置可以具有2.14F2的有效元件區域。作為另一例子，4.28F2的裝置對於具有四個堆疊層的三維裝置可以具有1.07F2的有效元件區域，依此類推。
在其他揭示於此的實施例中，提供一種包含雙端記憶體的數位儲存裝置。在某些實施例中，這樣的數位儲存裝置可以是可被移除的連接至電腦裝置(例如主機電腦)。在其他實施例中，數位儲存裝置可以與電腦 裝置整合在一起(例如唯讀記憶體、隨機存取記憶體等)。在特定的實施例中，數位儲存裝置可以是能被連接至主機電腦上的記憶體介面的FLASH裝置(例如：主機介面例如USB、或其他適合的介面；例如圖10及圖11，下文)並且可以儲存和擷取資訊，並消除所儲存的資訊，對應於主機裝置所發出的指令。
發明人視FLASH裝置為具有兩個獨特邏輯的架構，NAND和NOR架構，兩者都基於半導體電晶體的不同排列。每個邏輯架構具有不同屬性，包含對應各自的優點及缺點。NAND是最普遍使用的消費性FLASH驅動應用，然而，大部分是由於它的記憶體密度及低成本。
NAND FLASH是用於小型的FLASH裝置、USB裝置、SD卡、固態硬碟(solid state drives,SSDs)以及儲存及記憶體，以及其他的結構因數。NAND在過去十年已被證明在推動驅動器為更小尺寸及更高晶片密度上是成功的技術。然而，隨著技術的按比例縮小過去的72奈米的記憶體單元的技術，本申請的發明人相信一些結構和電氣問題變得十分明顯。舉例而言，位元錯誤率(bit error rates,BERs)顯著地增加，而記憶循環(關於記憶耐受性)降低。
除了尺寸縮到更小的技術問題外，FLASH也有一些固有的缺點。NAND FLASH技術的一個限制是記憶體的一頁(例如連接至記憶體裝置中單一全域字線的記憶體單元，例如4kB)無法不處理記憶體的整個區塊就直接修改或重寫(例如2MB)。更進一步，多個區塊處理涉及重寫記憶體的頁。作為一個例子，修改記憶體的頁可以涉及備份記憶體頁所在的區塊，抹除該區塊以及寫入該備份資料，包含修改的記憶體頁-回到該區塊。如同 這個例子所示，NAND FLASH無法不先抹除而更新，不管記憶體粒度(例如區塊、頁、字、位元組、位元等等)。
為了繼續上述頁覆寫的例子，減少記憶體區塊的P/E週期可以涉及以修改記憶體頁寫入備份資料到記憶體的第二區塊，不同於頁所在的區塊。雖然這涉及了寫入至記憶體兩個區塊，但它移除了第一區塊的抹除程序，減少涉及從兩個區塊操作(例如抹除區塊、重寫區塊)覆寫記憶體的頁至一個區塊操作(例如寫入至第二區塊)的整體記憶體操作。在此例中，邏輯-實體(logical to physical,L2P)映射表是藉由記憶體控制器維持與更新，以保持修改的備份資料的新位置軌道。L2P增加控制器負荷，包含記憶及程序。
除了上述之外，NAND FLASH在退化前通常不具有高度編程/抹除(program/erase,P/E)週期數。因此，NAND裝置常常包含平均抹寫組合以減少對於記憶體給定區塊的P/E週期，或散佈記憶體中大部分或全部區塊的P/E週期。平均抹寫演算法試圖均衡對於NAND裝置跨過各記憶體區塊的複數個P/E週期。這可以獨立實現於主操作指令和檔案系統操作。有效的平均抹寫演算法嘗試在記憶體最高週期區塊和最低週期區塊之間維持低的P/E週期差異。雖然改進了產品生命週期，但是平均抹寫演算法也增加了計算和處理的負荷。
除了藉由平均抹寫演算法及L2P映射而增加的負荷，垃圾回收演算法通常使用NAND裝置，特別是對於具有較低耐受力平均抹血及垃圾回收演算法的較小的技術節點，對於增加感知到的耐受性週期是必須的。重新寫入資料的頁或區塊到晶片上的其他位置留下殘餘資料的原始位置。多次重寫後，無論是由主機指令或平均抹寫，顯著數量的記憶體頁或區塊 可以被留下殘餘資料。因為許多NAND FLASH裝置無法事先抹除他們而覆寫記憶體單元，所以垃圾回收演算法被設計為藉由抹除他們來釋放這些頁或區塊，以使新的資料可以被寫入至他們。
對於NAND FLASH，一種覆寫程序，以及垃圾回收及平均抹寫，常常有關於多個P/E週期。這些數量的P/E週期係與稱作寫入放大(write amplification,WA)的記憶體特性有關。WA可以視為記憶體控制器的效能量測，且通常藉由記憶體裝置和與記憶體裝置有關的記憶體控制器的特性而定義。更具體地說，WA是指一些記憶體控制器關於執行單一主機寫入指令至記憶體的寫入過程。理想的WA是1，是表示對於每一處主機寫入指令的單一記憶體控制器寫入過程。NAND FLASH通常具有介於3到4之間的WA，但是，反映了缺乏直接覆寫的能力。因為記憶體的可靠性和壽命是受到增加P/E週期的影響，所以記憶體裝置的WA會直接影響記憶體裝置的可靠性和效能。
又另一影響儲存系統效能和負荷的因素是減少記憶體單元保留，以及對應增加的BER。如同上述提及，隨著半導體電晶體技術具有小的尺寸，會產生相關記憶保留的減少以及BER的增加。增加的BER地方進一步要求NAND FLASH的錯誤更正碼(error correction code,ECC)的需求。對於給定的記憶體大小(例如1kB)的ECC更正數量增加，在ECC要求結果的增加，關於與ECC有關的複數個晶片電晶體增加、程序週期及功率消耗。進一步加劇了更強大的數位信號處理演算法(例如低密度奇偶檢查碼(low density parity check codes,LPDC))與傳統ECC演算法結合的問題。這些碼可以增加ECC更正效果，但顯著地增加了負荷和功率消耗至記憶體儲存系統 中的所有元件。本主題揭示的發明人的看法是，記憶體裝置需要更多的備用記憶體來容納增加的ECC需求，控制器需要更多的電晶體，以及系統需要更大容量的DRAM元件。
除了記憶保留之外，裝置壽命與系統負荷挑戰了上述的討論，NAND FLASH儲存系統具有固有的緩慢的頁讀取速度。許多NAND FLASH的典型讀取速度大約是25μs。這個潛在因素也許不適合於較新的應用，例如企業儲存、即時嵌入式記憶體應用或類似的。舉例來說，在這些和其他的記憶體應用中，次100ns讀取存取時間是較佳的。NAND FLASH相對低的讀取電流(例如少於約300nA)構成了用於增進此技術讀取時間的問題。此外，NAND FLASH的記憶體架構運用了固有的挑戰至快速隨機讀取操作。
NAND FLASH在近年已經是可攜式記憶體儲存裝置中的領導技術。要有效地擴展在節點尺寸的能力，結合快速寫入和抹除速度的能力，相當不錯的壽命和製造讓NAND FLASH在商用和消費市場中成為最流行的可移除式存取裝置。雖然NAND已滿足可伸縮性的需求最多20X的技術，但本申請的發明人相信其它技術將開始取代傳統的閘及操作電晶體的記憶體應用，特別是在與下面的20nm的單元技術。
有鑑於此，本主題揭示提供了包含雙端記憶體形式的記憶體單元技術的記憶體陣列。雙端記憶體技術的例子包含電阻式記憶體(例如電阻式切換記憶體)、鐵磁式記憶體、相變記憶體、磁阻式記憶體、有機記憶體、導電橋接式記憶體等。更進一步，雙端記憶體技術可以促使寫入至或重新寫入至記憶體位置無需事先抹除記憶體位置所在記憶體區塊。在本主 題揭示的某些概念中，所揭示的記憶體裝置可以寫入至記憶體位置無需事先抹除他本身的記憶體位置。據此，這種記憶體裝置可以避免垃圾回收演算法及相關的負荷成本。此外，這些記憶體裝置提供了低到1的WA值，對於儲存系統的理想WA值。
在其他實施例中，所揭示的記憶體裝置包含具有快速讀取(例如頁讀取)特性的雙端記憶體陣列。在至少一實施例中，用於所揭示記憶體裝置的記憶體單元讀取速度可以是大約30ns到1μs。更進一步，記憶體裝置可以具有低的BER、高度耐受性以及健全的週期特性，減輕ECC和平均抹寫演算法的限制，並降低控制器的負荷和功率消耗。在不同的實施例中，雙端記憶體技術提供給所揭示的記憶體陣列，可以具有約10年或更久(例如在攝氏85度)的記憶保留，以及大約1x10e8的P/E週期的單元耐受性。在其他實施例中，雙端記憶體技術可容易地按比例縮小到5nm的節點，但是本主題公開不局限於具有這種可伸縮性雙端記憶體技術。
在一或多個其他實施例中，所揭示的記憶體陣列可以實現於三維堆疊排列。三維堆疊排列可以由例如是多個二維記憶體陣列(例如二維NAND陣列、二維NOR陣列等)組成。在至少一所揭示的概念中，三維堆疊排列可以包含一對二維記憶體陣列，堆疊成三維。在其他概念中，三維堆疊排列可以包含四個二維記憶體陣列，堆疊成三維。在又一其他概念中，其他數量的二維記憶體陣列(例如3、5、6、7等)可以堆疊成三維以提供三維堆疊排列。
根據其他的實施例，記憶體裝置揭示具有高寫入或覆寫粒度。寫入或覆寫粒度，如同這裡所使用，係指可以用單一記憶體操作而編 程、重新編程或刷新的最小數量單元。高粒度係指較低的最小數量單元，而低粒度係指較高的最小數量單元。接續上述，高度寫入或覆寫粒度可以藉由增加編程解碼器如同輸入輸出基礎(input-output based,I/O-based)的解碼器來完成至少部分。I/O-based解碼器可以用於實現記憶體裝置的I/O-based記憶體操作(例如編程、抹除、覆寫等)。I/O-based記憶體操作可以促使寫入或覆寫粒度等於或小於記憶體頁。在某些實施例中，I/O-based解碼器可以促使多個字(例如兩個字、四個字等)的寫入或覆寫粒度、或甚至資料的單一個字(例如資料的一位元組、資料的許多位元等)。在至少一實施例中，I/O-based解碼器可以促使資料單一位元的寫入或覆寫粒度(例如單一記憶體單元)。
在至少一實施例中，本主題提供了固態非揮發性記憶體儲存驅動，可以被移除地連接至主電腦裝置，且由雙端記憶體單元技術構成。雙端記憶體單元技術可以包含電阻式切換記憶體在某些概念中(例如電阻式隨機存取記憶體等)。在一實施例中，儲存驅動可以具有以200MB轉換速率的8位元記憶通道，且介於每通道1及8裝置之間。或者，或額外的，儲存驅動可以具有一或多個以下的特色：大約100MHz的資料轉換速率、8位元寬的匯流排、大約4kB大小的頁、大約20μs的時間位移、大約25μs的時間位移(位移時間+25%OH)、大約28μs的編程時間、大約1μs的讀取延遲、寫入放大1、或大約160MB的最大轉移速率。
請參照附圖，圖1為本發明記憶體架構100之實施例示意圖。記憶體架構100可以是併入作為部分非揮發性、固態記憶體儲存裝置記憶體陣列的子集合在某些揭示的概念中。舉例來說，記憶體架構100可以是記憶 體區塊的子區塊，其中子區塊包含記憶體區塊的全域字線，以及記憶體區塊位元線的子集合共享一組共同的區域字線的是獨占的記憶體區塊的子區塊。
記憶體架構100可以包含一組位元線102。一組位元線102包含個別的位元線BL0、BL1、BL2…BLX，其中X為大於1的正整數。交叉組位元線102是一組字線104。一組字線104包含個別的字線WL0、WL1…WLN，其中N為大於1的正整數。在一實施例中，X可以是等於8的整數且N可以是等於512的正整數；但是，X和N並不以此限制，也可以是其他適合的值。
如上述所提到，一組位元線102可以與記憶體區塊的子區塊相關聯，以使一組位元線102共享獨佔記憶體區塊的子區塊的一組區域字線108。該組區域字線108中的各個係連接至一記憶體單元群組106。記憶體單元106具有第一端連接至一組位元線102中之一，以及第二端連接至一組區域字線108中之一。區域字線108藉由各字線選擇電晶體110連接至源極線112。每個字線選擇電晶體110被定位以電連接(當被啟動或在導通狀態)或電斷開(當不被啟動或在電阻狀態)個各區域字線108與/從源極線112。各字線選擇電晶體110可以是閘極電晶體(例如單一閘極、浮動閘極等)在某些實施例中。各字線選擇電晶體110的閘極藉由一組字線104中的各個連接並且被控制，如述。
適合的電信號應用至已選擇的位元線102之一及已選擇的區域字線108之一能促進執行記憶體操作在記憶體單元106中的目標之一。施加電信號至已選擇的區域字線108之一可以藉由源極線112和相關的一組字線104中之一(例如圖2，下文)來實現。記憶體單元操作可以被實現利用記憶 體架構100的電路可以包含啟動、關閉、編程、重新編程、抹除等，目標記憶體單元106，藉由施加合適的電信號至位元線102之一及區域字線108之一連接至目標記憶體單元106(如圖6，下文)。
圖2繪示本發明記憶體架構200之實施例示意圖。在至少一實施例中，記憶體架構200可以實質上與上述圖1中的記憶體架構100相同。但是並非以此限制；舉例來說，在其他實施例記憶體架構100可以根據與記憶體架構200不同的記憶體操作過程而被編程、覆寫或抹除。
記憶體架構200可以包含記憶體裝置的位元線202，包含位元線BL0…BLX以及記憶體裝置的字線204，包含WL0…WLN，如圖2所示。記憶體架構繪示出位元線202及字線204垂直排列(例如二為交叉陣列)，但並不以此為限。在某些實施例中，記憶體架構200可以是三維記憶體陣列排列的一部分，其中多個二維陣列(例如，包括記憶體架構200)相交的位線和字線被堆疊成三維。
一般而言，記憶體架構200包含一個記憶體單元208對於每個位元線202之一和字線204之一的交叉。然而，各記憶體單元208不需要字線204交叉位元線202的實體位置。如述，一組區域字線210可以穿插於各字線204之間。各組記憶體單元208可以包含那些在區域字線210之一共享終端接點的記憶體單元208。舉例來說，記憶體單元208群組連接已選擇列206可以各自具有一端連接至與已選擇列206相連的區域字線210其中之一。此外，在記憶體單元208群組中的各記憶體單元208可以具有連接至位元線202中之一的第二端。在此種方式下，通過啟動已選擇列206，以及施加操作電壓至已選擇位元線202其中之一，記憶體單元群組中的單一記憶體單元208(例 如在已選擇列206上連接至區域字線210記憶體單元208)可以是記憶體操作的目標(例如讀、寫、抹除、覆寫等)。
一組字線選擇電晶體212可以被配置成電連接或電斷開與源極線214相連的各區域字線210。相連的字線204其中之一可以連接至各字線選擇電晶體212的閘極。因此，適合的啟動/關閉信號施加在字線WL1可以啟動或關閉與已選擇列206相連的區域字線210。當連接到字線204 WL1的字線選擇電晶體212被啟動時，則已選擇列206的區域字線210和記憶體單元群組的終端連接到耦接於源極線214的區域字線210。此過程使得能夠選擇已選擇列206。舉例來說，施加啟動信號至字線204 WL1將已選擇列206的區域字線連接至源極線214。然後，通過是加適合的信號至已選擇位元線202和源極線214，信號可以藉由在已選擇位元線202上具有第一接點之已選擇列206的記憶體單元208來觀察。
圖3描述本發明記憶體裝置300之實施例方塊圖。在某些實施例中，記憶體裝置300可以是可被移除的儲存裝置，例如FLASH裝置，可以藉由通訊介面(通用序列匯流排(USB)介面等)從主機電腦裝置(例如電腦、筆記型電腦、終端機、智慧型手機、桌上型電腦等)連接或斷開。在其他實施例中，記憶體裝置300可以配置在用於與伺服裝置或其他電腦裝置連接的硬體卡。在其他實施例中，記憶體裝置300可以是透過適合的遠端通訊平台(例如無線介面、無線電訊介面、衛星介面、有線介面、乙太網路介面、寬頻電力線介面等，或適合的其組合)與遠端主機裝置通訊的單機裝置。
在不同實施例中，記憶體裝置300可以可操作的透過合適的通訊介面與主機電腦裝置電力通訊。在至少一實施例中，記憶體裝置300可 以包含電力線；然而在其他實施例中，記憶體裝置300可以經由通訊介面供電。在至少一替代的實施例中，記憶體裝置300可以包含電源，且也可以透過通訊介面獲得電力。在其他實施例中，記憶體裝置300可以整合於電腦裝置內，或可操作獨佔的主機電腦裝置。本領域的技術人員將了解其他合適的構造於記憶體裝置300是本主題公開的考慮範圍之內。為此，記憶體裝置300可以比圖3的描述更包含額外的元件，作為合適的(例如包含多目的處理元件、包含操作多目的處理元件利用資料儲存在記憶體裝置300的應用程式等)。
記憶體裝置300可以包含記憶體控制器302。記憶體控制器302可用以透過主機介面310與主機電腦裝置通訊。主機介面310可以操作以接收從關於在記憶體裝置上300的記憶體模組304的主機電腦裝置的主機指令。適合的主機指令可以包含寫入指令、讀取指令、抹除指令、覆寫指令等，或適合的其組合。此外，主機介面310可用以自主機電腦裝置相關的主機指令接收資料，或提供儲存於一或多個記憶體模組304的資料至對應於主機指令的主機裝置。
在不同實施例中，記憶體控制器302更可包含記憶體介面306用以與連接於記憶體模組304連接的執行記憶體操作通訊，透過一或多個通道/資料匯流排308(這裡稱作記憶體通道308)。在至少一概念，記憶體通道308可以是8位元通道，但是在不同實施例中並不以此限制，以及一或多個可用於非記憶體通道308的其他尺寸通道。在某些實施例中，記憶體控制器302可以記憶體模組304執行低水平記憶體操作，包含寫入、抹除、讀取等。在其他實施例中，記憶體控制器302可以記憶體302區塊執行高水平記憶體 功能，各記憶體模組304的記憶體控制器(圖未示)轉換高水平記憶體功能(例如主機讀取、寫入、抹除指令等)至低水平記憶體功能(例如記憶卡、記憶寫入、記憶抹除等)，並完成低水平記憶體功能。
在不同揭示的實施例中，記憶體控制器302更可包含結合ECC的錯誤更正元件312。在至少一實施例中，ECC演算法可以是相對非複雜的ECC(例如漢明碼、BCH碼、RS碼等)，是由於一或多個記憶體模組304的覆寫能力(例如減少導致降低的錯誤率的P/E週期)的低位元錯誤率。在其他實施例中，ECC可替代地併入複雜的演算法，例如LDPC碼等。在一實施例中，記憶體控制器302也可以包含記憶體緩衝器314及中央處理單元316，用以執行在記憶體模組304上的記憶體操作。在其他實施例中，記憶體裝置300可以包含隨機存取記憶體(RAM)318(例如動態RAM或其他適合的RAM)用以暫存、高速操作記憶體或其他本技術領域之通常知識者顯而易見其他目的，應考慮在本發明的範圍內。
記憶體模組304可以包含記憶體單元的陣列用以儲存數位資訊，控制硬體用以存取及寫入資訊、緩衝記憶體(例如RAM等)以促進控制硬體程序及記憶體轉換操作、快取等或其適合的組合。在某些實施例中，記憶體單元的陣列可以包含雙端記憶體單元(例如電阻式記憶體單元、電阻式切換記憶體單元等)的交錯排列。在交錯排列中，記憶體陣列中交叉的字線和位元線可以用來促進施加電信號至雙端記憶體單元一或多個。更進一步，記憶體模組304可以包含能直接覆寫、提供WA值1至記憶體裝置300的雙端記憶體單元技術。此種雙端記憶體單元技術的例子可以包含，但不以此限制，電阻式記憶體單元例如電阻式切換記憶體、電阻式隨機存取記憶 體等，或其適合的組合。藉由使用具有WA值1的雙端記憶體單元的交錯排列，本申請案發明人相信記憶體裝置300能夠提供好的彈性於執行記憶體操作。具體來說，記憶體模組304能夠直接覆寫記憶體單元中各陣列已選擇的記憶體單元。發明人相信記憶體裝置300可以減輕或避免，在他們的觀點中，NAND FLASH的缺點，NAND FLASH無法直接覆寫記憶體單元沒有先抹除記憶體單元所在記憶體區塊的缺點。NAND FLASH的特徵導致高寫入放大值(大約介於3到4)，垃圾回收功能的裝置負荷、複雜的ECC演算法等等。據此，記憶體裝置300和記憶體模組304在操作效率、記憶保留、記憶壽命、讀寫速度及其他特性上可以具有顯著的優點，係因於在此描述的直接覆寫能力。
在替代或另外的實施例中，一或多個記憶體模組304的記憶體陣列可以各自包含多個記憶體區塊，其中至少一記憶體之各區塊包含多個記憶體子區塊。子區塊之實施例示意圖藉由上文圖1及圖2所描述。記憶體子區塊與記憶體子區塊相連之一的位元線之一子集合連接。位元線子集合的數量可以依據不同實施例作改變，如同在給定位元線子集合之位元線數量。每一子區塊和連接的位元線子集合具有可以獨佔子區塊的相關的區域字線組。每一子區塊也包含一群組的雙端記憶體單元數量與記憶體模組304之複數個字線相同。子區塊中的單一群記憶體單元包含連接至其各自一端與記憶體子區塊之一區域字線之雙端記憶體單元。此外，子區塊中每一群組的記憶體單元連接其各自一端至子區塊之位元線子集合之一位元線。因為記憶體單元每一群組共享一區域字線的共同終端、漏電流，也稱為潛路徑電流，所以可能沿著各區域字線記憶體子區塊內發生。舉例來說，如 上述圖2，假如電壓施加於位元線BL0用以操作在已選擇列206的最左邊雙端記憶體單元，及其他位元線BL1~BLX觀察差動電壓(例如0V或浮動)，共同路徑沿著已選擇列206的區域字線210將允許潛路徑電流以發生介於位元線BL0及每一位元線BL1~BLX之間。這些潛路徑電流可降低感測器322的感測邊緣及其他影響。
在不同的實施例中，記憶體模組304可以是根據I/O配置構造(例如，參見圖4，圖5和圖6，下文)，以減輕在記憶體操作的潛路徑電流的作用。對於I/O-based連接，這樣的記憶體單元群組中的兩或多個記憶體單元(例如，位元組、字、多個字、頁等)係從記憶體區塊的多個子區塊中選擇。在圖1和圖2的記憶體的排列，因此，記憶體單元群組將不共享共同的區域字線。因此，作為一個例子，記憶體的單一個字可以從記憶體區塊的分開的16個子區塊所在的雙端記憶體單元群組中選擇。這些雙端記憶體單元將被連接到16個不同的區域字線，獨佔於記憶體的16個子區塊中的各個。選用這種方式可以起到減輕或避免連接到記憶體的字的各記憶體單元的位線之間的潛路徑電流。在I/O-based連接可以通過多工器排列配置從用於記憶體操作的多個記憶體子區塊中選擇複數個位元線(例如，參見圖4，下文)。在一方面中，複數個位線的數量可以等於多個子區塊的數目，這意味著任何給定的子區塊的唯一位元線被選擇用於給定的記憶體操作。然而，其他實施例是允許的，其中，所述多個位線的數量大於所選擇的多個子區塊的數目，這意味著一個以上的位元線從一個選定的子區塊中的一個或多個可以被選擇用於給定記憶體操作。在後面的情況中，所選擇的位元線之間的潛路徑電流將高於前一種情況，但仍少於上述所討論的情況，即子區塊的 所有位元線被啟動於記憶體操作。
圖4示出了本發明多工器400之實施例電路示意圖。在一實施例中，多個電路配置為類似於多工器400可以被用來選擇性地連接或斷開具有感測放大器的記憶體區塊的個子集合的位元線、一個記憶體介面(例如，相關聯於記憶體介面的I/O接點)、電源(例如，與供應電壓相關聯的偏壓信號)，或類似的，或其合適的組合。
在其他實施例中，多工器400可以用來選擇性地互連記憶體陣列的一或多個位元線，包括具有偏壓信號接點416的位元線BL0 402、BL1 404、BL2 406…BLX 408(統稱為位元線402-408)，或I/O接點414。在一實施例中，I/O接點414可以與感測電路418相連以促進讀取已選擇的位元線402-408之一。於此實施例中，多工器400可當作促進讀取記憶體單元的解碼器。在其他實施例中，I/O接點414可以連接於電源以促進編程、抹除或覆寫已選擇的位元線402-408。於此實施例中，多工器400可當作促進寫入及抹除記憶體單元的解碼器。偏壓信號接點416可以用於施加適當的偏壓信號至一或多個位元線402-408。偏壓信號可以通過一個外部電源供給-未示出(例如電壓源，電流源)。偏壓信號可以被用來抑制非選定的位元線402-408。例如，在位元線402-408中的第一個被選擇用於編程，並且連接到I/O接點414，其他的位元線402-408可以被連接，而不是向偏壓信號接點416，其可被驅動到一個禁止電壓，或浮動，或其他合適的信號用於減輕其他的位元線402-408的編程。如在下文中更詳細地描述，多工器400可經配置以選擇位元線402-408的第一子集合，以連接到(或斷開從)I/O接點414(例如，用於編程，讀取，抹除等)，而同時選擇位元線402-408的第二子集合，以連接到(或斷 開連接)的偏壓信號接點416(例如，用於抑制編程，擦除等，或其他合適的目的)。
除了上述內容，應當認識到，多工器400可以***作來動態地選擇位元線402-408的不同子集合，用於從I/O接點414連接或斷開，以/或動態地選擇位元線402-408的不同子集合用於連接或斷開到/從偏壓信號接點416，各種記憶體操作。不同地，以選擇得位元線的子集合可以動態地改變於連續的記憶體操作。例如，多工器400可以選擇位元線402-408的第一子集合來連接至偏壓信號接點416的第一存儲器操作，然後選擇位元線402-408的第二子集合，不同於位元線402-408的第一子集合，連接到偏壓信號接點416於第二記憶體操作，等等。類似地，多工器400可以選擇位元線402-408的第三子集合(不同於第一子集合，第二子集合)來連接到I/O接點414為第一記憶體操作，然後選擇位元線402-408的第四子集合(不同於第一子集合，第二子集合，第三子集合)來連接到I/O接點414的第二記憶體操作，或類似的。
每個位元線402-408都有一組相關的開關，包括各自的輸入/輸出開關410和各自的偏壓信號開關412。因此，BL<0>402有一個相關的輸入/輸出開關410和相關的偏壓信號開關412，同樣地，對於其它位元線402-408。各輸入/輸出開關410被啟動或關閉由各自的I/O選擇信號(I/OSEL<0>，I/OSEL<1>，I/OSEL<2>，...，I/OSEL<X>，其中X是一個合適的正整數)，包括I/OSEL<0>用於與BL<0>402相關的輸入/輸出開關410，I/OSEL<1>用於與BL<1>404相關的輸入/輸出開關410，等等。一個特定的I/O開關的啟動連接相應的位元線402-408與I/O接點414(例如，在相應的位元線402-408執行記憶體操作)。除了以上所述，各偏壓信號開關412被啟動或關閉藉由各偏壓選擇 信號(BiasSEL<0>，BiasSEL<1>，BiasSEL<2>，…，BiasSEL<X>)，其中包括BiasSEL<0>用於與BL<0>402有關的偏壓信號開關412，BiasSEL<1>用於與BL<1>有關的偏壓信號開關412等。啟動特定的偏壓信號開關412連接具有偏壓信號接點416的對應的位元線402-408。
在操作中，多工器400可以選擇性地將位元線402-408的子集合連接到I/O接點414，通過啟動位元線402-408的子集合相應的I/O選擇信號，並停用相應的位元線402-408的子集合的偏壓選擇信號。其他的位元線402-408可以從I/O接點414通過停用這些位元線402-408對應的I/O選擇信號隔離。可選擇地，其他位元線402-408可以抑制或浮接，通過啟動這些其他位元線402-408的偏壓選擇信號，從而將其它位元線402-408連接至偏壓信號接點416，其可以連接到一個禁止信號或浮接。在一個操作示例中，多工器400可***作，以便位元線402-408的第一子集合來連接到I/O接點414，並且將位元線402-408的第二子集合連接到偏壓信號416，或操作以抑制位元線402-408的第二子集合。
圖5描繪本發明輸入/輸出記憶體配置500之實施例方塊圖。輸入/輸出記憶體配置500可以促進1位元覆寫能力因為它可以存取和執行寫入、讀取和抹除記憶體子區塊的單一位元。
輸入/輸出記憶體配置500可以包括1電晶體-z電阻(1TzR)的排列，其中Z是大於1的正整數。在一個實施方案中，Z可以具有8的值，儘管本主題公開不限定於本實施例。那些本領域的技術人員將理解替代的或額外的電晶體、電阻器的配置，如1T4R，1T16R，1T128R和其他合適的配置，並且本主題公開的考慮範圍之內。
在進一步的實施方案中，輸入/輸出記憶體配置500可以包括雙端記憶體單元具有直接的覆寫能力。記憶體單元有覆寫能力可以是有效的輸入/輸出記憶體配置500。由於高效的覆寫能力，用於輸入/輸出記憶體配置500的雙端記憶體單元可以用於輸入/輸出記憶體配置500以提供小於許多典型可比較的記憶體配置(例如NAND FLASH)的WA值。在具體的實施方案中，WA值可以是2或更小。在至少一實施例中，WA值可以是1。因此，在一些實施例中，輸入/輸出記憶體配置500可被用作記憶體儲存裝置的一部分，並且有助於改進資料保留和裝置壽命，由於與低WA值相關聯的較低的P/E週期。另外，本申請的發明人相信，這樣的記憶體儲存裝置可以具有顯著較低的負荷比摻入垃圾回收演算法，複雜的ECC碼，以及複雜的平均抹寫演算法的設備。
輸入/輸出記憶體配置500可以包含多個記憶體子區塊，包括子區塊1 502、子區塊2 504到子區塊Y 506，其中Y是大於1的合適整數。記憶體子區塊被統稱為子區塊502-506。每一記憶體子區塊502-506包括相應的N個位元線，其中N為大於1的合適的整數。具體地，子區塊1 502包括第一組位元線的BL1<0：N>508，子區塊2 504包括第二組位元線BL2<0：N>512，和子區塊Y 506包括第Y組位元線BLY<0：N>514(統稱為位元線組508，512，514)。每組位元線508，512及514包括相應的一組區域字線是專用於各組位元線508，512，514中的相應一個。記憶體單元群組可以被啟動，藉由啟動全域字線關聯於特定群組記憶體單元，以及藉由信號施加於影響特定記憶體子區塊502-506(例如見圖1及圖2之記憶體子區塊的全域字線及選擇線)的選擇線。記憶體單元群組啟動的特定的記憶體單元可以藉由關聯於啟動的 群組的位元線組508、512、514其中一組的個別位元線定址。
圖5示出一組選定的位元線510，包括BL1<0>510A的子區塊1 502、BL2<0>510B的子區塊2 504，到子區塊506的BLY<0>510C，其中每個位元線510A，510B群組選位元線510的510C是的一員的存儲器不同的子區塊502-506。由於記憶體每個子區塊502-506有區域字線專用於記憶體的子區塊502-506，沒有直接的路徑沿著任何存在的輸入/輸出記憶體配置500不同的子區塊的位元線之間的局部字線記憶體502-506。因此，與所選擇的組的相關聯的記憶體操作位元線可以有選擇的位元線510。這種最小的最小潛路徑電流有助於在1TzR內存配置較高的數字的z，提高輸入/輸出記憶體配置500整體的記憶體密度。
在操作中，I/O內存配置500可以包括一組多路復用到連接位線508，512，514與各自的I/O觸點的集合的子集。該組多路復用器包括一個多路轉換器518A用於相對於子塊1502，多路復用器518B用於相對於子塊2504，通過多路轉換器518C用於相對於子塊狀506(統稱為多路轉換器518A-518C)。相應的多路復用器518A-518C可以被配置為選擇性地連接或斷開位線508，512，514中各組的一個子集與第一I/O接點516A，通過第Y I/O接點516C第二個I/O接點516B(統稱為I/O觸點516A-516C)。在由圖5中，最左邊的位線510A，510B，510C中所描繪的示例(統稱為最左邊的位線510A-510℃)-506包括所選的位線510，這是由相應的多路轉換器連接相應的子塊502的518A-518C，以各自的I/O觸點516A-516C。通過I/O觸點516A-516C，最左邊的位線510A的存儲單元-510C可以針對內存的操作。在一些實施例中，I/O觸點516A-516C可連接到電源，從而使電源可 以適用於最左邊的位線510A-510C(結合的存儲器各個子塊中的一個選擇線502-506，例如，參見圖6，下文)，以便寫入，擦除或最左邊的位線覆蓋的一個或多個存儲器單元510A-510C。在替代或額外實施例中，I/O觸點516A-516C可連接的傳感器(例如，見傳感圖4，同上的電路418)，從而使最左邊的位線510A-510C可以被讀取作為讀取操作的一部分。
應當理解的是，雖然I/O存儲器結構500示出一組選定的位線510，一個來自存儲器502的每個子塊-506，其它數量的所選位線510的可用於存儲器操作，而不是激活。例如，更多或更少的選擇的位線510可以被激活。在至少一個實施例中，單個位線可被選擇用於存儲器操作。特別是在一個刷新的情況下，或覆蓋操作中，單個位線/存儲器單元的存儲器粒度可能導致對覆蓋或刷新數據有很大的靈活性。但是應當理解的是，其他數量的位線可以連接到I/O接點516A-516C。在至少一個實施例，至多所有位元線508，512，514的各組。根據與大量寫或擦除操作相結合，後者實施方案(S)，例如，IO記憶體配置500可以執行頁擦除，子區塊擦除，區塊擦除等，或頁/子區塊/區塊寫入。
圖6示出了根據本主題公開的進一步實施例的示例存儲器操作600的示意圖。在一個或多個實施例中，內存操作600可以包括一個I/O類的存儲器操作。因此，在這種實施方式中，針對存儲器操作600的多個存儲單元被從存儲器陣列中的不同的子集，即不直接連接於字線或本地字線選中。因此，內存操作600具有一定程度的固有潛通路減輕對內存操作600。
記憶體操作600工作記憶，包括一組記憶體子區塊，其中包括的子塊1602，分塊2604，通過子塊狀606(統稱為記憶體的子區塊 602-606)。一組記憶體單元，從選定從記憶體602-606的每個子區塊的單一相應位元線，可以有針對性的記憶體操作(例如，在寫操作中，重寫操作，讀操作，擦除操作，刷新操作，依此類推)。注意，該組存儲器單元的大小可改變關於各種公開的實施例中，從單個位線的單個存儲單元中，向一個頁面上的所有位線的存儲器單元相交的字線或多個字線，所有的記憶體區塊的單元，或者記憶體單元的一些其它合適的組合的單元。
選擇用於存儲器操作中，三個總在這個實例的存儲單元，被包圍在圖6中的描繪陰影的橢圓形。在這種情況下，一個三比特信息1-0-1被編程到三個選擇的存儲器單元。注意，這3比特信息可以被編程到三個所選存儲器單元而不管它們當前被擦除或編程的，在至少一個實施例。來完成編程的三比特信息，節目信號608被施加到BL1<0>的子塊1602，並以BLY子塊狀606的<0>，如所描繪的，與地面或零電壓610被施加到源線subblock1602分塊狀606。此施加正電壓信號到所選擇的存儲器單元中的這些子塊602，606，這些靶細胞編程為1的邏輯狀態。此外，零伏特610或地面施加到BL2的子塊2604<0>，和一個擦除信號612被施加到子塊2604的源線，擦除該靶細胞為0的邏輯狀態。在一個實施例中，擦除信號612可以具有相同的大小作為節目信號608。在另一實施例中，擦除信號612和節目信號608可具有不同的幅度。
前述圖已經描述了相對於相互作用的存儲單元的由這樣的存儲單元的數個組件，或內存體系結構之間。但是應當理解的是，在本主題公開的一些合適的可供選擇的方面，如圖表可以包括在其中指定的那些組件和結構，某些指定的組件/硬件架構，或附加的組件/硬件架構的。子組 件也可以被實現為電連接到其他子組件而不是包括在父架構內。此外，應該注意的是一個或多個公開的方法可以被組合成一個單一的過程提供聚合功能。例如，沉積工藝可包括填充或蝕刻工藝，退火工藝等，或者反之亦然，以促進沉積，通過聚合的方式填充或記憶細胞層的蝕刻流程。所公開的體系結構的組件也可以與一個或多個未具體描述本文中但已知由這些領域的技術人員在其他組件交互。
在圖中的示例性圖表的描述同上，處理方法可以是根據所公開的主題實現將可更好地理解。參照圖7，圖8及流程圖9，雖然為了簡單起見的說明中，圖7，圖8和圖9的方法中示出和描述為一系列的方框，它是可以理解和明白，所要求保護的主題並不受的順序的限制方塊，可以按不同順序發生某些塊或同時與其它方框所描繪和描述。此外，並非所有示出的塊可能被要求。實施本文中所描述的方法。另外，還應該進一步理解，整個說明書中所公開的方法能夠被存儲在製品的製造，以方便運輸和傳送這些方法的電子設備。製造的術語製品，如使用的，意在包括計算機程序從任何合適的計算機可讀設備訪問，設備在與載體結合，存儲介質，或類似物，或合適的組合。
圖7示出了用於製造的示例性方法700的流程圖。存儲裝置，根據本主題公開的其他實施例。在702，方法700可以包括創建排列成陣列相對於多個雙端子的存儲器單元字線和位線的襯底上。雙端存儲器單元可以是電阻式記憶體單元在一個實施例中(例如，阻變存儲器，電阻隨機存取存儲器等)。在其他實施例中，另一雙端存儲器技術，可以使用為多個雙端子的存儲器單元。在各種實施例中，方法700可以進一步包括佈置所述多 個雙端存儲單元劃分成多個存儲塊，分別具有多個雙端記憶體單元的子區塊。
在704，方法700可包括連接的一組本地的各自一個字線到雙端記憶體單元的各組上內的一個單一的字線字線的集合。在一個實施例中，所述一組局部字線可以是獨占的所述一個多個記憶體區塊。在附加的實施方案中，該組中的兩個雙端記憶體單元可以是專用於所述多個帶的所述一個相關聯的子塊中的一或多個記憶體區塊。
在706，方法700可以包括：提供一組輸入輸出接口配置為提供電功率的同時對多個位線或者多個字線。在各種實施例中，該組輸入輸出接口可以被配置為連接到雙端存儲器單元中的I/O存儲器的配置的一個子集。在一些實施例中，該組輸入輸出接口可以被佈置為選擇性地連接或斷開的多個位線或多個字線的一感測電路，用於讀出雙端記憶體單元的子集合。
在708，方法700可以包括：提供被配置為存儲器控制器促進直接重寫若干雙端存儲器單元。在各種實施例中，可以提供存儲器控制器，以便覆蓋雙端存儲器單元而不第一擦除的存儲器內的雙端存儲器的細胞駐留的塊，或者沒有擦除雙端存儲器細胞本身。在另一個實施例中，存儲器可以提供控制裝置，以便覆蓋若干雙端存儲器單元是比二端的存儲單元的一個單頁小。在至少一個實施例中，該可以提供存儲器控制器，以便覆蓋兩個終端內存儲的多個字細胞中，雙端存儲器單元的一個字，或者少至兩末端中的單個存儲器單元。
圖8示出了示例性方法800的流程圖用於製造存儲器。根據本 發明的其它實施例中陣列。在802，方法800可包括形成電阻式存儲器單元的陣列。形成所述陣列還可以包括在電阻存儲單元佈置成存儲器的多個塊。在一些實施例中，在電阻存儲單元佈置成存儲器的多個塊可以進一步包括佈置所述電阻式存儲器單元中的存儲器單元的多個塊的相應的一個到存儲單元的多個子區塊。
在804，方法800可包括創建一組位線對的數組電阻式存儲器單元。在806，方法800可包括連接的相應子集線與存儲器單元的各個子塊。在808，方法800可包括創建一組字線的內存。在810，方法800可以包括在連接子集字線的存儲器單元的各個塊。在812，方法800可包括形成一置的輸入-輸出接口，用於將信號施加到多個子集的相應的位線的輸入輸出接口。在816，方法800可以包括：提供存儲器控制器配置成使該解碼器/多路轉換器從一個或中相應的一個連接一個位線的存儲單元相應的輸入-輸出接口的多個子塊，以方便一個對於電阻式存儲器單元陣列的I/O為基礎的內存配置。
圖9示出了用於操作存儲器的一個示例方法900的流程圖。根據一個或多個本文所公開的其它實施例中陣列。在902，方法900可包括接收一組數據被編程為一個邏輯存儲塊的一個子集NAND或NOR的邏輯基於非易失性固態存儲器。在904，方法900可包括相互連接的存儲器，以各自的塊的子集的編程路徑那些一組寫接口。在906，方法900可包括寫入的數據集的存儲器中的塊的子集。在908，方法900可以包括接收第二組數據的八個或更少的位和的塊的子集的存儲單元的相應數存儲器來覆蓋所述第二組數據。此外，方法900，在910中，可以包括覆蓋八個或更少的比特來存 儲元件的對應數目的寫小於2。此外擴增，重寫可以包括保持所述子集設定寫入的存儲器中的塊的子集的其他存儲器單元的數據。中的至少一個實施例中，方法900可以包括相互連接的位線，與每一個相關聯的相應的存儲單元的數目和位於該塊的單獨的子塊存儲器，具有在輸入輸出接口的子集的相應的一個。在另一個實施例中，方法900可包括將正向極性編程電壓施加到每個連接的位線到的八個或更少的比特之一以通過所述第二組數據被編程為邏輯1。在其它實施例中，方法900可以包括施加反極性的擦除電壓到連接的八個或更少的比特之一的每個位線對由被編程為邏輯0第二組數據。
為了提供背景，對於所公開的主題的各個方面的物，圖10，以及下面的討論中，本發明旨在提供一種簡單的，一般的一個合適的環境的描述，其中的各個方面公開的主題可以實現或處理。雖然本主題已經在上面已經描述半導體的架構和工藝方法製造或一般情況下操作這樣的體系結構，本領域的技術人員將認識到，本公開內容也可以與其它結構或過程的方法組合來實現。此外，本領域的技術人員將理解，所公開的過程可以是的處理系統或計算機的處理器，或者單獨或者內實施與主計算機，它可以包括單處理器或多處理器相結合計算機系統，小型計算設備，大型計算機，以及個人計算機，手持式計算設備(例如，PDA，智能手機，手錶)，microprocessorbased或可編程消費或工業電子設備等。圖示方面也可以在分佈式計算環境中，任務是實施由通過通信網絡鏈接的遠程處理設備執行。然而，一些人來說，如果所要求保護的創新不是所有方面都可以在獨立的實施電子器件，諸如存儲卡，FLASH存儲器模塊，可移動存儲器，或類似物。在分佈式計算環境中，程序模塊可以位於兩個本地和遠程存儲器存儲 模塊或設備。
圖10示出了示例的操作和控制的方框圖。環境1000的存儲單元陣列1002根據本主題的各方面信息披露。在本主題公開的至少一個方面中，存儲單元陣列1002可包括各種存儲單元技術。特別是，存儲單元陣列1002可包括雙端存儲器如阻變存儲器單元，如所述。
列控制器1006可形成相鄰的存儲單元陣列1002。而且，列控制器1006可以電與位線的存儲器單元的耦合陣列1002列控制器1006可以控制相應的位線，運用合適的編程，擦除或讀出電壓，選擇位元線。
此外，操作和控制環境1000可以包括排控制器1004行控制器1004可形成相鄰列控制器1006，和用的存儲單元陣列1002的行控制器1004罐的字線電連接。選擇與合適的選擇電壓的特定行的存儲單元的。此外，排控制器1004可以方便編程，擦除或通過施加合適的電壓，讀出操作在選定的字線。
時脈源極1008可以提供相應的時鐘脈衝，以便時機讀，寫，行控制1004和列控1006時鐘的程序操作源極1008可以進一步方便選擇字線或位線的響應於通過操作和控制環境1000的接收外部或內部命令輸入/輸出緩衝器1012可以連接到外部主機裝置，諸如計算機或其他處理設備(未示出)由I/O緩衝區或其他方式I/O通信接口。輸入/輸出緩衝器1012可以被配置為接收寫入數據，收到一個擦除指令，輸出讀出的數據，並且接收地址數據和命令數據，以及地址數據為各自的指令。地址的數據可以傳輸到行控制器1004和列控制器1006由地址寄存器1010另外，輸入數據通過信號輸入線傳遞到存儲單元陣列1002，和輸出數據是通過信號輸出線從存儲器單 元陣列1002接收。輸入數據可從主機裝置接收，並輸出數據可以經由被傳遞到主機設備I/O的緩衝區。
命令從主機裝置接收到可被提供給一個命令接口1014的命令接口1014可以被配置成接收外部控制來自主機裝置的信號，並確定是否有數據輸入到輸入/輸出緩衝器1012是寫入數據，命令或地址。輸入命令可被轉移到一個狀態機1016。
狀態機1016可以被配置為管理程序和的存儲單元陣列1002的狀態機1016的重新編程，從接收到的命令經由輸入/輸出接口1012和命令接口1014，與主機裝置管理著讀，寫，擦除，數據輸入，數據輸出，以及與相關聯的類似的功能存儲單元陣列1002在一些方面中，狀態機1016可發送和接收關於成功接收或執行確認和否定確認的各種命令。
為執行讀，寫，擦除，輸入，輸出等，功能，狀態機1016可以控制時鐘源極(S)1008控制時鐘源極(S)1008可引起輸出脈衝配置為便於行控制器1004和列控制器1006執行特定功能。輸出脈衝可以傳送到選定的位線通過柱控制器1006，舉例來說，或字線由行控制器1004，例如。
本發明的所說明的方面也可以在分佈式實施其中某些任務由遠程處理設備執行的計算環境的通過通信網絡被鏈接。在分佈式計算環境中，程序模塊或存儲的信息，指令，或類似的，可以位於本地或遠程存儲器存儲設備。
此外，可以理解的是，本文所描述的各種組件可以包括電電路(次)，其可以包括部件和合適的值的電路元件為了實現本主題創新(次)的實施方案。此外，也可以是理解的是，許多不同的組件可以在一個或多 個集成電路芯片來實現。例如，在一個實施例中，一組元件可以在一個單一的集成電路芯片來實現。在其它實施例中，一個或多個相應的部件被製造或實施上獨立的IC芯片。
在與圖11的連接，下面描述的系統和過程可內的硬件實施，如單個集成電路(IC)芯片中，多個集成電路，一個特殊應用集成電路(ASIC)或類似物。此外，為了在其中一些或所有的處理塊中出現的每個進程不應當被認為是限制性的。相反，它應理解的是，一些過程塊可以以各種命令，不執行所有的可在此明確說明。
參考圖11，一個合適的環境1100實施所要求保護的主題的各個方面包括計算機1102，計算機1102包括處理單元1104，系統存儲器1106，編解碼器1135，以及系統總線1108。系統總線1108的系統組件耦合，包括但不限於，系統存儲器1106到處理單元1104，處理單元1104可以是任何不同的可用的處理器。雙微處理器和其他多處理器體系結構也可以是可用作處理單元1104。
系統總線1108可以是若干類型的總線結構，其中包括了的存儲器總線或存儲器控制器，外圍總線或外部總線，和/或使用的任何一種的局部總線各種可用的總線體系結構包括，但不限於，工業標準體系結構(ISA)，微通道體系結構(MCA)，擴展ISA(EISA)，智能驅動器電子(IDE)，VESA局部總線(VLB)，外圍組件互連(PCI)，卡總線，通用串行總線(USB)，高級圖形端口(AGP)，個人計算機存儲卡國際協會總線(PCMCIA)，火線(IEEE1394)，以及小型計算機系統接口(SCSI)。
系統存儲器1106包括易失性存儲器1110和非易失性存儲器 1112的基本輸入/輸出系統(BIOS)，包含基本例程來傳輸在計算機1102內的元件之間的信息，諸如在啟動期間，被存儲在非易失性存儲器1112。此外，根據本創新，編解碼器1135可包括至少一個編碼器或解碼器，其中，所述編碼器或解碼器的至少一個可以由硬件，軟件或硬件和軟件的組合。雖然，編解碼器1135被描述為單獨的組件，編解碼器1135可包含在非易失性存儲器1112以說明的方式，而非限制，非易失性存儲器1112可包括只讀存儲器(ROM)，可編程ROM(PROM)，電可編程ROM(EPROM)，電可擦除可編程ROM(EEPROM)或快閃存儲器。易失性存儲器1110包括隨機存取存儲器(RAM)，其充當外部高速緩衝存儲器。根據本方面，所述非易失性存儲器可存儲的寫入操作的重試邏輯(未圖11)等所示。通過說明而非限制的方式，RAM以提供許多形式，如靜態RAM(SRAM)，動態RAM(DRAM)，同步DRAM(SDRAM)，雙倍數據速率SDRAM(DDR SDRAM)，和增強型SDRAM(ESDRAM)。
計算機1102還可以包括可移動/不可移動，易失性/非易失性的計算機存儲介質。圖11示出，例如，磁盤存儲1114磁盤存儲1114包括，但不限於，諸如磁盤驅動器，固態盤(SSD)軟盤驅動器，磁帶驅動器，Jaz驅動器，Zip驅動器，LS-100驅動器，閃存卡，或記憶堅持。此外，磁盤存儲1114可單獨使用或組合包括存儲介質與其他存儲介質包括，但不限於，光盤驅動器，例如CD磁盤設備的ROM(CD-ROM)，可記錄CD驅動器(CD-R驅動器)，可擦寫光盤驅動器(CD-RW驅動器)或數字多功能盤ROM驅動器(DVD-ROM)。為便於磁盤的連接存儲設備1114到系統總線1108，可移動或不可移動接口是通常使用諸如接口1116可以理解，存儲設備1114可以存 儲有關的用戶信息。這樣的信息可以被存儲在或提供到服務器或在用戶設備上運行的應用程序。在一個實施例中，用戶可以被通知(例如，通過的信息的類型的輸出設備(S)1136)，後者被存儲在磁盤存儲1114的方法和/或發送到服務器或應用程序。可以向用戶提供機會來選擇啟用或選擇退出有這樣的信息收集和/或與服務器或應用程序共享(例如，從輸入設備(S)1128輸入的方式)。
但是應當理解的是，圖11描述了軟件，它作為一個在合適的操作說明用戶和基本的計算機資源之間的中介環境1100這樣的軟件包括操作系統1118。操作系統1118，可以存儲在磁盤存儲1114，其作用是控制和分配計算機資源系統1102應用1120乘虛而入資源通過操作管理系統1118通過程序模塊1124和程序數據1126，如引導/關機交易表等，存放或者在系統存儲器1106或磁盤存儲1114是可以理解，所要求保護的主題可以用各種操作系統中實現系統或操作系統的組合。
用戶輸入的命令或信息輸入到計算機1102通過輸入設備(次)1128的輸入設備1128包括，但不限於，指示設備，如鼠標，軌跡球，指示筆，觸摸墊，鍵盤，話筒，操縱桿，遊戲墊，圓盤式衛星天線，掃描儀，TV調諧卡，數碼相機，數碼攝像機，網絡攝像頭等等。這些和其它輸入設備通過經由系統總線1108連接到處理單元1104接口端口1130接口端口1130包括，例如，一個串行端口，並行端口，遊戲端口，以及通用串行總線(USB)。輸出裝置(次)1136使用一些相同類型的端口作為輸入裝置(S)的1128因此，例如，USB端口可用於提供輸入至計算機1102和輸出信息從計算機1102向輸出設備1136輸出適配器1134被設置以說明存在一些輸出設備 1136等顯示器，揚聲器，和打印機以及其他輸出設備1136，這需要特殊的適配器。該輸出適配器1134包括，通過舉例說明的方式而不是限制，視頻卡和聲卡提供輸出設備1136和系統總線1108。這之間的連接裝置應當指出，其他設備和/或設備的系統提供輸入和輸出功能，如遠程計算機(S)1138。
計算機1102可以在網絡環境中使用的邏輯連接操作到一個或多個遠程計算機，如遠程計算機(次)1138的遠程計算機(次)1138可以是個人計算機，服務器，路由器，網絡PC，工作站，基於微處理器的設備，對等設備，智能手機，平板電腦或其他網絡節點，並且通常包括許多元件的描述相對於計算機1102的目的簡潔起見，只有存儲器存儲設備1140被示出與遠程計算機(次)1138。遠程計算機(S)1138通過一個網絡接口邏輯連接到電腦1102通過通訊接口(S)1144網絡接口11421142，然後連接包括有線和/或無線通信網絡，例如局域網(LAN)的和廣域網(WAN)和蜂窩網絡。LAN技術包括光纖分佈式數據接口(FDDI)，銅分佈式數據接口(CDDI)，以太網，令牌環等。WAN技術包括，但不限於，點對點鏈路，電路交換網，如綜合業務數字網(ISDN)及變體在其上分組交換網絡，以及數字用戶線(DSL)。
通信連接(次)1144指的是硬件/軟件來網絡接口1142連接到總線1108。儘管通信連接1144被示出為清楚起見內部計算機1102中，它也可以是外部的計算機1102。需要用於連接到網絡接口1142包括，硬件/軟件僅出於示例性目的，內部和外部技術，諸如，調製解調器，包括常規電話級調製解調器，電纜調製解調器和DSL調製解調器，ISDN適配器，以及有 線和無線以太網卡，集線器和路由器。
如本文中所使用的，術語“組件”，“系統”，“架構”等是旨在指計算機或電子相關的實體，或者是硬件的組合，硬件和軟件，軟件(例如，執行中的)，或固件。例如，一個組件可以是一個或更多個晶體管，存儲單元，晶體管或存儲器單元的佈置中，門陣列，可編程門陣列，專用集成電路，控制器，一處理器，所述處理器，對象，可執行程序，程序或應用程序上運行的進程訪問或使用半導體存儲器中，計算機或類似物，或合適的接口它們的組合。該組件可以包括可擦除編程(例如，過程至少部分地指示存儲在可擦寫存儲器)或硬編程(例如，過程在製造燒入不可擦除存儲器中的指令)。
通過舉例說明的方式，在處理來自存儲器和處理器執行都可以是組件。作為另一個例子，一個體系結構可以包括佈置電子硬件(例如，並行或串行晶體管)，處理指令以及處理器，該實施方式的處理指令適合的佈置電子硬件。此外，架構可包括單個組件(例如，一個晶體管，門陣列，...)或組分(排列如串聯或並聯晶體管的結構中，門陣列與程序電路，電源引線，電氣連接地，輸入信號線和輸出信號線，依此類推)。一個系統可以包括一個或多個組分以及一種或多種結構。一個示例性系統可以包括一個開關塊結構，其包含跨過輸入/輸出線和傳輸門晶體管，以及動力源(S)，信號發生器(S)，通信總線(SES)，控制器，I/O接口，地址寄存器，等等。但是應當理解的是，在定義一些重疊預期，以及一個架構或系統可以是一個獨立部件，或另一種架構的組件，系統等。
除了上述之外，本公開的主題可以被實現為方法，裝置或製 造的用典型的製造，編程或工程技術來產生硬件，固件，軟件，或任何適當的組合物品它們的控制，以實現所公開的主題的電子裝置。條款“裝置”和“製品”，其中本文使用意在包含一個電子設備，半導體設備，計算機或計算機程序的訪問任何計算機可讀設備，載體或介質。計算機可讀介質可以包括硬件介質或軟件介質。此外，該介質可以包括非臨時性的媒體，或傳輸介質。在一個實例中，非短暫性媒介可包括計算機可讀的硬件媒體。計算機可讀介質的硬件的具體實例可包括但不限於於磁存儲設備(例如，硬盤，軟盤，磁條...)，光盤(例如，緊湊盤(CD)，數字多功能盤(DVD)...)，智能卡，以及閃存設備(例如，卡，棒，鍵驅動器...)。計算機可讀傳輸介質可包括載波，或等。當然，本領域的技術人員將認識到許多變型中，可以向本配置而不脫離本公開的主題的範圍或精神。
以上所描述的包括本發明的實施例。它是當然，不可能描述組件的所有可能的組合或方法為了描述本主題創新的，但普通技術人員在該一個技術人員可認識到，許多進一步的組合本主題創新的和排列是可能的。因此，所公開的主題旨在包括所有這些變更，修改和變型落入本發明的精神和範圍內。此外，該術語“包括”的程度，“包含”，“具有”或“具有”及其變體的使用在詳細描述或權利要求書中來說，此術語旨在是包容性的方式類似於術語“包括”作為“包含”時，作為過渡所解釋範圍。
此外，詞語“示範性”在本文中用於表示用作示例，實例或說明。本文中描述為“示範性”的任何方面或設計並不一定應當被解釋為優於或勝過其他方面或設計。相反，使用的字示例性旨在以具體方式呈現概念。如在本申請中，術語“或”意在表示包含性“或”而不是排他性“或”。即，除非 另外指定，或者從上下文清楚，“X使用A或B”意指任何的自然包括性排列。也就是說，如果X使用A；X使用B；或X採用A和B，則“X使用A或B”是在任何以上實例都滿足。此外，冠詞“一”和“一個”用在本申請和所附權利要求書一般應解釋為是指“一個或多個”，除非另有指定或從上下文可以清楚指以單數形式。
此外，的詳細描述中的一些部分已在呈現職權範圍內對電子存儲數據位的算法或過程的操作。這些過程描述或表示是那些認識到在現有技術中採用的機制有效地傳達其工作的他人同樣熟練的物質。進程是在這裡，通常被認為是導致期望結果的行為的自洽序列。行為是物理量的那些需要物理操縱。典型地，雖然不必須的，這些量採用電和/或磁信號經過的能力的形式存儲，傳送，組合，比較，和/或以其他方式操縱。
他被已經證明，主要是為了通用的原因，將參考這些信號稱為比特，值，元素，符號，字符，術語，數字，或諸如此類。它應該但是記住，所有這些和類似的術語將與相關聯的適當的物理量，並且僅是應用於這些量的方便的標籤。除非特別聲明，否則或表觀從前面的討論中，應當理解在整個公開的主題，討論利用諸如處理，計算，複製，模仿，確定或發送等，指的是動作和處理系統的過程，和/或類似的消費者或工業電子設備或機，該操縱或變換表示為物理數據或信號(電或電子)的電子設備(S)，進入的電路，寄存器或存儲器中的數量其它數據信號類似地表示為物理量的機器或計算機內系統存儲器或寄存器或其它這種信息存儲，傳輸和/或顯示設備。
在關於由上述組件執行的各種功能，體系結構，電路，處理 和類似的術語(包括提及的“裝置”)，用於描述這些組件的目的是對應的，除非另有說明，任何組件，它執行所描述組件的指定功能(例如，功能性等效)，即使結構上不等同於所公開的結構，其執行函數中的實施例的本文所說明的示範性方面的問題。另外，同時特定特徵可能已經公開僅相對於若干實現中的一個，這樣的特徵可以與其他實現的一個或多個其它特徵相結合可能期望和有利的任何給定或特定的應用程序。它也將是認識到，實施例包括一種系統以及一種計算機可讀介質具有用於進行各種動作和/或事件的計算機可執行指令流程。
100‧‧‧記憶體架構
102‧‧‧位元線
104‧‧‧字線
106‧‧‧單元
108‧‧‧區域字線
110‧‧‧字線選擇
112‧‧‧源極線

Claims (20)

  1. 一種固態非揮發性記憶體儲存裝置，用以通信連接至一計算機裝置，包含：複數雙端記憶體單元之一陣列，係配置為可配合複數條字線及位元線操作；以及一記憶體控制器，用以存取該些雙端記憶體單元之至少一子集合，該子集合包含相同或少於該些雙端記憶體元件之一頁，以及用以寫入一組資料至該些雙端記憶體單元之該子集合並覆寫該組資料於該些雙端記憶體單元之該子集合，提供該計算機裝置一寫入放大為小於2且大於或等於1。
  2. 如請求項1所述之固態非揮發性記憶體儲存裝置，其中該計算機裝置包含一記憶體儲存裝置及用以控制該記憶體儲存裝置之一主控制器。
  3. 如請求項2所述之固態非揮發性記憶體儲存裝置，更包含一區域字線，係連接於該些雙端記憶體單元之該子集合之各個的第一終端，該區域字線係藉由該複數條字線之其中一條字線來啟動，其中該複數條字線之該其中一條字線用以啟動包含該區域字線之複數條區域字線，該複數條區域字線分別連接至該些雙端記憶體單元之該頁之個別子集合。
  4. 如請求項3所述之固態非揮發性記憶體儲存裝置，其中啟動該複數條區域字線其中之一促使於該些雙端記憶體單元之該頁之該些個別子集合其中之一寫入該組資料及覆寫該資料集合。
  5. 如請求項1所述之固態非揮發性記憶體儲存裝置，其中該記憶體控制器用以覆寫該組資料且無需抹除一實體位置區域來儲存該組資料，提供寫 入放大為1至該計算機裝置。
  6. 如請求項1所述之固態非揮發性記憶體儲存裝置，其中該子集合包含8個或更少的雙端記憶體單元。
  7. 如請求項1所述之固態非揮發性記憶體儲存裝置，其中該子集合包含單一個雙端記憶體單元。
  8. 如請求項1所述之固態非揮發性記憶體儲存裝置，更包含：一組輸入輸出介面；一組區域字線，至少部分藉由該複數條字線其中之一控制；以及一多工元件，用以配合一記憶體操作選擇性地將雙端記憶體元件群組之各個與該組輸入輸出介面之各個介接。
  9. 如請求項8所述之固態非揮發性記憶體儲存裝置，其中該雙端記憶體單元群組包含耦接於複數條區域字線之不同區域字線的至少兩個雙端記憶體單元。
  10. 如請求項9所述之固態非揮發性記憶體儲存裝置，其中該多工元件配合該記憶體操作將耦接至該複數條區域字線之一第一區域字線之該群組之一第一雙端記憶體單元連接至該組輸入輸出介面之一第一輸入輸出介面，以及將耦接至該複數條區域字線之一第二區域字線之該群組之一第二雙端記憶體單元連接至該組輸入輸出介面之一第二輸入輸出介面。
  11. 如請求項8所述之固態非揮發性記憶體儲存裝置，其中：該記憶體控制器用以從在該組區域字線之一子集合之各個上的一雙端記憶體單元選擇該雙端記憶體單元群組之各個；以及該多工元件促使包含在該組區域字線之不同個的各個上的該雙端記憶 體單元之該雙端記憶體單元群組互連。
  12. 如請求項8所述之固態非揮發性記憶體儲存裝置，其中該多工元件促使該雙端記憶體單元群組其中之一與該組輸入輸出介面其中之一互連，並同時不連接或抑制該群組之其餘雙端記憶體單元與該組輸入輸出介面集合。
  13. 如請求項12所述之固態非揮發性記憶體儲存裝置，其中該記憶體控制器更用以寫入或覆寫該雙端記憶體單元群組之該其中之一而不寫入或覆寫該群組之該其餘雙端記憶體單元。
  14. 一種製造兩終端記憶體陣列的方法，包含：對應於一基板上的複數條字線及複數條位元線產生多個雙端記憶體單元之一陣列；在該複數條字線之單一條字線上，連接各組區域字線至各雙端記憶體單元群組；提供一組輸入輸出介面，用以同時供應電力至複數條該位元線或複數條該字線；以及提供一記憶體控制器，用以直接覆寫複數個雙端記憶體單元相同或小於該雙端記憶體單元之單一群組。
  15. 如請求項14所述之方法，更包含將該多個雙端記憶體單元、該複數條字線及該複數條位元線排列於一NAND或NOR記憶體介面或架構。
  16. 如請求項14所述之方法，更包含提供一多工解碼器用以選擇性地連接或不連接該複數條位元線或該複數條字線之子集合至該輸入輸出介面之子集合。
  17. 如請求項16所述之方法，更包含配置該多工解碼器以便於選擇性地將該位元線中單一條與該輸入輸出介面集合中單一個互連，以便於寫入或覆寫不高於該多個雙端記憶體單元中的單一個。
  18. 如請求項16所述之方法，更包含：配置該多工解碼器以便於選擇性地將複數條該位元線與該組輸入輸出介面所對應之一子集合互連，該複數條位元線包含由該陣列中各多個位元線子集合中所選擇之一位元線；以及配置該記憶體控制器以同時讀取、寫入、抹除或覆寫至少一雙端記憶體單元在各該複數條位元線。
  19. 一種方法，包含：接收基於非揮發性固態記憶體被編程至一邏輯NAND或NOR之記憶體之一區塊之一子集合之一組資料；將該記憶體區塊之該子集合的編程路徑互連至各組寫入介面；寫入該組資料至該記憶體區塊之該子集合；接收8位元或更少位元的第二組資料及該記憶體區塊之該子集合之對應的複數個記憶體單元，用以覆寫該第二組資料；以及當維持該組資料之該子集合寫入至該記憶體區塊之該子集合的其他記憶體單元時，覆寫該8位元或更少位元至具有一寫入放大小於2的該對應的複數個記憶體單元。
  20. 如請求項19所述之方法，其中覆寫該8位元或更低位元更包含：互連一位元線與各該輸入輸出介面之一子集合，該位元線係與該對應的複數個記憶體單元中的每一條以及位於該記憶體區塊之分開的子區塊 之間有關；施加一正向極性編程電壓至耦接於該8位元或更少位元其中之一的每條位元線，用以被該第二組資料編程為邏輯1；以及施加一反向極性抹除電壓至耦接於該8位元或更少位元其中之一的每條位元線，用以被該第二組資料編程為邏輯0。
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