TW201432463A - 存取系統 - Google Patents

Abstract

一種存取系統，包括一控制裝置以及一記憶裝置。控制裝置發出一命令封包以及一時脈信號。時脈信號具有複數上升邊緣以及複數下降邊緣。記憶裝置根據時脈信號解碼命令封包，並根據一串列式傳輸協定，接收一第一資料或是輸出一第二資料予控制裝置。記憶裝置係根據時脈信號的上升及下降邊緣，輸出第二資料。

Description

存取系統

本發明係有關於一種存取系統，特別是有關於一種利用串列埠介面(Serial Port Interface；SPI)傳輸資料的存取系統。

一般而言，當電源供應中斷後，記憶體所儲存的資料便會消失的記憶體稱為揮發性記憶體。相反地，當電源供應中斷後，記憶體所儲存的資料並不會因而消失的記憶體稱為非揮發性記憶體。

在非揮發性記憶體中，由於快閃記憶體(flash)具有體積小但容量大的特性，故經常被製造成記憶卡，如CF、MMC、SM Card等。一般的快閃記憶體係根據一外部時脈信號的上升邊緣而動作。若欲提高快閃記憶體的效能，習知做法係增加外部時脈信號的頻率。然而，高頻的時脈信號可能會受突來的短暫雜訊或jitter skew的干擾，進而影響資料的準確度。

有鑑於此，本發明提供一種存取系統，包括一控制裝置以及一記憶裝置。控制裝置發出一命令封包以及一第一時脈信號。第一時脈信號具有複數上升邊緣以及複數下降邊緣。記憶裝置根據第一時脈信號解碼命令封包，並具有一串列 傳輸協定，用以接收一第一資料或是輸出一第二資料予控制裝置。記憶裝置係根據第一時脈信號的上升及下降邊緣，輸出第二資料。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧存取系統

110‧‧‧控制裝置

120‧‧‧記憶裝置

211~216‧‧‧期間

300、400‧‧‧記憶裝置

310、410‧‧‧記憶陣列

320、420‧‧‧解碼模組

330、430‧‧‧控制模組

321、421‧‧‧列解碼器

322、422‧‧‧行解碼器

331、431‧‧‧寫入邏輯

332、432‧‧‧命令邏輯

333、334、433、434‧‧‧緩衝器

335、435‧‧‧感測放大器

440、500‧‧‧處理模組

510、520‧‧‧邊緣偵測器

530、618、700‧‧‧時脈產生器

711、712‧‧‧處理單元

713‧‧‧閂鎖單元

/CS‧‧‧晶片選擇信號

/WP‧‧‧讀取信號

/HOLD‧‧‧維持信號

P1~P4‧‧‧接腳

COMM‧‧‧命令封包

DA_IN、DA_OUT‧‧‧資料

S_P3‧‧‧接腳P3上的信號

S_P4‧‧‧接腳P4上的信號

CM_W、CM_R‧‧‧命令封包

A1、A2‧‧‧位址封包

S_R‧‧‧控制信號

S_C‧‧‧行控制信號

EP‧‧‧邊緣脈衝

S1、S2‧‧‧信號

CLK、DQS、CLK_D‧‧‧時脈信號

511、512、515、521、522、525、611、612、616、617‧‧‧反相器

513、514、523、524、613~615‧‧‧邏輯閘

R_TCLK、R_TCLK_n、F_TCLK、F_TCLK_n‧‧‧偵測信號

第1圖為本發明之存取系統示意圖。

第2圖為本發明之時脈信號的示意圖

第3及4圖為本發明之記憶裝置之可能實施例。

第5A圖為本發明之處理模組之一可能實施例。

第5B圖為本發明之偵測信號示意圖。

第6圖為本發明之處理模組之另一可能實施例。

第7A圖為本發明之時脈產生器之一可能實施例。

第7B圖為本發明之時脈產生器的時序控制圖。

第1圖為本發明之存取系統示意圖。如圖所示，存取系統100包括一控制裝置110以及一記憶裝置120。控制裝置110用以存取記憶裝置120。舉例而言，在一寫入模式下，控制裝置110將一資料DA_IN寫入記憶裝置120中。在一讀取模式下，控制裝置110讀取記憶裝置120所儲存的資料DA_OUT。在一可能實施例中，控制裝置110係為一中央處理器(CPU)。

在本實施例中，記憶裝置120係為一快閃記憶體。在此例中，控制裝置110至少提供一晶片選擇信號(chip select)/CS以及一時脈信號CLK。晶片選擇信號/CS用以致能記憶裝置120。記憶裝置120根據時脈信號CLK，進行一寫入動作或是一讀取動作。

在其它實施例中，控制裝置110更提供一存取信號/WP(未顯示)以及一維持信號/HOLD(未顯示)。本發明並不限定記憶裝置120的種類。在其它實施例中，記憶裝置120係為其它種類的揮發性記憶體或是非揮發性記憶體。

如圖所示，記憶裝置120具有接腳P1~P4。接腳P1及P2接收晶片選擇信號/CS及時脈信號CLK。接腳P3接收控制裝置110所提供的一命令封包COMM及資料DA_IN。接腳P4輸出資料DA_OUT。在本實施例中，記憶裝置120根據時脈信號CLK解碼命令封包COMM，用以得知控制裝置110欲寫入資料或是讀取資料。當控制裝置110欲寫入資料時，記憶裝置120接收控制裝置110所提供的一資料DA_IN。當控制裝置110欲讀取資料時，記憶裝置120輸出資料DA_OUT予控制裝置110。

本發明並不限定記憶裝置120的種類。在一可能實施例中，記憶裝置120係為一串列周邊介面快閃記憶體(serial peripheral interface flash，SPI Flash)。在本實施例中，記憶裝置120係透過單一接腳P3接收命令封包COMM或資料DA_IN，並透過單一接腳P4輸出資料DA_OUT。因此，記憶裝置120係為一單線式(Single mode)SPI Flash。在其它實施例中，記憶裝置120係為一雙線式(Dual mode)或四線式(Quad mode)SPI Flash。

第2圖為本發明之時脈信號的示意圖。如圖所示，時脈信號CLK具有複數上升邊緣(rising edge)以及複數下降邊 緣(falling edge)。符號S_P3表示接腳P3上的信號。符號S_P4表示接腳P4上的信號。

在期間211，記憶裝置120讀取並解碼一命令封包CM_W。在期間212，記憶裝置120透過接腳P3讀取並解碼一位址封包A1。假設，命令封包CM_W係為一寫入指令，因此，在期間213，記憶裝置120透過接腳P3接收資料DA_IN，並根據位址封包A1將資料DA_IN寫入相對應的記憶胞。

在期間214，記憶裝置120讀取並解碼一命令封包CM_R。在期間215，記憶裝置120讀取並解碼一位址封包A2。假設，命令封包CM_R係為一讀取指令，因此，在期間216，記憶裝置120根據位址封包A2讀取本身所儲存的資料DA_IN，並透過接腳P4輸出資料DA_IN。

在本實施例中，在期間211~215，記憶裝置120僅根據時脈信號CLK的上升邊緣而動作。只有在期間216，記憶裝置120係根據時脈信號CLK的上升及下降邊緣而動作，如輸出資料DA_IN。在另一可能實施例中，在期間211~216，記憶裝置120係根據時脈信號CLK的上升及下降邊緣而動作。

第3圖為本發明之記憶裝置之一可能實施例。如圖所示，記憶裝置300包括一記憶陣列310、一解碼模組320以及一控制模組330。在本實施例中，記憶裝置300接收一外部裝置(如中央處理器)所提供的控制信號，如一讀取信號/WP、一晶片選擇信號/CS、一時脈信號CLK以及一維持信號/HOLD，但並非用以限制本發明。在其它實施例中，記憶裝置300可能接收更多或更少的控制信號。

記憶陣列310儲存資料DA_IN及DA_OUT。在一可能實施例中，記憶陣列310具有複數記憶胞(cell)、複數字元線(word-line)及複數位元線(bit-line)。每一記憶胞耦接一相對應的字元線及一位元線。由於記憶陣列310的動作原理係為本領域人士所深知，故不再贅述。

解碼模組320根據一列控制信號S_R及一行控制信號S_C，控制記憶陣列310的字元線及位元線，用以選擇一相對應的記憶胞。本發明並不限定解碼模組320的電路架構。在本實施例中，解碼模組320包括一列解碼器(row decoder)321以及一行解碼器(column decoder)322。列解碼器321根據列控制信號S_R，控制記憶陣列310的所有字元線(wordline)的位準。行解碼器322根據行控制信號S_C，控制記憶陣列310的所有位元線(bitline)的位準。

控制模組330解碼命令封包COMM，用以產生一解碼結果，並根據解碼結果，產生列控制信號S_R及行控制信號S_C。在本實施例中，控制模組330根據解碼結果，決定進入一寫入模式或是一讀取模式。舉例而言，在一寫入模式下，控制模組330接收資料DA_IN，並將資料DA_IN寫入記憶陣列310。在一讀取模式下，控制模組330從記憶陣列310中擷取資料DA_OUT，並輸出資料DA_OUT。

本發明並不限定控制模組330的內部電路架構。在本實施例中，控制模組330包括一寫入邏輯(Write control logic)331、一命令邏輯(Command and control logic)332、緩衝器(buffer)333、334及一感測放大器(Sense Amplifier)335。

寫入邏輯331根據寫入信號/WP，產生一控制信號予命令邏輯332。命令邏輯332接收晶片選擇信號/CS、時脈信號CLK、維持信號/HOLD、命令封包COMM以及資料DA_IN，並根據接收到的信號而動作。

舉例而言，在一寫入模式下，命令邏輯332將資料DA_IN暫存在緩衝器333之中，當解碼模組320致能相對應的記憶胞時，命令邏輯332將緩衝器333的資料儲存於被致能的記憶胞中。在一讀取模式下，當解碼模組320致能相對應的記憶胞時，感測放大器335擷取記憶胞所儲存的資料，並將擷取結果暫存於緩衝器334之中。命令邏輯332將緩衝器334所儲存的資料作為資料DA_OUT輸出。

第4圖為本發明之記憶裝置之另一實施例。第4圖相似第3圖，不同之處在於第4圖多了處理模組440。由於第4圖的其它元件的動作原理與第3圖相似，故不再贅述。在本實施例中，處理模組440根據時脈信號CLK的上升邊緣及下降邊緣，產生一時脈信號DQS，並且控制模組430根據時脈信號DQS輸出資料DA_OUT。

相較於時脈信號CLK，時脈信號DQS更為精準，因此，記憶裝置400可提供正確的讀/寫結果。舉例而言，當時脈信號CLK的頻率較大時(如大於等於200MHz)，時脈信號CLK可能會發生變形、位移或失真。當時脈信號CLK不穩定時，若記憶裝置仍根據時脈信號CLK而動作時，則記憶裝置的寫入及讀取動作將可能發生錯誤。

然而，在本實施例中，處理模組440偵測時脈信號 CLK的上升邊緣及下降邊緣，並根據偵測結果產生一穩定的時脈信號DQS。由於時脈信號DQS相似於正常的時脈信號CLK，因此，當控制模組430根據時脈信號DQS而動作時，便可進行正常的讀取及寫入動作。

在其它實施例中，在控制模組430輸出資料DA_OUT之前，處理模組440先提供時脈信號DQS予一外部裝置(如控制裝置110)，待外部裝置就緒後，控制模組430將根據時脈信號DQS的上升及下降邊緣，輸出資料DA_OUT予外部裝置。

第5A圖為本發明之處理模組之一可能實施例。如圖所示，處理模組500包括邊緣偵測器510、520以及一時脈產生器530。在本實施例中，邊緣偵測器510偵測時脈信號CLK的上升邊緣，用以產生偵測信號R_TCLK及R_TCLK_n。邊緣偵測器520偵測時脈信號CLK的下降邊緣，用以產生偵測信號F_TCLK及F_TCLK_n。時脈產生器530根據邊緣偵測器510及520所產生的偵測信號，產生時脈信號DQS。

本發明並不限定邊緣偵測器510的內部電路架構。在一可能實施例中，邊緣偵測器510包括反相器511、512、515及邏輯閘513、514。反相器511及512以串聯方式連接，用以延遲時脈信號CLK，並產生一時脈信號CLK_D。邏輯閘513接收時脈信號CLK及CLK_D，用以產生一邊緣脈衝EP。在本實施例中，邏輯閘513係為一互斥或(XOR)閘。邏輯閘514接收時脈信號CLK及邊緣脈衝EP，用以產生一偵測信號R_TCLK。在本實施例中，邏輯閘514係為一及(AND)閘。反相器515反相偵測信號R_TCLK，用以產生另一偵測信號R_TCLK_n。

另外，本發明亦不限定邊緣偵測器520的內部電路架構。在一可能實施例中，邊緣偵測器520包括反相器521、522、525及邏輯閘523、524。由於邊緣偵測器520的內部元件的動作原理與邊緣偵測器510相同，故不再贅述。在本實施例中，邊緣偵測器520產生偵測信號F_TCLK及F_TCLK_n。

第5B圖為本發明之偵測信號示意圖。根據第5A圖所揭露的電路架構，本領域之技術人員可輕易推得第5B圖，故不再贅述。如圖所示，偵測信號R_TCLK及R_TCLK_n為互補信號，並且偵測信號F_TCLK及F_TCLK_n為互補信號。

第6圖為本發明之處理模組之另一可能實施例。第6圖相似第5A圖，不同之處在於省略第5A圖的反相器521、522及邏輯閘523。在第6圖中，處理模組600包括反相器611、612、616、617、邏輯閘613~615及時脈產生器618。在本實施例中，邏輯閘613係為一互斥或閘，根據時脈信號CLK及CLK_D產生一邊緣脈衝EP。

邏輯閘614根據時脈信號CLK及邊緣脈衝EP，產生偵測信號R_TCLK。反相器616反相偵測信號R_TCLK，用以產生偵測信號R_TCLK_n。在一可能實施例中，邏輯閘614係為一及閘。另外，邏輯閘615根據時脈信號CLK_D及邊緣脈衝EP，產生偵測信號F_TCLK。反相器617反相偵測信號F_TCLK，用以產生偵測信號F_TCLK_n。在一可能實施例中，邏輯閘615係為一及閘。

第7A圖為本發明之時脈產生器之一可能實施例。如圖所示，時脈產生器700包括處理單元711、712以及一閂鎖 單元713。當偵測信號R_TCLK_n為低位準，並且偵測信號R_TCLK為高位準時，處理單元711反相一信號S1。在本實施例中，信號S1維持在一低位準。當偵測信號F_TCLK_n為低位準，並且偵測信號F_TCLK為高位準時，處理單元712反相一信號S2。在本實施例中，信號S2維持在一高位準。

閂鎖單元713用以閂鎖時脈信號DQS。在本實施例中，閂鎖單元713包括反相器714及715。如圖所示，反相器714的輸入端耦接處理單元711及712的輸出端以及反相器715的輸出端。反相器714的輸出端耦接反相器715的輸入端。

第7B圖為本發明之時脈產生器的時序控制圖。如圖所示，在期間721，偵測信號R_TCLK_n為低位準，並且偵測信號R_TCLK為高位準。由於信號S1為低位準，因此，處理單元711輸出高位準，此時，時脈信號DQS為高位準。在期間722，閂鎖單元713將時脈信號DQS閂鎖在高位準，因此，時脈信號DQS維持在高位準。

在期間723，偵測信號F_TCLK_n為低位準，並且偵測信號F_TCLK為高位準。由於信號S2為高位準，因此，處理單元712輸出低位準，此時，時脈信號DQS為低位準。在期間724，閂鎖單元713將時脈信號DQS閂鎖在低位準，因此，時脈信號DQS維持在低位準。

由第7B圖可知，時脈產生器700所產生的時脈信號DQS相似時脈信號CLK。因此，當記憶裝置內部的裝置依據時脈信號DQS而動作時，將可正常地執行讀取及寫入動作。舉例而言，當記憶裝置提供時脈信號DQS予一外部控制裝置時，控 制裝置可根據時脈信號DQS接收到正確的資料，如DA_OUT。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧存取系統

110‧‧‧控制裝置

120‧‧‧記憶裝置

/CS‧‧‧晶片選擇信號

CLK‧‧‧時脈信號

P1~P4‧‧‧接腳

COMM‧‧‧命令封包

DA_IN、DA_OUT‧‧‧資料

Claims (12)

1. 一種存取系統，包括：一控制裝置，發出一命令封包以及一第一時脈信號，該第一時脈信號具有複數上升邊緣以及複數下降邊緣；以及一記憶裝置，根據該第一時脈信號，解碼該命令封包，並根據一串列式傳輸協定，接收一第一資料或是輸出一第二資料予該控制裝置，其中該記憶裝置係根據該等上升邊緣及該等下降邊緣，輸出該第二資料。
2. 如申請專利範圍第1項所述之存取系統，其中該記憶裝置係根據該等上升邊緣及該等下降邊緣，解碼該命令封包以及接收該第一資料。
3. 如申請專利範圍第1項所述之存取系統，其中該記憶裝置係僅根據該等上升邊緣，解碼該命令封包以及接收該第一資料。
4. 如申請專利範圍第1項所述之存取系統，其中該記憶裝置包括：一記憶陣列，儲存該第一及第二資料，並具有複數字元線以及複數位元線；一解碼模組，根據一列控制信號以及一行控制信號，控制該等字元線及該等位元線；一控制模組，解碼該命令封包，用以產生一解碼結果，該控制模組根據該解碼結果，產生該列控制信號及該行控制信號，並根據該解碼結果，將該第一資料寫入該記憶陣列，或是從該記憶陣列中，擷取該第二資料；以及 一處理模組，根據該等上升邊緣及該等下降邊緣，產生一第二時脈信號。
5. 如申請專利範圍第4項所述之存取系統，其中在輸出該第二資料之前，該控制模組提供該第二時脈信號予該控制裝置。
6. 如申請專利範圍第4項所述之存取系統，其中該處理模組包括：一第一邊緣偵測器，根據該等上升邊緣，產生一第一偵測信號以及一第二偵測信號；一第二邊緣偵測器，根據該等下降邊緣，產生一第三偵測信號以及一第四偵測信號；以及一時脈產生器，根據該第一、第二、第三及第四偵測信號，產生該第二時脈信號。
7. 如申請專利範圍第6項所述之存取系統，其中該第一及第二偵測信號為互補信號，該第三及第四偵測信號為互補信號。
8. 如申請專利範圍第6項所述之存取系統，其中該第一邊緣偵測器包括：一第一反相器，反相該第一時脈信號，用以產生一第一反相信號；一第二反相器，反相該第一反相信號，用以產生一第二反相信號；一第一邏輯閘，根據該第一時脈信號及該第二反相信號，產生一邊緣脈衝；一第二邏輯閘，根據該第一時脈信號及該邊緣脈衝，產生該第一偵測信號； 一第三反相器，反相該第一偵測信號，用以產生該第二偵測信號；一第三邏輯閘，根據該第二反相信號及該邊緣脈衝，產生該第三偵測信號；以及一第四反相器，反相該第三偵測信號，用以產生該第四偵測信號。
9. 如申請專利範圍第8項所述之存取系統，其中該第一邏輯閘係為一互斥或(XOR)閘，該第二及第三邏輯閘係為一及(AND)閘。
10. 如申請專利範圍第9項所述之存取系統，其中該時脈產生器包括：一第一處理單元，根據該第一及第二偵測信號，反相一第一信號，用以產生一第一輸出信號；一第二處理單元，根據該第三及第四偵測信號，反相一第二信號，用以產生一第二輸出信號，其中該第二信號的電壓位準大於該第二信號的電壓位準；以及一閂鎖單元，閂鎖該第一及第二輸出信號之一者，用以產生該第二時脈信號。
11. 如申請專利範圍第1項所述之存取系統，其中該第一時脈信號的頻率大於200MHz。
12. 如申請專利範圍第1項所述之存取系統，其中該記憶裝置係為一串列周邊介面快閃記憶體(SPI flash)。