TW201419410A - 半導體裝置及形成半導體裝置之方法 - Google Patents
半導體裝置及形成半導體裝置之方法 Download PDFInfo
- Publication number
- TW201419410A TW201419410A TW102140628A TW102140628A TW201419410A TW 201419410 A TW201419410 A TW 201419410A TW 102140628 A TW102140628 A TW 102140628A TW 102140628 A TW102140628 A TW 102140628A TW 201419410 A TW201419410 A TW 201419410A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- suspension
- circumference
- semiconductor device
- support structure
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000001681 protective effect Effects 0.000 claims abstract description 29
- 238000000708 deep reactive-ion etching Methods 0.000 claims abstract description 27
- 239000000725 suspension Substances 0.000 claims description 41
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 229910016570 AlCu Inorganic materials 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 32
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 10
- 229910052732 germanium Inorganic materials 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
- B81C1/00523—Etching material
- B81C1/00531—Dry etching
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00777—Preserve existing structures from alteration, e.g. temporary protection during manufacturing
- B81C1/00785—Avoid chemical alteration, e.g. contamination, oxidation or unwanted etching
- B81C1/00801—Avoid alteration of functional structures by etching, e.g. using a passivation layer or an etch stop layer
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
- B81B3/0018—Structures acting upon the moving or flexible element for transforming energy into mechanical movement or vice versa, i.e. actuators, sensors, generators
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00349—Creating layers of material on a substrate
- B81C1/00357—Creating layers of material on a substrate involving bonding one or several substrates on a non-temporary support, e.g. another substrate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00349—Creating layers of material on a substrate
- B81C1/0038—Processes for creating layers of materials not provided for in groups B81C1/00357 - B81C1/00373
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
- B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
- B81C1/00595—Control etch selectivity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/08—Shaping or machining of piezoelectric or electrostrictive bodies
- H10N30/082—Shaping or machining of piezoelectric or electrostrictive bodies by etching, e.g. lithography
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0111—Bulk micromachining
- B81C2201/0112—Bosch process
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Plasma & Fusion (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Analytical Chemistry (AREA)
- Geometry (AREA)
- Chemical & Material Sciences (AREA)
- Micromachines (AREA)
- Pressure Sensors (AREA)
Abstract
本發明為一半導體裝置及其製造方法，其於懸浮體下形成保護區。保護區使得主體矽之深反應離子蝕刻可進行，以形成微機電系統(MEMS)裝置，而不會遇到深反應離子蝕刻之過蝕刻期間，氧化物回濺造成矽損傷之各種問題。
Description
本發明係有關於一種積體電路和其製造方法，特別是有關於一種半導體裝置及其製造方法。
微機電系統(Micro-Electro-Mechanical Systems，簡稱MEMS)是指半導體基底上微機械單元和電子單元經由微製造技術的整合。當以積體電路製程製作電子裝置時，微機械單元是使用相容的微機械(micromachining)製程，其中微機械製程選擇性的蝕刻移除部份的矽晶圓，形成機械和機電裝置。
根據上述，本發明有關於一種半導體裝置，包括：一半導體基底層，具有一支撐結構形成於其上，其中支撐結構中包括一凹槽，凹槽具有一第一周圍；一懸浮體，設置於凹槽中，且具有一第二周圍；至少一支撐臂，耦接懸浮體至支撐結構；及一包括金屬之保護區，位於懸浮體下，且設置於第一周圍或第二周圍之邊緣，保護區的一部分延伸通過第一周圍或第二周圍之邊緣。
本發明更有關一種形成半導體裝置之方法，包括：提供一半導體基底；形成一保護區於基底上；沉積一間隔層於保護區上方；圖案化間隔層，暴露保護區，留下至少部分
圍繞保護區之一周邊的間隔層；形成一主體矽層於間隔層上方，且將間隔層接合至主體矽層，其中保護區與主體矽層間留下一空氣間隙；及蝕刻主體矽層以形成一配合空氣間隙之一凹槽，其中蝕刻後之主體矽層包括與一支撐結構連結之一懸浮體，懸浮體經由一支撐臂耦接支撐結構。
本發明更有關一種半導體裝置，包括：一半導體基底層，具有一內連線結構形成於其上；一金屬保護區，鑲嵌於內連線結構上方之一介電層中；及一微機電系統裝置層，位於介電層上方，其中微機電系統裝置層包括一懸浮體，懸浮體以一耦接一支撐結構之至少一支撐臂支撐，支撐結構位於介電層上方，懸浮體懸浮於保護區上方。
102‧‧‧基底
104‧‧‧內連線結構
106‧‧‧金屬層
108‧‧‧介電層
110‧‧‧製程
112‧‧‧蝕刻製程
114a‧‧‧開口
114b‧‧‧開口
116a‧‧‧保護區
116b‧‧‧保護區
116c‧‧‧保護區
116d‧‧‧保護區
116a’‧‧‧保護區
116b’‧‧‧保護區
116c’‧‧‧保護區
116d’‧‧‧保護區
117a‧‧‧導電區
117b‧‧‧導電區
118‧‧‧間隔層
120‧‧‧空氣間隙
121a‧‧‧金屬接觸
121b‧‧‧金屬接觸
122‧‧‧主體矽層
122’‧‧‧支撐結構
123‧‧‧第一周圍(或外周圍)
124a‧‧‧凹槽
124b‧‧‧凹槽
125‧‧‧第二周圍(或內周圍)
126‧‧‧懸浮體
128‧‧‧支撐臂
128a‧‧‧支撐臂
128b‧‧‧支撐臂
130a‧‧‧區域
130b‧‧‧區域
300‧‧‧方法
302‧‧‧步驟
304‧‧‧步驟
306‧‧‧步驟
308‧‧‧步驟
310‧‧‧步驟
312‧‧‧步驟
314‧‧‧步驟
第1A-1H圖揭示複數個部分剖面圖，顯示本發明形成裝置過程中在各階段的方法之實施例。
第2A~2E圖揭示第1H圖之上視圖，揭示本發明一些實施例之裝置。
第3圖顯示本發明一些實施例形成半導體結構之方法的流程圖。
以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來發明使用實施例的特定方法，而不用來限定發明的範疇。任何揭示之實施例的變化和調整，
且任何以本發明為宗旨的應用可被本技術領域的人士依相關的技術得到。
微機電系統(MEMS)使用製作電子裝置(例如一互補式金氧半導體(CMOS)電晶體)半導體製造技術經修改過的技術製造，其包括成型(molding)和電鍍、濕蝕刻(例如使用氫氧化鉀(KOH)或氫氧化四甲銨(TMAH)、乾蝕刻(反應離子蝕刻(RIE)或深反應離子蝕刻(deep reactive ion etching，簡稱DRIE))、放電加工(electro discharge machining)和其他可用於製作非常小裝置的技術。
對於一些微機電系統裝置，製程使用的材料可以蝕刻移除。深反應離子蝕刻(DRIE)是可用來對矽和多晶矽製作深和高深寬比蝕刻之已知的製程技術，且適用於製作半導體微機電系統。在使用深反應離子蝕刻(DRIE)技術於微機電系統遇到以下困難：即使已計算好各半導體晶圓的蝕刻時間，對於晶圓上特定的圖樣很難不產生過蝕刻(overetch)或蝕刻不足(underetch)。對於晶圓的過蝕刻一般會導致檢測質量指(proof mass finger)重大的損害，且會使裝置無法運作，導致晶圓的良率顯著的降低。在另一方面，蝕刻不足(underetch)會導致不想要的電性連接，其亦會使裝置無法運作。由於製作的晶圓和高專業化的深反應離子蝕刻(DRIE)存在有不均勻特徵，使用深反應離子蝕刻於晶圓上進行製程時產生過蝕刻(overetch)或蝕刻不足(underetch)並不少見。根據晶圓上過蝕刻或蝕刻不足的晶粒，表示深反應離子蝕刻之製程窗較製作複雜精細的微機電系統裝置所需的製程窗小。
據信深反應離子蝕刻(DRIE)蝕刻製作的基底之空穴上懸浮圖樣會發生蝕刻延遲(etch lag)。因此，雖然深反應離子蝕刻可用於對矽和多晶矽製作深和高深寬比蝕刻，與反應離子蝕刻相關的蝕刻延遲使得其難以使用於具懸浮圖樣(例如懸臂樑(cantilever)、檢測質量指(proof mass finger)、拴(tether)等)的微機電系統，而除了線性(linear)、旋轉移動和加速計外，上述懸浮圖樣係廣泛的應用例如促動器和被動電路單元之各種裝置。
此外，深反應離子蝕刻所產生之過蝕刻會使得電漿離子從一介電層(例如氧化物層)之回濺，而造成用於形成微機電系統之主體矽結構的底部表面損壞。
因此，積體電路製造技術需要發展出一製程，可增加深反應離子蝕刻之製程窗，深反應離子蝕刻在製作微機電系統裝置蝕刻主體矽時，不會對結構造成底部損壞。
根據上述，本揭示是應用於微機電系統裝置，例如，在一實施例中，微慣性/速度計感測器(Micro-inertial/accelerometer sensor)，其偵測懸浮體經該裝置加速位置的改變。本方法提供一保護區於MEMS裝置形成之主體矽結構下，避免過蝕刻產生的回濺。因此，此方法提供平滑的矽底部表面，以進一步增加製程窗。
第1A-1H圖揭示複數個部分剖面圖，顯示本發明形成裝置過程中在各階段的方法之實施例。請參照第1圖，提供一半導體基底102，具有一內連線結構104形成於其上。基底102可以為包括半導體晶圓或基底，其包括例如矽、鍺或絕緣層上
有矽(SOI)之半導體材料。半導體基底可更包括一或多個導電層(例如金屬或矽)及/或絕緣層，和一或多個主動或被動裝置，形成於基底中或基底上。一上金屬層106形成於內連線結構104上。
在第1B圖中，以製程110形成一介電層108於上金屬層106上。在一實施例中，介電層108包括氧化層。可以理解的是，本發明可使用其他型態的介電層108。不管使用之介電層108之型態，介電層108具有第一回濺之特性。在一實施例中，介電層108是由化學氣相沉積(CVD)形成。在另一實施例中，介電層108可藉由接合、沉積、成長、熱氧化或其他方法形成。後續進行一圖案化步驟，以提供一罩幕，且於第1C圖進行一蝕刻製程112，於介電層108中形成開口114a、114b。
請參照第1D圖，沉積保護區116a、116b於介電層108上，且鑲嵌和填入介電層108之開口114a、114b中。在一實施例中，保護區116a、116b包括一金屬，其包括Al、AlCu、Ti、TiN、TaN或Cu之一者或多個材料。在一實施例中，保護區116a、116b之厚度可以是大約0.4μm~大約10μm。在一實施例中，保護區116a、116b以一第二回濺特性定義。相較於介電層108之第一回濺特性，第二回濺特性在後續深反應離子蝕刻製程可限制或減少電漿離子的回濺。在一實施例中，後續進行化學機械研磨製程(未繪示)，移除介電層108上方之保護區116a、116b，並留下平坦化之保護區116a、116b於開口114a、114b中。在另一實施例中，可進行一乾蝕刻製程(未繪示)，以移除介電層108上方之保護區116a、116b。在一些實施例中，在形成保
護區116a、116b之同時，可以相同的金屬或不同的導電材料形成導電區117a、117b，用作接觸後續步驟形成之較高的結構。
在第1E圖中，形成間隔層118於保護區116a、116b和介電層108上。在一實施例中，間隔層118是一高密度電漿氧化物。在另一實施例中，間隔層118是二氧化矽層。在另一實施例中，間隔層118包括多晶矽/二氧化矽。後續使用微影製程(未繪示)圖案化間隔層118，且進行一蝕刻製程以移除部份的間隔層118，藉以形成空氣間隙120和金屬接觸121a、121b，而留下之間隔層118至少部份圍繞保護區116a、116b之周圍，且暴露保護區116a、116b，如第1F圖所揭示。
在蝕刻製程之後，於間隔層118和介電層108上方形成一主體矽層或MEMS裝置層122，如第1G圖所揭示。在一實施例中，主體矽層122是一摻雜矽層。在一實施例中，主體矽層122可包括絕緣層上接合矽(SOI)基底。主體矽層122可以是結晶矽或多晶矽。在另一實施例中，主體矽層122可包括例如碳化矽、砷化鎵、砷化銦和磷化銦之化合物半導體。在一實施例中，主體矽層122融熔接合(fusion bonding)間隔層118。接合製程的參數將視金屬圖案密度和材料之特性而決定。在一實施例中，一般的接合溫度大約為室溫(例如20℃)至大約200℃。接合力可小於5kN，且接合的時間可小於10分鐘。然而，可理解的是，接合製程可使用其他的參數。
在第1H圖中，對主體矽層122進行蝕刻，以形成凹槽124a、124b，其配合空氣間隙120形成懸浮體126。在一實施例中，蝕刻製程包括圖案化一微影罩幕，以定義需要的蝕刻圖
案，例如定義凹槽124a、124b。在一實施例中，於主體矽層122上進行之蝕刻製程包括深反應離子蝕刻(DRIE)製程。可以理解的是，深反應離子蝕刻(DRIE)製程可包括可形成深孔洞或凹槽之非等向性蝕刻製程。深反應離子蝕刻(DRIE)製程可包括低溫的(cryogenic)或Bosch蝕刻製程。
很明顯的，在第1H圖和其他在此討論的結構中，保護區116a、116b有助於限制用來形成凹槽124a、124b之電漿離子的回濺。若沒有保護區116a、116b，其上的蝕刻製程在穿過凹槽124a、124b的底部，且到達空氣間隙120之後(亦即在任何的過蝕刻期間)，電漿離子會攻擊介電層108之表面(具有第一回濺特性)，且部份百分比的離子會回濺且轟擊懸浮體126和支撐結構128a、128b的底側。此不希望產生的電漿離子之回濺會侵蝕區域130a，130b中的主體矽之角落。為了限制此不希望產生的回濺，本實施例形成保護區116a、116b於懸浮體126下或懸浮體126附近，其中保護區116a、116b具有第二回濺特性，以限制對於介電層108的回濺，且因此有助於限制其下主體矽的損壞。
如第1H圖所揭示，本發明在一實施例中將保護區116a、116b設置於懸浮體126下，且保護區延伸通過懸浮體之內周圍125。然而，可理解的的是，本發明於另一實施例形成其他型態之保護區116是可行的，且其將在以下以第2B-2D圖討論。這些實施例可針對回濺提供各種程度的保護，且限制了主體矽層因為電漿蝕刻所造成的損壞。
第2A圖揭示第1H圖之上視圖，其主體矽層122係經
蝕刻，於凹槽124a、124b中形成懸浮體126，其中凹槽124a、124b具有第一周圍(或外周圍)123。懸浮體126係以第二周圍125(或內周圍)定義。懸浮體126以至少一支撐臂128a、128b支撐，以使懸浮體126耦接至支撐結構122’，其中懸浮體126是由介電層108上之主體矽層122形成，且懸浮於保護區116上方。
第2B圖揭示本發明一實施例之保護區116，其中保護區116a、116b、116c、116d設置於懸浮體126第二周圍125(或內周圍)之邊緣，且如虛線所揭示，延伸穿過內周圍125之邊緣。在另一實施例中，如第2C圖所揭示，保護區116a、116b、116c、116d可設置於支撐結構122’之第一周圍123(或外周圍)之邊緣。在另一實施例中，可理解的是，保護區116a-116d和116a’-116d’可設置於內周圍125和外周圍123，如第2D圖所揭示。可理解的是，第2B圖至第2D圖之實施例，保護區可延伸穿過內周圍或外周圍約0.01μm~0.5μm之距離。在又另一實施例中，如第2E圖所示，保護區與內周圍125和外周圍123相連。
第3圖揭示本發明一些實施例形成半導體結構之方法300的流程圖。雖然方法300以下以一系列的動作和現象描述，可以理解的是，這些動作和現象的順序並不用作限制本發明。舉例來說，一些動作可以不同的順序發生，及/或其可以所揭示或描述以外之動作和現象同時發生。此外，一些沒有揭示之動作可以為實施本發明之一樣態(aspect)所必須的。更甚者，在此所描述的一或多個動作可以一或多個分開的動作及/或階段執行。
在步驟302提供一半導體基底。基底可包括內連線結構於其上。在步驟304，形成一保護區於基底上。
在步驟306，沉積一間隔層於保護區上方。
在步驟308，圖案化和蝕刻間隔層，以至少部分移除間隔層，留下圍繞保護區之一邊之部分間隔層。
在步驟310，形成一主體矽層於間隔層上方。後續將主體矽層融熔接合(fusion bond)間隔層，在步驟312於保護區和主體矽層間留下一空氣間隙。
在步驟314，蝕刻主體矽層形成一凹槽，其中凹槽配合空氣間隙。蝕刻的矽層包括一以一支撐結構接合之懸浮體，且藉由支撐臂耦接至支撐結構。後續，此方法係結束。
因此，此方法提供一具有保護區之微機電系統(MEMS)裝置，其減少電漿氧化物之回濺，且可消除主體矽基底在深反應離子蝕刻中之矽底部損壞。
可以理解的是本技術領域的普通技術人員根據閱讀及/或理解本說明書和附圖可做出等效的改變及/或修改。此處的公開內容包括所有這樣的修改和變更，且一般來說，本發明不限定於此。此外，雖然本說明書已經公開了對應於一個或一些實施方式特之定的圖樣或樣態，這樣的圖樣或樣態可以與一個或多個其他實施方式之的圖樣及/或特徵結合。此外，本發明說明書中用語“包括”、“具有”、“有”、“包含”為開放性包括的意義，例如”至少包括”。此外，“示範性”僅是指範例，而不一定是最好的。亦可以理解的是，此處所描述的圖樣、層及/或單元中特定的尺寸及/或方向的相對於彼此為
了簡單和便於理解的目的，實際尺寸及/或向位的可能圖式所示有差別。
因此，本發明有關於一種半導體裝置，包括：一半導體基底層，具有一支撐結構形成於其上，其中支撐結構中包括一凹槽，凹槽具有一第一周圍；一懸浮體，設置於凹槽中，且具有一第二周圍；至少一支撐臂，耦接懸浮體至支撐結構；及一包括金屬之保護區，位於懸浮體下，且設置於第一周圍或第二周圍之邊緣，保護區的一部分延伸通過第一周圍或第二周圍之邊緣。
本發明更有關一種形成半導體裝置之方法，包括：提供一半導體基底；形成一保護區於基底上；沉積一間隔層於保護區上方；圖案化間隔層，暴露保護區，留下至少部分圍繞保護區之一周邊的間隔層；形成一主體矽層於間隔層上方，且將間隔層接合至主體矽層，其中保護區與主體矽層間留下一空氣間隙；及蝕刻主體矽層以形成一配合空氣間隙之一凹槽，其中蝕刻後之主體矽層包括與一支撐結構連結之一懸浮體，懸浮體經由一支撐臂耦接支撐結構。
本發明更有關一種半導體裝置，包括：一半導體基底層，具有一內連線結構形成於其上；一金屬保護區，鑲嵌於內連線結構上方之一介電層中；及一微機電系統裝置層，位於介電層上方，其中微機電系統裝置層包括一懸浮體，懸浮體以一耦接一支撐結構之至少一支撐臂支撐，支撐結構位於介電層上方，懸浮體懸浮於保護區上方。
102‧‧‧基底
104‧‧‧內連線結構
106‧‧‧金屬層
108‧‧‧介電層
116a‧‧‧保護區
116b‧‧‧保護區
118‧‧‧間隔層
122‧‧‧主體矽層
125‧‧‧內周圍
124a‧‧‧凹槽
124b‧‧‧凹槽
126‧‧‧懸浮體
128a‧‧‧支撐臂
128b‧‧‧支撐臂
130a‧‧‧區域
130b‧‧‧區域
Claims (10)
- 一種半導體裝置，包括：一半導體基底層，具有一支撐結構形成於其上，其中該支撐結構中包括一凹槽，該凹槽具有一第一周圍；一懸浮體，設置於該凹槽中，且具有一第二周圍；至少一支撐臂，耦接該懸浮體至該支撐結構；及一包括金屬之保護區，位於該懸浮體下，且設置於該第一周圍或第二周圍之邊緣，該保護區的一部分延伸通過該第一周圍或第二周圍之邊緣。
- 如申請專利範圍第1項所述之半導體裝置，其中該凹槽包括一空氣間隙，設置於該懸浮體和該保護區間。
- 如申請專利範圍第2項所述之半導體裝置，其中該保護區包括Al、AlCu、Ti、TiN、TaN或Cu之一或多個材料，該保護區之厚度為大約0.4μm~大約10μm，且該保護區延伸通過該第一周圍或第二周圍之邊緣約0μm至約0.5μm之距離。
- 如申請專利範圍第1項所述之半導體裝置，其中該保護區與該第一周圍和該第二周圍相連。
- 如申請專利範圍第1項所述之半導體裝置，其中該保護區設置於該第一周圍之邊緣、該第二周圍之邊緣，或該第一周圍和該第二周圍之邊緣。
- 一種形成半導體裝置之方法，包括：提供一半導體基底；形成一保護區於該基底上；沉積一間隔層於該保護區上方； 圖案化間隔層，暴露該保護區，留下至少部分圍繞該保護區之一周邊的間隔層；形成一主體矽層於該間隔層上方，且將該間隔層接合至該主體矽層，其中該保護區與該主體矽層間留下一空氣間隙；及蝕刻該主體矽層以形成一配合該空氣間隙之一凹槽，其中該蝕刻後之主體矽層包括與一支撐結構連結之一懸浮體，該懸浮體經由一支撐臂耦接該支撐結構。
- 如申請專利範圍第6項所述之形成半導體裝置之方法，其中該蝕刻步驟提供該懸浮體定義之一內周圍，和該支撐結構定義之一外周圍。
- 如申請專利範圍第6項所述之形成半導體裝置之方法，其中蝕刻該主體矽層之步驟使用深反應離子蝕刻(deep reactive ion etching)。
- 一種半導體裝置，包括：一半導體基底層，具有一內連線結構形成於其上；一金屬保護區，鑲嵌於該內連線結構上方之一介電層中；及一微機電系統裝置層，位於該介電層上方，其中該微機電系統裝置層包括一懸浮體，該懸浮體以一耦接一支撐結構之至少一支撐臂支撐，且該支撐結構位於該介電層上方，該懸浮體懸浮於該保護區上方。
- 如申請專利範圍第9項所述之半導體裝置，其中該支撐結構定義一第一周圍，該懸浮體定義一第二周圍，該保護區設 置於該第一和第二周圍之一邊緣，或與該第一周圍和第二周圍相連，且該保護區延伸通過該第一周圍或第二周圍之邊緣。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/673,223 US8987845B2 (en) | 2012-11-09 | 2012-11-09 | Method for the prevention of suspended silicon structure etching during reactive ion etching |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201419410A true TW201419410A (zh) | 2014-05-16 |
| TWI506694B TWI506694B (zh) | 2015-11-01 |
Family
ID=50680913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102140628A TWI506694B (zh) | 2012-11-09 | 2013-11-08 | 半導體裝置及形成半導體裝置之方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8987845B2 (zh) |
| TW (1) | TWI506694B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114988351B (zh) * | 2022-03-03 | 2024-03-26 | 武汉大学 | 一种drie工艺误差监测***及方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7128843B2 (en) * | 2003-04-04 | 2006-10-31 | Hrl Laboratories, Llc | Process for fabricating monolithic membrane substrate structures with well-controlled air gaps |
| US7785913B2 (en) * | 2006-02-23 | 2010-08-31 | Innovative Micro Technology | System and method for forming moveable features on a composite substrate |
| US7578189B1 (en) * | 2006-05-10 | 2009-08-25 | Qualtre, Inc. | Three-axis accelerometers |
| JP5376790B2 (ja) * | 2006-12-04 | 2013-12-25 | キヤノン株式会社 | センサ、及びその製造方法 |
| US8049326B2 (en) * | 2007-06-07 | 2011-11-01 | The Regents Of The University Of Michigan | Environment-resistant module, micropackage and methods of manufacturing same |
| EP2275384B1 (en) * | 2009-07-15 | 2012-02-22 | Nxp B.V. | Threshold acceleration sensor and method of manufacturing |
| US8217474B2 (en) * | 2009-12-28 | 2012-07-10 | Solid State System Co., Ltd. | Hermetic MEMS device and method for fabricating hermetic MEMS device and package structure of MEMS device |
| US8470628B2 (en) * | 2011-06-20 | 2013-06-25 | International Business Machines Corporation | Methods to fabricate silicide micromechanical device |
| US8497148B2 (en) * | 2011-07-22 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | MEMS devices and methods of forming same |
-
2012
- 2012-11-09 US US13/673,223 patent/US8987845B2/en active Active
-
2013
- 2013-11-08 TW TW102140628A patent/TWI506694B/zh active
-
2015
- 2015-03-23 US US14/664,967 patent/US9156685B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI506694B (zh) | 2015-11-01 |
| US20150191350A1 (en) | 2015-07-09 |
| US20140131818A1 (en) | 2014-05-15 |
| US8987845B2 (en) | 2015-03-24 |
| US9156685B2 (en) | 2015-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5602761B2 (ja) | 分離した微細構造を有する微小電気機械システムデバイス及びその製造方法 | |
| TWI556331B (zh) | 微機電裝置及其形成方法 | |
| US8551798B2 (en) | Microstructure with an enhanced anchor | |
| US8962367B2 (en) | MEMS device with release aperture | |
| KR100421217B1 (ko) | 점착 방지 미세 구조물 제조 방법 | |
| JP6108793B2 (ja) | 少なくとも１つの複数の厚さを有する活性部を備える構造を形成するための方法 | |
| US7932118B2 (en) | Method of producing mechanical components of MEMS or NEMS structures made of monocrystalline silicon | |
| CN104045050A (zh) | 具有各向同性腔的mems集成压力传感器件及其制造方法 | |
| JP2008534306A5 (zh) | ||
| US10889493B2 (en) | MEMS method and structure | |
| US8704317B2 (en) | Microstructure device with an improved anchor | |
| US9070699B2 (en) | Micromachined structures | |
| TWI506694B (zh) | 半導體裝置及形成半導體裝置之方法 | |
| US7160751B2 (en) | Method of making a SOI silicon structure | |
| TWI657038B (zh) | 半導體結構及其製造方法 | |
| TWI606007B (zh) | 採用複合基材的微機電元件以及其製作方法 | |
| JP4857718B2 (ja) | マイクロマシン混載の電子回路装置、およびマイクロマシン混載の電子回路装置の製造方法 | |
| US9000556B2 (en) | Lateral etch stop for NEMS release etch for high density NEMS/CMOS monolithic integration | |
| KR100377454B1 (ko) | 기능성 마이크로 소자의 희생층 제거 방법 | |
| WO2004024619A1 (ja) | 基板処理方法 | |
| JP2016022550A (ja) | 半導体装置およびその製造方法 |