TW201351484A

TW201351484A - 積體電路電容器及方法

Info

Publication number: TW201351484A
Application number: TW101119827A
Authority: TW
Inventors: Shih-Hung Chen; Kuang-Yeu Hsieh
Original assignee: Macronix Int Co Ltd
Priority date: 2012-06-01
Filing date: 2012-06-01
Publication date: 2013-12-16
Also published as: TWI489529B

Abstract

本發明係揭露一種電容器，此電容器包括一系列的山脊與溝渠及一互連區域於該積體電路基板之上，該系列的山脊與溝渠及該互連區域具有一電容器基礎表面，此電性導體自該互連區域電性連接該電極層以存取該電容器構件的該電極層。

Description

積體電路電容器及方法

本發明係關於一種電容器技術，特別是關於一種使用於積體電路中的電容器及其製造方法。

電容器是一種在兩個電極中間夾有一層絕緣材料的電子裝置。當這兩個電極之間存在有電壓差時，會在這兩個電極之間產生電場因此可以儲存電能。在一給定電壓通過這兩個電極時，此電容器中所能儲存的電能通常稱為其電容值。電極通常是不同形狀、輪廓和尺寸的平板。電容值通常是與此介電層的介電常數相關，且正比於相對電極的面積而與電極間的距離成反比。將兩個或以上的電容器並聯其整體電容值是個別電容值的總合。而將兩個或以上的電容器串聯其整體電容值將會小於任何一個的個別電容值。串聯的電容器通常是使用於高電壓的情況下因為高電壓會由這些電容器加以分割。於積體電路之外提供許多不同尺寸的電容器通常不會是一個問題，但是傳統的積體電路因為其尺寸的限制僅能提供相對較小的電容器。舉例而言，可參閱美國專利第5497016號。

一種電容器的範例包括一系列的山脊與溝渠，一互連區域，一彎曲堆疊平板電容器構件，以及一電性連接器。此系列的山脊與溝渠及一互連區域於一基板之上，該系列的山脊與溝渠及該互連區域具有一電容器基礎表面，其具有一彎曲的剖面輪廓於該系列的山脊與溝渠。此彎曲堆疊平板電容器構件，包含至少兩個電性導電電極層及介電層分隔該電極層，在該電容器基礎表面處產生一個或多個電容器的一堆疊。此電性連接器自該互連區域電性連接該電極層以存取該電容器構件的該電極層。此電容器的某些範例可以包括以下的一個或多個技術特徵：該電容器基礎表面是電性導電的且構成一電極層。該互連區域是與該系列的山脊與溝渠分離。該互連區域是在該山脊或溝渠至少一者之中。該電性導體通過該互連區域中的垂直介層孔，該垂直介層孔於該電極層的接觸墊上方，該電性導體與該接觸墊電性連接。每一個該電性導體是與該電極層的一接觸墊電性連接，與該電性導體電性連接的該接觸墊是透過安排成階梯狀電性連接。該系列的該山脊是位於該基板上方且延伸遠離該基板。該系列的該山脊是位於該基板的一溝渠內。

一種形成一電容器的方法之範例可以利用以下的方式進行：形成一系列的山脊於一基板之上，該系列的山脊由溝渠所分隔。也形成一互連區域於該基板上靠近及該系列的山脊與溝渠。該系列的山脊與溝渠和互連區域具有一電容器基礎表面。該山脊形成步驟的進行使得該電容器基礎表面具有凸出及下凹結構以定義一彎曲的剖面輪廓。形成交錯的電性導電電極層及介電層分隔該電極層於該電容器基礎表面以產生至少兩個彎曲平板電容器的一堆疊。在該互連區域電性連接該電極層與該電性導體以存取該電極層。此形成一電容器的方法之某些範例可以包括以下的一個或多個技術特徵：該山脊形成步驟包含形成該系列的介電山脊於該基板上的一溝渠內。該電性連接步驟包括：自該互連區域的一部分除去材料，該材料包覆該電極層的接觸墊；沈積一介電材料於該互連區域的該部分；形成介層孔通過該互連區域而至該接觸墊；以及在該介層孔中形成電性導體且將該電性導體與該接觸墊電性耦接。該電性連接步驟也包括產生該接觸墊的一階梯安排至與該電性導體的電性連接處。該電性連接步驟包括使用一組N個蝕刻幕罩以產生最多達2^N階層的接觸墊於該互連區域，每一個幕罩包括幕罩與蝕刻區域，N是至少為2的整數，x是該幕罩自x=0開始的序列數目，使得一幕罩x=0、另一幕罩x=1直到x=n-1；使用該幕罩以一事先選取的順序蝕刻該互連區域N次以產生接觸開口延伸至每一電極層；該蝕刻步驟包含對序列X的每個幕罩蝕刻通過2^N個電極層。每個蝕刻幕罩交互覆蓋2^X幕罩區域及裸露2^X蝕刻區域使得x=0光阻幕罩交互覆蓋2⁰接觸墊及裸露2⁰接觸墊，x=1光阻幕罩交互覆蓋2¹接觸墊及裸露2¹接觸墊，且x=2光阻幕罩交互覆蓋2²接觸墊及裸露2²接觸墊。該交錯的電性導電電極層及介電層形成步驟形成至少四個彎曲平板電容器的一堆疊。該介電山脊形成步驟的進行使得該山脊具有山脊高度、山脊寬度和溝渠寬度。該介電山脊形成步驟的進行使得該山脊高度的平均值與該山脊寬度的平均值之一比值是在3~20的範圍。

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，

本發明之某些實施例，會在下列實施方式的章節中搭配圖式被描述，其中僅顯示某些而並非全部的實施例。然而，本發明不同的實施例可以具有不同的型態且不應視為限制本發明；而是這些實施例之提供係為使本說明書之揭露滿足專利法之要求。本領域技術人士可以理解在本發明所揭露的精神下可以有許多變化的實施方式。而不同實施例中的類似元件則通常使用類似的參考標號。

業界已熟知電容器在電子電路中是非常有用的，但是將其用在半導體中會是十分昂貴且難以製造的。電容器可以用來幫助減少電壓的變動且可以用來幫助於例如是靜態隨機存取記憶體、動態隨機存取記憶體、快閃記憶體等記憶體中儲存資料，可以是在正常的操作中或是不預期的斷電情況下使用。雖然目前已可以在系統階級中提供如此的電容器，但是仍希望能夠在節省系統成本、電壓及可靠性等考量因素下在半導體階級也提供可用的電容器。

請參閱第1圖，其顯示根據本發明一範例實施例之積體電路電容器10，此種積體電路電容器10通常是積體電路的一部分。積體電路電容器10可以提供積體電路具有低成本及高密度的電容。積體電路電容器10包括一基板12，基板12的上半部具有一個以山脊狀延伸的基板表面14，這些山脊16之間則由溝渠15分隔。山脊16與基板表面14通常是由相同的材料構成，其也可以是由不同的材料構成。在某些範例中，例如第1~12圖中的某些範例，山脊16是形成於基板12的上半部之溝渠15內而其他的範例中山脊16是形成於基板12的上半部之溝渠15的上方。在第1圖的範例中，山脊16與基板12的上半部是由相同的材料構成。為了簡化起見，基板12的上半部在此說明書中通常簡稱為基板12。

將於以下描述，在其他的範例中，山脊16可以是半導體或是導體材料且與其正下方的基板12的上半部以下之積體電路主要部分基板具有某種程度的隔離。在如此的範例中，山脊16及基板12的上半部可以作為電性導電電極層20。形成山脊16的方法包括以微影為基礎的蝕刻製程以及其他技術。形成由溝渠15分隔之山脊16的特定方法係根據許多不同的考量而決定，例如所使用的材料、溝渠的深度、溝渠的深寬比等等因素。一種減少溝渠15間的間距小於微影製程最小間距的方法是使用雙重或是四重圖案化，其某些時候稱為多重圖案化。通過此方式通常一個單一光罩可以用來產生一系列的並聯材料線於此基板上。之後可以使用不同的方法將並聯材料線轉換成多重的並聯材料線。潘曉及Bruce W.Smith等人在其論文"Analysis of Higher-Order Pitch Division for Sub-32nm Lithograph,Optical Microlithography XXII,Proc.of SPIE Vol.7274,72741Y,2009年，中揭露許多不同的方法。此多重圖案化方法也2010年12月29日所申請之在標題為"Multiple Patterning Method"的美國專利申請案12/981121中描述，其與本發明具有相同的申請人與發明人。

如第1圖中所示，一彎曲的平板電容器18之堆疊17形成於基板12之上且介電山脊16跟隨著此彎曲的路徑而具有凹面部分及凸面部分。堆疊17具有第一及第二彎曲的平板電容器18，每一個彎曲平板電容器包括一組電性導電電極層20且具有介電層22將此電極層20分隔。在現實中，可以使用例如四個或八個的彎曲平板電容器18。此外可以使用例如一千個或更多的山脊16。然而，為了簡化起見圖中僅顯示兩個山脊和電容器。堆疊17由介電填充層24所覆蓋。

在第1~9圖的範例中，山脊16和基板12的上半部是介電材料。因為此種材料已經在業界廣泛使用所以最好是使用氧化矽作為山脊16。此外，也可以使用例如是氮化矽的低介電常數材料或是其他的低介電常數材料。在某些範例中，此電容器結構使用稱為一粗造表面導體使得山脊16和基板12的上半部可以由導體構成，且因此作為電性導電電極層。通常而言，此導體可以是金屬或是複合金屬，包含鋁、銅、鎢、鈦、鈷和鎳。此導體也可以是金屬化合物，例如氮化鉭、氮化鉭及以鋁銅或是半導體化合物，例如濃摻雜的矽(使用砷、磷、硼等雜質)；矽化物包括矽化鈦、矽化鈷等。此外，典型的介電材料例如氧化矽、氮化矽、氮氧化矽。然而，最好是具有介電係數大於氧化矽的高介電常數材料例如HfO_x、HfON、AlO_x、RuO_x、TiO_x。此介電材料也可以是多層介電材料，例如氧化矽/氮化矽/氧化矽(ONO)，氧化矽/高介電常數材料/氧化矽(O/high k/O)，其提供較高的介電常數且可以避免電容洩漏。

第2圖是此結構的三維立體示意圖，顯示介電山脊16自基板12的表面14向外延伸且由溝渠15分隔。山脊16具有一上牆表面25及側壁表面27。山脊16由在第一方向28延伸的溝渠寬度26分隔。電性導電電極層20與介電層22的數目主要是由溝渠寬度26的尺寸決定。山脊16具有在第一方向28延伸的山脊寬度30及在第二方向34延伸的山脊高度32。山脊16具有在第三方向38延伸的山脊長度36。首先，第一方向28、第二方向34和第三方向38通常是互相垂直。當積體電路導管10於一溝渠內形成，山脊高度32通常是相當於溝渠的深度。平均山脊高度32與平均山脊寬度30的比值最好是很大，例如100，以增加單位面積中的電容值。在目前的技術下，平均山脊高度32與平均山脊寬度30的比值通常是在3~20的範圍間。溝渠寬度26則必須是第1圖中堆疊17厚度39的兩倍。

第3圖顯示第2圖的結構於順形沈積電極層20於介電山脊16的上牆表面25及側壁表面27及裸露的基板表面14之上後的剖面圖。電極層20通常是金屬或是其他導電材料。第4圖顯示第3圖的結構於順形沈積介電層22於電極層20之上後的剖面圖。根據良率的考量電極層20最佳的平均厚度大約是10~100奈米，介電層22最佳的平均厚度則是大約10~100奈米。根據介電層22直接穿隧漏電流的考量以及電極層20導通的考量，每一層的最小厚度需大於3奈米。介電層22必須足夠厚以防止由以下式子特性化的富勒-諾德漢(FN)問題。V/t<6百萬伏特/公分，其中V是操作電壓，t是介電層厚度。舉例而言，假如V=3伏特，t>3V/(6^＊10^6V/cm)=當介電層是氧化矽且操作電壓是3伏特時其厚度t>5奈米。

此介電層22之一種合適的沈積技術為，舉例而言，原子層沈積(ALD)，高密度電漿化學氣相沈積(HDCVD)，低密度電漿化學氣相沈積(LDCVD)等等，其係根據所使用的材料決定。沈積電極層20和介電層22的製程繼續直到產生合適數目的彎曲的平板電容器18。溝渠寬度26的尺寸及溝渠寬度26與山脊高度32的比值通常限制了電極層20和介電層22的數目。溝渠寬度26的尺寸通常大於山脊寬度30。

第5圖顯示第4圖的結構於沈積四層電極層20與四層介電層22而產生兩個彎曲的平板電容器18堆疊17後的剖面圖。電極層20和介電層22可以繼續如圖中所示電極層延伸40和介電層延伸42至一互連區域44。在此範例中，互連區域44中的電極層延伸40和介電層延伸42具有與沈積在介電山脊16的上牆表面25之對應電極層20和介電層22相同的高度。在其他的範例中，例如當介電山脊16並不是形成於溝渠內時，互連區域44中的電極層延伸40和介電層延伸42可以與沈積在基板表面14之對應電極層20和介電層22具有相同的高度。互連區域44也可以在一個或多個介電山脊16之上或是一個或多個溝渠15之下產生，而不是在分離的互連區域；在如此情況中，通常可以不需要電極層延伸40。

在一範例中，具有並聯連接電容器18之一積體電路電容器的結合之整體電容值是至少為10pF。在如此範例中，積體電路電容器形成於1000個山脊16上具有兩層電極層20由介電層22分隔，且具有平均山脊寬度30約為200奈米，平均山脊高度32約為2微米，平均山脊長度36約為2微米及平均溝渠寬度26約為200奈米。電極層20的平均厚度約為10奈米且介電層22的平均厚度約為10奈米。

第6~9圖顯示一系列產生電性導體46的製程剖面圖，第9圖顯示互連區域44中電極層延伸40的接觸提供此堆疊平板電容器構件17之彎曲平板電容器18的電性存取路徑。在第1~5圖的範例中，顯示四層電極層20與四層介電層22，而在第6~9圖中，顯示八層電極層20與八層介電層22以更清楚地顯示產生這些彎曲平板電容器18彼此之間以及與積體電路中其他元件間互連的電性導體46之二元製程。這些不同的電極層延伸40在圖中被辨識為電極層延伸40.0到40.7，而以最上方是40.0。而與對應的電極層延伸40接觸之電性導體46在圖中標示為0到7。介電層延伸42也以類似的方式標號。當互連區域44是在一個或多個介電山脊16之上或是一個或多個溝渠15之下時，則電極導體46會直接與電極層20接觸而不需要電極層延伸40。在上述的範例中，積體電路電容器10形成於基板的溝渠內具有降低整個結構高度的優點。

第6圖顯示一第一光阻幕罩50產生於電性導體的位置 0、2、4、6及位置7遠端處的介電層延伸42。由光阻幕罩所覆蓋的區域有時稱為幕罩區域。第一光阻幕罩50沒有覆蓋的區域，有時稱為蝕刻區域，則會蝕刻一層通過介電層延伸42及電性導體46以創造出第6圖中的結構。之後，如第7圖所示，第一光阻幕罩50被移除且隨後第二光阻幕罩54產生於第6圖中的結構之上以覆蓋電性導體的位置0、1、4、5及位置7遠端處。此結構然後將裸露區域蝕刻兩層以創造出第7圖中的結構。之後，第二光阻幕罩54被移除且隨後形成第三光阻幕罩58以覆蓋電性導體的位置0、1、2、3及位置7遠端處。此結構之裸露區域然後被蝕刻四層以創造出第8圖中所示的結構。

之後，第三光阻幕罩58被移除且一個選擇性的順形介電層材料可以沈積於裸露的表面，包括於此階梯狀打線墊60，以產生介電阻障層62。阻障層62係用來作為蝕刻停止層且可以是單層氮化矽。介電填充層24則沈積於此完成結構之上。然後通過介電填充層24及通過包覆每一個電極層延伸40.0到40.7的打線墊60之介電阻障層62而形成適當的介層孔。然後形成電性導體46於介層孔內以提供電極層延伸40的打線墊60之電性連接且因此與彎曲平板電容器18的電極層20之電性連接。電性導體46可以使用之同所討論過的相同電性導電材料。然而，最好是摻雜矽、鎢和銅因為業界早已熟知這些電性導電材料的化學機械研磨特性。對應於位置0~7的電性導體46辨識為46.0到46.7。

可以使用超過一個互連區域44以存取不同階層中的打線墊60。在不同階層中的某些或全部的打線墊60可以由相同或不同的互連區域44存取。

產生電性導體46的製程可以被稱為二元製程，因為其根據2⁰、...2^n-1，其中n是蝕刻步驟的數目。即，第一光阻幕罩50交錯地包覆2⁰打線墊60及裸露2⁰打線墊60；第二光阻幕罩54交錯地包覆2¹打線墊60及裸露2¹打線墊60；第三光阻幕罩58交錯地包覆2²打線墊60及裸露2²打線墊60；以此類推。使用此二元製程，n個幕罩可以為2ⁿ個電性導體46提供存取至2ⁿ個打線墊60。因此，使用3個幕罩可以為8個電性導體46提供存取至8個打線墊60。使用5個幕罩可以為32個電性導體46提供存取至32個打線墊60。蝕刻步驟的順序不一定是要以n-1=0、1、2、...的順序進行。舉例而言，第一蝕刻步驟可以是n-1=2、第二蝕刻步驟可以是n-1=0而第三蝕刻步驟可以是n-1=1。此結果會與第8圖中所示的結構相同。

更多將電性導體46與打線墊60電性連接的類似技術及方法之訊息揭露於2011年3月16日所申請之標題為"Reduced Number of Mask for IC Device with Stacked Contact Levels"的美國專利申請案13/049303及2011年5月24日所申請之標題為"Multilayer Structure and Making Method"的美國專利申請案13/114931中描述，在此處引為參考資料，這兩篇專利申請案與本發明具有相同的申請人。

第9圖的範例中具有四個彎曲平板電容器18與電性導體46.0和46.1、46.2和46.3、46.4和46.5、46.6和46.7連接。為了形成一個大電容的電容器，在第10圖中標示為C₀₁、C₂₃、C₄₅、C₆₇各自的電容器，可以被並聯地放置。為了這樣進行，將電性導體46.0、46.2、46.4和46.6短路作為第一電極47，且將電性導體46.1、46.3、46.5和46.7短路作為第二電極48。在另一範例中，如第11圖所示，顯示將每一個電容器C₀₁、C₂₃、C₄₅、C₆₇串聯。而第11圖中範例的整體電容值C_T會小於任何一個串聯在一起的單獨電容值當使用於高電壓情況下是有用的，因為每一個電壓器僅會看到整體電壓的一部分。第12A和12B圖顯示電容器C₀₁、C₂₃並聯且電容器C₄₅、C₆₇是分離的。第12A圖的示意圖顯示介於電性導體46.0~46.7與主要電路51間的連接。另一範例則顯示於第13圖；在此範例中，電性導體46.2和46.5與地連接使得電極層20和電極層延伸40連接的電性導體46.2和46.5作為電容器C₀₁和C₃₄以及電容器C₃₄和C₆₇間的屏障。

積體電路電容器10可以使用於許多情況中。舉例而言，一個較大電容值的電容器可以作為一電源緩衝器。此種設計可以藉由將電源供應電壓的震盪阻尼化使得其更加平穩而減少電源穩定性的問題。被設計用來作為電源緩衝器的積體電路電容器10可以大約是與主要電路51相同的尺寸；請參閱第14和15圖。在某些情況下，如第15圖中所示，此主要電路可以是一主要晶片52的一部分而積體電路電容器可以是另一積體電路電容器晶片10a的一部分，兩者晶封裝在一共同的基板56上。然而，良率問題可以導致選擇使用兩個或更多較小的積體電路電容器10而不是一個較大的積體電路電容器，如第16和17圖中所示。在其他例如是動態隨機存取記憶體用途中的積體電路電容器10則可以是一個相對小的電容器。

積體電路電容器10可以被設計為嵌入多重晶片之中，如第14和第16圖所示。積體電路電容器10也可以是在晶片外的設計使得僅有電容器是晶片中的一部分。請參閱第15和第17圖所示，積體電路電容器晶片10a可以放置在一多重晶片承載器上或是具有此晶片10a的多重晶片堆疊與主要電路中的其他元件藉由舉例而言打線或是覆晶或是經由穿過矽基板介層孔(TSV)等方式連接。

於測試之後，一特定的彎曲平板電容器18或許被發現是在正常的電容值之外。舉例而言，於測試之後，一此彎曲平板電容器18在電性導體46.6和46.7間的電容器C₆₇被發現具有電容值7.5pF而不是所設計的10pF。與電性導體位置6和7所對應的電極層延伸40.6和40.7放置在一個盒子中指示由相關電極層所形成的電容器並不符合規範。彎曲平板電容器18的電容器C₆₇則可以被打入等級較差的電容值7.5pF。但是，然而，電容器C₆₇若是被認為是具有瑕疵的，則被標示為壞掉的電容器而不會被使用。然而，具有壞掉電容器的次級積體電路電容器10仍可以被用成如第15和第17圖中所示的分離積體電路電容器晶片10a。或是替代地，此瑕疵電容器可以使用類似於記憶體錯誤功能的方式修復。一種此種修復的方式是解決自瑕疵電容器至一單獨電容器間的連接使用類似於第19和第20圖中所示的積體電路電容器晶片10b所產生之一組備援積體電路電容器來達成。備援積體電路電容器晶片10b可以是如第17圖中的分離安置的積體電路電容器晶片10a或是如第15圖中的嵌入積體電路電容器晶片10。通常是主要電路51一部分的控制電路可以用來控制此重新定址的功能。如此的功能可以如傳統般使用雷射切割或是電性熔絲或是嵌入式快閃記憶體(非揮發記憶體或是電阻式隨機存取記憶體)程式碼的方式達成。

在一表面區域中不再是僅形成一個積體電路電容器10，許多不同的積體電路電容器10可以在相同的表面區域中產生使得任何瑕疵電容器可以減少瑕疵所造成的傷害。如此的結果顯示於第21圖中。當然此中方案仍必須在因為增加積體電路電容器10而可產生更多瑕疵的可能性之間取得平衡。

在某些半導體裝置中，此晶片中電壓實際輸入的位置與電壓使用的位置或許是距離很遠的。如此的距離或許彙造成晶片中電壓實際輸入的位置與電壓使用的位置間的電阻是很大的足以嚴重地影響實際使用處的電壓。如此的鉅離或許也會大到造成晶片中電壓實際輸入的位置與電壓使用的位置間的傳輸時間延遲。為了幫助減少這些效應，可以對相同組的彎曲平板電容器18形成複數個互連區域44於相同晶片中圍繞著此操作元件。藉由如此的做法可以允許同時提供電壓至相同電極層20上的不同位置或是至不同的電極層20。藉由如此的做法可以減少再不同使用位置間的電壓差異且也可以減少施加此電壓至整個電極層所需要的時間。

上述的描述中使用了一些名詞例如之上、之下、頂部、底部、上方、下方等等。這些名詞僅是用來幫助理解本發明並非是限制本發明的範圍。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。舉例而言，第1圖中顯示溝渠寬度26的一部分係填充有介電填充層24；在其他的範例中，整個溝渠寬度26係填充有電極層和介電層20、22。

此處所提到之所有專利、專利申請以及論文均引用為參考資料。

10‧‧‧積體電路電容器

10a‧‧‧積體電路電容器晶片

10b‧‧‧備援積體電路電容器

12‧‧‧基板

14‧‧‧基板表面

15‧‧‧溝渠

16‧‧‧山脊

17‧‧‧堆疊

18‧‧‧彎曲的平板電容器

20‧‧‧電極層

22‧‧‧介電層

24‧‧‧填充層

25‧‧‧上牆表面

27‧‧‧側壁表面

28‧‧‧第一方向

30‧‧‧山脊寬度

32‧‧‧山脊高度

34‧‧‧第二方向

36‧‧‧山脊長度

38‧‧‧第三方向

39‧‧‧堆疊厚度

40‧‧‧電極層延伸

42‧‧‧介電層延伸

44‧‧‧互連區域

46‧‧‧電性導體

50‧‧‧第一光阻幕罩

51‧‧‧主要電路

52‧‧‧主要晶片

54‧‧‧第二光阻幕罩

58‧‧‧第三光阻幕罩

6‧‧‧階梯狀打線墊

62‧‧‧介電阻障層

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1圖顯示根據本發明一範例實施例之積體電路電容器。

第2圖顯是第1圖所示之積體電路電容器中介電山脊自基板向外延伸的三維立體示意圖。

第3圖顯示第2圖的結構於順形沈積電極層於介電山脊的上牆表面及側壁表面及裸露的基板表面之上後的剖面圖。

第4圖顯示第3圖的結構於順形沈積介電層於電極層之上後的剖面圖。

第5圖顯示第4圖的結構於沈積四層電極層與四層介電層而產生兩個彎曲的平板電容器堆疊後的剖面圖。

第6~9圖顯示一系列產生電性導體於一互連區域且與電極層延伸接觸的製程剖面圖，例如是第5圖中的範例所示，以提供此彎曲平板電容器的電性存取路徑。

第10圖顯示並聯之電容器的示意圖，以提供具有較大電容的電容器。

第11圖顯示串聯之電容器的示意圖。

第12和12A圖顯示一範例中的兩個電容器是並聯的而另兩個電容器是分離的。

第13圖顯示兩個接地的電性導體以作為相鄰電容器間的屏障之示意圖。

第14圖顯示一個主要電路與一個單一相對大的積體電路電容器晶片嵌入於一多層晶片之簡要示意圖。

第15圖顯示一個晶片外設計之簡要示意圖，其係將主要電路與一個相對大的積體電路電容器晶片安置於一共同基板上。

第16圖顯示一個主要電路與多個相對較小的積體電路電容器晶片嵌入於一多層晶片之簡要示意圖。

第17圖顯示一個將主要電路嵌入於一個主要多層晶片且多重、較小的積體電路電容器晶片安置於此主要多層晶片上之簡要示意圖。

第18圖建議於測試後，單獨的彎曲平板電容器可以被測試，且假如需要的話一個異常的彎曲平板電容器可以重新標示其真正的電容值。

第19和20圖建議於發現瑕疵電容器後，在一個或多個積體電路電容器之外使用一備援積體電路電容器晶片來取代此瑕疵電容器。

第21圖建議於在積體電路電容器晶片區域中產生複數個積體電路電容器以減少瑕疵電容器的影響。