TW201339544A

TW201339544A - 具機電隔離功能的微機電壓力感測器

Info

Publication number: TW201339544A
Application number: TW101110184A
Authority: TW
Inventors: Kun-Lung Chen
Original assignee: Windtop Technology Corp
Priority date: 2012-03-23
Filing date: 2012-03-23
Publication date: 2013-10-01
Also published as: TWI475194B

Abstract

本發明係揭示一種整合性單晶片微機電系統壓力感測器，包括互補金氧半(Complementary Metal Oxide Semiconductor，CMOS)基層、N+佈植摻雜矽層、場氧化矽(FOX)層、複數個形成CMOS阱的佈植摻雜矽區、用選擇性離子佈植形成薄膜且進一步包括佈植摻雜矽層及未摻雜矽層的雙結多晶矽層、第二未摻雜多晶矽層、複數個形成CMOS源極/汲極的佈植摻雜矽區、用多晶矽構成以形成多個CMOS電晶體閘極的閘極多晶矽層、嵌入互連接觸層的氧化矽層、複數個交錯接觸孔層的金屬層、氮化物沉積層、下凸金屬(UBM)層以及複數個錫球，其中該CMOS阱、CMOS電晶體源極/汲極以及CMOS閘極形成CMOS電晶體。N+佈植摻雜矽層以及佈植摻雜/未佈植摻雜組合多晶矽層係形成密封真空腔室。

Description

具機電隔離功能的微機電壓力感測器

本發明係有關於一種整合性單晶片微機電系統(Micro Electro Mechanical System，MEMS)裝置，尤其是用互補金氧半(Complementary Metal Oxide Semiconductor，CMOS)製程、覆晶凸塊封裝(Flip Chip Bumping package)或晶圓級封裝(Wafer Level Package，WLP)技術建構而具機電隔離(mechanical/electrical isolation)能力的MEMS裝置。

由於在可攜式電子裝置的應用範圍廣大，微機電系統(MEMS)裝置已經長久被關住。例如，當作高度計的MEMS壓力感測器，最近已經因為可攜式電子裝置，比如智慧型手機，的應用而獲得注意。MEMS壓力感測器可分為電阻式或電容式。然而，大部分的MEMS壓力感測器是用分離的MEMS壓力感測器及積體電路(Application Specific Integrated Circuit，ASIC)雙晶片做成，而最終產品是藉在印刷電路板(PCB)基板的頂部上的打線連接而組裝。

圖1顯示具有雙晶片結構之MEMS壓力感測器的傳統結構示意圖。如圖1所示，MEMS壓力感測器的雙晶片結構包括當作基底用的PCB 101、複數個連接墊102、互補金氧半(CMOS)電路103、覆蓋CMOS電路103的環氧樹脂104、MEMS電路105、用以包圍整個結構的側壁106、打線墊107、上蓋108以及用於環境空氣壓力的空氣流通孔109，其中MEMS電路105進一步包括玻璃/矽電路105a以及薄膜105b。如圖1所示，傳統的雙晶片MEMS壓力感測器需要打線連接及複雜的封裝，比如側壁、上蓋及上蓋中用於環境空氣壓力的空氣流通孔。

使用打線連接的雙晶片解決方案的問題在於，接線基本上是導電天線，它會拾取高頻雜訊，而高頻雜訊的諧振若是在低頻帶則會干擾其頻率範圍內的信號。上述雙晶片技術的另一缺點是封裝成本太高。因此，很需要一種具有高可靠度及同時具有低成本的MEMS壓力感測器。

本發明製作的MEMS壓力感測器克服上述傳統技術的缺點。本發明之主要目的在提供一種整合性單晶片MEMS裝置，並利用覆晶封裝及離子佈植技術以達成機電隔離的效果。

本發明之另一目的在提供一種整合性單晶片MEMS壓力感測器，具有高可靠度及低製作成本。

為達成上述目的，本發明提供一種整合性單晶片MEMS壓力感測器，具有覆晶凸塊封裝或晶圓級封裝(WLP)能力。本發明的整合性單晶片MEMS壓力感測器係結合特殊應用積體電路(ASIC)CMOS及MEMS及覆晶封裝技術製作完成。由下而上，本發明整合性單晶片MEMS壓力感測器的結構包括一CMOS基層、一N+佈植摻雜矽層、一場氧化矽(field oxide，FOX)層、複數個形成多個CMOS阱的佈植摻雜矽區、一雙結多晶矽層、一第二未摻雜多晶矽層、複數個形成CMOS源極/汲極的佈植摻雜矽區、一閘極多晶矽層、一氧化矽層、複數個金屬層、一氮化物沉積層、一下凸金屬(Under Bump Metal，UBM)層以及複數個錫球，其中雙結多晶矽層進一步包括佈植摻雜矽層及未摻雜矽層，該閘極多晶矽層是用多晶矽構成，藉以形成多個CMOS電晶體閘極，該氧化矽層是被互連接觸層嵌入，該等金屬層是與複數個接觸孔洞層交錯，金屬層以及交錯的接觸孔洞層的數目可依據ASIC設計而調節，該UBM層及該等錫球形成覆晶凸塊層。也值得注意的是，該N+佈植摻雜矽層與佈植摻雜/未佈植摻雜組合多晶矽層係形成密封真空腔室。

本發明的上述及其他目的、特性、特點及優點將由小心閱讀在此所提供之詳細說明及適當參考所附圖式而變得更佳了解。

以下配合圖式及元件符號對本發明之實施方式做更詳細的說明，俾使熟習該項技藝者在研讀本說明書後能據以實施。

圖2顯示依據本發明製作成具MEMS壓力感測器功能的具單晶片結構之MEMS裝置的示範性實例剖示圖。如圖2所示，本發明的整合性單晶片MEMS壓力感測器係結合ASIC CMOS及MEMS及覆晶封裝技術製作完成。由下而上，本發明整合性單晶片MEMS壓力感測器的結構係包括一CMOS基層201、一N+佈植摻雜矽層202、一場氧化矽(FOX)層203、複數個形成多個CMOS阱的佈植摻雜矽區204、一雙結多晶矽層(two-tier polysilicon layer)205、一第二未摻雜多晶矽層206、複數個形成CMOS電晶體源極/汲極的佈植摻雜矽區207、一閘極多晶矽層208、一氧化矽層217、複數個金屬層、一氮化物沉積層218、一下凸金屬(UBM)層219以及複數個錫球220，其中雙結多晶矽層205進一步包括一佈植摻雜矽層205a及一未摻雜矽層205b，該閘極多晶矽層208係用多晶矽構成，藉以形成多個CMOS電晶體閘極，互連接觸孔層209嵌入在氧化矽層217內，該等金屬層是與複數個接觸孔洞層交錯，該UBM層219及該等錫球220形成一覆晶凸塊層，本示範性實施例顯示四金屬及三接觸孔洞層，包括第一金屬層210、第一接觸孔洞層211、第二金屬層212、第二接觸孔洞層213、第三金屬層214、第三接觸孔洞層215以及第四金屬層216。也值得注意的是，N+佈植摻雜矽層202及第二未摻雜多晶矽層206形成一密封真空腔室206a。

每一層均可使用複數個較佳材料。以下說明只是解釋性的目的，而非限定性。相對等的材料也可用以取代所說明的材料。例如，CMOS基層201是P摻雜CMOS基層。場氧化矽(FOX)層203可由氧化矽SiO₂做成，而複數個佈植摻雜矽區207形成CMOS電晶體源極/汲極。該等CMOS阱、該CMOS電晶體源極/汲極以及該等CMOS閘極(亦即閘極多晶矽層208)形成多個CMOS電晶體。互連接觸層209、第一接觸孔洞層211、第二接觸孔洞層213及第三接觸孔洞層215係較佳的由比如Ti/TiN/CVD-W做成。第一金屬層210、第二金屬層212、第三金屬層214以及第四金屬層216是由CMOS金屬做成，比如TiN/Cu/TiN或TiN/AlSi/TiN。值得注意的是，該等金屬層及交錯的該等接觸孔洞層的數目可依據ASIC設計而調節，且與該等接觸孔洞層交錯的該等金屬層係一起形成切刻密封(scribe seal)。氮化物沉積層218可由比如氮化矽(Si₃N₄)做成。UBM層219係較佳的為Al/NiV/Cu，而該等錫球220可由比如錫(Sn)做成。

圖3A至3R顯示製作本發明整合性單晶片MEMS壓力感測器結構的製作製程之實施例的示意圖。然而，圖3A至3R中的製程及構成步驟只是解釋性，而非限定性。以其他製程所製作的整合性單晶片MEMS壓力感測器也是在本發明整合性單晶片MEMS壓力感測器結構的範圍內。

圖3A顯示MEMS區中濕式矽蝕刻後的CMOS基層201，是MEMS深溝槽氧化矽(Deep Trench Oxide，DTO)製程的第一步驟。矽蝕刻的深度定義出依據本發明MEMS電容性壓力感測器裝置的二電容器平板之間的間隙。矽蝕刻的深度係較佳的為大約1-3um。圖3B的示意圖係顯示光阻圖案201a接著用於選擇性N+離子佈植摻雜以形成N+佈植摻雜矽層202，且然後形成對P-基層201的N+P接面。N+佈植摻雜矽層202當作MEMS裝置的底部平板電極。圖3B顯示N+佈植摻雜矽層202係偏離凹陷矽區202a。該偏離的目的是要隔離機械MEMS功能及電氣MEMS功能，以使得電氣功能被最佳化，而不受MEMS裝置的機械目的所限制，其目的在後續說明中將變得更為清楚。如圖3C所示，進行約1-3um的低壓化學氣相沈積(LPCVD)厚氧化矽沉積以及之後氧化矽的化學機械研磨(Chemical Mechanical Polish，CMP)製程以將晶圓表面平坦化。在圖3C的結束時，MEMS DTO製程也完成。N+離子可為砷或磷，或二者之結合。

在圖3D中，晶圓經過標準CMOS淺溝槽隔離(Shallow Trench Isolation，STI)製程，藉以在CMOS區中形成場氧化矽(FOX)層203。在本發明中，上述的MEMS DTO製程是在MEMS區中形成深溝槽氧化矽，而STI製程是在CMOS區中形成淺溝槽氧化矽隔離。在圖3E中，進行具高能離子佈植的CMOS阱光阻圖案203a。圖3F顯示在移除光阻圖案203a之後，接著沉積未摻雜矽層205b，用以形成MEMS薄膜，其較佳的厚度是0.3-0.6um，緊接著是選擇性離子佈植(佈植摻雜多晶矽層205a)，藉以摻雜用於機電隔離的薄膜。佈植摻雜多晶矽層205a及未摻雜多晶矽層205b一起形成雙結多晶矽層205。圖3G顯示MEMS薄膜在用光阻圖案蝕刻後緊接著移除光阻的示意圖。在圖3H中，進行CMOS高溫阱驅入製程，通常是1000-1100℃，3-4小時，藉以形成多個CMOS阱204。既然多晶矽薄膜已是沉積在DTO的頂部上，且離子佈植的雜質是在CMOS高溫阱驅入之前已形成，所以CMOS阱驅入製程的高溫將對佈植摻雜多晶矽薄膜進行退火。因為高溫退火也會大幅降低多晶矽的機械應力，所以本發明使用CMOS高溫阱驅入製程以獲得低機械應力薄膜。低機械應力薄膜是MEMS應用的較佳選擇。相同的高溫也對圖3B中的佈植N+離子進行退火，藉以用當作電容器之底部平板的N+佈植摻雜矽層202，形成對P-基層的N+接面。DTO製程因此提供三個關鍵目的：(a)定義出電容器平板間的距離及電容值，(b)藉將佈植薄膜安置於氧化矽表面頂部，而借由CMOS高溫阱驅入製程退火以減輕薄膜機械應力，以及(c)形成用於薄膜移動的密封腔室，此將在稍後說明中變成更為清楚。

如上述圖3F所示，薄膜上的離子佈植是偏離DTO區。偏離離子佈植的目的是要降低電容器平板的寄生電容值。電容器平板的未摻雜區是非導電，並具有介電質的特性。選擇性離子佈植摻雜係調節頂部及底部電容器平板的導電區在水平方向上之距離，以使得寄生電容值被極小化，且導電平板的有效主動電容值被極大化。利用佈植層的適當佈局以摻雜MEMS電容器平板的電極，二電極之間的寄生耦合電容值可大幅降低至接近零，且有效的主動移動薄膜電容值會變成整個MEMS電容器的主導電容值。因此，圖3H所示，藉對薄膜進行離子佈植，在邊緣撐住薄膜的機械目的達成後同時也將電容電極間的寄生電容降到趨近於零值。值得注意的是，N+佈植摻雜多晶矽是用以當作薄膜的實例，然而，當多晶矽薄膜的機械特性被認為有必要或其他考慮時也可使用P+硼摻雜多晶矽。如圖3I所示，製程然後進行多晶矽圖案及蝕刻步驟，藉以在薄膜區中形成多個氧化矽釋放開口205c。然後進行氧化矽釋放光阻圖案205d及氧化矽釋放步驟，如圖3J所示。在光阻圖案205d被移除後，晶圓接著經過等向共形LPCVD非摻雜多晶矽沉積，藉以形成非摻雜多晶矽層。由於沉積的等向本性，空腔室的底部及側壁是被填充非摻雜LPCVD多晶矽(第二未摻雜多晶矽層206)，直到多晶矽所穿過的孔洞被完全填滿並密封為止，如圖3K所示。在孔洞直徑D等於二倍的沉積多晶矽厚度T時，D=2T，該等開口被密封。圖3L顯示在CMOS區上的第二未摻雜多晶矽層206被圖案化及蝕刻掉之結構的示意圖。形成電容性壓力感測器的二電容器平板之間的寄生電容值係藉偏離底部平板(N+佈植摻雜矽層202)及頂部平板(雙結多晶矽層205)中的佈植區而被大幅降低。N+佈植摻雜矽層202與雙結多晶矽層內佈植摻雜多晶矽層205a的重疊區域是有效的主動電容器平板。因為在機械錨區的重疊區域是未摻雜，且因而為非導電性，所以寄生電容值被極小化。製程繼續將在CMOS區域內表面殘餘的氧化矽被圖案化及蝕刻移除。緊接著熱生長高品質閘極氧化矽，然後利用多晶矽沉積以形成閘極多晶矽層208。閘極多晶矽層208然後被圖案化及蝕刻而形成複數個CMOS電晶體閘極，緊接著電晶體源極/汲極佈植並退火，藉以形成多個CMOS電晶體，如圖3M所示。CMOS電晶體源極/汲極退火製程步驟也對第二未摻雜多晶矽層206進行退火，其機械應力因之減輕。由此產生的晶圓然後沉積CMOS內層間氧化矽(Inter-Level-Oxide，ILD)，及平坦化CMOS ILD如圖3N所示。然後接着形成接觸孔層209及第一金屬層210。

圖30顯示頂部平板摻雜多晶矽(佈植摻雜多晶矽層205a)電極及底部平板N+電極(N+佈植摻雜矽層202)係經由互連接觸孔層209而與第一金屬層210接觸。在圖3P中，該晶圓然後進行CMOS互連線製程。在金屬層之間的CMOS多層氧化矽(Multi-Level-Oxide，MLD)內包含了第一接觸孔洞層211、第二接觸孔洞層213及第三接觸孔洞層215，及從第二金屬層212到第四金屬層216。二電容器平板(N+佈植摻雜矽層202以及佈植摻雜多晶矽層205a)之間的差額電容值係經由第一金屬層210至第四金屬層216連接設計穿過交錯的接觸孔洞層而饋入ASIC輸入端。當外部壓力增加時，電容器電極之間的間隙變小，因而電容值增加。增加的電容值變化將被晶片上的ASIC電路放大，因而壓力變化被轉換成電氣信號，並進一步作信號處理以顯示成絕對壓力或海平面以上的高度，此乃係典型壓力感測器的功能及目的。在本步驟結束時，多個金屬層及多個接觸孔洞層係嵌入在氧化矽層217之內部。

在圖3Q中，MEMS區域大面積氧化矽被圖案化及蝕刻，此蝕刻停止在第二未摻雜多晶矽層206。在本階段，為了相容於CMOS製程，在保護外層(protective overcoat，PO)氮化矽沉積之前，亦可選擇性的沉積簿層氧化矽。在圖3R中，PO氮化矽層218接著沉積，緊接著製作下凸金屬(UBM)層219及錫球220的覆晶凸塊製程，此乃完整的具晶圓級封裝(WLP)能力的CMOS電路。至此，一個整合性單晶片MEMS電容性壓力感測器具有覆晶凸塊及WLP能力，在MEMS裝置利用選擇性離子佈植摻雜技術以達到機電隔離效果及CMOS製程中利用深溝槽氧化矽DTO(Deep Trench Oxide)技術因此而形成並完成。

圖4顯示製作本發明整合性單晶片MEMS壓力感測器的示範性製程之流程圖。如圖4所示，步驟401係在MEMS基層上執行MEMS深溝槽氧化矽(DTO)製程，進一步包括：矽凹陷濕蝕刻；用於選擇性N+離子佈植的光阻圖案，藉以形成對P-基層的接面，形成底部平板電極及機電隔離；以及LPCVD氧化矽沉積藉以填滿MEMS矽凹陷區及化學機械研磨(oxide Chemical Mechanical Polish，CMP)將晶圓表面平坦化，。步驟402係執行淺溝槽隔離(Shallow Trench Isolation，STI)製程，藉以形成場氧化矽。步驟403係形成CMOS阱高能離子佈植。步驟404係進行用於MEMS薄膜的多晶矽沉積、薄膜圖案蝕刻及薄膜離子佈植，藉以摻雜該薄膜，用於電氣連接及機電隔離。步驟405係進行CMOS阱高溫驅入，藉以形成深阱。值得注意的是，高溫也將對佈植摻雜多晶矽薄膜進行退火，用以減輕機械應力；因此，可獲得低機械應力薄膜。步驟406係進行多晶矽圖案及蝕刻與進行氧化矽釋放。步驟407等向共形LPCVD非摻雜多晶矽沉積。步驟408係進行CMOS ILD平坦化。步驟409係進行CMOS接觸孔及第一金屬製程。步驟410係執行其餘金屬層及交錯接觸孔洞層的互連層形成，比如第二金屬層、第三金屬層、第四金屬層及圖2的接觸孔洞層。步驟411係進行MEMS區域頂部大面積ILD與MLD氧化矽顯影與蝕刻。步驟412係進行用於具多個微坑的氮化矽沉積的CMOS保護外層(PO)製程。步驟413係進行CMOS後段凸塊製程，藉以形成整合性單晶片MEMS壓力感測器的最終結構。

以上所述者僅為用以解釋本發明之較佳實施例，並非企圖據以對本發明做任何形式上之限制，是以，凡有在相同之發明精神下所作有關本發明之任何修飾或變更，皆仍應包括在本發明意圖保護之範疇。

101．．．印刷電路板(PCB)

102．．．連接墊

103．．．CMOS電路

104．．．環氧樹脂

105．．．MEMS電路

105a．．．玻璃/矽電路

105b．．．薄膜

106．．．側壁

107．．．打線墊

108．．．上蓋

109．．．空氣流通孔

201．．．CMOS基層

201a．．．光阻圖案

202．．．N+佈植摻雜矽層

202a．．．凹陷矽區

203．．．場氧化矽(FOX)層

203a．．．光阻圖案

204．．．佈植摻雜矽區(CMOS阱)

205．．．雙結多晶矽層

205a．．．佈植摻雜(多晶)矽層

205b．．．未摻雜(多晶)矽層

205c．．．開口

205d．．．光阻圖案

206．．．第二未摻雜多晶矽層

206a．．．密封真空腔室

207．．．佈植摻雜矽區

208．．．閘極多晶矽層

209．．．互連接觸層

210．．．第一金屬層

211．．．第一接觸孔洞層

212．．．第二金屬層

213．．．第二接觸孔洞層

214．．．第三金屬層

215．．．第三接觸孔洞層

216．．．第四金屬層

217．．．氧化矽層

218．．．氮化物沉積層(氮化矽層)

219．．．下凸金屬(UBM)層

220．．．錫球

401~413．．．步驟

本發明可藉讀取上述的詳細說明，結合實例及參考所附圖式而被更加詳細了解，其中：

圖1顯示具有雙晶片結構之MEMS壓力感測器的傳統結構的示意圖；

圖2顯示依據本發明具單一晶片之MEMS電容性壓力感測器的剖示圖；

圖3A至3R顯示製作本發明整合性單晶片MEMS壓力感測器結構的製作製程之示範性實施例示意圖；以及

圖4顯示製作本發明整合性單晶片MEMS壓力感測器的示範性製程之流程圖。