TW201334415A - 三態閘 - Google Patents

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Abstract

本發明與一三態閘有關，該三態閘包含一輸出埠及至少兩個電晶體，每一電晶體具有至少一第一閘極及一第二閘極，該些閘極經過組構，以使該輸出埠之一高阻抗值(Z)係透過控制該些電晶體當中至少一個電晶體之臨界電壓而設定。

Description

三態閘
本發明與電子學領域，尤其是三態閘領域有關。更特定而言，本發明係相關於三態閘，其包含有輸出埠，並可透過控制三態閘而在該輸出埠輸出高阻抗值。
三態閘允許其輸出埠除呈現0及1之邏輯準位外，還可呈現一高阻抗狀態，以將三態閘輸出之影響有效地從電路消除。此一特性在多個電路必須分享一共同媒介(例如多個I/O電路驅動一共同匯流排)時十分有用。
圖3a呈現一三態閘3000之說明性質實例。如圖所示，該三態閘3000包含一NAND閘3001、一NOR閘3002、一P型電晶體3200，以及一N型電晶體3300。此外，該三態閘3000具有以下輸入及輸出連接：輸入埠3100、輸出致能端3700及3800、輸出埠3400、一電源供應端3500，以及一接地端3600。
茲參照圖3b說明圖3a之三態閘3000之表現。
如圖3b所示，該三態閘3000之輸出埠3400之輸出信號OUT值，取決於輸入該些輸出致能端3700及3800之信號Φ及ΦB之值。
更特定而言，當該信號Φ等於一邏輯值0或一般所稱低邏輯值(表格中以「低」表示)，且該信號ΦB等於一邏輯值1或一般所稱高邏輯值(表格中以「高」表示)時，該輸出信號OUT等於一高阻抗值Z。這是因為處於低邏輯值之信號Φ會強迫該NAND閘3001輸出一高邏輯值，不論該輸入信號IN之值為何皆然。同 理，具有高邏輯值之信號ΦB會強迫該NOR閘3002輸出一低邏輯值，不論該輸入信號IN之值為何皆然。因此，該P型電晶體3200在其閘極具有一高邏輯值，而該N型電晶體3300則在其閘極具有一低邏輯值。這意味著該電晶體3200及3300皆為不導通，如表格中「P型通道」列及「N型通道」列之關鍵字「OFF」所示，此時該輸出埠3400實質上即與該電源供應端3500及該接地端3600斷開。以此方式便可在該輸出信號OUT實現一高阻抗值，不論該輸入埠3100之輸入信號IN之值為何皆然。
反之，當該信號Φ等於一高邏輯值，而該信號ΦB等於等於一低邏輯值時，該NAND閘3001及該NOR閘3002之輸出便皆取決於該輸入信號IN之值。更特定而言，若該信號IN具有一低邏輯值，該NAND閘3001之輸出將為一高邏輯值。該NOR閘3002之輸出也將為一高邏輯值。因此，該信號OUT之值便將為一低邏輯值。另一方面，當該信號IN為一高邏輯值時，該信號OUT將為一高邏輯值。因此，該信號OUT呈現與該信號IN相同之值，輸入該輸入埠3100之邏輯值也被傳送至該輸出埠3400。此一表現在表格之N型通道及P型通道兩列中以關鍵字「切換(switch)」表示，代表該些電晶體通道之狀態將依該信號IN而定。
信號Φ及ΦB之其餘邏輯值組合分別為低與低，以及高與高時，該些組合在輸出埠3400產生之信號OUT取決於輸入埠3100之信號IN之值。其細節如圖3b之表格所示，其中「OFF」表示不論該信號IN之值為何，其對應個別之電晶體皆不導通，「切換」則表示該電晶體即導通，其取決於該IN信號之值。更特定而言，就信號Φ及ΦB之低與低組合而言，當該輸入信號IN具有一低邏輯值時，該信號OUT呈現一低邏輯值，而當該輸入信號IN具有一高邏輯值時，該信號OUT呈現一高阻抗值Z。反之，就信號Φ及ΦB之高與高組合而言，當該輸入信號IN具有一低邏輯值時，該信號OUT呈現一高阻抗值Z，而當該輸入信號IN具有一高邏 輯值時，該信號OUT呈現一高邏輯值。
換言之，Φ及ΦB之低與低組合可實現表中之「下拉」(Pull Down)。在此情況下，輸出只能被該緩衝器拉低而無法自行回到高準位。這在多個輸出連接至一相同信號(一次只有一個輸出動作)，且回到高準位係經由在該緩衝器外部之一個單一且共用之上拉而實現時十分有用。在實務上，由於所有信號皆相對參照一共用接地端，此一特性因而被廣泛利用。
對稱性地，Φ及ΦB之高與高組合可實現表中之「上拉」(Pull Up)。在此情況下，輸出只能被該緩衝器拉高而無法自行回到低準位。這在多個輸出連接至一相同信號(一次只有一個輸出動作)，且回到低準位係經由一單一且共用之下拉而實現時十分有用。實務上極少利用此一特性，因信號係相對參照電源供應電位(VDD)，而此等電源供應電位可能因功能之不同而有所差異。
此種表現可使輸入埠3100之值得以傳到輸出埠3400，或者，可經由輸出對應於一高阻抗邏輯值Z之OUT信號，而解除輸入埠3100與輸出埠3400之耦合。
此種三態緩衝器3000幾乎廣泛用於所有I/O驅動器上。在這些情況下，所需之電晶體通常相當大，尤其與半導體晶片通常所用之其餘「核心」電晶體相比時更是如此。有時候I/O電路之預定面積實際上可佔晶片總面積50%以上。因此，任何能夠減少製作一三態緩衝器所用電晶體之數目之方法，皆可對半導體晶片之尺寸及成本產生顯著影響。
本發明乃是為達成此一目的而提出。更特定而言，本發明允許以數目較少之電晶體製作一三態緩衝器，因而大幅減少該三態緩衝器所佔面積。
更特定而言，本發明一實施例與一三態閘有關，該三態閘包含一輸出埠及至少兩個電晶體，每一電晶體具有至少一第一閘極及一第二閘極，該些電晶體經過組構，以使該輸出埠之一高阻抗值係透過控制該些電晶體當中至少一個電晶體之臨界電壓而加以設定。
由於本發明之方法，使用較少電晶體製作一三態緩衝器因而成為可能。
在一些實施例中，該些電晶體可予以組構，以使輸出埠之高阻抗值係透過控制該至少兩個電晶體之臨界電壓而設定。
由於本發明之方法，使用較少電晶體製作一三態緩衝器因而成為可能。
在一些實施例中，該些電晶體之臨界電壓可獨立控制。
由於本發明之方法，有利地操作此等電晶體以在該輸出埠輸出不同邏輯值因而成為可能。
在一些實施例中，該些電晶體可為SOI電晶體。
由於本發明之方法，有利地使用雙閘電晶體因而成為可能。
在一些實施例中，該臨界電壓可以背閘極方式控制。
由於本發明之方法，當該些電晶體為SOI電晶體時，有利地控制其臨界電壓因而成為可能。
在一些實施例中，該些電晶體可為完全空乏SOI電晶體。
由於本發明之方法，以較高精確度及較低之背閘極電壓，有利地控制該些電晶體之臨界電壓因而成為可能。
在一些實施例中，該些電晶體可為鰭式場效(Finfet)電晶體。
由於本發明之方法，三態閘可不需使用SOI底材而製作。
在一些實施例中，該些電晶體可包含一第一電晶體及一第二電晶體；該第一電晶體可連接在一電源供應端及該輸出埠之間，該第二電晶體可連接在一接地端及該輸出埠之間。
由於本發明之方法，有利地連接該些電晶體並僅以該兩個電晶體實現三態功能因而成為可能。
在一些實施例中，該三態閘可更包括一輸入埠，該輸入埠連接至該些電晶體之第一閘極。
由於本發明之方法，有利地製作一數位三態閘因而成為可能。
在一些實施例中，該三態閘可更包括一輸入埠，該輸入埠連接至該些電晶體當中一個電晶體之第一閘極。
由於本發明之方法，有利地製作一類比三態閘因而成為可能。
在一些實施例中，該三態閘可更包括一控制埠，該控制埠連接至該些電晶體當中一個電晶體之第一閘極，但該控制埠所連接之電晶體不同於其第一閘極被連接至該輸入埠之電晶體。
由於本發明之方法，有利地控制一類比三態閘之操作因而成為可能。
在一些實施例中，該控制埠可被組構成來致能(enable)或關斷(disable)輸入埠至該輸出埠之信號路徑。
由於本發明之方法，有利地操作一類比三態閘，以透過該三態閘傳輸或不傳輸類比信號因而成為可能。
本發明一實施例更可與一電路有關，該電路包含與前述任何實施例相符之一三態閘。
由於本發明之方法，將該三態閘有利地整合至電路中因而成為可能。
本發明一實施例更可與一半導體結構有關，尤其是採用與前述實施例相符之電路之一半導體晶圓，及/或一半導體晶片，及/或一半導體元件。
由於本發明之方法，採用與前述實施例相符之一三態閘以有利地製作該電路因而成為可能。
本發明一實施例更可與一種驅動一三態閘之方法有關，該三態閘包含一輸出埠及至少兩個電晶體，每一電晶體具有至少一第一閘極及一第二閘極，該方法包含透過控制該些電晶體當中至少一個電晶體之臨界電壓，以在該輸出埠設定一高阻抗值。
由於本發明之方法，有利地控制以較少電晶體製作之三態閘因而成為可能。
如圖1a所示，依據本發明一實施例之一三態緩衝器1000包含一輸入埠1100、n型電晶體1200及p型電晶體1300、電源供應端1500、接地端1600、輸出埠1400，以及輸出致能端1700及1800。
更特定而言，在該輸入埠1100與該些電晶體1200及1300之閘極間有一連接實現。該電晶體1200為一p型SOI電晶體。該電晶體1300為一n型SOI電晶體。該些電晶體1200及1300可為部分空乏SOI電晶體(PDSOI)或完全空乏SOI電晶體(FDSOI)。該些電晶體1200及1300之汲極均連接到該輸出埠1400。該p型電晶體1200之源極連接到該電源供應端1500，該n型電晶體1300之源極則連接到該接地端1600。該p型電晶體1200之基底電壓(body voltage)可利用該輸出致能端1800以一背閘極偏壓加以控制。同理，該n型電晶體1300之基底電壓可以該輸出致能端1700控制。
該兩個電晶體1200及1300為雙閘電晶體，其中每一閘極可獨立控制。
圖1b呈現圖1a之三態閘1000表現之一示意列表。
如圖1b之表格所示，每一行分別代表ΦB、VTHp、P通道、Φ、VTHn、N通道及OUT等信號所得之值。更特定而言，信號ΦB對應於輸入該輸出致能端1800之信號，該輸出致能端1800控制該p型電晶體1200之基底電壓。信號VTHp對應於該p型電晶體1200之臨界電壓之絕對值，其為該背閘極偏壓ΦB之一函數。信號P通道表示就該輸入埠1100上之IN信號切換而言，該p型電晶體1200之通道狀態。信號Φ對應於輸入該輸出致能端1700之信號，該輸出致能端1700控制該n型電晶體1300之基底電壓。信號VTHn對應於該n型電晶體1300之臨界電壓之絕對值，其為該背閘極偏壓Φ之一函數。信號N通道表示就該輸入埠1100上之IN信號切換而言，該n型電晶體1300之通道狀態。信號OUT對應於該輸出埠1400上之信號。
上述信號之每一輸入會從「高」、「低」、「短路」、「Z」、「」、「非常低」及「非常高」中被賦予一邏輯值。更特定而言，信號值「高」對應於一高邏輯值，信號值「低」對應於一高邏輯值。同理，信號值「非常高」對應於非常高之一邏輯值，足以使該p型電晶體1200切換進入空乏模式，信號值「非常低」則對應於非常低之一邏輯值，足以使該n型電晶體1200切換進入空乏模式。信號值「Z」對應於一高阻抗信號。信號值「」對應於該輸入埠1100上之反相邏輯信號輸入。信號值「短路」對應於該電源供應端1500與該接地端1600間因該些電晶體1200及1300發生短路而產生之信號。舉例而言，假設該些電晶體1200及1300之串聯電阻相同，對應於該信號值「短路」之電壓值，將為該電源供應端1500及該接地端1600兩者電壓之差之一半。
在本說明書中，該些信號值「高」及「低」應分別解釋為「足夠高」及「足夠低」，亦即足以修改該些電晶體1200及1300之臨界電壓值，以使該些電晶體1200及1300之表現受施加在其基底之背閘極偏壓所支配。換言之，若該信號Φ具有一「高」電壓 值，則該n型電晶體1300之臨界電壓VTHn將被拉低，且該電晶體之導通或不導通，將取決於施加在該電晶體1300閘極之信號IN之值，此一表現在表格中以關鍵字「切換」表示。相對地，若該信號Φ具有一「低」電壓值，則該n型電晶體1300之臨界電壓VTHn將被拉高，該電晶體將為開路，即不導通，不論施加在該電晶體1300閘極之信號IN之值為何皆然，此一表現在表格中以關鍵字「OFF」表示。
此外，信號VTHp及VTHn亦會被賦予信號值「高」及「低」其中一者。更特定而言，對應於「高」之信號值表示一高電壓值，對應於「低」之信號值則表示一低電壓值。在本說明書中，該些信號值「高」及「低」應分別解釋為「足夠高」及「足夠低」，亦即足以使該些電晶體1200及1300按其背閘極之電壓值而表現。舉例而言，若該信號ΦB具有一「低」電壓值，則該p型電晶體1200之臨界電壓VTHp將被拉低，且該電晶體之導通或不導通，將取決於施加在該電晶體1200閘極之信號IN之值，此一表現在表格中以關鍵字「切換」表示。相對地，若該信號ΦB具有一「高」電壓值，則該p型電晶體1200之臨界電壓VTHp將被拉高，該電晶體將為開路，即不導通，不論施加在該電晶體1200閘極之信號IN之值為何皆然，此一表現在表格中以關鍵字「OFF」表示。
應注意的是，該些信號VTHp及VTHn為絕對值。因此，當該n型電晶體1300之臨界電壓值顯示為低時，意味著相對於該臨界電壓值顯示為高之情況，該電晶體1300在較低之閘極電壓下為關閉。同理，當該p型電晶體1200之臨界電壓VTHp值顯示為低時，意味著相對於該臨界電壓顯示為高之情況，該p型電晶體1200在較高之閘極電壓下為閉路(亦即導通)。
一般而言，上述表現可經由使該些電晶體當中任何一個成為開路(亦即設定成非導通狀態)而獲致，其方式為當其背閘極在一 適當準位時，將該電晶體之臨界電壓設定成超過VDD。此一情況在圖式中以關鍵字「OFF」表示。
以N通道為例，將電壓Φ設為0v會使其臨界電壓提高至某一值，該值可在0.8v~1.0v間選定。這意味著當VDD為0.6~0.7V時，不論施加在其閘極之邏輯值為何，皆無法使該電晶體導通。另一方面，在信號Φ施加一「高」電壓，則會使臨界電壓降低至0.3V之範圍內。當VDD為0.6~0.7V時，該電晶體可依照上閘極之邏輯值而變成導通或不導通狀態，如同增強型電晶體(enhancement transistor)一般。同理亦適用於該p型電晶體。
前揭數值僅為範例，本發明並不受其所限制。使該電晶體有上述表現之背閘極電壓振幅取決於諸如矽薄膜之厚度、上閘極及背閘極等技術參數，但並不限於此等參數。一般而言，背閘極電壓可在VDD之範圍內，若為完全空乏SOI技術，可稍微高於VDD。
如圖1b之表格所示，由於輸入信號有各種不同的可能組合，因此輸出信號OUT可呈現不同之值。
特定而言，欄1010及1011會分別造成「上拉」及「下拉」之一情況。欄1030會造成輸出為輸入信號IN之反相。欄1020會造成輸出為一高阻抗值「Z」。欄1040、1041及1042則可能造成「短路」，在某些情況下亦取決於信號IN之輸入。因此，該些信號之組合可能視其應用而被禁止。
如表中所示，就欄1020之信號組構而言，不論該輸入埠1100之輸入信號IN之值為何，該輸出信號OUT皆呈現一高阻抗值「Z」。更特定而言，提供此種效果之組合，係由具有一「高」電壓準位之信號ΦB及具有一「低」電壓準位之信號Φ所構成。事實上，高電壓準位之信號ΦB具有使該p型電晶體1200之臨界電壓VTHp之絕對值增加至一「高」準位之作用。而「低」電壓準位之信號Φ則具有使該n型電晶體1300之臨界電壓VTHn之絕對值增 加至一「高」準位之作用。由於該電晶體1200及該電晶體1300之臨界電壓皆增加至此種「高」準位，因而使該些電晶體不論該輸入信號IN值為何皆為開路，即不導通，因此，該輸出埠1400之輸出信號OUT與該電源供應端1500及該接地端1600皆斷開，不受該輸入埠1100之輸入信號IN之值所影響。這樣，僅利用該些電晶體1200及1300之基底端之背閘極偏壓，便可在該輸出埠1400獲致可靠之一高阻抗值。
另一方面，當該些信號ΦB及Φ之值分別被設定成「低」及「高」，以使該些電晶體按照閘極電壓而操作時，像是欄1030中關鍵字「切換」所代表者，該三態閘1000具有一反相器之功能，該輸出信號OUT對應於該輸入信號IN之邏輯反相。
欄1010之「上拉」可在該些信號ΦB及Φ之組合為「低」及「低」時實現。在此條件下，除非該些信號ΦB及Φ之值改變，否則其輸出只能以該三態閘1000拉高而無法自行返回低準位。舉例而言，在此情況下，使該輸出OUT信號返回低邏輯值可利用在該緩衝器外部之一個單一且共用之下拉裝置(例如一電阻)而實現。
相對地，欄1011之「下拉」可在該些信號ΦB及Φ之組合為「高」及「高」時實現。在此條件下，除非該些信號ΦB及Φ之值改變，否則其輸出只能以該三態閘1000拉低而無法自行返回高準位。舉例而言，在此情況下，使該輸出OUT信號返回高邏輯值可利用在該緩衝器外部之一個單一且共用之上拉裝置(例如一電阻)而實現。
如圖2a所示，依據本發明另一實施例之一三態緩衝器2000包含一輸入埠2100、一控制埠2900、n型電晶體2200及p型電晶體2300、電源供應端1500、接地端1600、輸出埠1400，以及輸出致能端1700及1800。
更特定而言，在該輸入埠2100與該n型電晶體2300之閘極間有一連接實現。其餘連接則類似於圖1a中相對應之連接。
圖2b呈現圖2a之三態閘2000表現之一示意列表。
該表格中信號值之意義，與圖1b表格中所示者類似。此外，圖2b之表格還包含代表該控制信號CTRL之值之一列。為便於說明起見，每一欄之控制信號CTRL皆同時被指定一低邏輯值「0」及一高邏輯值「1」。當閘極視該CTRL信號為「0」或「1」而有不同之表現時，會在各欄以提供超過一個值之方式表示，以分別對應於CTRL為「0」或「1」之情況。舉例而言，在欄2010中，當CRTL為「0」時，將使該p型電晶體2200導通或不導通，此一情況在「P通道」列分別以「切換開」及「切換關」表示。這會造成當CTRL被設定成「0」時，OUT信號具有一「上拉」值，而當CTRL被設定成「1」時，OUT信號具有一高阻抗值「Z」。
如該表格所示，由於該三態閘2000之組構，該三態閘因而具有一類比三態閘之功能。
特定而言，如欄2030所示，該三態功能可透過將信號ΦB及Φ之值分別設定為「高」及「低」而實現。在此情況下，該些信號ΦB及Φ之值會強迫該p型及n型電晶體始終皆為「OFF」，即不導通，不論該CTRL信號或該IN信號之值為何皆然。
欄2040、2041及2042之組合可能造成「短路」，在某些情況下亦取決於信號IN之輸入。同理，在欄2021之信號組合下，當CTRL被設定為「0」時，亦可能造成短路。因此，對應於該些欄之信號組合可能視其應用而被禁止。
當CTRL被設定為「1」時，欄2021之信號組合可用於在輸出埠實施一「下拉」。同理，欄2020之信號組合亦可用於實施一「下拉」功能。
因此，該三態閘2000可作為一類比三態埠，其使用數目較少之電晶體。
此外，在該些三態閘1000及2000中，該些電晶體2200及2300之敘述雖然係就SOI技術而提供，但本發明並不限於SOI技術。作為一種選擇，該些電晶體可以任何技術加以實現，只要此種技術是以超過一個之獨立閘極來控制電晶體之基底電壓，像是獨立之雙閘、三閘或多閘電晶體。以雙閘技術為例，其中一個閘極可作為電晶體1200、2200、1300及2300之前閘極加以連接，另一閘極則可作為電晶體1200、2200、1300及2300之背閘極加以連接。
再者，或作為一種選擇，就該些電晶體之部分或全部而言，本發明亦可使用具有至少兩個獨立閘極之鰭式場效電晶體加以實施。在此情況下，該兩個閘極可如上所述，其中一個作為上閘極或前閘極，另一個則作為下閘極或背閘極。
前述所有實施例之目的在於作為說明本發明特色及優點之範例，而非對本發明加以限制。應了解的是，前述特點之部分或全部，亦可以不同方式加以組合。
1000‧‧‧三態緩衝器
1010‧‧‧欄
1011‧‧‧欄
1020‧‧‧欄
1030‧‧‧欄
1040‧‧‧欄
1041‧‧‧欄
1042‧‧‧欄
1100‧‧‧輸入埠
1200‧‧‧P型電晶體
1300‧‧‧N型電晶體
1400‧‧‧輸出埠
1500‧‧‧電源供應端
1600‧‧‧接地端
1700‧‧‧輸出致能端
1800‧‧‧輸出致能端
2000‧‧‧三態緩衝器
2010‧‧‧欄
2020‧‧‧欄
2021‧‧‧欄
2030‧‧‧欄
2040‧‧‧欄
2041‧‧‧欄
2042‧‧‧欄
2100‧‧‧輸入埠
2200‧‧‧P型電晶體
2300‧‧‧N型電晶體
2900‧‧‧控制埠
3000‧‧‧三態緩衝器
3001‧‧‧NAND閘
3002‧‧‧NOR閘
3100‧‧‧輸入埠
3200‧‧‧P型電晶體
3300‧‧‧N型電晶體
3400‧‧‧輸出埠
3500‧‧‧電源供應端
3600‧‧‧接地端
3700‧‧‧輸出致能端
3800‧‧‧輸出致能端
茲參照所附圖式並使用較佳實施例，利用實例而詳細說明本發明如下。本說明書所描述之實施例僅為可能之組構，但在該些組構中，個別之特點可如前所述分別獨立實施或予以省略。相同元件在圖式中係以相同參考編號標示。在不同圖式中出現之相同元件，其相關敘述可能有部分會被省略。在所附圖式中：圖1a呈現依據本發明一實施例之一三態緩衝器1000之一示意圖；圖1b呈現圖1a之三態緩衝器1000之操作之一示意列表；圖2a呈現依據本發明一實施例之一三態緩衝器2000之一示意圖；圖2b呈現圖2a之三態緩衝器2000之操作之一示意列表；圖3a呈現依據習知技術之一三態緩衝器3000之一示意圖；以及圖3b呈現圖3a之三態緩衝器3000之操作之一示意列表。
1000‧‧‧三態緩衝器
1100‧‧‧輸入埠
1200‧‧‧n型電晶體
1300‧‧‧p型電晶體
1500‧‧‧電源供應端
1600‧‧‧接地端
1400‧‧‧輸出埠
1700 & 1800‧‧‧輸出致能端

Claims (9)

  1. 一三態閘(1000、2000)，該三態閘包含一輸出埠(1400、2400)；以及一第一電晶體及一第二電晶體(2200、2300)，每一電晶體具有至少一第一閘極及一第二閘極，該些閘極皆有一源極電極或一汲極電極連接至該輸出埠，且該些閘極經過組構，以使該輸出埠(1400、2400)之一高阻抗值(Z)係透過以該些電晶體(1200、1300、2200、2300)各自之第二閘極控制該些電晶體之臨界電壓而設定；以及一輸入埠(2100)，其被連接至該些第一電晶體(2300)之第一閘極，其特徵在於一控制埠(2900)被連接至該些第二電晶體(2200)之第一閘極，其中該控制埠(2900)被組構成來致能(enable)或關斷(disable)從該輸入埠(2100)至該輸出埠(2400)之一信號路徑。
  2. 如申請專利範圍第1項之三態閘，其中該些電晶體(1200、1300、2200、2300)之臨界電壓係獨立控制。
  3. 如前述申請專利範圍中任一項之三態閘，其中該些電晶體(1200、1300、2200、2300)為SOI電晶體。
  4. 如申請專利範圍第3項之三態閘，其中該臨界電壓係以背閘極之方式控制。
  5. 如前述申請專利範圍中任一項之三態閘，其中該些電晶體(1200、1300、2200、2300)為完全空乏SOI電晶體。
  6. 如前述申請專利範圍中任一項之三態閘，其中該些電晶體(1200、1300、2200、2300)為鰭式場效電晶體(Finfet)。
  7. 如前述申請專利範圍中任一項之三態閘，其中該第一電晶體(1200、2200)係連接在一電源供應端(1500、2500)及該輸出埠(1400、2400)之間，且該第二電晶體(1300、2300)係連接在一接地端(1600、2600)及該輸出埠(1400、2400)之間。
  8. 一電路，該電路包含與前述申請專利範圍中任一項相符之一三態閘。
  9. 一半導體結構，尤其是採用與申請專利範圍第8項相符之電路之一半導體晶圓及/或一半導體晶片及/或一半導體元件。
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