TW201327742A - 封裝結構、基板結構及其製法 - Google Patents
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Abstract
一種封裝結構、基板結構及其製法，該封裝結構係包括半導體晶片、第一封裝膠體、線路、第一導電元件與第二封裝膠體，該半導體晶片之主動面上具有複數連接墊，該第一封裝膠體係設置於該主動面上，且具有相對之第一表面與第二表面及貫穿該第一表面與第二表面並外露該連接墊的槽孔，該第一表面係連接該主動面，該線路係形成於該第一封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊，該第一導電元件係電性連接該連接墊與第一銲墊，且該第二封裝膠體係覆蓋該第一導電元件、連接墊與第一銲墊。相較於習知技術，本發明可達成細線路之需求，並能有效節省材料成本。
Description
本發明係有關於一種封裝結構、基板結構及其製法，尤指一種不具核心層之封裝結構、基板結構及其製法。
為符合現今電子產品輕薄短小之發展趨勢，同時有效縮小半導體封裝結構的尺寸，業界發展出一種球柵陣列半導體封裝結構，其特徵在於所使用之基板開設有至少一貫穿之槽孔(slot)，而供半導體晶片以覆蓋該槽孔之方式接置於基板上，並藉由複數穿過槽孔之銲線將該半導體晶片電性連接至基板。此種封裝結構係可適用於中央銲墊型(central-pad type)之半導體晶片，例如動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)，且能夠縮短銲線長度與增加電性品質，並可降低封裝結構之整體厚度。
請參閱第1A至1I圖，係習知封裝結構及其製法之剖視圖。
如第1A圖所示，提供一核心板10，該核心板10之一表面上形成有銅層11。
如第1B圖所示，於該銅層11上形成阻層12，且該阻層12具有複數外露該銅層11的阻層開口區120。
如第1C圖所示，移除該阻層開口區120中的銅層11，以定義出銅線路111。
如第1D圖所示，移除該阻層12。
如第1E圖所示，於該核心板10與銅線路111上覆蓋防銲層13。
如第1F圖所示，於該防銲層13中形成外露部分該銅線路111的複數第一開孔131與第二開孔132，其中，該第一開孔131與第二開孔132中的銅線路111係分別做為銲指墊(finger)111a與銲球墊(ball pad)111b。
如第1G圖所示，於該銲指墊111a與銲球墊111b上形成例如為鎳/鈀/金的金屬層14。
如第1H圖所示，以衝孔(punch)方式形成貫穿該核心板10與防銲層13的槽孔(slot)100。
如第1I圖所示，於該核心板10之另一表面上接置覆蓋該槽孔100的半導體晶片15，該半導體晶片15之銲墊151係位於該槽孔100中，並藉由複數銲線16電性連接該銲墊151與銲指墊111a，再形成覆蓋該槽孔100、銲指墊111a、銲墊151與銲線16的封裝膠體17，且於該銲球墊111b上接置銲球18。
惟，習知技術之製法，如第7786591與6515361號美國專利之製造成本較昂貴，且其線路間距(trace pitch)無法小於70微米(μm)，而無法符合目前封裝結構輕薄短小之趨勢。
因此，如何避免上述習知技術中之種種問題，俾使封裝結構的線路間距更加細小，進而縮減整體封裝結構的尺寸，並降低製造成本，實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種封裝結構，係包括：半導體晶片，係具有相對之主動面與非主動面，且該主動面上具有複數連接墊；第一封裝膠體，係設置於該主動面上，且具有相對之第一表面與第二表面及貫穿該第一表面與第二表面並外露該連接墊的槽孔，該第一表面係連接該主動面；線路，係形成於該第一封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；第一導電元件，係電性連接該第一銲墊及該連接墊；以及第二封裝膠體，係覆蓋該第一導電元件、連接墊與第一銲墊。
本發明提供一種基板結構，係包括：一基板，具有複數基板單元，各該基板單元包括：封裝膠體，係具有相對之第一表面與第二表面及貫穿該第一表面與第二表面之槽孔；以及線路，係形成於該封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；以及框架，係環繞設置於該基板周緣。
本發明復提供一種基板結構之製法，係包括：提供圖案化金屬層，該圖案化金屬層具有第一金屬塊與線路；於該第一金屬塊上形成第二金屬塊；形成包覆該圖案化金屬層及該第二金屬塊且外露該第二金屬塊的封裝膠體；以及移除該第一金屬塊及第二金屬塊，以定義出槽孔。
本發明復提供一種封裝結構之製法，係包括：提供一基板結構，該基板結構包括：第一封裝膠體，係具有相對之第一表面與第二表面及貫穿該第一表面與第二表面之槽孔；以及線路，係形成於該第一封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；將具有相對之主動面與非主動面的半導體晶片以其主動面接置於該第一封裝膠體之第一表面上，且該主動面上具有對應外露於該槽孔的複數連接墊；形成電性連接該第一銲墊及該連接墊的第一導電元件；以及形成覆蓋該第一導電元件、連接墊與第一銲墊的第二封裝膠體。
本發明復提供另一種封裝結構之製法，係包括：提供一基板與環繞設置於該基板周緣的框架，該基板係具有複數個基板單元，各該基板單元包括：第一封裝膠體，係具有相對之第一表面與第二表面及貫穿該第一表面與第二表面之槽孔；以及線路，係形成於該第一封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；於該第一封裝膠體的第一表面上接置具有複數半導體晶片的半導體晶圓，各該半導體晶片具有相對之主動面與非主動面，且各該主動面上形成有對應外露於各該槽孔的複數連接墊；形成電性連接該連接墊與第一銲墊的第一導電元件；以及形成覆蓋該第一導電元件、連接墊與第一銲墊的第二封裝膠體。
由上可知，因為本發明係利用例如電鍍或化學鍍之方式來形成線路，而非使用蝕刻移除方式來形成線路，因此本發明能夠達成細線路之要求；再者，本發明之封裝結構最終僅具有封裝膠體，而不具有核心板等板體，故能有效節省材料成本。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「頂」、「底」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2O圖，係本發明之封裝結構、基板結構及其製法的剖視圖，其中，第2N-1、2N-1’、2N-2與2N-3圖係第2N圖之不同實施態樣，第2O-1、2O-1’、2O-2與2O-3圖係第2O圖之不同實施態樣。
首先，如第2A圖所示，準備一承載板20，該承載板20上係定義有複數承載板區塊201。
如第2B圖所示，於該承載板20之一表面上形成第一阻層21。
如第2C圖所示，於各該承載板區塊201的第一阻層21中形成外露該承載板20的第一阻層開孔211與圖案化阻層開口212。
如第2D圖所示，於該第一阻層開孔211與圖案化阻層開口212中分別形成具有第一金屬塊221與線路222的圖案化金屬層，且該線路222具有複數例如為銲指墊的第一銲墊222a與例如為銲球墊的第二銲墊222b。
如第2E圖所示，於該第一阻層21、第一金屬塊221與線路222上形成第二阻層23。
如第2F圖所示，於該第二阻層23中形成對應外露各該第一金屬塊221的第二阻層開孔230。
如第2G圖所示，於該第二阻層開孔230中的該第一金屬塊221上形成第二金屬塊24。
如第2H圖所示，移除該第一阻層21與第二阻層23。
如第2I圖所示，於該承載板20上形成覆蓋該第一金屬塊221、線路222與第二金屬塊24的第一封裝膠體25。
如第2J圖所示，研磨該第一封裝膠體25，直至外露出該第二金屬塊24之底面，俾使該第一封裝膠體25的相對第一表面25a(底面)與第二表面25b(頂面)之粗糙度不相等。
如第2K圖所示，移除該第一金屬塊221與第二金屬塊24，而於各該承載板區塊201的第一封裝膠體25中定義出槽孔250。
如第2L圖所示，移除部分該承載板20，以外露該第一銲墊222a、第二銲墊222b與槽孔250，例如可如圖所示地僅留下框架202，而構成本發明之基板結構3。
如第2M圖所示，於該第一銲墊222a與第二銲墊222b上形成例如鎳/鈀/金層的表面處理層26。
如第2N圖所示，於該第一封裝膠體25的第一表面25a接置具有複數半導體晶片31的半導體晶圓30，各該半導體晶片31具有主動面31a與非主動面31b，且該主動面31a上形成有對應外露於各該槽孔250的複數連接墊311，接著，藉由例如為銲線的第一導電元件32電性連接該連接墊311與第一銲墊222a，並形成覆蓋該第一導電元件32、連接墊311與第一銲墊222a的第二封裝膠體33，且於該第二銲墊222b上形成例如為銲球的第二導電元件34。
或者，如第2N-1圖所示，於該第一封裝膠體25的第一表面25a接置基材37，其包括複數半導體晶片31及包覆各該半導體晶片31的第三封裝膠體36，各該半導體晶片31具有主動面31a與非主動面31b，且該主動面31a上形成有對應外露於各該槽孔250的複數連接墊311。
或者，如第2N-1’圖所示，第2N-1圖的基材37復包括接置於該第三封裝膠體36底面的散熱片35。
或者，如第2N-2圖所示，於該第一封裝膠體25的第一表面25a接置基材37，其包括複數半導體晶片31、第三封裝膠體36與散熱片35，該第三封裝膠體36係覆蓋各該半導體晶片31的側表面，各該半導體晶片31具有主動面31a與非主動面31b，且該主動面31a上形成有對應外露於各該槽孔250的複數連接墊311，該散熱片35係設置於該第三封裝膠體36與該等半導體晶片31的非主動面31b。本實施態樣之製法係可為對第2N-1圖之封裝結構的第三封裝膠體36的底面進行研磨，以外露該半導體晶片31的非主動面31b，再接置該散熱片35。
或者，如第2N-3圖所示，復可於該半導體晶圓30之底面上接置散熱片35，以增進整體散熱效果。
如第2O、2O-1、、2O-1’、2O-2與2O-3圖所示，係分別延續自第2N、2N-1、2N-1’、2N-2與2N-3圖，進行切單(singulation)製程，以成為複數封裝結構2。
本發明復揭露一種基板結構3，係包括：一基板，具有複數基板單元，各該基板單元包括：第一封裝膠體25，係具有相對之第一表面25a與第二表面25b及貫穿該第一表面25a與第二表面25b之槽孔250；以及線路222，係形成於該第一封裝膠體25之第二表面25b，且具有外露於該第二表面25b的複數第一銲墊222a與第二銲墊222b；以及框架202，係環繞設置於該基板周緣。
所述之基板結構3中，復包括例如為鎳/鈀/金層的表面處理層26，係形成於該第一銲墊222a與第二銲墊222b上。
於本發明之基板結構3中，該第一封裝膠體25之第一表面25a與第二表面25b之粗糙度不相等。
依上所述之基板結構3，該第一封裝膠體25之槽孔250係呈階梯狀，且該槽孔250孔徑係由該第二表面25b漸縮至第一表面25a。
本發明復揭露一種封裝結構2，係包括：半導體晶片31，係具有相對之主動面31a與非主動面31b，且該主動面31a上具有複數連接墊311；第一封裝膠體25，係設置於該主動面31a上，且具有相對之第一表面25a與第二表面25b及貫穿該第一表面25a與第二表面25b並外露該連接墊311的槽孔250，該第一表面25a係連接該主動面31a；線路222，係形成於該第一封裝膠體25之第二表面25b，且具有外露於該第二表面25b的複數第一銲墊222a與第二銲墊222b；第一導電元件32，係電性連接該連接墊311與第一銲墊222a；以及第二封裝膠體33，係覆蓋該第一導電元件32、連接墊311與第一銲墊222a。
於本發明之封裝結構2中，復包括第三封裝膠體36，係設於該第一封裝膠體25之第一表面25a上，且完全包覆各該半導體晶片31；或者，復包括第三封裝膠體36，該第三封裝膠體36係設於該第一封裝膠體25之第一表面25a上，並覆蓋各該半導體晶片31的側表面。
依上所述之封裝結構2，復包括一散熱片35，係設置於該第三封裝膠體36、或該第三封裝膠體36及半導體晶片31之非主動面31b上。
於前述之封裝結構2中，復包括例如為鎳/鈀/金層的表面處理層26，係形成於該第一銲墊222a與第二銲墊222b上。
於本實施例之封裝結構2中，復可包括散熱片35，係接置於該半導體晶片31之非主動面31b上。
依上述之封裝結構2中，復包括第二導電元件34，係設置於該第二銲墊222b上。
所述之封裝結構2中，該第一導電元件32係為銲線，且該第二導電元件34係為銲球。
依上所述之封裝結構2，該第一封裝膠體25之槽孔250係呈階梯狀，且該槽孔250孔徑係由該第二表面25b漸縮至第一表面25a。
綜上所述，相較於習知技術，由於本發明係利用例如電鍍或化學鍍之方式來形成線路，而非使用蝕刻移除方式來形成線路，因此本發明能夠達成細線路之要求；此外，本發明之封裝結構最終僅具有封裝膠體，而不具有核心板等板體，故能有效節省材料成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10．．．核心板
100．．．槽孔
11．．．銅層
111．．．銅線路
111a．．．銲指墊
111b．．．銲球墊
12．．．阻層
120．．．阻層開口區
13．．．防銲層
131．．．第一開孔
132．．．第二開孔
14．．．金屬層
15、31．．．半導體晶片
151．．．銲墊
16．．．銲線
17．．．封裝膠體
18．．．銲球
20．．．承載板
201．．．承載板區塊
202．．．框架
21．．．第一阻層
211．．．第一阻層開孔
212．．．圖案化阻層開口
221．．．第一金屬塊
222．．．線路
222a．．．第一銲墊
222b．．．第二銲墊
23．．．第二阻層
230．．．第二阻層開孔
24．．．第二金屬塊
25．．．第一封裝膠體
250．．．槽孔
25a．．．第一表面
25b．．．第二表面
26．．．表面處理層
30．．．半導體晶圓
31a．．．主動面
31b．．．非主動面
311．．．連接墊
32．．．第一導電元件
33．．．第二封裝膠體
34．．．第二導電元件
35．．．散熱片
36．．．第三封裝膠體
37．．．基材
2．．．封裝結構
3．．．基板結構
第1A至1I圖係習知封裝結構及其製法之剖視圖；以及
第2A至2O圖係本發明之封裝結構、基板結構及其製法的剖視圖，其中，第2N-1、2N-1’、2N-2與2N-3圖係第2N圖之不同實施態樣，第2O-1、2O-1’、2O-2與2O-3圖係第2O圖之不同實施態樣。
2．．．封裝結構
222．．．線路
222a．．．第一銲墊
222b．．．第二銲墊
25．．．第一封裝膠體
250．．．槽孔
25a．．．第一表面
25b．．．第二表面
26．．．表面處理層
31．．．半導體晶片
31a．．．主動面
31b．．．非主動面
311．．．連接墊
32．．．第一導電元件
33．．．第二封裝膠體
34．．．第二導電元件
Claims (27)
- 一種封裝結構，係包括：半導體晶片，係具有相對之主動面與非主動面，且該主動面上具有複數連接墊；第一封裝膠體，係設置於該主動面上，且具有相對之第一表面與第二表面及貫穿該第一表面與第二表面並外露該連接墊的槽孔，該第一表面係連接該主動面；線路，係形成於該第一封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；第一導電元件，係電性連接該第一銲墊及該連接墊；以及第二封裝膠體，係覆蓋該第一導電元件、連接墊與第一銲墊。
- 如申請專利範圍第1項所述之封裝結構，復包括第三封裝膠體，係設於該第一封裝膠體之第一表面上，且完全包覆該半導體晶片。
- 如申請專利範圍第1項所述之封裝結構，復包括第三封裝膠體，該第三封裝膠體係設於該第一封裝膠體之第一表面上，並覆蓋該半導體晶片的側表面。
- 如申請專利範圍第2或3項所述之封裝結構，復包括一散熱片，係設置於該第三封裝膠體、或該第三封裝膠體及半導體晶片之非主動面上。
- 如申請專利範圍第1項所述之封裝結構，復包括設置於該第二銲墊上的第二導電元件。
- 如申請專利範圍第5項所述之封裝結構，該第一導電元件係為銲線，且該第二導電元件係為銲球。
- 如申請專利範圍第1項所述之封裝結構，其中，復包括鎳/鈀/金層，係形成於該第一銲墊與第二銲墊上。
- 如申請專利範圍第1項所述之封裝結構，復包括散熱片，係接置於該半導體晶片之非主動面上。
- 如申請專利範圍第1項所述之封裝結構，其中，該第一封裝膠體之槽孔係呈階梯狀，且該槽孔孔徑係由該第二表面漸縮至第一表面。
- 一種基板結構，係包括：一基板，具有複數基板單元，各該基板單元包括：封裝膠體，係具有相對之第一表面與第二表面及貫穿該第一表面與第二表面之槽孔；以及線路，係形成於該封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；以及框架，係環繞設置於該基板周緣。
- 如申請專利範圍第10項所述之基板結構，其中，復包括鎳/鈀/金層，係形成於該第一銲墊與第二銲墊上。
- 如申請專利範圍第10項所述之基板結構，其中，該封裝膠體之第一表面與第二表面之粗糙度不相等。
- 如申請專利範圍第10項所述之基板結構，其中，該封裝膠體之槽孔係呈階梯狀，且該槽孔孔徑係由該第二表面漸縮至第一表面。
- 一種基板結構之製法，係包括：提供圖案化金屬層，該圖案化金屬層具有第一金屬塊與線路；於該第一金屬塊上形成第二金屬塊；形成包覆該圖案化金屬層及該第二金屬塊且外露該第二金屬塊的封裝膠體；以及移除該第一金屬塊及第二金屬塊，以定義出槽孔。
- 如申請專利範圍第14項所述之基板結構之製法，其中，形成該圖案化金屬層之步驟復包括：於一承載板之一表面上形成第一阻層，且該承載板上係定義有複數承載板區塊；於各該承載板區塊的第一阻層中形成外露該承載板的第一阻層開孔與圖案化阻層開口；於該第一阻層開孔與圖案化阻層開口中分別形成該第一金屬塊與線路；以及於定義出該槽孔後，移除該承載板。
- 如申請專利範圍第14項所述之基板結構之製法，其中，該線路係具有複數第一銲墊與第二銲墊。
- 如申請專利範圍第16項所述之基板結構之製法，其中，復包括於該第一銲墊與第二銲墊上形成鎳/鈀/金層。
- 如申請專利範圍第17項所述之基板結構之製法，其中，移除該承載板係移除部分該承載板，並於周緣留下部份承載板以做為框架。
- 如申請專利範圍第14項所述之基板結構之製法，其中，形成該封裝膠體之步驟復包括研磨該封裝膠體，直至外露出該第二金屬塊。
- 一種封裝結構之製法，係包括：提供一基板結構，該基板結構包括：第一封裝膠體，係具有相對之第一表面與第二表面及貫穿該第一表面與第二表面之槽孔；以及線路，係形成於該第一封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；將具有相對之主動面與非主動面的半導體晶片以其主動面接置於該第一封裝膠體之第一表面上，且該主動面上具有對應外露於該槽孔的複數連接墊；形成電性連接該第一銲墊及該連接墊的第一導電元件；以及形成覆蓋該第一導電元件、連接墊與第一銲墊的第二封裝膠體。
- 一種封裝結構之製法，係包括：提供一基板與環繞設置於該基板周緣的框架，該基板係具有複數個基板單元，各該基板單元包括：第一封裝膠體，係具有相對之第一表面與第二表面及貫穿該第一表面與第二表面之槽孔；以及線路，係形成於該第一封裝膠體之第二表面，且具有外露於該第二表面的複數第一銲墊與第二銲墊；於該第一封裝膠體的第一表面上接置具有複數半導體晶片的半導體晶圓，各該半導體晶片具有相對之主動面與非主動面，且各該主動面上形成有對應外露於各該槽孔的複數連接墊；形成電性連接該連接墊與第一銲墊的第一導電元件；以及形成覆蓋該第一導電元件、連接墊與第一銲墊的第二封裝膠體。
- 如申請專利範圍第20或21項所述之封裝結構之製法，其中，復包括於藉由該第一導電元件電性連接該連接墊與第一銲墊之前，於該第一銲墊與第二銲墊上形成鎳/鈀/金層。
- 如申請專利範圍第21項所述之封裝結構之製法，其中，復包括於該半導體晶圓之底面上接置散熱片。
- 如申請專利範圍第20或21項所述之封裝結構之製法，復包括於該第二銲墊上形成第二導電元件。
- 如申請專利範圍第21項所述之封裝結構之製法，復包括進行切單製程。
- 如申請專利範圍第20或21項所述之封裝結構之製法，其中，該封裝結構復包括設於該第一封裝膠體之第一表面上的第三封裝膠體，且該第三封裝膠體包覆該半導體晶片。
- 如申請專利範圍第26項所述之封裝結構之製法，復包括研磨該第三封裝膠體之底面，直至外露該半導體晶片的非主動面。
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