TW201318173A - 半導體裝置 - Google Patents

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Abstract

本發明的一個方式提供一種維持良好的電特性且實現微型化的半導體裝置。此外，本發明的一個方式還提供一種可靠性高的半導體裝置。本發明的一個方式是一種半導體裝置，包括藉由以閘極電極層為掩模的雜質的引入處理自對準地形成通道形成區域和一對低電阻區域的氧化物半導體層，其中，在兩者之間夾著閘極電極層地設置的一對佈線層與低電阻區域電連接，並且，在形成有佈線層的區域的下部設置有與低電阻區域接觸的電極層。

Description

半導體裝置
本發明的一個方式關於一種半導體裝置及該半導體裝置的製造方法。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術引人注目。
例如，已經公開了作為電晶體的活性層使用包含銦(In)、鎵(Ga)、鋅(Zn)的非晶氧化物的電晶體(參照專利文獻1)。
[專利文獻1]日本專利申請公開2006-165528號公報
在使用氧化物半導體的電晶體中，為了實現電晶體的工作的高速化、低耗電量化、低價格化等，謀求電晶體的微型化是重要的。
但是，另一方面，謀求微型化導致故障。例如，當謀求電晶體的微型化時產生電晶體的半導體層和佈線層的接觸面積減小而接觸電阻增高的問題。因接觸電阻增高而產生電特性惡化的問題諸如電晶體的導通電流減小等。
此外，在使用氧化物半導體的電晶體中，電特性的不均勻性大，並且熱、偏壓或光等的影響有時導致電特性的變動。於是，被要求可靠性高且電特性的不均勻性小的使用氧化物半導體的半導體裝置。
由此，本發明的一個方式的課題之一是：提供一種維持良好的電特性且實現微型化的半導體裝置；提供一種可靠性高的半導體裝置；以及提供一種該半導體裝置的製造方法。
本發明的一個方式的半導體裝置所包括的氧化物半導體層含有藉由雜質的引入處理設置的低電阻區域，且在低電阻區域中與佈線層接觸。因此，氧化物半導體層和佈線層的接觸電阻減少，而可以提供電特性優良的半導體裝置。此外，在本發明的一個方式的半導體裝置中，氧化物半導體層和佈線層在氧化物半導體層和電極層重疊的區域中接觸。因此，當形成用來使氧化物半導體層和佈線層電連接的開口時，即使與開口重疊的區域的氧化物半導體層的厚度減少，也可以由電極層確保佈線層和半導體層之間的電連接，因此可以提供可靠性優良的半導體裝置。
因此，本發明的一個方式的半導體裝置是一種半導體裝置，包括：第一電極層及第二電極層；設置在第一電極層及第二電極層上的氧化物半導體層，該氧化物半導體層包括與第一電極層接觸的第一低電阻區域、與第二電極層接觸的第二低電阻區域以及夾在第一低電阻區域和第二低電阻區域之間的通道形成區域；氧化物半導體層上的閘極絕緣層；閘極絕緣層上的與通道形成區域重疊的閘極電極層；閘極絕緣層及閘極電極層上的絕緣層；藉由設置在絕 緣層及閘極絕緣層中且重疊於第一電極層的第一開口與第一低電阻區域電連接的第一佈線層；以及藉由設置在絕緣層及閘極絕緣層中且重疊於第二電極層的第二開口與第二低電阻區域電連接的第二佈線層。
此外，本發明的一個方式是一種半導體裝置，包括：第一電極層及第二電極層；設置在第一電極層及第二電極層上的氧化物半導體層，該氧化物半導體層包括與第一電極層接觸的第一低電阻區域、與第二電極層接觸的第二低電阻區域以及夾在第一低電阻區域和第二低電阻區域之間的通道形成區域；氧化物半導體層上的閘極絕緣層；閘極絕緣層上的與通道形成區域重疊的閘極電極層；閘極絕緣層及閘極電極層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中且重疊於第一電極層的第一開口與第一低電阻區域接觸的第一佈線層；以及藉由設置在絕緣層及閘極絕緣層中且重疊於第二電極層的第二開口與第二低電阻區域接觸的第二佈線層。
氧化物半導體層中的與第一佈線層接觸的區域的厚度以及氧化物半導體層中的與第二佈線層接觸的區域的厚度有時比氧化物半導體層的通道形成區域的厚度薄。
本發明的一個方式是一種半導體裝置，包括：第一電極層；第二電極層；設置在第一電極層及第二電極層上的氧化物半導體層，該氧化物半導體層包括與第一電極層接觸的第一低電阻區域、與第二電極層接觸的第二低電阻區域以及夾在第一低電阻區域和第二低電阻區域之間的通道 形成區域；氧化物半導體層上的閘極絕緣層；閘極絕緣層上的與通道形成區域重疊的閘極電極層；閘極絕緣層及閘極電極層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中的第一開口與第一電極層接觸的第一佈線層；以及藉由設置在絕緣層及閘極絕緣層中的第二開口與第二電極層接觸的第二佈線層。
本發明的一個方式是一種半導體裝置，包括：第一電極層；第二電極層；設置在第一電極層及第二電極層上的氧化物半導體層，該氧化物半導體層包括與第一電極層接觸的第一低電阻區域、與第二電極層接觸的第二低電阻區域以及夾在第一低電阻區域和第二低電阻區域之間的通道形成區域；氧化物半導體層上的閘極絕緣層；閘極絕緣層上的與通道形成區域重疊的閘極電極層；閘極絕緣層及閘極電極層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中的第一開口與第一電極層接觸的第一佈線層；藉由設置在絕緣層及閘極絕緣層中且重疊於第二電極層的第二開口與第二低電阻區域電連接的第二佈線層；以及藉由設置在絕緣層及閘極絕緣層中且重疊於第一電極層的第三開口與第一低電阻區域接觸的第三佈線層。
本發明的一個方式是一種半導體裝置，包括：第一電極層；第二電極層；設置在第一電極層及第二電極層上的氧化物半導體層，該氧化物半導體層包括與第一電極層接觸的第一低電阻區域、與第二電極層接觸的第二低電阻區域以及夾在第一低電阻區域和第二低電阻區域之間的通道 形成區域；氧化物半導體層上的閘極絕緣層；閘極絕緣層上的與通道形成區域重疊的閘極電極層；閘極絕緣層及閘極電極層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中的第一開口與第一電極層接觸的第一佈線層；藉由設置在絕緣層及閘極絕緣層中且重疊於第二電極層的第二開口與第二低電阻區域接觸的第二佈線層；以及藉由設置在絕緣層及閘極絕緣層中且重疊於第一電極層的第三開口與第一低電阻區域接觸的第三佈線層。
氧化物半導體層中的與第二佈線層接觸的區域的厚度以及氧化物半導體層中的與第三佈線層接觸的區域的厚度有時比氧化物半導體層的通道形成區域的厚度薄。
本發明的一個方式是一種半導體裝置，包括：第一電極層；第二電極層；設置在第一電極層及第二電極層上的氧化物半導體層，該氧化物半導體層包括與第一電極層接觸的第一低電阻區域、與第二電極層接觸的第二低電阻區域以及夾在第一低電阻區域和第二低電阻區域之間的通道形成區域；氧化物半導體層上的閘極絕緣層；閘極絕緣層上的與通道形成區域重疊的閘極電極層；閘極絕緣層及閘極電極層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中的第一開口與第一電極層接觸的第一佈線層；藉由設置在絕緣層及閘極絕緣層中的第二開口與第二電極層接觸的第二佈線層；以及藉由設置在絕緣層及閘極絕緣層中且重疊於第一電極層的第三開口與第一低電阻區域接觸的第三佈線層。
另外，第一佈線層及第二佈線層也可以分別使用不同的材料。此外，第一佈線層至第三佈線層也可以分別使用至少兩種不同的材料。
此外，絕緣層也可以包括氧化鋁層。因為氧化鋁具有對氫、水等的阻擋性，所以藉由將其用作絕緣層，可以防止從外部混入的氫或水等混入到氧化物半導體層中。此外，氧化鋁具有對氧的阻擋性，可以抑制氧化物半導體層所包含的氧被擴散到外部。可以利用氧化鋁層防止氫或水混入到氧化物半導體層中並抑制氧化物半導體層所包含的氧被釋放到外部，所以可以抑制半導體裝置的電特性變動。
此外，氧化物半導體層的至少一部分也可以包括氧含量超過結晶狀態下的化學計量組成的區域。在此情況下，氧含量是超過氧化物半導體的化學計量比的程度。或者，氧含量是超過單晶狀態下的氧量的程度。有時氧存在於氧化物半導體的晶格之間。
此外，電極層(還包括第一電極層及第二電極層)既可以包括氧化物半導體，也可以包括金屬材料或合金材料。
此外，本發明的一個方式的半導體裝置的製造方法，包括如下步驟：形成第一電極層及第二電極層；在第一電極層及第二電極層上形成氧化物半導體層；在氧化物半導體層上形成閘極絕緣層；在閘極絕緣層上以與夾在第一電極層和第二電極層之間的區域重疊的方式形成閘極電極 層；以閘極電極層為掩模對氧化物半導體層引入雜質自對準地形成低電阻區域；在閘極絕緣層及閘極電極層上形成絕緣層；在絕緣層及閘極絕緣層上形成到達氧化物半導體層且與第一電極層重疊的第一開口及與第二電極層重疊的第二開口；形成分別藉由第一開口、第二開口與氧化物半導體層電連接的第一佈線層及第二佈線層。
另外，在上述製造方法中，較佳的是，對成為第一電極層及第二電極層的導電膜進行氮電漿處理，然後對導電膜選擇性地進行蝕刻形成第一電極層及第二電極層。
此外，在上述製造方法中，作為雜質的引入方法可以使用離子摻雜法或離子植入法等。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“絕緣層上的閘極電極層”包括在絕緣層和閘極電極層之間包含其他構成要素的情況。
另外，在本說明書等中，“電極層”或“佈線層”不限定這些構成要素的功能。例如，有時將“電極層”用作“佈線層”的一部分，反之亦然。再者，“電極層”或“佈線層”還包括多個“電極層”或“佈線層”形成為一體的情況等。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”包括電極和佈線等。
本發明的一個方式可以提供一種具有良好的電特性且實現微型化的半導體裝置。此外，本發明的一個方式可以提供一種可靠性高的半導體裝置。此外，本發明的一個方式可以提供一種該半導體裝置的製造方法。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不限於以下的說明，所屬[發明所屬之技術領域]的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
在以下所說明的實施方式中，有時在不同圖式之間共同使用相同的參考符號來表示相同的部分。當在實施方式中參照圖式進行說明時，有時在不同圖式之間共同使用相同的參考符號來表示相同的構成要素。
[實施方式1]
在本實施方式中，參照[圖式簡單說明]本發明的一個方式的半導體裝置的基本結構以及製造方法。圖1A及1B示出本發明的一個方式的半導體裝置。圖1A示出本發明的一個方式的電晶體的俯視圖，而圖1B是沿著圖1A的點劃線A1-A2的剖面圖。
圖1A及1B所示的電晶體420包括：基板400上的基底絕緣層436；基底絕緣層436上的電極層405a及電極層405b；基底絕緣層436、電極層405a及電極層405b上的氧化物半導體層409；覆蓋氧化物半導體層409的閘極絕緣層402；閘極絕緣層402上的閘極電極層401；閘極絕緣層402及閘極電極層401上的絕緣層407；以及藉由形成在絕緣層407及閘極絕緣層402中的開口與氧化物半導體層409電連接的佈線層465a及佈線層465b。
氧化物半導體層409包括與閘極電極層401重疊的通道形成區域403、引入有雜質而減少電阻的低電阻區域404a及低電阻區域404b。低電阻區域404a和低電阻區域404b在其間夾有通道形成區域403，並分別與佈線層465a及佈線層465b接觸。
因為佈線層465a及佈線層465b與氧化物半導體層409所包括的低電阻區域404a及低電阻區域404b接觸，所以減少氧化物半導體層409和佈線層465a及佈線層465b的接觸電阻。
電極層405a及電極層405b可以使用氧化物半導體、金屬材料或合金材料形成。當將氧化物半導體材料用於電極 層405a及電極層405b時，可以進一步減少與氧化物半導體層409的接觸電阻。
一般而言，藉由在絕緣層407及閘極絕緣層402中形成開口填充導電材料，製造佈線層465a及佈線層465b。因此，在形成開口時進行的蝕刻的同時，氧化物半導體層409中的與佈線層465a及佈線層465b接觸的區域被蝕刻，而可能該區域的厚度減少或該區域被去除。當氧化物半導體層的厚度減少時，與佈線層之間的電連接產生不均勻。此外，在當形成開口時氧化物半導體層被去除的情況下，不能實現與佈線層之間的電連接。因此，產生如半導體裝置的可靠性降低等的問題。特別是，當使電晶體微型化而氧化物半導體層的厚度變薄時，這種問題會變得明顯。
但是，至於本發明的一個方式的半導體裝置的電晶體420，因為在氧化物半導體層409與電極層405a及電極層405b重疊的區域中，氧化物半導體層409與佈線層465a及佈線層465b接觸，所以即使氧化物半導體層409的厚度減少，也可以確保氧化物半導體層409與佈線層465a及佈線層465b之間的電連接。因此，根據本發明的一個方式可以提高半導體裝置的可靠性。
圖2A及2B示出當形成開口時氧化物半導體層的厚度減少或氧化物半導體層被去除的電晶體的結構例子。
在圖2A所示的電晶體430中，藉由當形成開口時該開口附近的氧化物半導體層409被去除，開口到達電極層405a及電極層405b。因此，在電晶體430中，佈線層465a 及佈線層465b分別與電極層405a及電極層405b接觸。
此外，在圖2B所示的電晶體440中，當形成開口時氧化物半導體層409的一部分被蝕刻而其厚度減少。電晶體440所包括的氧化物半導體層409中的與佈線層465a及佈線層465b接觸的區域的厚度比通道形成區域403的厚度薄。
如上所述，電晶體430及電晶體440可以利用與氧化物半導體層409重疊設置的電極層405a及電極層405b確保氧化物半導體層409與佈線層465a及佈線層465b之間的電連接。因此，可以提供可靠性得到提高的半導體裝置。
此外，如圖2C所示的電晶體450那樣，也可以以與電極層405a及電極層405b的上面的一部分及側面接觸而不覆蓋電極層405a及電極層405b的整個部分的方式設置有氧化物半導體層409。由於藉由以與電極層405a及電極層405b的上面的一部分及側面接觸的方式設置氧化物半導體層409，可以調整氧化物半導體層409和電極層405a及電極層405b的接觸面積，因此可以適當地設定其接觸電阻。此外，可以提高電極層、氧化物半導體層或佈線層的佈局的自由度。
此外，佈線層465a及佈線層465b也可以在不與氧化物半導體層409重疊的區域中與電極層405a及電極層405b接觸。另外，當電極層405a及電極層405b由氧化物半導體材料形成時，在將氧化物半導體層加工為島狀時電極層405a及電極層405b的一部分有時被蝕刻。因此，如電晶體450所示，電極層405a及電極層405b的與氧化物半導體層409 接觸的區域的厚度有時比與佈線層465a及佈線層465b接觸的區域的厚度厚。
另外，當電極層405a及電極層405b由氧化物半導體形成時，電極層405a及電極層405b與氧化物半導體層409的介面有時不明確。例如，當電極層405a及電極層405b由與氧化物半導體層409相同的組成的氧化物半導體材料形成時，難以明確地決定介面。此外，即使電極層405a及電極層405b與氧化物半導體層409由其組成不同的氧化物半導體材料形成，有時電極層405a及電極層405b與氧化物半導體層409的介面的一部分也混合，而其介面不明確。注意，在本說明書中，在介面不明確的情況下，也有時為了容易理解表現為介面。
接著，參照圖3A至圖5B說明圖1A及1B所示的電晶體420的製造方法的一個例子。
首先，在基板400上形成基底絕緣層436。
對於可以使用的基板沒有大限制，但是至少需要承受後面的加熱處理的耐熱性。例如，可以使用如鋇硼矽酸鹽玻璃或鋁矽酸鹽玻璃等的玻璃材料、陶瓷基板、石英基板或者藍寶石基板等。
此外，可以使用如下基板：矽、碳化矽等的單晶半導體基板或多晶半導體基板；矽鍺等的化合物半導體基板；SOI基板；或在這些基板上設置有半導體元件的基板等。
基底絕緣層436可以以1nm以上且100nm以下的厚度形成，且適當地使用濺射法、MBE法、CVD法、脈衝雷射沉 積法、ALD法等形成。另外，藉由採用濺射法形成基底絕緣層436，可以減少氫等的雜質。
作為基底絕緣層436，較佳為使用氧化矽、氧化鎵、氧化鋁、氧氮化矽、氮氧化矽、氧化鉿或氧化鉭等氧化物絕緣層。此外，可以以單層結構或兩層以上的疊層結構形成這些化合物。當形成疊層結構時，例如也可以作為與基板接觸的基底絕緣層使用藉由CVD法形成的氧化矽膜，且作為與氧化物半導體層409接觸的基底絕緣層使用藉由濺射法形成的氧化矽膜。藉由作為與氧化物絕緣層接觸的絕緣層使用氫濃度減少了的氧化物絕緣層，不僅抑制氫擴散到氧化物半導體層409中，而且從成為基底絕緣層436的氧化物絕緣層對氧化物半導體層409的氧缺陷供給氧，因此可以改進電晶體420的電特性。
注意，在此所示的氧氮化矽是指在其組成中氧含量比氮含量多的物質，例如是指至少包含50atomic%以上且70atomic%以下的範圍內的氧、0.5atomic%以上且15atomic%以下的範圍內的氮、25atomic%以上且35atomic%以下的範圍內的矽的物質。但是，上述濃度範圍是使用盧瑟福背散射分析法(RBS：Rutherford Backscattering Spectrometry)、氫前方散射分析法(HFS：Hydrogen Forward Scattering Spectrometry)來進行測量時的範圍。此外，構成元素的含有比率不超過100atomic%。
因為基底絕緣層436與氧化物半導體層409接觸，所以較佳的是，在層中(塊中)存在至少超過化學計量組成的 氧。例如，當作為基底絕緣層436使用氧化矽層時，設定為SiO(2+α)(α>0)。
接著，在基底絕緣層436上形成成為電極層405a及電極層405b的導電膜405(參照圖3A)。作為導電膜405使用能夠承受後面的加熱處理的材料。例如，可以使用包含選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化物膜、氮化鉭膜)等。此外，也可以採用層疊Al、Cu等的金屬膜和Ti、Mo、W等的高熔點金屬膜的結構。另外，可以將Ti、Mo、W等的高熔點金屬膜設置在Al、Cu等的金屬膜的下側、上側或兩者。此外，也可以使用氧化物半導體材料形成導電膜405。作為氧化物半導體，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2)、氧化銦氧化鋅(In2O3-ZnO)或使這些金屬氧化物材料包含氧化矽的材料。
當作為導電膜405使用氧化物半導體時，也可以使用與氧化物半導體層409相同的氧化物半導體材料或與氧化物半導體層409不同的氧化物半導體材料。特別是，因為當作為導電膜405和氧化物半導體層409使用相同的氧化物半導體材料時，可以減少導電膜405和氧化物半導體層409之間的接觸電阻，所以可以製造電特性良好的電晶體。例如，當作為氧化物半導體材料使用In-Ga-Zn類氧化物時，導電膜405也較佳為使用In-Ga-Zn類氧化物。另外，在後面詳細地說明氧化物半導體。
此外，當導電膜405使用金屬材料或合金材料時，可以使用與在後面設置的佈線層465a及佈線層465b相同的材料或與其不同的材料。當導電膜405和佈線層465a及佈線層465b使用相同的材料時，可以減少電極層405a和佈線層465a及佈線層465b之間的接觸電阻。
另外，在此還可以對導電膜405進行氮電漿處理。藉由進行氮電漿處理，可以減少電極層405a及電極層405b和在後面形成的氧化物半導體層409之間的接觸電阻。
接著，藉由光微影製程在導電膜405上形成光阻掩罩，選擇性地進行蝕刻來形成電極層405a及電極層405b，然後去除光阻掩罩(參照圖3B)。
接著，覆蓋電極層405a及電極層405b地形成氧化物半導體膜。在該氧化物半導體膜上設置光阻掩罩，蝕刻為島狀，然後去除光阻掩罩來形成氧化物半導體層409(參照圖3C)。氧化物半導體層409也可以不覆蓋電極層405a及電極層405b的整個部分，而如圖2B、2C所示的電晶體440及電晶體450那樣，電極層405a及電極層405b只要與氧化物半導體層的至少一部分接觸，就電極層405a和電極層405b中的兩者或一方的整個表面可以不被氧化物半導體層覆蓋。
用於氧化物半導體層409的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。尤其是，較佳為包含In和Zn。另外，除了上述元素以外，較佳為還包含鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小使用上述氧化物半 導體的電晶體的電特性偏差。除此之外，作為穩定劑較佳為包含錫(Sn)、鉿(Hf)、鋁(Al)。
另外，作為其他穩定劑，可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)、鋯(Zr)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
另外，在此，例如In-Ga-Zn類氧化物是指包含In、Ga、Zn作為主要成分的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬。
另外，作為氧化物半導體，可以使用由InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用由In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或包含與其組成的近旁的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或包含與其組成的近旁的氧化物。
在此，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成在原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足如下算式：(a-A)2+(b-B)2+(c-C)2 r2。r例如是0.05，即可。其他氧化物也是同樣的。
但是，所公開的發明不侷限於此，可以根據所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當的組成的氧化物。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離以及密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，當使用In-Ga-Zn類氧化物時，也可以藉由降低塊中的 缺陷密度提高遷移率。
此外，氧化物半導體膜既可以具有非晶結構，又可以具有結晶結構。作為氧化物半導體膜的較佳的一個方式，有CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜。CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的境界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導 體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區域中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。藉由進行成膜或在成膜之後進行加熱處理等的晶化處理來形成結晶部。
在使用CAAC-OS膜的電晶體中，因照射可見光或紫外光而產生的電特性變動小。因此，該電晶體的可靠性高。
注意，也可以使用每個區域的結晶性不同的氧化物半導體層。例如，通道形成區域403也可以具有比低電阻區域404a及低電阻區域404b高的結晶性。明確而言，通道形成區域403的氧化物半導體也可以由CAAC-OS膜形成，並且低電阻區域404a及低電阻區域404b中的與電極層405a及電極層405b接觸的區域也可以具有非晶結構。
此外，作為一個例子，當使用In-Zn類金屬氧化物形成氧化物半導體層時，將靶材的原子數比設定為In/Zn=1至100，較佳為In/Zn=1至20，更佳為In/Zn=1至10。藉由將Zn的原子數比設定為較佳的範圍內，可以提高場效應遷移率。在此，為了包含過剩的氧，較佳為將金屬氧化物的原 子數比In：Zn：O=X：Y：Z設定為Z>1.5X+Y。
在作為氧化物半導體層，藉由濺射法形成In-Ga-Zn類氧化物時，較佳為使用原子數比表示為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的In-Ga-Zn-O靶材。藉由使用具有上述原子數比的In-Ga-Zn-O靶材形成氧化物半導體膜，容易形成多晶或CAAC-OS膜。
此外，在作為氧化物半導體層，藉由濺射法形成In-Sn-Zn類氧化物時，較佳為使用原子數比表示為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35的In-Sn-Zn-O靶材。藉由使用具有上述原子數比的In-Sn-Zn-O靶材形成氧化物半導體層，容易形成多晶或CAAC。
另外，在此，靶材的填充率為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由提高靶材的填充率，可以形成緻密的氧化物半導體層。
另外，可以應用於氧化物半導體層的金屬氧化物的能隙較佳為2eV以上，更佳為2.5eV以上，進一步較佳為3eV以上。像這樣，藉由使用能隙寬的金屬氧化物，可以降低電晶體的截止電流。
包含在氧化物半導體層中的氫較佳為盡可能地少。該氫除了作為氫原子以外，有時還作為氫分子、水、羥基或其他氫化物被包含。
另外，較佳為降低氧化物半導體層中的鹼金屬及鹼土金屬，將它們的濃度較佳為設定為1×1018atoms/cm3以下， 更佳為2×1016atoms/cm3以下。這是因為有時鹼金屬及鹼土金屬與氧化物半導體接合而產生載子，而導致電晶體的截止電流增大的緣故。
氧化物半導體層409可以藉由濺射法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等形成。
氧化物半導體層409的厚度為1nm以上且100nm以下。電晶體420在氧化物半導體層409和電極層405a及電極層405b重疊的區域中氧化物半導體層409與佈線層465a及佈線層465b接觸。因此，即使因電晶體的微型化而氧化物半導體層薄膜化，也可以由與氧化物半導體層409重疊設置的電極層405a及電極層405b確保氧化物半導體層409和佈線層465a及佈線層465b的電連接。
在如下條件下形成氧化物半導體層409：較佳為利用濺射法；將基板加熱溫度設定為100℃以上且600℃以下，較佳為設定為150℃以上且550℃以下，更佳為設定為200℃以上且500℃以下；採用氧氣體氛圍。成膜時的基板加熱溫度越高，所得到的氧化物半導體層409的雜質濃度越低。此外，成膜時的基板加熱溫度越高，越容易地使氧化物半導體層409中的原子排列有序化，且實現高密度化，而形成多晶氧化物半導體膜或CAAC-OS膜。
另外，當形成CAAC-OS膜時，例如使用多晶的氧化物半導體濺射用靶材並採用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒 子剝離。此時，藉由該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，可以減少在沉積室中存在的雜質濃度(氫、水、二氧化碳及氮等)。此外，也減少成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
以下，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InOx粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2： 2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合莫耳數比可以根據所製造的濺射靶材適當地改變。
再者，藉由在氧氣體氛圍下進行成膜，也容易形成多晶氧化物半導體膜或CAAC-OS膜等具有結晶性的膜，因為在氧氣體氛圍中不包含稀有氣體等的不需要的原子。但是，也可以採用氧氣體和稀有氣體的混合氛圍。在此情況下，將氧氣體的比例設定為30vol.%以上，較佳為設定為50vol.%以上，更佳為設定為80vol.%以上。另外，用來形成氧化物半導體膜的氬及氧較佳為不包含水、氫等。例如，較佳的是：將氬的純度設定為9N(露點為-121℃，水為0.1ppb，氫為0.5ppb)，並且將氧的純度設定為8N(露點為-112℃，水為1ppb，氫為1ppb左右)。
非晶狀態的氧化物半導體由於可以比較容易地得到平坦的表面，所以可以減少使用該氧化物半導體製造電晶體時的介面散亂，可以比較容易得到較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體，明確而言，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲 面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以如下算式定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1，y1，f(x1，y1))(x1，y2，f(x1，y2))(x2，y1，f(x2，y1))(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)來對Ra進行測量。
另外，基準面是指指定面的平均高度中的平行於xy平面的面。也就是說，當將指定面的高度的平均值設定為Z0時，也將基準面的高度表示為Z0。
像這樣，為了將形成氧化物半導體層的基底絕緣層的平均面粗糙度設定為0.3nm以下，可以進行平坦化處理。在形成氧化物半導體膜之前進行平坦化處理，即可。
例如，作為平坦化處理可以進行乾蝕刻等。在此，作為蝕刻氣體，可以使用氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫、氟化氮等。
此外，在氧化物半導體層409中較佳為相對於這些化學計量比，包含過剩的氧。藉由包含過剩的氧，可以抑制 因形成的氧化物半導體層409的氧缺損導致的載子的產生。為了使氧化物半導體層409包含過剩的氧，既可以以在成膜時包含多量的氧的條件進行成膜，也可以在形成氧化物半導體膜之後引入氧(至少包括氧自由基、氧原子、和氧離子中的任一個)而使膜包過剩的氧。作為氧的引入方法，可以使用離子植入法、離子摻雜法、等離子浸沒離子植入法以及電漿處理等。
另外，藉由對氧化物半導體層進行加熱處理，可以減少雜質濃度。在減壓氛圍下、惰性氛圍下或氧化氛圍下進行加熱處理。
較佳的是，在減壓氛圍下或惰性氛圍下進行加熱處理之後，在保持溫度的情況下切換為氧化氛圍，而進一步進行加熱處理。這是因為如下緣故：當在減壓氛圍下或惰性氛圍下進行加熱處理時，可以減少氧化物半導體層中的雜質濃度，但是在同時產生氧缺陷。藉由在氧化氛圍下進行加熱處理，可以減少此時產生的氧缺陷。
藉由對氧化物半導體層，除了進行成膜時的基板加熱之外，還進行加熱處理，可以使氧化物半導體層中的雜質能階極少。其結果是，可以使電晶體的場效應遷移率提高到理想的場效應遷移率附近。
另外，當作為基底絕緣層使用氧化物絕緣層時，藉由對在其上設置有氧化物半導體層的氧化物絕緣層進行加熱，可以對氧化物半導體層供應氧，減少氧化物半導體層中的氧缺陷，來改進半導體特性。藉由在氧化物半導體層 和氧化物絕緣層至少部分地接觸的狀態下進行加熱製程，對氧化物半導體層供應氧。另外，既可以在將氧化物半導體膜加工為島狀之前進行加熱處理，又可以在將氧化物半導體膜加工為島狀之後進行加熱處理。但是，較佳為加工為島狀之前進行加熱處理，因為從基底絕緣層到外部釋放的氧量少而對氧化物半導體層供應更多量的氧。
接著，在氧化物半導體層409上形成閘極絕緣層402(參照圖3D)。
藉由作為閘極絕緣層的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy，x>0，y>0)、添加有氮的矽酸鉿、鋁酸鉿(HfAlxOy，x>0，y>0)以及氧化鑭等High-k材料，可以降低閘極漏電流。再者，閘極絕緣層402可以為單層結構或者疊層結構。
將閘極絕緣層402的厚度設定為1nm以上且100nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等。另外，也可以使用在與濺射靶材表面大致垂直地設置有多個基板表面的狀態下進行成膜的濺射裝置形成閘極絕緣層402。
此外，因為閘極絕緣層402與基底絕緣層436同樣接觸於氧化物半導體層，所以較佳的是，在層中(塊中)至少存在其含量超過化學計量組成的氧。
接著，形成隔著閘極絕緣層402位於氧化物半導體層409上且重疊於夾在電極層405a和電極層405b之間的區域的閘極電極層401(參照圖4A)。
作為閘極電極層401，可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等的金屬材料或以這些金屬材料為主要成分的合金材料。此外，作為閘極電極層401，也可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。再者，作為閘極電極層401可以使用導電材料諸如銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
此外，作為與閘極絕緣層402接觸的閘極電極層401中的一層，可以使用包含氮的金屬氧化物，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。這些膜的功函數為5eV或5.5eV以上。當將這些膜用作閘極電極時，可以使電晶體的電特性的臨界電壓向正方向漂移，從而可以實現所謂常截止的切換元件。
接著，以閘極電極層401為掩模對氧化物半導體層409引入雜質元素。因此，在氧化物半導體層409的與閘極電極層401不重疊的區域中自對準地形成低電阻區域404a及低電阻區域404b(參照圖4B)。另外，在不引入雜質元素的區域中形成通道形成區域403。
由此，在氧化物半導體層409中形成與閘極電極層重 疊的通道形成區域403以及夾著通道形成區域403的其電阻比通道形成區域403低的低電阻區域404a及低電阻區域404b。作為雜質的引入方法，可以使用離子植入法、離子摻雜法以及等離子浸沒離子植入法等。
作為引入的雜質元素，可以使用磷、硼、氮、砷、氬、鋁或包含上述元素的分子離子等。這些元素的劑量較佳為1×1013ions/cm2至5×1016ions/cm2。此外，當作為雜質元素引入磷時，加速電壓較佳為0.5kV至80kV。
另外，也可以進行多次對氧化物半導體層409引入雜質元素的處理。當進行多次對氧化物半導體層409引入雜質元素的處理時，既可以在每次處理中都引入相同的雜質元素，又可以在每次處理中引入不同的雜質元素。
藉由形成在通道長度方向上隔著通道形成區域包括低電阻區域的氧化物半導體層，氧化物半導體層的與源極電極及汲極電極電連接的區域的電阻降低，電晶體的導通特性(例如，導通電流及場效應遷移率)高，提供能夠進行高速工作、高速回應的電特性優良的半導體裝置。
低電阻區域404a及低電阻區域404b用作氧化物半導體層409的源極區域或汲極區域。此外，當電極層405a及電極層405b由氧化物半導體材料形成時，電極層405a及電極層405b也用作氧化物半導體層409的源極區域或汲極區域。藉由電極層405a及電極層405b由氧化物半導體材料形成，可以謀求源極區域及汲極區域的厚膜化並減少佈線層和氧化物半導體層之間的接觸電阻。再者，由於通道形成 區域不與電極層重疊，因此同時實現通道形成區域的薄膜化。由此，可以抑制電晶體的短通道效應。從而，可以製造電特性優良的半導體裝置。
此外，在電極層405a及電極層405b由氧化物半導體材料形成的情況下，當對上述氧化物半導體層409引入雜質元素時，還對電極層405a及電極層405b引入雜質元素來可以使電極層405a及電極層405b低電阻化。由於電極層405a及電極層405b在低電阻化了的區域中與氧化物半導體層409或佈線層465a及佈線層465b接觸，因此可以提供接觸電阻低且導通特性優良的半導體裝置。
接著，覆蓋閘極電極層401及閘極絕緣層402地形成絕緣層407(參照圖4C)。作為絕緣層，典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等無機絕緣層的單層或疊層。
例如，當作為絕緣層407使用氧化物絕緣層時，較佳為設置防止水分、氫等的雜質從外部侵入的保護絕緣層，以不使水分、氫等的雜質再次混入到氧化物半導體層409中。作為保護絕緣層使用無機絕緣層，即，可以使用：氮化矽膜、氧化鋁膜、氧氮化矽膜、氮化鋁膜、氮氧化鋁膜等。特別佳為使用對氫、水分等雜質和氧的兩者具有高遮斷效果(阻擋效果)的氧化鋁膜。
由於當作為絕緣層407使用氧化鋁時不使氫、水分、羥基或氫化物(也稱為氫化合物)等的雜質和氧的兩者經 過膜的遮斷效果高，因此在其製程中或製程之後防止成為變動要因的氫、水分等的雜質混入到氧化物半導體層中並用作防止氧化物半導體層的主要成分材料的氧的釋放的保護膜。
也可以在形成絕緣層之後還進行加熱製程。例如，在大氣中，以100℃以上且200℃以下進行1小時以上且30小時以下的加熱。該加熱製程既可以保持一定的加熱溫度進行，又可以反復從室溫到100℃以上且200℃以下的加熱溫度的升溫和從加熱溫度到室溫的降溫進行。
當在由氧化鋁層覆蓋氧化物半導體層的狀態下進行加熱處理時，可以防止因加熱處理而氧從氧化物半導體層釋放。因此，當絕緣層包括氧化鋁層時，可以得到具有高純度且包含過剩的氧的氧化物半導體層。
接著，在與電極層405a及電極層405b分別重疊的區域中設置穿過絕緣層407及閘極絕緣層402而到達氧化物半導體層409的開口455a及開口455b(參照圖5A)。藉由使用掩模等的選擇性的蝕刻形成開口。蝕刻可以是乾蝕刻、濕蝕刻或者兩者的組合。此外，該開口只要到達氧化物半導體層409，其形狀就沒有限制。但是，藉由如圖5A和5B所示那樣地形成為錐形狀，可以在後面不產生斷開地形成佈線層，所以是較佳的。
在開口的形成製程中，有時藉由對閘極絕緣層402及絕緣層407進行蝕刻氧化物半導體層409也被蝕刻，而氧化物半導體層409中的與開口重疊的區域的厚度減少。由於 本實施方式的電晶體的開口在電極層405a及電極層405b和氧化物半導體層409重疊的區域中形成，因此即使因蝕刻而氧化物半導體層的厚度減少，也可以確保氧化物半導體層和佈線層之間的電連接。
接著，在開口填充導電材料形成佈線層465a、佈線層465b(參照圖5B)。可以使用與用於上述閘極電極層401的材料相同的材料形成佈線層465a、佈線層465b。
可以藉由上述製程製造電晶體420。
另外，雖然圖5B示出了佈線層與閘極絕緣層402和氧化物半導體層409的介面接觸的電晶體，但是佈線層465a、佈線層465b也可以到達氧化物半導體層或電極層。例如，如圖2B所示的電晶體440那樣，也可以在氧化物半導體層409的層中佈線層465a、佈線層465b與氧化物半導體層接觸或者如圖2C所示的電晶體450那樣，佈線層465a、佈線層465b和電極層405a、電極層405b分別接觸。
此外，雖然未圖示，但是也可以在電晶體420上設置絕緣層。作為絕緣層，典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜或氮氧化鋁膜等無機絕緣膜的單層或疊層。
也可以在形成絕緣層之後還進行加熱製程。例如，在大氣中，以100℃以上且200℃以下進行1小時以上且30小時以下的加熱製程。該加熱製程既可以保持一定的加熱溫度進行，又可以反復從室溫到100℃以上且200℃以下的加 熱溫度的升溫和從加熱溫度到室溫的降溫進行。
此外，為了減少電晶體420所引起的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。
因為在本實施方式所示的半導體裝置中，佈線層和氧化物半導體層在低電阻區域接觸，所以氧化物半導體層和佈線層之間的接觸電阻減少。因此，可以提供導通電流高且能夠進行高速回應、高速工作的電特性優良的半導體裝置。
此外，在本實施方式所示的半導體裝置中，氧化物半導體層和佈線層在氧化物半導體層和電極層重疊的區域電連接。藉由設置有電極層，在氧化物半導體層和佈線層連接的區域中，即使在佈線層的形成時與設置有佈線層的開口重疊的區域的氧化物半導體層的厚度減少，也可以確保佈線層和氧化物半導體層之間的電連接。因此，可以提供可靠性優良的半導體裝置。
本實施方式可以與其他實施方式適當地組合而實施。
[實施方式2]
在本實施方式中示出與實施方式1所示的半導體裝置不同的方式的半導體裝置。另外，在本實施方式中，與實 施方式1相同的部分由相同的元件符號表示而省略詳細的說明。
圖15A和15B示出本發明的一個方式的電晶體。圖15A示出本發明的一個方式的半導體裝置的俯視圖，而圖15B示出沿著圖15A的點劃線A3-A4的剖面圖。
圖15A和15B所示的電晶體1420包括：基板400上的基底絕緣層436；基底絕緣層436上的電極層405a及電極層405b；基底絕緣層436、電極層405a及電極層405b上的氧化物半導體層409；覆蓋氧化物半導體層409的閘極絕緣層402；閘極絕緣層402上的閘極電極層401；閘極絕緣層402及閘極電極層401上的絕緣層407；藉由形成在絕緣層407及閘極絕緣層402中的開口與氧化物半導體層409接觸的佈線層465a及佈線層465b；以及藉由設置在絕緣層407、閘極絕緣層402及氧化物半導體層409中的開口與電極層405a接觸的佈線層465c。
氧化物半導體層409包括：與閘極電極層401重疊的通道形成區域403；以及添加有雜質減少電阻的低電阻區域404a及低電阻區域404b。低電阻區域404a及低電阻區域404b夾有通道形成區域403，低電阻區域404a與佈線層465a接觸，並且低電阻區域404b與佈線層465b接觸。此外，低電阻區域404a藉由電極層405a與佈線層465c電連接。
本實施方式所示的電晶體1420與實施方式1的電晶體不同之處在於：在電極層405a一側包括多個佈線層465a及 佈線層465c。
佈線層465a和佈線層465c中的任一個用作電晶體1420的源極電極和汲極電極中的一方，佈線層465b用作電晶體1420的源極電極和汲極電極中的另一方。佈線層465a與用作源極區域或汲極區域的低電阻區域404a直接接觸，佈線層465c藉由電極層405a與低電阻區域404a電連接。因此，佈線層465a和氧化物半導體層409之間的接觸電阻和佈線層465c和氧化物半導體層409之間的接觸電阻不同。
由此，藉由電晶體1420選擇性地分別將佈線層465a和佈線層465c中的哪一個用作源極電極層或汲極電極層，可以將電晶體1420用作能夠根據用途、目的實現不同的電特性的半導體裝置。
例如，設置選擇性地分別將佈線層465a和佈線層465c中的哪一個用於電晶體1420的源極電極層或汲極電極層的電路，並且該電路根據所需要的電流值選擇將佈線層465a和佈線層465c中的哪一個用作源極電極層或汲極電極層。因為根據哪一個佈線層被選擇在電晶體中流過的電流不同，所以可以選擇電晶體的電流值。由於可以選擇性地改變電晶體的導通電流，因此使用電晶體1420的半導體電路可以提高設計的自由度。
佈線層465a和佈線層465c既可以使用相同的材料，又可以使用不同的材料。根據所需要的導通電流適當地設定氧化物半導體層和電極層之間的接觸電阻以及氧化物半導體層和佈線層之間的接觸電阻，即可。
此外，在圖16C所示的電晶體1450中，在形成開口時氧化物半導體層409的一部分被蝕刻而其厚度減少。在電晶體1450所包括的氧化物半導體層409中，與佈線層465a及佈線層465b接觸的區域的厚度比通道形成區域403的厚度薄。
如上所述，電晶體1430及電晶體1450可以由與氧化物半導體層409重疊設置的電極層405a確保氧化物半導體層409和佈線層465c之間的電連接。因此，可以良率高地提供可靠性提高了的半導體裝置。
此外，佈線層465b既可以與低電阻區域404b直接連接，又可以藉由電極層405b與低電阻區域404b電連接。因此，如圖16A和16B所示的電晶體1430及電晶體1440那樣，佈線層465b也可以到達電極層405b。另外，電晶體1430及電晶體1440也可以同時製造形成有佈線層465b的開口以及形成有佈線層465c的開口。
此外，如圖16B、圖16C、圖17A、圖17B以及圖17C所示的電晶體1440至電晶體1480那樣，氧化物半導體層409也可以與電極層405a及電極層405b的上面的一部分及側面接觸地設置，而不覆蓋電極層405a及電極層405b的整個部分。
藉由與電極層405a及電極層405b的上面的一部分及側面接觸地設置氧化物半導體層409，可以調整氧化物半導體層409和電極層405a或電極層405b的接觸面積並適當地設置其接觸電阻。
再者，可以提高電極層、氧化物半導體層或佈線層的佈局的自由度，且還提高電晶體的設計的自由度，從而可以實現電晶體的微型化。
此外，如圖16B、圖16C、圖17B以及圖17C所示的電晶體1440、電晶體1450以及電晶體1480那樣，佈線層465b及/或佈線層465c也可以在不與氧化物半導體層409重疊的區域中與電極層405a及/或電極層405b接觸。
另外，當電極層405a及電極層405b由氧化物半導體材料形成時，在將氧化物半導體層加工為島狀時電極層405a及電極層405b的一部分有時被蝕刻。因此，如圖17A所示的電晶體1460那樣，電極層405a及電極層405b的與氧化物半導體層409接觸的區域的厚度有時比不與氧化物半導體層409重疊的區域的厚度厚。
此外，雖然未圖示，但是也可以在低電阻區域404b一側還設置佈線層。設置在低電阻區域404b一側的佈線層至少包括與低電阻區域404b接觸的佈線層以及與電極層405b接觸的佈線層。由於根據將與低電阻區域404b接觸的佈線層和與電極層405b接觸的佈線層中的哪一個用於源極電極層或汲極電極層源極電極層或汲極電極層和氧化物半導體層之間的電阻不同，因此可以控制半導體裝置的電流值。
因為如上所述，本實施方式的半導體裝置可以自由地選擇佈線層的配置、佈線層和氧化物半導體層或電極層之間的連接關係，所以可以提高佈局的自由度而實現半導體裝置的微型化。
此外，在圖16C所示的電晶體1450中，當形成開口時氧化物半導體層409的一部分被蝕刻而其厚度減少。在電晶體1450所包括的氧化物半導體層409中，與佈線層465a及佈線層465b接觸的區域的厚度比通道形成區域403的厚度薄。
如上所述，電晶體1430及電晶體1450可以由與氧化物半導體層409重疊設置的電極層405b確保氧化物半導體層409和佈線層465b之間的電連接。因此，可以良率高地提供可靠性提高了的半導體裝置。
另外，佈線層465a及佈線層465c可以使用相同的材料或不同的材料。由於佈線層465a與低電阻區域404a接觸，且佈線層465c藉由電極層405a與低電阻區域404a電連接，因此佈線層465c和氧化物半導體層409之間的接觸電阻比佈線層465a和氧化物半導體層409之間的電阻高。
藉由作為佈線層465c使用其導電率比佈線層465a低的材料，增大佈線層465a和氧化物半導體層409的電阻與佈線層465c和氧化物半導體層409的電阻之間的差，並且根據將佈線層465a和佈線層465c中的哪一個用於源極電極層或汲極電極層，增大在電晶體中流過的電流值的差，因此可以提高電路設計的自由度。
此外，也可以藉由適當地改變用於電極層405a的材料，使佈線層465a和電極層405a之間的接觸電阻以及佈線層465c和電極層405a之間的接觸電阻變化。
接著，參照18A至18C說明圖15A和15B所示的電晶體 1420的製造方法的一個例子。但是，圖18A所示的半導體裝置對應於實施方式1中的圖5A所示的半導體裝置。因此，圖18A所示的結構的製造方法可以參照實施方式1的記載。
接著，設置穿過絕緣層407、閘極絕緣層402及氧化物半導體層409並到達電極層405a的開口455c(參照圖18B)。藉由使用掩模等的選擇性的蝕刻形成開口。也可以採用乾蝕刻、濕蝕刻或兩者的組合來形成開口。此外，該開口到達電極層405a即可，而其形狀沒有特別的限制。但是，藉由如圖18B所示那樣形成為錐形狀，可以在後面不產生斷開地形成佈線層，所以是較佳的。
在開口的製程中，有時藉由對閘極絕緣層402及絕緣層407進行蝕刻氧化物半導體層409也被蝕刻，而氧化物半導體層409中的與開口重疊的區域的厚度減少。由於本實施方式的電晶體的開口在電極層405a及電極層405b和氧化物半導體層409重疊的區域中形成，因此即使因蝕刻而氧化物半導體層的厚度減少，也可以確保氧化物半導體層和佈線層之間的電連接。
接著，在開口中填充導電材料來形成佈線層465a、佈線層465b以及佈線層465c(參照圖18C)。作為佈線層465a、佈線層465b以及佈線層465c，可以使用與上述用於閘極電極層的材料相同的材料。此外，因為藉由對佈線層465a和佈線層465b使用不同的材料，增大將佈線層465a和佈線層465b中的任一個用於源極電極層或汲極電極層時的 在電晶體中流過的電流值的差，所以電路設計的自由度提高。
另外，佈線層465a、佈線層465b及佈線層465c也可以採用疊層結構，並且佈線層465a、佈線465b及佈線層465c也可以分別包含至少兩種不同的金屬。例如，也可以在開口455a、開口455b及/或開口455c的與電極層405a接觸的面使用鍍法等形成金屬膜，然後在該開口填充與該金屬膜不同的導電材料來形成佈線層465a、佈線層465b及佈線層465c。作為金屬膜，較佳為使用其導電率比用於佈線層的金屬材料低的材料。藉由鍍法形成金屬膜，可以適當地設定佈線層465a、佈線層465b及佈線層465c和氧化物半導體層409的接觸電阻。
可以藉由上述製程製造電晶體1420。
因為在本實施方式所示的半導體裝置中，佈線層和氧化物半導體層在低電阻區域接觸，所以氧化物半導體層和佈線層之間的接觸電阻減少。因此，可以提供導通電流高且能夠進行高速回應、高速工作的電特性優良的半導體裝置。
此外，在本實施方式所示的半導體裝置中，氧化物半導體層和佈線層在氧化物半導體層和電極層重疊的區域電連接。藉由設置有電極層，在氧化物半導體層和佈線層連接的區域中，即使在佈線層的形成時與設置有佈線層的開口重疊的區域的氧化物半導體層的厚度減少，也可以確保佈線層和氧化物半導體層之間的電連接。因此，可以提供 可靠性優良的半導體裝置。
另外，本實施方式所示的半導體裝置是一種電晶體，包括：與電極層接觸的第一佈線層；與電極層上的氧化物半導體層接觸的第二佈線層；以及閘極電極層，其中，第一佈線層及第二佈線層在從閘極電極層看時相同的一側分別與電極層及氧化物半導體層接觸。因此，根據將與電極層接觸的佈線層和與氧化物半導體層接觸的佈線層中的哪一個用作源極電極層或汲極電極層，佈線層和氧化物半導體層之間的電阻不同，所以電晶體的電流值變化。
由此，藉由設置選擇將本實施方式所示的電晶體中的哪一個佈線層用作源極電極層或汲極電極層的電路，在一個電晶體中選擇性地使不同的導通電流流過，所以可以提供電路設計的自由度提高了的半導體裝置。
本實施方式可以與其他實施方式適當地組合。
[實施方式3]
在本實施方式中，參照[圖式簡單說明]如下半導體裝置的一個例子，該半導體裝置使用實施方式1及實施方式2所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，本實施方式的半導體裝置應用實施方式1所示的電晶體作為電晶體162而構成。作為電晶體162，實施方式1及實施方式2所示的電晶體的結構都可以使用。
電晶體162的截止電流小，所以藉由使用這種電晶體 能夠長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分地降低耗電量。
圖8A至8C是半導體裝置的結構的一個例子。圖8A示出半導體裝置的剖面圖，圖8B示出半導體裝置的平面圖，而圖8C示出半導體裝置的電路圖。在此，圖8A相當於沿著圖8B的B1-B2以及C1-C2的剖面。
圖8A及8B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體160，並在其上部具有使用第二半導體材料的電晶體162。電晶體162可以採用與實施方式1所示的結構相同的結構。
這裏，第一半導體材料和第二半導體材料較佳為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
另外，雖然在上述電晶體都是n通道型電晶體的前提下進行說明，但是當然也可以使用p通道型電晶體。此外，由於所公開的發明的技術本質在於：將氧化物半導體用於電晶體162以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖8A所示的電晶體160具有：設置在包含半導體材料 (例如，矽等)的基板100中的通道形成區域116；以夾著通道形成區域116的方式設置的雜質區域120；接觸於雜質區域120的金屬間化合物區域124；設置在通道形成區域116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極層110。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區域或汲極區域也稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載會包括源極區域。
在基板100上以圍繞電晶體160的方式設置有元件隔離絕緣層106，並且以覆蓋電晶體160的方式設置有絕緣層130。另外，為了實現高集體化，較佳為採用圖8A所示的電晶體160不具有側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極層110的側面設置側壁絕緣層，以形成包括雜質濃度不同的區域的雜質區域120。
圖8A所示的電晶體162是將氧化物半導體用於通道形成區域的電晶體。在此，包含在電晶體162中的氧化物半導體層144較佳是高度純化了的層。藉由使用高度純化了的氧化物半導體，可以得到截止特性極為優異的電晶體162。
對氧化物半導體層144進行了引入雜質的處理，並且藉由以閘極電極層148a為掩模對氧化物半導體層144進行 雜質引入處理，在氧化物半導體層中自對準地形成低電阻區域144a、低電阻區域144b以及通道形成區域144c。
低電阻區域144a及低電阻區域144b的雜質濃度比通道形成區域144c高。因為藉由提高雜質濃度，增加氧化物半導體層中的載子密度來降低佈線層和氧化物半導體層之間的接觸電阻，所以可以得到佈線層和氧化物半導體層之間的良好的歐姆接觸，提高導通電流及遷移率，且能夠進行高速回應。此外，因為可以在低電阻化了的區域中得到歐姆接觸，所以能夠實現與肖特基結相比在熱量方面穩定的工作。
在電晶體162上設置有單層或疊層的絕緣層150。此外，在隔著氧化物半導體層144及閘極絕緣層146與電晶體162的電極層142a重疊的區域中設置有導電層148b，並且由電極層142a、氧化物半導體層144、閘極絕緣層146以及導電層148b構成電容元件164。也就是說，電晶體162的電極層142a用作電容元件164中的一個電極，導電層148b用作電容元件164中的另一個電極。另外，在不需要電容器時，也可以不設置電容元件164。此外，電容元件164也可以另外設置在電晶體162的上方。
在電晶體162及電容元件164上設置有絕緣層150及絕緣層152。而且，在絕緣層152上設置有分別與低電阻區域144a和低電阻區域144b連接的佈線層156a及佈線層156b。佈線層156a藉由形成在絕緣層150、絕緣層152及閘極絕緣層146等中的開口157a與低電阻區域144a及電極層142a電 連接。此外，佈線層156b藉由形成在絕緣層150、絕緣層152及閘極絕緣層146中的開口157b與低電阻區域144b及電極層142b電連接。
此外，因為重疊於電極層及低電阻區域的佈線層即使穿過低電阻區域也由在低電阻區域之下接觸的電極層補償電連接，所以當形成開口時不需要精密的對準而可以形成可靠性高的電晶體。此外，藉由採用當從閘極電極層148a看時，在低電阻區域144a一側設置多個佈線層的結構，可以提高佈局的自由度且謀求半導體裝置的高精細化。
在圖8A和8B中，以兩者的至少一部分彼此重疊的方式設置電晶體160及電晶體162，並且較佳為以電晶體160的源極區域或汲極區域與氧化物半導體層144的一部分重疊的方式設置電晶體160及電晶體162。此外，以與電晶體160的至少一部分重疊的方式設置有電晶體162及電容元件164。藉由採用這種平面佈局，可以謀求減少半導體裝置的佔有面積，從而可以實現高集體化。
圖19A和19B示出作為電晶體162使用實施方式2所示的電晶體的例子。圖19A示出半導體裝置的剖面圖，而圖19B示出半導體裝置的平面圖。在此，圖19A相當於沿著圖19B的B3-B4以及C3-C4的剖面。注意，在圖19A和19B所示的半導體裝置中，使用相同的符號表示與圖8A至8C所示的半導體裝置相同的部分而省略詳細的說明。
圖19A所示的電晶體162與圖8A至8C所示的電晶體162不同之處在於：設置有與電極層142a電連接的佈線層 156c。佈線層156c和佈線層156a藉由形成在絕緣層150、絕緣層152、閘極絕緣層146及氧化物半導體層144等中的開口157c以及開口157a分別與電極層142a及低電阻區域144a電連接。此外，佈線層156b藉由形成在絕緣層150、絕緣層152及閘極絕緣層146等中的開口157b與低電阻區域144b電連接。
因為在電晶體162中，佈線層156a及佈線層156c和氧化物半導體層144之間的電阻彼此不同，所以根據將佈線層156a和佈線層156c中的哪一個用作源極電極層或汲極電極層可以控制電晶體162的電流。
接著，圖8C示出對應於圖8A、圖8B、圖19A及圖19B的電路結構的一個例子。
在圖8C中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。此外，第三佈線(3rdLine)與電晶體162的源極電極和汲極電極中的一方電連接，第四佈線(4th Line)與電晶體162的閘極電極層電連接。再者，電晶體160的閘極電極層和電晶體162的源極電極和汲極電極中的另一方與電容元件164的電極的另一方電連接，並且第五佈線(5th Line)與電容元件164的電極的另一方電連接。
在圖8C所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極層的電位的特徵，如下所示那樣，可以進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的 電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極層和電容元件164施加第三佈線的電位。也就是說，對電晶體160的閘極電極層施加規定的電荷(寫入)。這裏，施加賦予兩種不同電位電平的電荷(以下，稱為Low電平電荷、High電平電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位並使電晶體162成為截止狀態，保持施加到電晶體160的閘極電極層的電荷(保持)。
因為電晶體162的截止電流極小，所以電晶體160的閘極電極層的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，第二佈線根據保持在電晶體160的閘極電極層的電荷量具有不同的電位。這是因為如下緣故：一般而言，在電晶體160為n通道型的情況下，對電晶體160的閘極電極層施加High電平電荷時的外觀上的閾值Vth_H低於對電晶體160的閘極電極層施加Low電平電荷時的外觀上的閾值Vth_L。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別施加到電晶體160的閘極電極層的電荷。例如，在寫入中，當被供應High電平電荷時，如果第五佈線的電位為V0(>Vth_H)，則電晶體160成為“導 通狀態”。當被供應Low電平電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體160也維持“截止狀態”。因此，可以根據第二佈線的電位讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。在此情況下，當不讀出資訊時，可以對第五佈線施加不管閘極電極層的狀態如何都使電晶體160成為“截止狀態”的電位，即小於Vth_H的電位。或者，可以對第五佈線施加不管閘極電極層的狀態如何都使電晶體160成為“導通狀態”的電位，即大於Vth_L的電位。
在本實施方式所示的半導體裝置中，藉由應用將氧化物半導體用於通道形成區域的截止電流極小的電晶體，可以在極長期間保持儲存資料。換言之，因為可以不需要進行更新工作或將更新工作的頻率降低到極低，所以可以充分地降低耗電量。另外，即使沒有電力供給(注意，較佳為固定電位)，也可以在較長期間保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等問題。就是說，在有關所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以可以容 易實現高速工作。
本實施方式所示的電晶體162藉由如本說明書所公開那樣地在氧化物半導體層的下部與其接觸地形成電極層且以閘極電極層為掩模進行對氧化物半導體層引入雜質的處理，可以維持電晶體162的良好的電特性並充分地減少截止電流。而且，藉由使用這種電晶體，可以得到極長期間地保持儲存資料的半導體裝置。
如上所述，上述電晶體具有高導通特性(例如，導通電流及場效應遷移率)，並能夠進行高速工作及高速回應。此外，還可以實現微型化。由此，藉由使用該電晶體可以提供具有高性能及高可靠性的半導體裝置。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
[實施方式4]
在本實施方式中，關於使用實施方式1及實施方式2所示的電晶體的半導體裝置，參照圖9A至圖10C對與實施方式3所示的結構不同的結構進行說明。該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，本實施方式的半導體裝置應用實施方式1及實施方式2所記載的電晶體作為電晶體162。作為電晶體162都可以應用實施方式1及實施方式2所示的電晶體。
圖9A是示出半導體裝置的電路結構的一個例子的電路 圖，而圖9B是示出半導體裝置的一個例子的概念圖。在下面，首先對圖9A所示的半導體裝置進行說明，然後對圖91B所示的半導體裝置進行說明。
在圖9A所示的半導體裝置中，位元線BL與電晶體162的源極電極或汲極電極電連接，字線WL與電晶體162的閘極電極電連接，並且電晶體162的源極電極或汲極電極與電容元件254的第一端子電連接。
另外，使用氧化物半導體的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，可以在極長時間儲存電容元件254的第一端子的電位(或累積在電容元件254中的電荷)。
接著，說明對圖9A所示的半導體裝置(記憶單元250)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容元件254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容元件254的第一端子的電位(保持)。
由於電晶體162的截止電流極小，所以能夠在較長時間儲存電容元件254的第一端子的電位(或累積在電容元件中的電荷)。
接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容元件254導 通，於是，在位元線BL與電容元件254之間電荷被再次分配。結果，位元線BL的電位產生變化。位元線BL的電位的變化量根據電容元件254的第一端子的電位(或累積在電容元件254中的電荷)而取不同的值。
例如，當假設電容元件254的第一端子的電位是V，電容元件254的電容是C，位元線BL所具有的電容成分(以下也稱為位元線電容)是CB，並且電荷被再次分配之前的位元線BL的電位是VB0時，電荷被再次分配之後的位元線BL的電位成為(CB*VB0+C*V)/(CB+C)。因此，假設記憶單元250處於電容元件254的第一端子的電位為V1或V0(V1>V0)的兩個狀態，保持電位V1時的位元線BL的電位(=(CB*VB0+C*V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB*VB0+C*V0)/(CB+C))。
並且，藉由比較位元線BL的電位與規定的電位，可以讀出資訊。
如此，圖9A所示的半導體裝置可以利用電晶體162的截止電流極小的特徵在較長時間保持累積在電容元件254中的電荷。換言之，因為可以不需要進行更新工作或將更新工作的頻率降低到極低，所以可以充分地降低耗電量。另外，即使沒有電力供給，也可以在較長期間保持儲存資料。
接著，對圖9B所示的半導體裝置進行說明。
圖9B所示的半導體裝置在其上部作為儲存電路具有記憶單元陣列251a及記憶單元陣列251b，該記憶單元陣列 251a及記憶單元陣列251b具有多個圖9A所示的記憶單元250，並且在其下部具有用來使記憶單元陣列251(記憶單元陣列251a及記憶單元陣列251b)工作的週邊電路253。另外，週邊電路253與記憶單元陣列251電連接。
藉由採用圖9B所示的結構，可以將週邊電路253設置在記憶單元陣列251(記憶單元陣列251a及記憶單元陣列251b)的正下方，從而可以實現半導體裝置的小型化。
更佳的是，用於設置在週邊電路253中的電晶體的半導體材料與電晶體162的半導體材料不同。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用上述電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖9B所示的半導體裝置是層疊有兩個記憶單元陣列251(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。
接著，參照圖10A至10C以及圖20A和20B對圖9A所示的記憶單元250的具體結構進行說明。
圖10A至10C是記憶單元250的結構的一個例子。圖10A示出記憶單元250的平面圖，而圖10B示出沿著圖10A的線D1-D2的剖面圖。
圖10A及10B所示的電晶體162可以採用與實施方式1所 示的結構相同的結構。
圖10B所示的電極502是用作圖9A所示的位元線BL的佈線，並且與電晶體162的低電阻區域接觸地設置有電極502。此外，電極504用作圖9A所示的電容元件254的一個電極，並且與電晶體162的低電阻區域接觸地設置有電極504。設置在電晶體162上的與電極504重疊的區域中的電極506用作電容元件254的另一個電極。
此外，如圖10A所示，電容元件254的另一個電極506與電容線508電連接。隔著閘極絕緣層146設置在氧化物半導體層144上的閘極電極層148a與字線509電連接。
接著，圖20A和20B示出記憶單元250的另一個結構。圖20A示出記憶單元250的平面圖，而圖20B示出沿著圖20A的線D3-D4的剖面圖。
圖20A及20B所示的電晶體162可以採用與實施方式2所示的結構相同的結構。
圖20B所示的電極502是用作圖9A所示的位元線BL的佈線，並且與電晶體162的低電阻區域接觸地設置有電極502。此外，電極504用作圖9A所示的電容元件254的一個電極，並且與電晶體162的低電阻區域接觸地設置有電極504。設置在電晶體162上的與電極504重疊的區域中的電極506用作電容元件254的另一個電極。
此外，如圖20A所示，電容元件254的另一個電極506與電容線508電連接。隔著閘極絕緣層146設置在氧化物半導體層144上的閘極電極層148a與字線509電連接。
藉由採用圖20A所示的平面佈局，可以謀求減少半導體裝置的佔有面積，從而可以實現高集體化。
此外，由於圖20A和20B所示的半導體裝置使用選擇佈線層來可以控制電流的電晶體，因此可以縮短寫入時間並增加儲存電容。
此外，圖10C示出記憶單元陣列251和週邊電路的連接部的剖面圖。週邊電路例如可以採用包括n通道型電晶體510及p通道型電晶體512的結構。作為可以用於n通道型電晶體510及p通道型電晶體512的半導體材料，較佳為使用氧化物半導體之外的半導體材料(矽等)。藉由採用這種材料，可以謀求週邊電路所包括的電晶體的高速工作。
藉由採用圖10A所示的平面佈局，可以減少半導體裝置的佔有面積，從而可以實現高集體化。
如上所述，在上部層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。利用高度純化了且本質化了的氧化物半導體的電晶體的截止電流小，從而藉由使用該電晶體可以長期保持儲存資料。換言之，因為可以將更新工作的頻率降低到極低，所以可以充分地降低耗電量。另外，如圖10B及圖20B所示，電容元件254由電極504、氧化物半導體層144、閘極絕緣層146和電極506的疊層形成。
如上所述，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分的高速工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣義解釋，其截止電流足夠小的電晶體)的儲存電路設置為 一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的集體化。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
[實施方式5]
在本實施方式中，參照圖11A至圖14對將上述實施方式所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了臨時儲存影像資料而使用SRAM或DRAM。使用SRAM或DRAM是因為快閃記憶體應答速度慢而不適於處理影像的緣故。另一方面，當將SRAM或DRAM用於影像資料的臨時儲存時，有如下特徵。
如圖11A所示，在一般的SRAM中，一個記憶單元由電晶體801至電晶體806的六個電晶體構成，並且該電晶體801至電晶體806被X解碼器807和Y解碼器808驅動。電晶體803和電晶體805以及電晶體804和電晶體806構成反相器，該反相器能夠實現高速驅動。然而，由於一個記憶單元由六個電晶體構成，所以有記憶單元面積大的缺點。在將設計規則的最小尺寸設定為F的情況下，SRAM的記憶單元面積一般為100F2至150F2。因此，SRAM的每個比特位的單價是各種記憶體中最高的。
針對於此，在DRAM中，如圖11B所示，記憶單元由電晶體811和儲存電容器812構成，並且該電晶體811和儲存電容器812被X解碼器813和Y解碼器814驅動。由於一個單元由一個電晶體和一個電容器構成，所以所占的面積小。DRAM的記憶單元面積一般為10F2以下。但是，DRAM需要經常進行更新工作，因此即使不進行改寫也消耗電量。
但是，上述實施方式所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的更新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
圖12示出移動設備的塊圖。圖12所示的移動設備包括RF電路901、類比基帶電路902、數位基帶電路903、電池904、電源電路905、應用處理器906、快閃記憶體910、顯示器控制器911、儲存電路912、顯示器913、觸控感應器919、聲頻電路917以及鍵盤918等。顯示器913包括顯示部914、源極驅動器915以及閘極驅動器916。應用處理器906具有CPU907、DSP908以及介面(IF)909。一般來說，儲存電路912由SRAM或DRAM構成，藉由將上述實施方式所說明的半導體裝置用於該部分，可以提供能夠進行高速的資訊的寫入及讀出，能夠長期保持儲存資料，並且能夠充分地降低耗電量的移動設備。
圖13示出將上述實施方式所說明的半導體裝置用於顯示器的儲存電路950的例子。圖13所示的儲存電路950包括記憶體952、記憶體953、開關954、開關955以及記憶體控 制器951。另外，儲存電路950連接於：讀出並控制從信號線輸入的影像資料(輸入影像資料)、儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示器控制器956；以及根據來自顯示器控制器956的信號來進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz至60Hz左右的週期由顯示器控制器956藉由開關955從記憶體952讀出。
接下來，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地從記憶體952藉由開關955被讀出。當在記憶體953中儲存完新的影像資料(儲存影像資料B)時，由顯示器957的下一個圖框讀出儲存影像資料B，並且該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出工作持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影 像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施方式所說明的半導體裝置用於記憶體952及記憶體953，能夠進行高速的資訊的寫入和讀出，能夠長期保持儲存資料，並且還能夠充分地降低耗電量。
圖14示出電子書閱讀器的塊圖。圖14所示的電子書閱讀器包括電池1001、電源電路1002、微處理器1003、快閃記憶體1004、聲頻電路1005、鍵盤1006、儲存電路1007、觸摸屏1008、顯示器1009以及顯示器控制器1010。
在此，可以將上述實施方式所說明的半導體裝置用於圖14的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。例如，在使用者使用高亮功能的情況下，儲存電路1007儲存使用者所指定的部分的資訊而保持該資訊。另外，高亮功能是指如下功能：在使用者看電子書閱讀器時，藉由對某個部分做標記，例如藉由改變顯示顏色；劃下劃線；將文字改為粗體字；改變文字的字體等，來使該部分與周圍不一樣而突出表示。將儲存電路1007用於短期的資訊儲存，並且當進行長期的資訊儲存時，也可以將儲存電路1007所保持的資料拷貝到快閃記憶體1004中。在此情況下也藉由採用上述實施方式所說明的半導體裝置，而能夠進行高速的資訊寫入和讀出，能夠長期保持儲存資料，還能夠充分地降低耗電量。
如上所述，本實施方式所示的移動設備安裝有根據上 述實施方式的半導體裝置。因此，能夠實現進行高速的資訊讀出、長期保持儲存資料並降低耗電量的移動設備。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
[實施例1]
在本實施例中製造實施方式1所示的在氧化物半導體層的下部設置電極層的電晶體而進行電特性的評價。
作為實施例的電晶體製造具有圖1A和1B所示的電晶體420的結構的實施例電晶體1以及具有與實施例電晶體相同的結構並不設置有電極層405a及電極層405b的比較例電晶體。下面示出實施例電晶體1以及比較例電晶體的製造方法。
首先示出實施例電晶體的製造方法。
在玻璃基板上藉由濺射法形成300nm厚的氧化矽膜作為基底絕緣層436(成膜條件：氧(氧為50sccm)的氛圍下；壓力為0.4Pa；電源功率(電源輸出)為1.5kW；玻璃基板和靶材之間的距離為60mm；基板溫度為100℃)。
接著，藉由化學機械拋光法對氧化矽膜表面進行拋光處理(拋光壓力為0.001MPa，拋光時間為0.5分鐘)，來將氧化矽膜表面的平均面粗糙度(Ra)大致設定為0.15nm。
接著，形成成為電極層405a、電極層405b的第一氧化物半導體膜。在對氧化矽膜表面進行拋光處理之後，藉由 使用原子數比為In：Ga：Zn=1：1：1的氧化物靶材的濺射法形成30nm厚的In-Ga-Zn類氧化物膜作為第一氧化物半導體膜。成膜條件是如下：氬和氧(氬：氧=30sccm：15sccm)氛圍下；壓力為0.4Pa；電源功率為0.5kW；基板溫度為300℃。
藉由ICP(Inductively Coupled Plasma：電感耦合電漿)蝕刻法進行蝕刻(蝕刻條件：使用BCl3：Cl2=60sccm：20sccm的蝕刻氣體；電源功率為450W；偏壓功率為100W；壓力為1.9Pa)將第一氧化物半導體膜加工為島狀來形成電極層405a、電極層405b。
接著，在電極層405a、電極層405b上形成第二氧化物半導體膜。另外，作為第二氧化物半導體膜，藉由使用原子數比為In：Ga：Zn=3：1：2的氧化物靶材的濺射法形成10nm厚的In-Ga-Zn類氧化物膜。成膜條件為如下：氬和氧(氬：氧=30sccm：15sccm)氛圍；壓力為0.4Pa；電源功率為0.5kW；基板溫度為200℃。
藉由ICP蝕刻法進行蝕刻(蝕刻條件：使用BCl3：Cl2=60sccm：20sccm的蝕刻氣體；電源功率為450W；偏壓功率為100W；壓力為1.9Pa)將第二氧化物半導體膜加工為島狀來形成氧化物半導體層409。
接著，藉由CVD法形成20nm厚的氧氮化矽膜來形成閘極絕緣層402。
接著，在閘極絕緣層402上藉由濺射法形成30nm厚的氮化鉭膜(成膜條件：氬和氮(Ar：N2=50sccm： 10sccm)的氛圍下；壓力為0.6Pa；電源功率為1kW)和135nm厚的鎢膜(成膜條件：氬(Ar=100sccm)的氛圍下；壓力為2.0Pa；電源功率為4kW)的疊層並藉由蝕刻法進行蝕刻((第一蝕刻條件：使用CF4：Cl2：O2=60sccm：50sccm：45sccm的蝕刻氣體；電源功率為3kW；偏壓功率為50W；壓力為0.67Pa)、(第二蝕刻條件：使用Cl2=100sccm的蝕刻氣體；電源功率為2kW；偏壓功率為50W)、(第三蝕刻條件：使用NF3：N2=20sccm：80sccm的蝕刻氣體；電源功率為2kW))來形成閘極電極層401。
以閘極電極層401為掩模藉由離子植入法對氧化物半導體層409中注入磷(P)離子。另外，磷(P)離子的注入條件為：加速電壓為30kV；劑量為1.0×1015ions/cm2。
作為絕緣層407，藉由CVD法形成300nm厚的氧氮化矽膜。
藉由ICP蝕刻法對閘極絕緣層402及絕緣層407進行蝕刻((第一蝕刻條件：使用CHF3：He=50sccm：100sccm的蝕刻氣體；電源功率為475W；偏壓功率為300W；壓力為5.5Pa)、(第二蝕刻條件：使用CHF3：He=7.5sccm：142.5sccm的蝕刻氣體；電源功率為475W；偏壓功率為300W；壓力為5.5Pa)、(第三蝕刻條件：使用CHF3：He=50sccm：100sccm的蝕刻氣體、電源功率為475W；偏壓功率為150W；壓力為5.5Pa)、(第四蝕刻條件：使用CHF3：He=7.5sccm：142.5sccm的蝕刻氣體；電源功率為 475W；偏壓功率為150W；壓力為5.5Pa))來形成開口455a及開口455b。
在該開口中藉由濺射法形成300nm厚的鉬膜(成膜條件：氬(Ar=50sccm)氛圍下；壓力為0.3Pa；電源功率為2kW)並進行蝕刻(蝕刻條件：使用Cl2：CF4：O2=45sccm：55sccm：55sccm的蝕刻氣體；電源功率為3kW；偏壓功率為140W；壓力為0.67Pa)來形成佈線層465a及佈線層465b。
接著，在絕緣層407、佈線層465a及佈線層465b上塗敷1.5μm的聚醯亞胺並在大氣氛圍下以300℃進行1小時的加熱處理。
藉由上述製程製造實施例電晶體1。
接著，示出比較例電晶體的製造方法。
比較例電晶體直到設置第一氧化物半導體膜藉由與實施例電晶體1相同的製程製造。然後，藉由ICP蝕刻法對第一氧化物半導體膜進行蝕刻(蝕刻條件：使用BCl3：Cl2=60sccm：20sccm的蝕刻氣體；電源功率為450W；偏壓功率為100W；壓力為1.9Pa)來去除第一氧化物半導體膜的整個部分。
接著，與實施例電晶體1相同地形成第二氧化物半導體膜，之後也藉由與實施例電晶體1相同的製程製造比較例電晶體。
注意，在實施例電晶體1及比較例電晶體中，通道長度(L)為0.9μm，通道寬度(W)為10μm，而閘極電極層 401與電極層405a及電極層405b之間的距離為0.2μm。
接著，進行實施例電晶體1及比較例電晶體的電特性的評價。
圖6A示出實施例電晶體1的汲極電壓(Vd)是1V時的閘極電壓(Vg)-汲極電流(Id)特性(圖6A中的虛線)以及實施例電晶體1的汲極電壓(Vd)是0.1V時的閘極電壓(Vg)-汲極電流(Id)特性(圖6A中的實線)。
如圖6A所示，實施例電晶體1呈現作為切換元件的電特性，並且汲極電壓為1V，閘極電壓為3V時的導通電流的平均值為5.8μA。
另一方面，圖6B示出比較例電晶體的汲極電壓(Vd)是1V時的閘極電壓(Vg)-汲極電流(Id)特性(圖6B中的虛線)以及比較例電晶體的汲極電壓(Vd)是0.1V時的閘極電壓(Vg)-汲極電流(Id)特性(圖6B中的實線)。
如圖6B所示，比較例電晶體呈現作為切換元件的電特性，並且汲極電壓為1V，閘極電壓為3V時的導通電流為1.5μA。
根據上述記載，實施例電晶體1在汲極電壓是1V且閘極電壓是3V時呈現比較例電晶體的大致4倍的導通電流特性。因此，可以確認到：在本實施例中製造的在氧化物半導體層的下部設置電極層的實施例電晶體是導通電流優良的電晶體。
[實施例2]
在本實施例中，製造對氧化物半導體層注入氧並在氧化物半導體層上設置包括氧化鋁層的絕緣層的電晶體而進行電特性的評價。
作為電晶體製造具有圖1A和1B所示的電晶體420的結構的實施例電晶體2。下面示出實施例電晶體2的製造方法。
在本實施例中，作為半導體基板使用矽基板。首先，在HCl氛圍下對半導體基板進行熱氧化來在基板表面形成100nm厚的熱氧化膜。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍包含氧的3vol.%的HCl。
接著，在矽基板上藉由濺射法形成300nm厚的氧化矽膜作為基底絕緣層436(成膜條件：氧(氧為50sccm)的氛圍下；壓力為0.4Pa；電源功率(電源輸出)為1.5kW；矽基板和靶材之間的距離為60mm；基板溫度為100℃)。
接著，藉由化學機械拋光法對氧化矽膜表面進行拋光處理(拋光壓力為0.001MPa，拋光時間為0.5分鐘)，來將氧化矽膜表面的平均面粗糙度(Ra)大致設定為0.15nm。
接著，形成成為電極層405a、電極層405b的第一氧化物半導體膜。在對氧化矽膜表面進行處理之後，藉由使用原子數比為In：Ga：Zn=1：1：1的氧化物靶材的濺射法形成30nm厚的In-Ga-Zn類氧化物膜作為第一氧化物半導體膜。成膜條件是如下：氬和氧(氬：氧=30sccm：15sccm) 氛圍下；壓力為0.4Pa；電源功率為0.5kW；基板溫度為300℃。
藉由ICP蝕刻法對第一氧化物半導體膜進行蝕刻(蝕刻條件：使用BCl3：Cl2=60sccm：20sccm的蝕刻氣體；電源功率為450W；偏壓功率為100W；壓力為1.9Pa)來形成電極層405a、電極層405b。
接著，在電極層405a、電極層405b上形成第二氧化物半導體膜。另外，作為第二氧化物半導體膜，藉由使用原子數比為In：Ga：Zn=3：1：2的氧化物靶材的濺射法形成20nm厚的In-Ga-Zn類氧化物膜。成膜條件為如下：氬和氧(氬：氧=30sccm：15sccm)氛圍；壓力為0.4Pa；電源功率為0.5kW；基板溫度為200℃。
藉由ICP蝕刻法進行蝕刻(蝕刻條件：使用BCl3：Cl2=60sccm：20sccm的蝕刻氣體；電源功率為450W；偏壓功率為100W；壓力為1.9Pa)將第二氧化物半導體膜加工為島狀來形成氧化物半導體層409。
接著，藉由離子植入法對氧化物半導體層409注入氧離子。另外，氧離子的注入條件為：加速電壓為5kV；劑量為5.0×1015ions/cm2。
接著，藉由CVD法形成20nm厚的氧氮化矽膜來形成閘極絕緣層402。
在閘極絕緣層402上藉由濺射法形成30nm厚的氮化鉭膜(成膜條件：氬和氮(Ar：N2=50sccm：10sccm)的氛圍下；壓力為0.6Pa；電源功率為1kW)和135nm厚的鎢膜 (成膜條件：氬(100sccm)的氛圍下；壓力為2.0Pa；電源功率為4kW)的疊層並藉由蝕刻法進行蝕刻((第一蝕刻條件：使用CF4：Cl2：O2=55sccm：45sccm：55sccm的蝕刻氣體；電源功率為3kW；偏壓功率為110W；壓力為0.67Pa)、(第二蝕刻條件：使用Cl2=100sccm的蝕刻氣體；電源功率為2kW；偏壓功率為50W)、(第三蝕刻條件：使用Cl2=100sccm的蝕刻氣體；電源功率為1kW；偏壓功率為25W))來形成閘極電極層401。
以閘極電極層401為掩模藉由離子植入法對氧化物半導體層409中注入磷(P)離子。另外，磷(P)離子的注入條件為：加速電壓為30kV；劑量為1.0×1015ions/cm2。
作為絕緣層407，在閘極電極層401上藉由濺射法形成50nm厚的氧化鋁層(成膜條件：氬和氧(氬：氧=25sccm：25sccm)氛圍下；壓力為0.4Pa；電源功率為2.5kW；矽基板和靶材之間的距離為60mm；基板溫度為250℃)，且藉由CVD法層疊300nm厚的氧氮化矽膜。
在閘極絕緣層402及絕緣層407中形成到達氧化物半導體層409的開口455a及開口455b，並且在該開口中藉由濺射法形成300nm厚的鉬膜(成膜條件：氬(Ar=50sccm)氛圍下；壓力為0.3Pa；電源功率為2kW)並進行蝕刻(蝕刻條件：使用Cl2：CF4：O2=45sccm：55sccm：55sccm的蝕刻氣體；電源功率為3kW；偏壓功率為140W；壓力為0.67Pa)來形成佈線層465a及佈線層465b。
接著，在絕緣層407、佈線層465a及佈線層465b上塗 敷1.5μm的聚醯亞胺並在大氣氛圍下以300℃進行1小時的加熱處理。
藉由上述製程製造實施例電晶體2。
注意，在實施例電晶體2中，通道長度(L)為0.25μm，通道寬度(W)為10μm，而閘極電極層401與電極層405a及電極層405b之間的距離為0.2μm。
接著，進行實施例電晶體2的電特性的評價。
圖7示出實施例電晶體2的汲極電壓(Vd)是1V時的閘極電壓(Vg)-汲極電流(Id)特性(圖7中的粗線)以及實施例電晶體2的汲極電壓(Vd)是0.1V時的閘極電壓(Vg)-汲極電流(Id)特性(圖7中的細線)以及場效應遷移率(圖7中的虛線)。
如圖7所示，實施例電晶體2呈現作為切換元件的電特性，並且當汲極電壓(Vd)為0.1V時得到5.8cm2/Vs的場效應遷移率。
根據上述記載可以確認到：即使本實施例的電晶體具有通道長度為0.25μm的微型結構，也可以呈現作為切換元件足夠優良的電特性以及高遷移率。
100‧‧‧基板
106‧‧‧元件隔離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極層
116‧‧‧通道形成區域
120‧‧‧雜質區域
124‧‧‧金屬間化合物區域
130‧‧‧絕緣層
142a‧‧‧電極層
142b‧‧‧電極層
144‧‧‧氧化物半導體層
144a‧‧‧低電阻區域
144b‧‧‧低電阻區域
144c‧‧‧通道形成區域
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極層
148b‧‧‧導電層
150‧‧‧絕緣層
152‧‧‧絕緣層
156a‧‧‧佈線層
156b‧‧‧佈線層
156c‧‧‧佈線層
157a‧‧‧開口
157b‧‧‧開口
157c‧‧‧開口
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
250‧‧‧記憶單元
251‧‧‧記憶單元陣列
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容元件
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧通道形成區域
404a‧‧‧低電阻區域
404b‧‧‧低電阻區域
405‧‧‧導電膜
405a‧‧‧電極層
405b‧‧‧電極層
407‧‧‧絕緣層
409‧‧‧氧化物半導體層
420‧‧‧電晶體
430‧‧‧電晶體
436‧‧‧基底絕緣層
440‧‧‧電晶體
450‧‧‧電晶體
455a‧‧‧開口
455b‧‧‧開口
455c‧‧‧開口
465a‧‧‧佈線層
465b‧‧‧佈線層
465c‧‧‧佈線層
502‧‧‧電極
504‧‧‧電極
506‧‧‧電極
508‧‧‧電容線
509‧‧‧字線
510‧‧‧n通道型電晶體
512‧‧‧p通道型電晶體
801‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧X解碼器
808‧‧‧Y解碼器
811‧‧‧電晶體
812‧‧‧儲存電容器
813‧‧‧X解碼器
814‧‧‧Y解碼器
901‧‧‧RF電路
902‧‧‧類比基帶電路
903‧‧‧數字基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU
908‧‧‧DSP
910‧‧‧快閃記憶體
911‧‧‧顯示器控制器
912‧‧‧儲存電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧聲頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
950‧‧‧儲存電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧聲頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸摸屏
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
1420‧‧‧晶體管
1430‧‧‧晶體管
1440‧‧‧晶體管
1450‧‧‧晶體管
1460‧‧‧晶體管
1480‧‧‧晶體管
在圖式中：圖1A及1B是本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖2A至2C是本發明的一個方式的半導體裝置的剖面 圖；圖3A至3D是說明本發明的一個方式的半導體裝置的製造方法的圖；圖4A至4C是說明本發明的一個方式的半導體裝置的製造方法的圖；圖5A及5B是說明本發明的一個方式的半導體裝置的製造方法的圖；圖6A及6B是示出實施例電晶體1及比較例電晶體的電特性的圖；圖7是示出實施例電晶體2的電特性的圖；圖8A至8C是示出半導體裝置的一個方式的剖面圖、俯視圖及電路圖；圖9A及9B是示出半導體裝置的一個方式的電路圖及透視圖；圖10A至10C是示出半導體裝置的一個方式的剖面圖及俯視圖；圖11A及11B是示出半導體裝置的一個方式的電路圖；圖12是示出半導體裝置的一個方式的塊圖；圖13是示出半導體裝置的一個方式的塊圖；圖14是示出半導體裝置的一個方式的塊圖；圖15A及15B是本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖16A至16C是本發明的一個方式的半導體裝置的剖面圖； 圖17A至17C是本發明的一個方式的半導體裝置的剖面圖；圖18A至18C是說明半導體裝置的製造方法的圖；圖19A及19B是示出半導體裝置的一個方式的剖面圖及俯視圖；圖20A及20B是示出半導體裝置的一個方式的俯視圖及剖面圖。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧通道形成區域
404a‧‧‧低電阻區域
404b‧‧‧低電阻區域
405a‧‧‧電極層
405b‧‧‧電極層
407‧‧‧絕緣層
409‧‧‧氧化物半導體層
420‧‧‧電晶體
436‧‧‧基底絕緣層
465a‧‧‧佈線層
465b‧‧‧佈線層

Claims (28)

  1. 一種半導體裝置，包括：第一導電層；第二導電層；在該第一導電層和該第二導電層上並與它們接觸的氧化物半導體層；該氧化物半導體層上的第一絕緣層；該氧化物半導體層上的閘極電極層，在該氧化物半導體層和該閘極電極層之間夾著該第一絕緣層；在該第一絕緣層上並與該氧化物半導體層電連接的第一佈線層，該第一佈線層與該第一導電層重疊；以及在該第一絕緣層上並與該氧化物半導體層電連接的第二佈線層，該第二佈線層與該第二導電層重疊。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一佈線層藉由該氧化物半導體層的第一開口與該第一導電層接觸，並且該第二佈線層藉由該氧化物半導體層的第二開口與該第二導電層接觸。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一佈線層與該氧化物半導體層的第一部分接觸，該閘極電極層與該氧化物半導體層的第二部分重疊，並且該第一部分薄於該第二部分。
  4. 根據申請專利範圍第1項之半導體裝置， 其中該第一佈線層與該第一導電層接觸，該第二佈線層與該第二導電層接觸，並且該第一佈線層和該第二佈線層分別不與該氧化物半導體層接觸。
  5. 根據申請專利範圍第1項之半導體裝置，還包括：該閘極電極層上的第二絕緣層，其中該第一佈線層藉由該第一絕緣層和該第二絕緣層的開口與該氧化物半導體層電連接。
  6. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層包括第一區域、第二區域以及該第一區域和該第二區域之間的通道形成區域，該通道形成區域與該閘極電極層重疊，並且該第一區域的電阻率和該第二區域的電阻率低於該通道形成區域的電阻率。
  7. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層包括In-Ga-Zn類氧化物半導體。
  8. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層至少部分地包括氧含量超過結晶狀態下的化學計量比的區域。
  9. 一種半導體裝置，包括：第一導電層；第二導電層；該第一導電層和該第二導電層上的氧化物半導體層，其中該氧化物半導體層包括與該第一導電層接觸的第一低 電阻區域、與該第二導電層接觸的第二低電阻區域以及該第一低電阻區域和該第二低電阻區域之間的通道形成區域；該氧化物半導體層上的閘極絕緣層；該閘極絕緣層上的閘極電極層，該閘極電極層與該通道形成區域重疊；該閘極絕緣層和該閘極電極層上的絕緣層；藉由第一開口與該第一低電阻區域電連接的第一佈線層，其中該第一開口設置在該絕緣層和該閘極絕緣層中且與該第一導電層重疊；以及藉由第二開口與該第二低電阻區域電連接的第二佈線層，其中該第二開口設置在該絕緣層和該閘極絕緣層中且與該第二導電層重疊。
  10. 根據申請專利範圍第9項之半導體裝置，其中該第一佈線層與該第一低電阻區域接觸，並且該第二佈線層與該第二低電阻區域接觸。
  11. 根據申請專利範圍第10項之半導體裝置，其中該氧化物半導體層的第一區域與該第一佈線層接觸，該氧化物半導體層的第二區域與該第二佈線層接觸，並且該第一區域和該第二區域分別薄於該通道形成區域。
  12. 根據申請專利範圍第9項之半導體裝置，還包括：藉由設置在該絕緣層和該閘極絕緣層中的第三開口與 該第一導電層接觸的第三佈線層。
  13. 根據申請專利範圍第12項之半導體裝置，其中該第二佈線層與該第二低電阻區域接觸。
  14. 根據申請專利範圍第13項之半導體裝置，其中該氧化物半導體層的第一區域與該第一佈線層接觸，該氧化物半導體層的第二區域與該第二佈線層接觸，並且該第一區域和該第二區域分別薄於該通道形成區域。
  15. 根據申請專利範圍第9項之半導體裝置，其中該絕緣層包括氧化鋁層。
  16. 根據申請專利範圍第9項之半導體裝置，其中該第一導電層和該第二導電層分別包括氧化物半導體。
  17. 根據申請專利範圍第9項之半導體裝置，其中該第一導電層和該第二導電層包括金屬材料或合金材料。
  18. 根據申請專利範圍第12項之半導體裝置，其中該第一佈線層、該第二佈線層以及該第三佈線層包括至少兩種不同的材料。
  19. 根據申請專利範圍第9項之半導體裝置，其中該氧化物半導體層至少部分地包括氧含量超過結晶狀態下的化學計量比的區域。
  20. 根據申請專利範圍第9項之半導體裝置，其中該氧化物半導體層包括In-Ga-Zn類氧化物半導體。
  21. 一種半導體裝置，包括：第一導電層；第二導電層；該第一導電層和該第二導電層上的氧化物半導體層，其中該氧化物半導體層包括與該第一導電層接觸的第一低電阻區域、與該第二導電層接觸的第二低電阻區域以及該第一低電阻區域和該第二低電阻區域之間的通道形成區域；該氧化物半導體層上的閘極絕緣層；該閘極絕緣層上的閘極電極層，該閘極電極層與該通道形成區域重疊；該閘極絕緣層和該閘極電極層上的絕緣層；藉由第一開口與該第一導電層接觸的第一佈線層，其中該第一開口設置在該絕緣層和該閘極絕緣層中；以及藉由第二開口與該第二導電層接觸的第二佈線層，其中該第二開口設置在該絕緣層和該閘極絕緣層中。
  22. 根據申請專利範圍第21項之半導體裝置，還包括：藉由設置在該絕緣層和該閘極絕緣層中且與該第一導電層重疊的第三開口與該第一低電阻區域接觸的第三佈線層。
  23. 根據申請專利範圍第21項之半導體裝置，其中該絕緣層包括氧化鋁層。
  24. 根據申請專利範圍第21項之半導體裝置， 其中該第一導電層和該第二導電層分別包括氧化物半導體。
  25. 根據申請專利範圍第21項之半導體裝置，其中該第一導電層和該第二導電層包括金屬材料或合金材料。
  26. 根據申請專利範圍第22項之半導體裝置，其中該第一佈線層、該第二佈線層以及該第三佈線層包括至少兩種不同的材料。
  27. 根據申請專利範圍第21項之半導體裝置，其中該氧化物半導體層至少部分地包括氧含量超過結晶狀態下的化學計量比的區域。
  28. 根據申請專利範圍第21項之半導體裝置，其中該氧化物半導體層包括In-Ga-Zn類氧化物半導體。
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