TW201140602A - Antifuse programmable memory array - Google Patents

Description

201140602 六、發明說明： 【發明所屬之技術領域】 本發明關係於記憶體電路，更明確地說，關於積集抗 熔絲可規劃記憶體。 【先前技術】 可規劃記憶體裝置，例如可規劃唯讀記憶體（PROM )及一次可規劃唯讀（OTPROM )係典型藉由在記憶體電 路內摧毀鏈結（經由一熔絲）或建立鏈結（經由一抗熔絲 )而加以規劃。在PROM中，例如，各個記億體位置或位 元包含熔絲及/或一抗熔絲，並藉由觸發兩者之一而加以 規劃。一旦執行規劃，其大致爲不可逆的。規劃通常在製 造記憶體裝置後完成，並且，記住一特定末端使用者或應 用規劃。 熔絲鏈結係經常以電阻性熔絲單元實施，該電阻性熔 絲單元可以爲開路或以適當量的高電流“燒斷”。另一方面 ，抗熔絲鏈結係以兩導體層或終端間之非導電材料（例如 二氧化矽）的薄阻障層實施，使得當足夠高電壓被施加於 終端間時，二氧化矽或其他此非導電材料被有效地轉爲短 路，否則轉爲兩終端間之低電阻導電路徑。 用於規劃記憶體的傳統熔絲及抗熔絲鏈結係有關於若 干問題，包含若干重要的設計及佈局考量。 【發明內容及實施方式】 -5- 201140602 用以有效地實施例如PRMO、OTPROM、及其他此類 可規劃非揮發記憶體的可規劃記憶體陣列電路架構的技術 與電路係被揭示。該電路使用一抗熔絲方案，其包含一陣 列的記憶體位元格，各個記億體格包含一規劃裝置及一抗 熔絲單元，用以儲存該記憶體格狀態。可以用以配合行/ 列選擇電路、功率選擇電路、及/或讀出電路的位元格架 構允許高密度記憶體陣列電路設計及佈局。該技術可以例 如實施於分立記憶體裝置（例如非揮發記憶體晶片）、積 體系統設計（例如內建目的矽）、或晶片上記憶體（例如 具有晶片上非揮發快取的微處理器）。 槪述 於此所述之技術允許使用抗熔絲技術建立高密度非揮 發記憶體陣列。抗熔絲技術具有若干優於傳統熔絲技術的 優點，及當於此所述地使用時，允許簡化位元格及週邊電 路。 例如，抗熔絲單元的規劃只需要在電容或其他適當抗 熔單元間之相對高電壓差，這係與取決於高電流的熔絲爲 主技術對照。因此，使用抗熔絲而不使用熔絲造成了降低 電流輸送要求及相關IR降。另外，由於可能降低列依賴性 ，及經由多位元規劃的測試時間降低，而免除高電流，進 一步允許較佳良率。 通常，用以規劃抗熔絲的高壓造成一特有組的設計問 題，尤其有關於損壞曝露至高壓的週邊單元。另外，傳統

S -6- 201140602 抗熔絲位元格係有關於例1 感應®流信號不'經意浅漏至該 位元格的共同主體（例如基材）的問題°然而’於此所揭 示之技術設法解決此問題’並允許位元格使用較小存取電 晶體，其有效地造成記憶體裝置的降低整體晶粒面積。 更詳細地說，並依據一例示實施例，一可規劃ROM裝 置包含一陣列列/行的抗熔絲位元格及週邊電路，其中各 個行具有多列抗熔絲位元格、一行選擇器、一功率選擇電 路及感應電路。各個位元格可以包含例如一厚閘PMOS規 劃電晶體及一可規劃抗熔絲單元（即’兩單元位元格）。 該抗熔絲單元可以例如利用邏輯或類比薄閘極Ν Μ Ο S電晶 體的閘氧化物層加以實現。感應電路通常允許位元格或多 群位元格的讀出。列與行解碼邏輯電路允許選擇特定位元 格，用以規劃或讀出。位準移位器可以設在電壓域邊界， 用以調整電壓位準在標稱與高壓之間。 於此所述之抗熔絲爲主可規劃記憶體可以用於各種應 用，例如分立記憶體裝置，及在微處理器或其他晶片上可 規劃記憶體應用，其中，可規劃本質致能函數，例如快取 修復、後矽電路調整/調諧、碼儲存、及保全應用，例如 晶片上加密鑰儲存。由於抗熔絲位元架構或整個陣列設計 致能的較低實體損害率，其他適當應用將依本案揭示而有 所了解。 記憶體裝置架構 圖1 a顯示依據本發明實施例架構的抗熔絲記憶體裝置 201140602 。可以看出，該裝置包含行選擇電路、列選擇電路、功率 選擇電路、及MxN陣列的位元格（只顯示2x2陣列，但， 如同於本案中所了解的，Μ及N可以爲任意整數値）。實 際陣列大小將取決於給定應用。特定例包含3 2列X 3 2行配 置、64列χ64行配置、或32列xl 28行配置。再者應注意， 列Μ的數量並不需配合行Ν的數量。 在圖la所示之例示架構中，各個Ν行共用一共同功率 選擇電路。因此，閘極線（glO，gll，…，glN-Ι )係連接 在一起，以有效地提供閘極線節點，其係爲功率選擇電路 所驅動。在一行之各個位元格中之抗熔絲單元C的一端係 連接至對應閘極線。在此例示實施例中包含厚閘極PMOS 電晶體及兩串聯連接之厚閘極NMOS電晶體的功率選擇電 路係架構以在閘極線節點上提供兩電壓之一。在所示例子 中，在規劃時，這兩電壓作用上爲Vss (例如，〇伏），或 在規劃後爲Vcc (例如，1 · I伏）。注意的是，在規劃該裝 置後，如果想要的話，在圖中大致被指定爲HV的高壓節 點可以連接至Vcc或其他適當標稱電壓供給（例如在規劃 後，高壓供給將不再需要）。PMOS電晶體的閘極係爲邏 輯信號（sense)所驅動，該邏輯信號係爲被架構以將該標 稱電壓域（例如Vss至Vcc，例如0至1.1伏）介面至高壓域 (例如Vss至HV，例如0至4伏）的位準移位器LS所調整與 反相。功率選擇電路的頂NMOS電晶體的閘極係連接至Vcc ，及底NMOS電晶體的閘極係爲邏輯信號（prgctl)所驅動 。功率選擇電路的輸出係在PMOS電晶體的汲極取得。

S -8 - 201140602 表1例示依據本發明例示實施例之給定輸入邏輯信號 (sense及prgctl )的功率選擇電路的輸出。對於此例示架 構，假設邏輯低等於〇伏’邏輯高等於1.1伏，Vcc等於1.1 伏，V s s等於0伏，及Η V = 4伏。然而，注意的是，任何適 當功率/邏輯方案可以使用，及本案發明並不想要限制至 任何特定一個或特定組。再者，應注意任何合理公差可以 應用至功率及邏輯位準（例如，±20% )，只要適當功能可 以在這些公差內完成即可。 sense prgctl 輸出至共同閘線節點 低 低 don’t care 低 Vss 高 低 Vcc 局 尚 不可應用 表1 :功率選擇邏輯/輸出 各個行係相關於本身源極線（slO，si 1，...，slN-1 ) ，及每個源極線係爲包含在行選擇電路中之對應行選擇電 路所驅動。在此例示實施例中，各個行選擇電路包含 PMOS電晶體（p0 ’ pi，…’ PN )，其係使其閘極直接爲 位準移位器LS所驅動，該移位器LS係直接爲對應行信號（ 例如’ col 0 ’ col 1 ’…colN )所控制。該位準移位器可以 例如被實施爲圖6所示。可以由該例示位準移位電路看出 ’低位準（0伏）輸入信號提供高壓（Η V )輸出信號。其 他適當位準移位電路可以由本案揭示了解，及本案發明並 不限於特定電路，相反地，只要任何可以用以將由一電壓 • 9 - 201140602 域轉換爲另一電壓域的電路即可，假設想要多於一電壓域 。表2依據本發明例示實施例之位準移位器給定其輸入狀 態的輸出。 輸入 輸出 低（例如〇伏） 高（例如4伏） 高（例如u伏） 低（例如〇伏） 表2 :位準移位邏輯/輸出 在操作中，邏輯高行信號（例如，colO等）造成對應 位準移位器LS輸出邏輯低，其隨後造成對應PMOS電晶體 導通（閉合開關），效果上選擇用以規劃的行，並將隨後 加以解釋。另一方面，邏輯低行信號使得對應位準移位器 輸出邏輯高，其隨後使得對應PMOS電晶體（例如，P0等 )關斷（斷開開關），效果上解除選擇該行。進一步參考 圖1 a，源極線（slO，sll，…slN-1 )變成個別位元線（blO ，bll，...blN-l )，其各個係連接至其本身感應（sense ) 電路。感應電路將參考圖5更詳細地討論。 因此，在此圖la的例示實施例中，各個行包含PMOS 電晶體（p0，p 1等）用於行選擇、Μ列的位元格、及感應 電路。共用功率選擇電路驅動爲所有閘極線（例如glO， gii，等）所共享的共同閘極線節點。另外，此例示實施 例之列選擇電路係以Μ位準移位器LS實施，其將被以類似 於包含於功率選擇器及/或行選擇電路中的位準移位器的 方式加以架構。各個位準移位器係爲對應邏輯信號（例如

S -10- 201140602 rowO，rowl，...，rowM )所驅動，並輸出對應字元線（ wlO，wll，...wlM-1)。行及列選擇電路可以被控制以選 擇特定位元格（或多群位元格），用以規劃（其中資料被 寫至一格）或感應（其中資料由一格讀出）。 如前所解釋，MxN陣列的各個位元格包含一規劃裝置 及一抗熔絲單元，用以儲存記憶體格狀態。在所示例示實 施例中，規劃裝置係被以厚閘極PMOS電晶體T實施，及抗 熔絲單元係以薄閘極氧化物電容C加以實施。一例示位元 格的其他細節將參考圖2加以討論。另外，將分別參考圖3 及圖4討論有關於規劃及讀取一位元格的細節。爲了協助 該討論，依據本發明之例示實施例，表3及表4係被提供以 分別展現厚閘極PMOS電晶體（大致在閘極以粗線表示） 及NMOS電晶體（大致在閘極以相對細線表示）的操作。 注意’包含在記憶體裝置中之其他裝置可以爲厚閘極或薄 閘極。進一步注意，如果抗熔絲單元C並不需要高壓來觸 發，則甚至在該抗熔絲格中之規劃裝置T可以具有薄閘極 閘極 開關狀態 低（例如0伏） 導通（閉合） 高（例如4伏） 關斷（斷開） 表3 :厚閘極PMOS電晶體開關 -11 - 201140602 閘極 開關狀態 低（例如0伏） 關斷（斷開） 高（例如u伏） 導通（閉合） 表4:薄閘極NMOS電晶體開關 圖1 b顯示依據本發明另一實施例架構的抗熔絲記憶體 裝置。該位元格、列選擇電路、及感應電路可以被組態並 實施爲與圖la所示之實施例相同的方式，及相關先前討論 可以被等效應用。然而，在此替代實施例中，各個行係相 關於其本身功率選擇電路。更詳細地說，各個閘極線（ gl〇 ’ gl 1，…，glN )變成對應位元線（blO，bll，…，blN )’其各個具有其本身感應電路及行選擇電路。各個行選 '擇電路係如先前參考圖1 a所述爲位準移位器LS所驅動。在 此圖lb中之實施例更包含控制電路，用以驅動各個位準移 位器。可以看出，此例示實施例的控制電路中係被實施有 雙輸入OR閘，及至控制電路的兩輸入爲行控制信號（例如 ’ col 0、col 1等）及共同抗熔絲感應信號（sense )。另外 ’各個源極線（slO，sll，…，slN)連接至下拉電路（PD )0 下拉電路係例如被實施爲如圖7所示，其包含兩串列 閘極，架構以共同完成下拉功能。尤其，上電晶體基本上 在該線上保持某個相對高的電位，例如Vcc ;當下拉被致 能（例如當下拉致能信號爲邏輯高時），下電晶體導通並 在相對低的電位，例如地端切換，藉以拉下對應源極線（

S -12- 201140602 slO，sll等）。可以在圖7中之特定例看出，在規劃模式期 間，當下拉致能源極信號被作動時，下拉電路係被致能或 有效地導通，以下拉對應源極線（si0，sll等）至Vss (在 此例子中爲地端）。下拉致能信號可以爲專用控制信號， 或代表邏輯信號之集合，表示該下拉爲必要。在操作中， 對於在選擇列但未在選擇行中之格，下拉致能信號被作動 ’藉以致能相關下拉電路，以下拉對應源極線《對於在選 擇列及選擇行中之格，下拉致能信號爲不作動，藉以去能 該對應下拉電路。在感應模式期間，下拉電路被去能。其 他適當下拉電路將由本案之揭示所了解，及本發明並不限 於任何特定者；相反地，在規劃模式期間之任何能下拉未 選擇行源極線的電路，及在規劃模式期間，不下拉選擇列 之選擇行源極線或在感應模式的任何行源極線的電路均可 以使用於此。 位元格 圖2顯示可以用於圖1&及lb的裝置中之例示位元格， 其係依據本發明實施例加以架構者。可以看出，此特定實 施例的存取單元係以單一存取電晶體T加以實施，及該抗 熔絲單元係以單一閘極氧化物電容C實施。抗熔絲單元儲 存位元格狀態（1或0 )，及存取裝置提供用於規劃或讀出 之對抗熔絲單元的存取。在此架構上的變化將由本案之揭 示所了解（例如具有兩閘極氧化物電容C及/或兩存取電晶 體T的架構等’及以非高壓應用實施的架構）。 -13- 201140602 存取電晶體T可以例如以耐高壓之厚閘極PMOS電晶體 加以實施。注意，如果高壓並不爲規劃所需，則如想要的 話，存取電晶體T可以以例如薄閘極PMOS電晶體實施。P + 區提供源極及汲極，及N +區提供連接至N井的歐姆主體（ 如果沒有，則N井將爲浮置）。存取電晶體T架構的數目將 由本案之揭示所了解，及本發明並不限於任一特定類型（ 例如PMOS、NMOS、薄或厚閘極等）。在此例示實施例中 ，字元線係連接至閘極，及源極（或汲極）係連接至源極 線，及汲極（或源極）係連接至抗熔絲單元的閘極電極。 抗熔絲單元C係根據具有其源極與汲極連接在一起的 NMOS電晶體，並可以苡現一薄類比或邏輯閘極氧化物， 藉以致能裝置崩潰（規劃）所需之較低HV供給位準。此 例子的抗熔絲單元C包含在座落在N井中之NMOS。沒有N 井，則感應電流可能流入共同主體材料，而不進入感應放 大器。假設此不經意洩漏，則感應放大器不能比較該電流 與參考電流，可能造成不正確狀態被感應。相反地，對於 架構有座落在N井中之NMOS的位元格（如圖2所示的例子 )，後崩潰電流被維持N井之內，因此，可以導引至感應 放大器。藉由比較電流與一參考値，感應放大器可以讀出 正確狀態。抗熔絲單元C的閘極電極係被形成在閘極氧化 物上（或其他適當閘極絕緣體上）並可以被例如以n +多晶 矽加以架構。閘極電極爲抗熔絲單元（如前所述連接至存 取裝置）的一終端，並且，連接住之源極/汲極形成連接 至閘極線的另一終端。

S 14- 201140602 因此，包圍抗熔絲電容C的N +源極/汲極的N井致能該 電流路徑隔離並促成較簡單感應電路（例如，參考圖5所 述者）。兩組（相關於兩裝置T與C)的N井可以在整個陣 列中共享。這免除需要多數N井接觸並允許足夠位元格佈 局的面積。例如，在依據例示實施例中，位元格佈局的量 測面積係約1.08// m2 ( 2·32μ mxO.464# m)，但如果想要 ，其他尺寸也可以實施。適用以實施金屬氧化物裝置的標 準半導體製程（例如磊晶成長、光微影、化學氣相沈積、 摻雜等）可以被使用以製造該位元格。 因此，可以由本案之揭示了解，於此所揭示之位元格 結構可以利用來自PMOS及NMOS裝置兩者的特性。當使用 作爲抗熔絲之正常反相模式NMOS電晶體通常具有較正常 反相模式PMOS電晶體爲低之崩潰電壓（例如低500至 1 000mV)。如所指，NMOS電晶體需要較低規劃電壓，這 造成在週邊電路上較低之氧化物可靠度風險。另一方面’ NMOS電晶體易受到後崩潰電流洩漏入基材，這可能造成 讀出不正確。示於圖2的例示位元格結構特徵在於NMOS裝 置的較低閘極崩潰電壓及PMOS裝置的洩漏維持。將進一 步了解，依據本發明實施例之抗熔絲單元可以被設計於分 開的N井中（如所示）或應用至該陣列之多位元格的共同 井中（例如整個列）。 觸發抗熔絲單元C的後崩潰氧化物電阻通常爲相當低 値，例如1 0 K歐姆或更少，而未觸發抗熔絲單元C的預崩潰 氧化物電阻很高（例如1 Μ歐姆或更高）。在一例示實施例 -15- 201140602 中，在具有3 · 5伏至4伏（但其他適當規劃電壓也可以使用 )間的HV下，預/後電阻比約50至150 (例如105 )。在一 般狀態下，任何相對於預崩潰閘極氧化物電阻爲可區分的 後崩潰閘極氧化物電阻均可以使用，只要在規劃與非規劃 位元格間允許清楚的區分即可。 位元格規劃 圖3顯示依據本發明實施例架構的記憶體裝置的規劃 模式操作。此特定記憶體裝置係類似於圖1 a所示者。 爲了規劃一位元格，首先經由對應行選擇電路選擇個 別行。注意，如果想要的話，所有沿著選擇列之行可以同 時規劃，以致能多位元規劃及測試時間縮短。在所示例子 中，coll信號被設定爲邏輯高（1.1伏，或其他適當邏輯高 位準），其係被施加至相關位準移位器LS的輸入。位準移 位器的輸出爲邏輯低，這造成對應PMOS電晶體pi導通， 藉以放置一高電壓（HV，例如4伏或其他適當高壓位準） 於選擇位元線（在圖3所示之例示例爲bll )。可以進一步 看出，行〇在此例子中並未被選擇（col 0被設定爲邏輯低 )，這使得對應PMOS電晶體p〇關斷。據此，變成位元線 (blO )之對應源極線（slO )係被保持於浮置狀態。 感應信號係被設定爲邏輯低（〇伏，或其他適當邏輯 低位準），以效果上去能感應模式。另外，藉由設定 pgmctl信號爲高（約1.1伏，或其他適當邏輯高位準），則 功率選擇電路被設立，以驅動Vss (在此例中爲〇伏，或地

S -16- 201140602 端）至閘極線節點（基本上，在圖1 a中之一共用網路）， 使得各個聞極線（glO，gll，…，glN)在0伏。 個別列（在此特定例中之列〇 )然後藉由設定列0信號 爲高而選擇，此造成該列選擇電路的相關位準移位器驅動 邏輯低信號（例如，0伏）至相關字元線wio。此低字元線 信號w 1 0使得該位元格（左下格）的大致於圖3稱爲規劃格 的厚閘極PMOS存取電晶體T導通（閉合），藉以允許在 blO上之HV (在此例子中爲4伏）施加在該格的抗熔絲單元 C，隨後，造成該格的氧化物應力及最後規劃。回想該抗 熔絲單元C的另一側爲0伏電位，使得總數約4伏係被降於 用以規劃的抗溶絲單元間。 取決於例如位元格作成之半導體材料及需要以造成規 劃的足夠氧化物應力，其他實施例也可以使用較大或較小 電位差。通常，厚閘極PMOS裝置能在短規劃期間在其閘 極氧化物之間忍受約4伏（或更高）。然而，NMOS裝置（ 雖然厚閘極）不能維持此高電壓。因此，在規劃時，曝露 於ΗV的此等NMOS裝置必須例如藉由採用一疊接連接而保 護，這涉及額外位元格單元，以確保該陣列的可靠度與壽 命。注意，在規劃該裝置後，高壓節點可以被連接至Vcc 或其他適當標稱供給（即高壓在規劃後將不再需要）。 用於示於圖1 b的實施例之規劃可以以類似方式加以執 行，但依據本案揭示可以了解到些許不同。更明確地說， 在規劃時，感應信號被設定爲邏輯低（例如Vss或〇伏）， 以效果上去能感應模式，及prgctl信號係被設定爲邏輯高 -17- 201140602 (例如Vcc或1 · 1伏）。如果選擇左下格（rowO，col 1 )作 爲規劃（大致如圖3所示），則rowO及coll信號被各個設 定爲邏輯高。這些選擇隨後造成若干電路反應。 更明確地說，在用於行1的行選擇電路中之或閘的輸 出處輸出了一邏輯高，其隨後被施加至對應位準移位器LS 的輸入。位準移位器的輸出爲低，這造成對應PMOS電晶 體pl導通，藉以置放高電壓（例如4伏或其他適當邏輯高 電壓位準）於源極線sll上》對應下拉電路被去能。另外， 藉由設定pgmctl及coll信號爲高（例如1.1伏或其他適當邏 輯高位準），用於行1的功率選擇電路係被設立以驅動Vss (例如〇伏或其他適當邏輯低位準）至閘極線gl 1，對位元 線bll也一樣。 同時，藉由設定rowO信號爲高，對應位準移位器驅動 邏輯低信號（例如〇伏）至對應字元線wlO。此低字元線信 號wlO使得該位元格（左下格，在圖3中被指定爲規劃格） 的厚閘極PMOS存取電晶體T導通（閉合），藉以允許在 slO上之HV (例如4伏）被施加於該格的抗熔絲單元C上， 這隨後造成氧化物應力及最後規劃該格。想起抗熔絲單元 C的另一側係在0伏電位（藉由對應功率選擇電路的堆疊 NMOS電晶體），因此，總數約4伏係壓降於抗熔絲單元， 以造成用以規劃的氧化物崩潰。 對於例如列1的未選擇列，信號row 1係被設定爲低（ 例如Vss )，造成字元線wll爲高電壓位準，藉以關斷藉由 wll驅動之PMOS存取電晶體T，以禁止抗熔絲規劃該列。

S -18- 201140602 對於在選擇列中之格，但並未選擇的行，例如右下格（ rowO，c ο 10 )， 由於colO及感應信號爲低，PMOSfr選擇 電晶體P〇被關斷。對應源極線si 〇爲對應拉下電路所拉下。 在規劃後，高壓節點可以被連接至Vcc或其他適當標稱供 給（即在規劃後不再需要高電壓）。 位元格感應 圖4顯示依據本發明架構的記憶體裝置的感應模式操 作。此特定記憶體裝置係類似於圖1 a中所示者。 爲了感應，行選擇電路的所有行選擇PMOS裝置（p〇 ，pl等）係藉由設定所有行選擇信號（colO，coll等）至0 伏而被關斷。在此例子中，高壓供給Η V節點係被連接至 或維持在標稱電壓位準Vcc (例如1 . 1伏）。由於感應信號 被設定爲高（例如1.1伏）及pgmctl信號被設定爲低（例如 〇伏），功率選擇電路施加標稱供給電壓位準（例如1 .1伏 )至閘極線節點。想要字元線（在此例中之wlO )係被設 定爲低（由於rowO信號被設定爲高），以沿著該列斷開該 等位元格的所有存取電晶體T。因此，在該抗熔絲電容電 阻（分別用於未規劃/規劃格之預/後崩潰電阻）與在感應 電路內的分壓器之間建立一分壓，允許該格的讀出。於感 應期間，沿著一列之所有行被同時感應。 如同可以由圖5所示之例示感應放大器架構看出，分 壓器可以被作成可調諧，以促成如同有時所完成的製程學 習及邊際模式量測。此分壓信號被傳送經過厚閘極傳輸閘 -19- 201140602 極至類比P/Ν比偏斜反相器。傳輸閘極同時也保護下游單 元，例如於規劃時，來自高壓位元線的類比反相器的下游 單元。邏輯高或低値係在輸出（Dout )被輸送給未規劃/ 規劃格。感應信號有效地致能感應放大器並在此例子中， 經由一位準移位器提供。依據本案了解，於此可以使用任 意數量的其他適當感應放大器，圖5只是一例子。例如， 分壓器及傳輸閘係在此例子中被設有厚閘極PMOS電晶體 。在其他例子中，分壓器及傳輸閘可以爲薄閘極結構，如 果想要如此，則在規劃後假設髙壓移除。本案的發明並不 限於任何特定感應電路；相反地，任何能讀出一位元格値 的電路均可以使用。然而，想起假設包圍抗熔絲裝置C的 N +源極/汲極的電流路徑隔離（例如在圖2所示之例子中之 N井），讀出電流通常更準確及感應放大器並不需要被架 構以如傳統抗熔絲單元所需要的校正主體材料的電流損失 〇 示於圖1 b中之實施例的感應可以以類似方式執行，將 依據本案可以了解有部份不同。於感應時，所有行信號（ colO，coll等）及prgctl信號被設定爲邏輯低（例如Vss) 及感應信號爲邏輯高（例如Vcc )。另外，所有下拉電路 被去能（例如下拉電路信號設定爲低）。如果列〇被選擇 讀出（如圖4所示），則rowO信號被設定爲邏輯高。隨後 這些選擇造成若干電路反應。 更明確地說，各個行選擇電路中之或閘的輸出輸出一 邏輯高（由於感應信號變成高），其被施加至對應位準移

S -20- 201140602 位器LS的輸入。位準移位器的輸出爲低，這造成對應 PMOS電晶體（p〇，pi等）導通，藉以將邏輯高放置於各 個源極線（slO，sll等）上。想起高電壓HV節點可以在規 劃完成後被連接至標稱Vcc。因此，Vcc係示於圖4的感應 例子中，而Η V係被示於圖3的規劃例子中。因此，在後規 劃感應操作期間，源極線（sl〇，sll等）可以實質於Vcc ( 例如1 . 1伏）。想要的字元線係被設定爲低（由於對應列 信號被設定爲高），以開啓沿著該列的位元格的所有存取 電晶體T。因此，在抗熔絲電容電阻間建立分壓（分別用 於未規劃/規劃格的預/後崩潰電阻）及在感應電路內的分 壓器，允許該格的讀出。在感應時，沿著一列的所有行被 同時感應。抗熔絲單元可以然後被一列一列地感應（讀取 )，如同圖la所示之實施例一般》 系統 圖8顯示架構有依據本發明實施例之抗熔絲記憶體陣 列的系統。該系統可以例如一計算系統（例如膝上型或桌 上型電腦、伺服器或智慧手機）或一網路介面卡或使用非 揮發記憶體的任意其他系統。將可以了解的是，記億體技 術有效地具有幾乎無限制數量的應用規劃在該系統層級上 ，該所示特定系統只提供作爲例子而已。 可以看出，該系統大致包含ROM及被架構有晶片上快 取之中央處理單元（CPU或處理器）。任意適當處理器可 以使用，例如爲英特爾公司所提供（例如Intel® CoreTM、 -21 - 201140602

Pentium®、Celeron®、及AtomTM處理器系歹!j。處理器可以 存取其晶片上快取及/或ROM並執行特定用於給定應用規 劃的功能，例如共同完成。各個ROM及/或晶片上快取可 以被實施爲抗熔絲記憶體裝置，如於此所述。其他系統附 件（例如顯示器、鍵盤、隨機存取記憶體、共處理器、匯 流排結構等）並未顯示，假定有該特定系統應用規劃可用 ，則將可了解。 各個實施例與架構將依據本案加以了解。例如，本案 的一例示實施例提供一記憶體裝置，其包含一陣列的位元 格，各個位元格具有兩單元，其包含：一單一抗熔絲單元 ，用以儲存位元格：及一單一存取單元，用以提供對抗熔 絲單元的存取，用以位元格規劃及讀出。該裝置更包含功 率選擇電路，用以偏壓該陣列的閘極線至第一電壓位準， 用於位元格規劃；及偏壓至第二電壓位準，用於位元格讀 出，該閘極線連接至該抗熔絲單元的至少之一。存取單元 可以例如一 MOS電晶體。在一特定例示情形中，存取單元 爲厚閘極PMOS電晶體。抗熔絲單元可以例如M0S電晶體 ，令其源極及汲極連接在一起。在一特定例示情形中，抗 熔絲單元爲薄閘極NMOS電晶體，令其源極及汲極連接在 —起及閘極氧化層，其在位元格規劃後減少電阻。在一特 定例示情形下，後崩潰電流藉由抗熔絲單元的摻雜井而限 制不經意洩漏。在一例示情況下，抗熔絲單元爲一NMOS 電晶體，其源極及汲極連接在一起，及摻雜井爲一 N井包 圍住+N源極及汲極區。在另一特定例子情形中，N井係爲

S -22- 201140602 在該陣列之一列內的所有位元格所共享（在其他情形下， 各個位元格可以具有其本身分開N井）。該裝置可以包含 例如至少一行選擇電路，用以選擇該陣列的一行；列選擇 電路，用以選擇該陣列的一列；及/或感應放大器電路， 用以在讀出時感應位元格狀態。各個其他架構及變化將由 本案所了解。 例如，另一例示實施例提供一記憶體裝置，其包含一 陣列的位元格，各個位元格具有兩單元，包含：單一抗熔 絲單元，用以儲存位元格狀態；及一單一存取單元，用以 提供對該抗熔絲單元的存取，用於位元格的規劃及讀出。 存取單元爲PMOS電晶體及抗熔絲單元爲NMOS電晶體，令 其源極與汲極連接在一起，及後崩潰電流係藉由包圍抗熔 絲單元的+N源極與汲極區的N井而禁止不經意洩漏。存取 單元可以例如一厚閘極PMOS電晶體，及抗熔絲單元可以 例如一薄閘極NMOS電晶體。在一些情形下，N井可以與該 陣列的多個位元格共享。該裝置可以包含功率選擇電路， 用以偏壓該陣列的閘極至第一電壓位準，用以位元規劃； 及偏壓至第二電壓位準，用於位元格讀出，該閘極線連接 至至少一抗熔絲單元。該裝置可以包含至少一行選擇電路 ，用以選擇該陣列的一行；列選擇電路，用以選擇該陣列 —列；及/或在讀出期間，用以感應位元格狀態的感應放 大器電路。 本案之另一例示實施例提供一系統，包含一記憶體裝 置及一處理器，用以存取該記憶體裝置。該記憶體裝置包 -23- 201140602 含一陣列的位元格，各個位元格具有兩單元，包含單一抗 熔絲單元，用以儲存位元格狀態；及單一存取單元，用以 對抗熔絲單元提供存取，用於位元格規劃及讀出。該記憶 體裝置更包含功率選擇電路，用以將該陣列的閘極線偏壓 至第一電壓位準，用於位元格規劃及偏壓至第二電壓位準 ，用於位元格讀出，該閘極線連接至至少一該抗熔絲單元 。該存取單元可以例如MOS電晶體及抗熔絲單元可以例如 其源極及汲極連接在一起之MOS電晶體。在一特定例示情 況中，存取單元爲厚閘極PMOS電晶體。在另一特定例示 情況中，該抗熔絲單元爲薄閘極NMOS電晶體，其具有其 源極及汲極連接在一起，及一閘極氧化物，其降低在位元 格規劃後的電阻。在一特定例示情況中，後崩潰電流係藉 由抗熔絲單元的摻雜井而禁止不經意洩漏。在一此情況中 ’抗熔絲單元爲NMOS電晶體，其源極及汲極連接在一起 及摻雜井爲包圍+N源極與汲極區的N井。在另一特定例示 情況下，N井與該陣列的一列內的所有位元格共享。該系 統可以包含行選擇電路，用以選擇該陣列的行；列選擇電 路，用以選擇該陣列的一列；及/或感應放大器電路，用 以在讀出期間，感應位元格狀態之至少一。 本案之實施例的前述說明係爲了例示與說明目的加以 呈現。並不想要只是爲或限制爲所揭示之精準形式。依據 本案很多修正及變化係可能的。本案的範圍係想要不爲此 詳細說明所限制，而是由隨附之申請專利範圍所限制。

S -24- 201140602 【圖式簡單說明】 圖1 a爲依據本發明實施例組態的抗熔絲記億體裝置。 圖1 b爲依據本發明另一實施例組態之抗熔絲記億體裝 置。 圖2爲可以依據本發明實施架構的用於圖13及圖lb之 裝置中所用之例不位元格。 圖3爲可以依據本發明實施例架構的記憶體裝置的例 示規劃模式操作。 圖4爲依據本發明實施例架構的記憶體裝置的例示感 應模式操作。 圖5爲依據本發明實施例之用於圖la及lb的裝置中之 例不感應電路。 圖6爲依據本發明實施例之用於圖^及^的裝置中之 例示位準移位電路。 圖7爲依據本發明實施例之用於圖lb的裝置中之例示 拉上電路。 圖8爲依據本發明實施例之架構有抗熔絲記憶體陣列 的計算系統。 【主要元件符號說明】 LS :位準移位器 C :薄閘極氧化物電容 T :厚間極PMOS電晶體 PD :下拉電路 -25-

Claims (1)

1. 201140602 七、申請專利範圍： 1. 一種記憶體裝置，包含： 一陣列的位元格，各個位元格具有兩單元，包含單一 抗熔絲單元，用以儲存位元格狀態；及單一存取單元，用 以提供對抗熔絲單元的存取，用於位元格的規劃及讀出； 及 功率選擇電路，用以將該陣列的閘極線偏壓至第一電 壓位準，用以位元格規劃及偏壓至第二電壓位準，用以位 元格讀出，該閘極線連接至少一該抗熔絲單元。 2 ·如申請專利範圍第1項所述之記憶體裝置，其中該 存取單元爲MOS電晶體。 3 ·如申請專利範圍第1項所述之記憶體裝置，其中該 存取單元爲厚閘極PMOS電晶體。 4.如申請專利範園第1項所述之記憶體裝置，其中該 抗熔絲單元爲MOS電晶體，其源極及汲極連接在一起。 5-如申請專利範圍第1項所述之記億體裝置，其中該 抗熔絲單元爲薄閘極NMOS電晶體，令其源極與汲極連接 在一起，及閘極氧化物，其在位元格規劃後降低電阻。 6. 如申請專利範圍第1項所述之記憶體裝置，其中該 後崩潰電流係藉由該抗熔絲單元的摻雜井來禁止不經意洩 漏。 7. 如申請專利範圍第6項所述之記億體裝置，其中該 抗熔絲單元爲NMOS電晶體，其源極與汲極連接在一起及 該摻雜井爲包圍+N源極與汲極區的N井。 S -26- 201140602 8 ·如申請專利範圍第1項所述之記憶體裝置，其中該 N井與該陣列的一列內的所有位元格共享。 9·如申請專利範圍第1項所述之記憶體裝置，更包含 至少以下之一： 行選擇電路，用以選擇該陣列的行；及 列選擇電路，用以選擇該陣列的列。 10. 如申請專利範圍第1項所述之記憶體裝置，更包 含： 感應放大器電路，用以在讀出期間感應位元格狀態。 11. 一種記憶體裝置，包含： 一陣列位元格，各個位元格具有兩單元，包含單一抗 熔絲單元，用以儲存位元格狀態及單一存取單元，用以提 供對抗熔絲單元的存取，用於位元格規劃及讀出； 其中該存取單元爲PMOS電晶體及抗熔絲單元爲NMOS 電晶體，令其源極與汲極連接在一起；及 其中該後崩潰電流藉由包圍該抗熔絲單元的+N源極與 汲極區的N井來禁止不經意洩漏。 1 2 ·如申請專利範圍第1 1項所述之記憶體裝置，其中 該存取單元爲厚閘極PMOS電晶體，及該抗熔絲單元爲薄 閘極NMOS電晶體。 13. 如申請專利範圍第1 1項所述之記憶體裝置，其中 該N井與該陣列的多數位元格共享。 14. 如申請專利範圍第1 1項所述之記憶體裝置，更包 含： -27- 201140602 功率選擇電路，用以將該陣列的閘極線偏壓至第一電 壓位準，用以位元格規劃；及偏壓至第二電壓位準，用以 位元格讀出，該閘極線連接至少一該抗熔絲單元。 15.如申請專利範圍第1 1項所述之記憶體裝置，更包 含以下之至少之一： 行選擇電路，用以選擇該陣列的一行； 列選擇電路，用以選擇該陣列的一列：及 感應放大器電路，用以在讀出期間，感應位元格狀態 〇 1 6 .—種系統，包含： 記憶體裝置，包含： —陣列位元格，各個位元格具有兩單元，包含單 一抗熔絲單元，用以儲存位元格狀態；及單一存取單元， 用以提供對抗熔絲單元的存取，用於位元格的規劃及讀出 :及 功率選擇電路，用以將該陣列的閘極線偏壓至第 一電壓位準’用以位元格規劃；及偏壓至第二電壓位準， 用以位元格讀出’該閘極線連接至少一該抗熔絲單元；及 一處理器’用以存取該記憶體裝置。 1 7.如申請專利範圍第1 6項所述之系統，其中該存取 單元爲MOS電晶體及抗熔絲單元爲m〇s電晶體，令其源極 與汲極連接在一起。 1 8 ·如申請專利範圍第〗6項所述之系統，其中該存取 單元爲厚閘極PMOS電晶體。 S -28- 201140602 19 絲單元 起及一 20 潰電流 2 1 絲單元 摻雜井 22 爲該陣 23 以下之 行 列 感 •如申請專利範圍第1 6項所述之系統，其中該抗熔 爲薄閘極NMOS電晶體，令其源極與汲極連接在一 閘極氧化物’在位元格規劃後降低電阻。 •如申請專利範圍第1 6項所述之系統，其中該後崩 藉由該抗熔絲單元的摻雜井的來禁止不經意洩漏。 •如申請專利範圍第20項所述之系統，其中該抗熔 爲NMOS電晶體，令其源極與汲極連接在一起及該 爲包圍+N源極與汲極區的N井。 •如申請專利範圍第1 6項所述之系統，其中該N井 列的一列內的所有位元格所共享。 •如申請專利範圍第1 6項所述之系統，更包含至少 選擇電路，用以選擇該陣列的一行； 選擇電路，用以選擇該陣列的一列；及 應放大器電路，用以在讀出期間，感應位元格狀態 • 29 -