TW200947627A - Method of forming a split gate memory device and apparatus - Google Patents

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Brian A Winstead
Rajesh A Rao
Spencer E Williams
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Freescale Semiconductor Inc
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Description

200947627 六、發明說明： 【發明所屬之技術領域】 交互參照相關申請案 [0001] 此申請案以專利申請案第12/112,664號案於2008 5 年4月30日在美國已經被提出申請。 發明領域 [0002] 本揭露大體上有關於半導體，及較特別地，有關 ©於具有兩個閘極之記憶體與資料儲存元件電路。 L先前技 10 發明背景 [0003]—特定類型的記憶體胞元被稱為***閘極記憶 ’ 體，其表示控制及選擇閘之存在。***閘極記憶體胞元 -· 以非依電性s己憶體(NVM)的形式發揮作用。此兩種閘極都 影響記憶體胞元的操作。一***閘極記憶體胞元具有分別 15由一選擇閘及一控制閘來控制的兩個可區分通道區，該兩 ❷自可區分通道區被-電介質電氣分離。在讀取或規劃操作 期間，選擇閘通道作為一存取裝置在控制閘的作用下選擇 s己憶體胞元。一***閘極記憶體胞元的一種形式是使用同 —導電型的控制閘及選擇閘。通道的臨界電壓典型地係藉 20 由在通道區内的基板摻雜來控制。 【發明内容3 依據本發明之-實施例，係特地提出一種形成***閉 極记憶體元件之方法，其包含以下步驟：形成覆在一基板 的-第一部分上面的具有一第—工作函數的一選擇問了形 200947627 成覆在該基板之鄰近該第一部分的一第二部分上面的具有 一第二工作函數的一控制閘，其中⑴對於_第一多數載子 類型***閘極記憶體元件，其中該第一多數載子類型包含 電子，該第一工作函數大於該第二工作函數，及(ii)對於一 5 第二多數載子類型***閘極記憶體元件，其中，該第二多 數載子類型包含電洞，該第一工作函數小於該第二工作函 數；在該基板中形成一第一電流電極；及在該基板中形成 藉由位於該控制閘及選擇閘下面的一通道與該第一電流電 極分離的一第二電流電極。 10 圖式簡單說明 [0004] 本發明透過舉例的方式被說明，且不受該等附圖 限制’其中’相同的參考符號代表相同的元件。該等圖中的 兀•件基於簡單及清晰的目的被說明，且不一定按比例畫出。 [0005] 第M7圖根據本發明以截面的形式說明一種形 15 成***閘極記憶體元件之方法。 【實施方式】 較佳實施例之詳細說明 [0006] 為了對-具有薄的控制閘電介質的***問極元 件進行有效率的操作，對於控制閘通道 ，期望具有低量值 20的自然臨界電壓I低量值Vtn是令人滿意的，因為如果vtn 是高的(其在包圍電荷儲存區的電介質中導致大的電場），則 需要同的控制間偏壓。對於薄的電介質層，如此高的電 場可能擾亂遭偏壓胞元中的已規劃電荷。另外，為了使一 未選疋胞元的/¼漏電流減到最小對於選擇閘通道，期望 200947627 具有足夠南的臨界電壓vt。對於控制閘’要求低的臨界電 壓以能夠以低電壓讀取記憶體胞元，而不擾亂已選定記憶 體胞元的已規劃電荷。對於選擇閘，要求高的臨界電壓， 因為穿過通道的洩漏電流在未選定的記憶體胞元中被減到 5 最小。與一***閘極的控制閘及選擇閘部分相關聯的自然 臨界電壓主要由每一閘極與其下面之通道區的工作函數之 差異來決定。在此提供一種方法及生成的記憶體結構，其 中，對於一N-型記憶體胞元（電子為多數載子），選擇閘的工 作函數大於控制閘的工作函數。對於一P-型記憶體胞元（電 10 洞為多數載子），工作函數上的一相反的關係被實施。因 此，對於位於控制閘及選擇閘下面的具有相似的工作函數 的通道區的記憶體胞元，對於N-型***閘極記憶體胞元， 控制閘部分相對於選擇閘的臨界電壓，具有一較低的臨界 電壓。在一實施例中，在此所描述的方法實現了一選擇閘 15 和一控制閘，該選擇閘之工作函數較其下面之通道所具有 的工作函數高，且該控制閘之工作函數較其下面的通道所 具有之工作函數低。 [0007]第1圖中所說明的是在一***閘極記憶體胞元之 形成的初期階段的一半導體元件10。該半導體元件10被分 20 叉為兩部分。一第一部分實施其他電路11的一電晶體，且 一第二部分實施記憶體電路13。電氣隔離使這兩部分分 離，且這兩部分可以接近地被實施於一單積體電路晶片上 或在非接近的位置被實施於單積體電路晶片上。一基板12 被提供。在一種形式中，該基板12是一矽基板，但是其他 200947627 10 15 的半導體材料可被用於基板12。例如，砷化鎵基板材料玎 被使用’或絕緣層上覆矽(SOI)基板可被使用。覆在該基板 12上面的是一電介質層14。在一種形式中，該電介質層14 是諸如二氧化矽之一氧化物。在此實施例中，電介質層14 I —相對厚的電介質層，且對於該其他電路11中的一高電 麼共容電晶體，打算作為一閘極電介質發揮作用。覆在該 其他電路11上面的是一遮罩18。在一種形式中，該遮罩18 是光阻劑。其他的遮罩材料可被使用。由於遮罩18適當地 保遵該其他電路11 , 一N—型掺雜劑2〇被植入記憶體電路13 的該基板12中。各種摻雜劑可被用作該N-型摻雜劑20。在 該遮罩18被移除之前，該電介質層14自該記憶體電路13的 上面被移除。一旦電介質層14被移除，則在此實施例中， -不同的且較薄的電介質層22覆在基板12上面被形成。該 電介質層22將作為記憶體電路⑽的記㈣胞元的一問極 電介質在-種形式中，被有意要比該其他電路Η内的 尚電壓電晶體的閘極電介質更薄。 [0008]第2圖中所說明的是半導體元件1()之進一步處 理’其中，該遮罩18自該其他電路u的上面被移除^型 摻雜劑20之植人在該基板12㈣成—反摻雜㈣。在反播 雜區⑽的摻雜_不同賊紐叫摻雜難，且因而 被稱為反摻雜。反摻雜摻雜劑類型被選擇以降低Ν·通道收 型）元件(例如諸如科4基板_外麵之Ν-型摻雜 I之通數，且提訊卿⑼元件(例如諸如 用於夕基板_或銦之ρ·型摻雜劑)之通道的工作函數。 20 200947627 5 Φ 10 15 ❹ 20 應理解的是，反摻㈣之形成是可選擇的且从必要的。 在另料式中，通道可以被實施而無換雜。第2圖還說明 了比該範财的該電介質層14更薄_電介#層22之形成。 陶〇9]第3圖中所說明的是半導體元件U)之進-步處 其中祕材料層24被沈積於該基板12上面及該電 介質層Μ及該電介質層22中的每_個上面。在—種形式 中，該閘極材料層24是-未摻雜的多晶石夕層。在其他形式 各種導電的或虽遭摻雜時導電的材料可代替多晶石夕被 用以實施該閘極材料層24。 [〇_]第4圖中所說明的是半導體元件⑴之進一步處 理-中，以摻雜劑執行摻雜該記憶體電路13内的部分閘 極材料層24。-遮罩26被提供覆在該其他電路㈣上面。 在一種形式中’該遮軍26是光阻劑。在遮罩26設置後，一 P里摻雜劑28被植人遭暴露的閘極材料層财。該間極材 料層24將被用作—選擇閘，且因而，此材料被預摻雜為一 =望p-型導電性，其中，該基板12在—實施例中具有一p- 至導電H。各種摻雜劑可被用作該p_型摻雜劑Μ。在植入 步驟π成時’麵罩26在該其他電路丨丨中自該閘極材料層 24的上面被移除。 [0011]第5圖中所說明的是半導體元件⑴之進一步處 其中以摻雜劑執行摻雜該其他電路u内的部分問極 材料層24 ° —遮罩3G被提供覆在該記Μ電路13的上面。 在種形式中，該遮罩3G是光阻劑。在遮罩3G設置後，一 N-型摻雜劑透過_N植人32被植人遭暴露的閘極材料層μ 7 200947627 中。該閘極材料層24的遭暴露部分被預摻雜為一期望n-蜜 導電性。在該N植入32完成時，該遮罩30在該記憶體電路13 中自該閘極材料層24的上面被移除。 [〇〇12]第6圖中所說明的是半導體元件1〇之進一步處 5 理，其中，抗反射塗(ARC)層34被沈積於已摻雜且遭暴露的 問極材料層24的預定部分上。該抗反射塗層34用作一植入 阻擋層34，且保護該閘極材料層24以免被後續離子植入處 理改變。在一種形式中，該Arc層34包含氮化矽。一光阻 遮罩（未顯示）被形成於該其他電路11的所有元件的上面，及 10 6亥5己憶趙電路13的期望預定部分的上面。在遮罩設置後， 一姓刻被執行以移除該記憶體電路13内的該ARC層、閘極 材料層24及該電介質層22的遭暴露部分。在一種形式中， s亥钮刻為一反應性離子姓刻（rie)。由此生成的第6圖中之 半導體元件10的結構是如下一種結構：其中，該基板12之 I5 该反推雜區16的一部分遭暴露。 [0013]第7圖中所說明的是半導體元件1〇之進一步處 理’其中’一離散電荷儲存層36被保角（conformally)形成於 該ARC層34的遭暴露部分上，ARC層34、閘極材料層24及 電介質層22的遭暴露側壁上，及基板12之該反摻雜區16的 20遭暴露部分上。在一種形式中，該離散電荷儲存層36係由 諸如二氧化矽之電介質所包圍的奈米簇或奈米結晶形成。 諸如一奈米簇38之該等奈米簇執行電荷捕獲，且因而，該 離散電荷儲存層36作為一電荷儲存層發揮作用。在另一種 形式中，该離散電荷儲存層36可由諸如氮化矽之一氮化物 200947627 層來實施。覆在該離散電荷儲存層36的上面的是遭沈積且 為保角的—閘極材料層40。在—種形式中，該閘極材料層 40是多晶矽，其被臨場(insitu)摻雜以形成一N型材料層。 該閘極材料層40在該記憶體電路13中將作為—記憶體胞元 5的-控制閘發揮作用。此外，第7圖中所顯示的還有一已沈 積抗反射塗(ARC)層42。該ARC層42為保角，且覆蓋該半導 體元件10的所有遭暴露表面。 [0014]第8圖中所說明的是半導體元件1〇之進一步處 理，其中，一遮罩（圖未示)被提供於該層Μ的一部分上 10面，其中，一控制閘被期望位於該記憶體電路13内。在遮 罩設置後，該ARC42、該閘極材料層4〇及該離散電荷儲存 層36的所有遭暴露部分被蝕刻且被移除。第8圖之生成的結 構具有-N型導電性控制閘44，該]^型導電性控制間44係由 之前遭臨場摻雜的N-型閘極材料層4〇的一剩餘部分構成。 15因此，該記憶體電路13具有一記憶體胞元，其具有以P導電 性掺雜的來自閘極材料層24的一選擇閘及以N導電性推雜 的一控制閘44。 _5]第9圖中所說明的是半導體元件1〇之進一步處 理，其中’在記憶體電路13内的該記憶體胞元之左側被定 2〇義。一遮罩(未顯示)被提供覆在除了要求移除該ARC層34、 該已掺雜遭暴露閘極材料層24及該電介質層22之部分以外 的所有部分上面。習知的乾則被執行，其中，在該記憶 體電路13内，該已摻雜且遭暴露閘極材料層％的一部分被 移除以留下之前被摻雜為P_型導電性的一較小尺寸的選擇 9 200947627 閘46。 [0016]第1〇圖中所說明的是半導體元件1〇之進一步處 理，其中，一遮罩（未顯示）被用以保護該記憶體電路13及該 其他電路11的該電晶體的一部分以期望形成一閘極堆疊。 5習知的乾蝕刻被執行，其中，在該其他電路11内形成了具 有電介質層14、該其他電路11之電晶體的一閘極48及一 ARC層34的一閘極堆疊。該閘極48的長度是可選擇的且 由遮罩圖樣來決定。該電晶體的該閘極48由閘極材料層24 形成，且保持N-型導電型。 10 [0017]第11圖中所說明的是半導體元件10之進一步處 理，其中，該記憶體電路13被一遮罩50保護或遮罩。在一 種开>式中，該遮罩5〇是光阻劑。其他遮罩材料可被使用來 代替光阻劑。在遮罩50設置之後，一離子植入被執行以在 該基板12内形成與該閘極堆疊的邊對準的一延伸區52及一 15 延伸區54。在該延伸區52及延伸區54形成之後，該ARC層 34自該閘極堆疊被移除以暴露該n導電性閘極48。接著，該 遮罩50可被移除。該延伸區52及延伸區54將分別作為該其 他電路11之電晶體的一第一電流電極或一源極及一第二電 流電極或一没極。 20 [0018]第12圖中所說明的是該半導體元件10之進一步
處理’其中，臨時的側壁間隔被形成，與該其他電路^中 的該閘極48及該電介質層14的邊相鄰，且與該記憶體電路 13内的該記憶體胞元的邊相鄰。在該記憶體電路13内，該 側壁間隔56被形成’與該電介質層22、該選擇閘46及ARC 200947627 5 10 15 e 20 層34中的每一個的遭暴露邊、該離散電荷儲存層％、該於 制閘44及該ARC層42的遭暴露邊相鄰。該側壁間隔％可以 疋包括氮化欽的各種材料中的任一種。該間隔56鹿是可、異 擇性對多晶矽、ARC層42、ARC層34或其他植入阻擔層、 電介質層14、電介質層22及電荷儲存層36蝕刻的—材料。 [0019] 第13圖中所說明的是半導體元件1〇之進—步處 理，其中，一摻雜劑被離子植入該基板12的遭暴露區域中。 該等源極/汲極區中的N-型掺雜劑對應於一队通道記憶體 元件’而該等源極/汲極區中的!>_型摻雜劑對應於—p通道記 憶體元件。因此，深源極及汲極植入被執行以在該其他電 路11中產生一源極植入區58及一没極植入區60。該植入還 產生期望的N-型摻雜閘極48。此外，在該記憶體電路13之 s己憶體胞元的該基板12内，形成的是一源極植入區62及一 没極植入區64。還應注意，主要為N·型的源極/汲極植入對 應於N型記憶體胞元實施例。在該記憶體電路13内，該ARC 層42保護該選擇閘44以阻擋植入，且因而，該選擇閘44的 電氣特性不會被改變。 [0020] 第Η圖中所說明的是半導體元件1〇之進一步處 理’其中’該等臨時的侧壁間隔56藉由一選擇性濕蝕刻被 移除。當諸如氮化鈦之—材料被形成時，該等側壁間隔56 之餘刻可用一習知的濕蝕刻來完成而不需移除其他所說明 的結構中的任’一元件。 [0021] 第15圖中所說明的是半導體元件1〇之進一步處 理，其中，該其他電路u被—遮罩66遮罩。在一種形式中， 11 200947627 該遮軍66是光阻劑。其他遮罩材料可被使用來代替光阻 劑 離子植入被執行。在該其他電路丨丨被保護後，源極 及及極延伸植入被形成於該記憶體電路13的該等記憶體胞 元内在一種形式中’ 一源極/汲極延伸植入區68被形成， 其可橫向重疊該反摻雜區16。一源極/汲極延伸植入區70被 形成，其也可橫向重疊該反摻雜區16。該等源極/汲極延伸 植入對於一N_通道記憶體胞元主要是N-型，對於一P通道記 隱體胞元主要是P_型。生成的該記憶體電路13之記憶體胞 兀的源極及汲極現在與該選擇閘46及該控制閘44的上覆邊 ❿ 1〇 緣對準。因此，該記憶體胞元的該等源極及汲極之形成是 自我對準。該ARC層34保護在下面的選擇閘46以免受用以 形成該等源極及汲極延伸植入之離子植入的摻雜影響。 [0022] 第16圖中所說明的是半導體元件1〇之進一步處 理’其中’該ARC層42自具有N導電性的該控制閘44的上面 15 被移除。而且’該ARC層34的遭暴露部分自具有P導電性的 該選擇閘46的上面被移除。ARC層34位於該離散電荷儲存 層36下面的一未暴露部分被完整的留下。一習知的姓刻被 〇 用以移除該ARC層42及ARC層34的該等遭暴露部分。 [0023] 第17圖中所說明的是半導體元件10之進一步處 20 理，其中，最後的側壁間隔被形成於其他電路11之電晶體 的該等閘極結構及記憶體電路13之記憶體胞元的遭暴露側 壁上。特別地，一側壁間隔72被形成，與該閘極48及電介 質層14之閘極電介質的遭暴露表面相鄰。一側壁間隔74被 形成，與該電介質層22、該選擇閘46、該離散電荷儲存層 12 200947627 36及該控制閘44的-部分之遭暴露表面相鄰。—侧壁間隔 76被形成，與該控制閘44、該八^^層^及該離散電荷儲存 層36之剩餘遭暴露表面相鄰。側壁間隔72、74及76主要用 以保護該等雜結構的某絲面免受隨後的石夕化 ，該矽化 5 10 15 ❹ 20 被執打以致能到源極' 域、控㈣及選擇閘的低電阻電 亂接觸（未顯不）。不希望的#化可能改變該等元件的電氣特 性，且可能導致非預期的連接。 [0024] 在另-實施例中，用以形成—***閘極記憶體的 處理使用結合第1_1〇圖所揭露的相同的方法ϋ在第 11圖中，該ARC層42及部分遭暴露上表面的ARC層34都被 移除，與在此結構巾留下來相反。在料5()設置後，一離 子植入被執行以在該基板12内形成與該閘極堆疊的邊對準 的一延伸區52及—延伸區54，如先前在第U圖中所討論。 第12圖之處理沒有執行，且第13圖之處理被延遲至後面。 第14圖之處理也未被執行。更確切地說，自如以上所修改 的第11圖起，下—個處理是第15圖之處理。在第15圖中之 實施例中，還沒有形成深源極/汲極植入。在第15圖中，只 有源極及汲極延伸區被形成於該基板12中。在這時，第17 圖之側壁間隔形成被執行。在第17圖中之側壁間隔形成之 後，根據一替代實施例，深源極/汲極結構被形成以完成一 ***閘極記憶體胞元之形成。 疋 [0025] 目前應理解的是，已經提供了具有用於—N-通道 記憶體胞元的-P導電性的選擇閘及_N導電性的控制=之 一***閘極記憶體。選擇閘的P導電性為選擇函數提供一高 13 200947627 的臨界電壓。控制閘的N導電性為偏壓函數提供一低的臨界 電壓以讀取記憶體胞元且避免擾亂該胞元或相鄰的記憶體 胞元。換句話說，選擇閘的工作函數大於控制閘的工作函 數。典型地，選擇閘與控制閘的工作函數之差為等於或大 5 於300毫電子伏特(meV)等級的量值。因此，對於N-通道記 憶體胞元，選擇閘的工作函數以大於300毫電子伏特等級的 量值大於控制閘的工作函數。如在此所使用的，術語“工作 函數(work function)”被定義為典型地以電子伏特量測的將 電子從固體中移出到接近於(immediately)固體表面外部的 © 10 —點所需的最小能量（或自費米能階移動一電子至真空所 需的能量）。其中，“接近(immediately)”表示最終電子所處 的位置以原子等級來說是遠離於表面，但從宏觀等級來說 依然是靠近固體的。一***閘極記憶體胞元的選擇問與控 制閘之間的工作函數關係被特別調整。當***閘極記憶體 15 之通道中的多數載子是電子且多數載子類型是N導電性 時’在位於控制閘及選擇閘下面的通道區的工作函數相似 之情況中，控制閘的臨界電壓低於選擇閘的臨界電壓。因 © 為，對於具有一無反摻雜的P-型基板的一N-型胞元的情 況，選擇閘的工作函數大於在它下面的通道的工作函數， 20 且控制閘的工作函數小於在它下面的通道的工作函數，所 以不需要通道之反摻雜’雖然這是可選擇的。應理解的是， 所討論的實施例既適於N-通道電晶體，也適於匕通道電晶 體’其中’當實施N-通道及P-通道元件時，互補導電性被 實施。因此，當多數載子是電洞且多數栽子類型是p導電性 14 200947627 時，在位於控制閘及選擇閘下面的通道區的工作函數相似 之情況下，控制閘的臨界電壓高於選擇閘的臨界電壓。在 此導電形式中，對於被摻雜為N-型的一基板，選擇閘的工 作函數低於在它下面的通道的工作函數，且控制閘的工作 函數尚於在它下面的通道的工作函數。在此所描述的多個 實施例可被使用，且選擇哪個實施例可視處理要求及所期 望的電晶體規格來決定。
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20 [0026]雖然本發明已經關於特定導電型或電位極性被 描述，但是該技藝中具有通常知識者理解的是，導電型及 電位極性可相反。而且，在描述中及申請專利範圍中的術 語“前面（front)”、“ 後面（back)”、“頂部（t〇p)，，、“底部 (bottom)’，、“上面（over)”、“下面（under)”、‘‘上方(ab〇ve)”、 “下方(below)’’等（如果有的話)係用於描述性目的且不一定 用於描述永久的相對位置。要理解，如此㈣的該等術語 在適當情況下是可交換的’使得在此所描述的本發明之該 等實施例例城夠在除了在此所說明或另外所描述的那= 之外的其他方向中操作。 陣雕4形式中，在此提供了成***問極記 憶體元件之方法，其中，具有—第—工作函數的一選擇閉 覆在-基_-第1分上顿形成。具有—第二工作函 數的-控額覆在該基板之緊鄰第_部分的_第二部分上 面被形成。對於一第一各赵脊,、 〇…把 類型***閉極記憶體元 二工作聽。對於-第-多數作函數大於第 第一夕數栽子類型***閘極記憶體元 15 200947627 件，該第二多數載子類型是電洞，且第一工作函數小於第 二工作函數。一第一電流電極被形成於基板中，且一第二 電流電極被形成於該基板中且藉由位於控制閘及選擇閘下 面的一通道與該第一電流電極分離。在一種形式中，對於 5 該第一多數載子類型，該第一工作函數以大於3〇〇毫電子伏 特(meV)等級的量值大於該第二工作函數。在另一種形式 中，對於該第一多數載子類型，該第一工作函數以大於 毫電子伏特(me V)等級的量值小於該第二工作函數。在另一 種形式中，該選擇閘與該基板是一共同的導電型。在一種 0 10形式中，在形成選擇閘及控制閘之前，與該基板的一上表 面緊鄰的一反摻雜區被形成於至少該等第一及第二部分 中。該反摻雜區被組配以改變在該基板之該第一及第二部 分内的一通道區的一工作函數。該反摻雜區包括與該基板 的一導電型相反的一導電型。在另一種形式中，對於第一 ' 15多數載子類型***閘極記憶體元件，藉由植入N-型摻雜劑 種類，6亥反摻雜區被形成。在另一種形式中對於一N-型 ***閘極記憶體元件，該反摻雜區被組配以降低通道區的 〇 工作函數。對於一 p-型***閘極記憶體元件，該反摻雜區 被組配以提高通道區的工作函數。在另一種形式中，藉由 2〇在該基板的至少第一部分上面形成一選擇閘電介質層，選 擇閘被形成。-選擇閘材料層覆在選擇閑電介質層上面被 形成摻雜劑被植入該選擇閘材料層，其中，該摻雜劑包 含適於致能该第一工作函數的一導電型。在另一種形式 中藉由形成覆在該選擇閘材料層上面形成一植入阻擋 16 200947627 5 ❹ 10 15 ❹ 20 層’選擇閘被形成。該選擇閘的一第一邊緣在該選擇閑材 料層中被定義，其中，定義該第-邊緣包括⑽以移除覆 在關於該控制閘打算使用的該基板的該第二部分的上面之 至少一區域中的該植入阻擋層、該選擇閘材料層及該選擇 閘電介質;f。藉由形成覆在⑴該植入阻播層、⑻該選擇閉 材料層、（iii)s亥選擇閘的該第一邊緣、及(iv)藉由定義該選 擇閘的該第一邊緣遭暴露的該基板的一表面的上面的一離 散電荷儲存層，該控制閘被形成。一控制閘材料層覆在該 離散電荷儲存層上面被形成。該控制閘在該控制閘材料層 中被定義。定義該控制閘包括在不打算用作該控制閘的至 少一區域中蝕刻以移除該控制閘材料層及該離散電荷儲存 層。該控制閘的一部分覆在該基板的該第二部分的上面。 在另一種形式中’該植入阻擋層是一氮化物抗反射塗(ARC) 層。在另一種形式中，該控制閘的一部分還覆在該選擇閘 的該第-邊緣的上面。在又_形式中，該選擇閘係藉由定 義該選擇閘的—第二邊緣來形成。定義該第二邊緣包括姓 刻以移除覆在關於該選擇閘打算使用的該基板的該第一部 刀上面之一區域其外部的至少一部分中的植入阻擋層該 選擇閘材料層及該選擇閘電介質層。沿著選擇閘及控制開 的遭暴露側壁’臨時側壁間隔被形成。深源極/汲極植入區 被形成於該基板内’其等與該等臨時側壁間隔對準，且緊 鄰該選擇閘的第二邊緣及與該選擇閘的該第二邊緣相對立 的該控制閉之一邊緣。該等臨時側壁間隔被移除。在該等 臨時侧壁間隔移除之前，在覆在其等下面的該基板的至少 17 200947627 一些區域中’源極/沒極延伸植入區被形成於該基板内。覆 在该選擇閘上面的該植入阻擋層被移除。沿著選擇閘及控 制閘的遭暴露側壁的側壁間隔被形成。在另—種形式中， 藉由移除實質上所有部分，覆在該選擇閘上面的該植入阻 5擋層被移除，其中，該植入阻擋層的一部分保持緊鄰該選 擇閘的該第-邊緣’在該控制閉之緊鄰該選擇閘的該第一 邊緣的該離散電荷儲存層的一部分下面。在另一種形式 中，該離散電荷儲存層係選自包含捕獲位置的一奈米藥層 及一氮化物層所組成的一群組中的一個。 © 1〇 [嶋]在另—種形式中，提供了-種形成***閘極記憶 體兀件之方法，其中，在至少第一及第二部分中，一反推 雜區被形成，緊鄰-基板的—上表面。該反推雜區被組配 以改變在該基板之該第一及第二部分内的一通道區的一工 作函數。具有-第―卫作函數的—選擇閘覆在—基板的一
15第#刀上面被形成。形成該選擇閘包括：⑴在該基板的 至少第-部分上面形成一選擇閘電介質層，⑼形成覆在該 選擇閘電；I質層上面的一選擇閑材料層及⑽將摻雜劑植 Q 入該選擇_料層巾。娜_是雜建立該第—工作函 數的導電里具有一第二工作函數的一控制閑覆在該基 板之緊鄰該第一部分的一第二部分上面被形成。對於一第 一多數載子類型***閘極記憶體ϋ件，其中，該第-多數 載子類型包含電子，該第—工作函數大㈣第二工作函 數。對於一第二多數載子類型***閘極記憶體元件，其中， 該第二多數載子類型包含電洞，該第一工作函數小於該第 18 200947627 ❿ 15 ❹ 20 二工作函數。一第一電流電極被形成於該基板中。一第二 電流電極被形成於該基板中，藉由位於控制閘及選擇閘下 面的一通道與該第一電流電極分離。在另一種形式中，藉 由形成覆在該選擇閘材料層上面的一植入阻檔層，選擇閉 被形成。該選擇閘的一第一邊緣在該選擇閘材料層中被定 義，其中，定義該第一邊緣包括蝕刻以移除覆在關於該控 制問打鼻使用的5玄基板的該第二部分的上面之至少_區战 中的該植入阻擋層、該選擇閘材料層及該選擇閘電介質 層。在一種形式中，藉由形成覆在⑴該植入阻檔層、（Η)該 選擇閘材料層、（iii)該選擇閘的該第一邊緣、及(iv)藉由定 義該選擇閘的該第一邊緣遭暴露的該基板的一表面的上面 的-離散電荷儲存層，該控制閉被形成。一控制閉材料層 覆在該離散電雜存層上峨形成。藉综不打算用作該 控制閘的至少-區域中⑽以移除該控制閘材料層及該離 散電荷儲存層，該控·在該控制材料射被定義z 控制閘的-部分在該基板之該第二部分的上面。 在另-種形式中，在此提供了—種具有覆在—基 板：一第一部分上面之具有一第-工作函數的-選擇閘的 ***間極記憶體元件…控咖覆在該基板之與該第 分緊鄰的—第二部分上面且具有-第二工作函數，其中(:) 對於第-多_子_分㈣極記憶 第一多數載子類型包含電子，其中該 工作函數，及1作函數大於該第二 元件，Μ，Μ ^錢財_分制極記憶體 科二多數載子類型由包含電洞，該第一工 該 19 200947627 作函數小於該第二工作函數。呀甘上 数5亥基板十的一第—電流電極 5 10
及該基板中的H流電極藉由位於該控制閘及選擇閘 下面的一通道使第二電流電極與該第-電流電極分離。在 另-種形式中，-反摻雜區在至少該等第—及第二部分中 緊鄰該基板的-上表面。該反摻雜區被組配以改變在該基 板之該第一及第二部分内的一通道區的一第三工作函數: 對於-N_型分賴極記憶體元件，槪摻雜被組配以降 低該通道區_第三1作函數。對於—p_型***閘極記憶 體元件’該反摻雜區被組配以提高該通道區的該第三工作 函數。在另一種形式中，該選擇閘在該基板的至少該第— 部分上具有-選擇閘電介質層…選擇閉材料層覆在該選 擇閘電介質層的上面，其中，該選擇閘材料層包括一摻雜 劑層，其中，該摻雜劑包含適於建立該第一工作函數的一 導電型。 15 [0〇3〇]雖然在此參考特定的實施例描述了本發明，但
是’在不背離如以下該等申請專利範圍中所提出的本發明 的範圍的情況下，可做出各種修改及變化。例如，選擇閑 及控制閘之形成的蝕刻順序可被修改或被顛倒。選擇閑相 對控制閘的形狀及確切位置可被修改。各種離子植入形式 20 可被使用’包括角度或環狀植入。各種半導體技術，包括 砷化鎵及金屬半導體氧化物(MOS)可被用以實施該等*** 閘極記憶體胞元。 [0031]因此，專利說明書及該等圖將被認為以一說明性 而非限制性的意義，且所有該等修改打算被包括在本發明 20 200947627 的範圍内。在此關於特定的實施例所描述的任何利益、優 勢、或問題的解決方案不打算被理解為任何或所有申請專 利範圍的關鍵、必須或本質的特徵或元件。 [0032] 如在此所使用的詞“ 一”被定義為一個或一個以 5 上。而且，諸如該等申請專利範圍中的“至少一個”及“一或 較多個”之介紹性片語的使用不應被理解為暗指，由不定冠 詞“一”所引入的另一請求元件限制了包含此所引入的請求 元件的任一特定申請專利範圍為只包含一個此種元件的發 ® 明，甚至當相同的申請專利範圍包括介紹性片語“一或較多 10 個”或“至少一個”及諸如“一”之不定冠詞時。對於定冠詞的 使用，這同樣適用。 [0033] 除非另有說明，諸如“第一”及“第二”之詞被用 以任意地區分該等詞描述的多個元件。因此，該等詞不一 定打算表示此等元件的時間性或其他優先性。 15 【圖式簡單說明】 第1-17圖根據本發明以截面的形式說明一種形成*** — 閘極記憶體元件之方法。 【主要元件符號說明】 10..半導體元件 25 18...遮罩 20 11...其他電路 20...N型摻雜劑 12...基板 22...電介質層 13...記憶體電路 24...閘極材料層 14...電介質層 26...蔗渣 16...反摻雜區 30 28... P-型摻雜劑 21 200947627 30.. .遮罩 32.. .N植入 34.. .抗反射塗(ARC)層/植入 阻擋層 15 36.. .離散電荷儲存層 38.. .奈米簇 40.. .N-型閘極材料層 42.. .抗反射塗(ARC)層 44.. .控制閘 20 46.. .選擇閘 48.. .閘極 50.. .遮罩 52-54...延伸區 56.. .側壁間隔 58.. .源極植入區 60.. .沒極植入區 62.. .源極植入區 64.. .沒極植入區 66.. .遮罩 68-70...源極/汲極延伸植入區 72-76...側壁間隔 ©
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Claims (1)

  1. 200947627 七、申請專利範圍： 1· -種形成***閘極記憶體元件之方法，其包含以下步驟： 形成覆在一基板的一第一部分上面的具有一第一 工作函數的一選擇閘； 5 形成覆在該基板之鄰近該第一部分的一第二部分 上面的具有一第二工作函數的一控制閘，其中⑴對於一 第一多數載子類型***閘極記憶體元件，其中該第〜多 數載子類型包含電子，該第一工作函數大於該第二工作 ❹ ④數’及⑻對於-第二多數載子類型***Μ極記憶體 1〇 元件，其中，該第一多數載子類型包含電洞，該第一 作函數小於該第二工作函數； 在該基板中形成一第一電流電極；及 在該基板中形成藉由位於該控制閘及選擇閉下面 的一通道與該第一電流電極分離的一第二電流電極。 15 Φ 2·如申請專利範圍第1項所述之方法，其中，對於該第一 多數載子類型，該第一工作函數以大於300毫電子伏特 等級的量值大於該第二工作函數。 3.如申請專利範圍第1項所述之方法，其中，對於該第二 多數載子類型，該第一工作函數以大於300毫電子伏特 專級的量值小於該第·一工作函數。 4·如申請專利範圍第1項所述之方法，其中，該選擇閘及 該基板是一共同的導電型。 5·如申請專利範圍第1項所述之方法，其中，在形成該選 擇閘及該控制閘之前’該方法包含： 23 200947627 在至少該第一及第二部分中形成鄰近該基板的一 上表面的一反摻雜區，其中，該反摻雜區被組配以改變 在該基板的該第一及第二部分内的一通道區的一工作 函數。 5 6.如申請專利範圍第5項所述之方法，其中，該反摻雜區 包括與該基板的一導電型相反的一導電型。 7.如申請專利範圍第5項所述之方法，其中，對於該第一 多數載子類型***閘極記憶體元件，形成該反摻雜區包 含植入N-型摻雜劑。 10 8.如申請專利範圍第5項所述之方法，而且其中，對於一 N-型***閘極記憶體元件，該反掺雜區被組配以降低該 通道區的該工作函數，而且其中，對於一P-型***閘極 記憶體元件，該反摻雜區被組配以提高該通道區的該工 作函數。 15 9.如申請專利範圍第1項所述之方法，其中形成該選擇閘 進一步包含： 在該基板的至少該第一部分上面形成一選擇閘電 介質層； 形成覆在該選擇閘電介質層上面的一選擇閘材料 20 層；及 將掺雜劑植入該選擇閘材料層，其中，該摻雜劑包 含適於建立該第一工作函數的一導電型。 10.如申請專利範圍第9項所述之方法，其中，形成該選擇 閘仍進一步包含： 200947627
    10 15
    形成覆在該選擇閘材料層上面的一植入阻擋層； 在該選擇閘材料層中定義該選擇閘的一第一邊 緣，其中，定義該第一邊緣包括蝕刻以移除在關於該控 制閘打算使用的該基板的該第二部分的上面之至少一 區域中的該植入阻擋層、該選擇閘材料層及該選擇閘電 介質層；且其中，形成該控制閘進一步包含： 形成一離散電荷儲存層，該離散電荷儲存層覆在 ⑴該植入阻擋層、（ii)該選擇閘材料層、（iii)該選擇閘 的該第一邊緣、及(iv)藉由定義該選擇閘的該第一邊 緣遭暴露的該基板的一表面的上面； 形成覆在該離散電荷儲存層上面的一控制閘材 料層；及 在該控制閘材料層中定義該控制閘，其中，定義 該控制閘包括蝕刻以移除在未打算用作該控制閘的 至少一區域中的該控制閘材料層及該離散電荷儲存 層，其中，該控制閘的一部分覆在該基板的該第二部 分上面。 11.如申請專利範圍第10項所述之方法，其中，該植入阻擋 層包含一氮化物抗反射塗層。 20 12.如申請專利範圍第10項所述之方法，其中，該控制閘的 一部分還覆在該選擇閘的該第一邊緣上面。 13.如申請專利範圍第10項所述之方法，其中，形成該選擇 閘仍進一步包含： 定義該選擇閘的一第二邊緣，其中，定義該第二邊 25 200947627 緣包括蝕刻以移除在關於該選擇閘打算使用的該基板的 該第一部分的上面之一區域其外部的至少一部分中的該 植入阻擋層、該選擇閘材料層及該選擇閘電介質層； 沿著該選擇閘及該控制閘的遭暴露側壁形成複數 5 個臨時側壁間隔； 形成該基板内的深源極/汲極植入區，其等與該等 臨時側壁間隔對準，且鄰近該選擇閘的該第二邊緣及該 控制閘與該選擇閘的該第二邊緣相對的一邊緣； 移除該等臨時側壁間隔； 10 在該等臨時側壁間隔移除之前，在覆在其等下面的 該基板的至少一些區域中形成該基板内的源極/汲極延 伸植入區； 移除覆在該選擇閘上面的該植入阻擋層；及 沿著該選擇閘及該控制閘的遭暴露側壁形成複數 15 個側壁間隔。 14. 如申請專利範圍第13項所述之方法，其中，移除覆在該 選擇閘上面的該植入阻擋層包含實質上移除所有部 分，其中，該植入阻擋層的一部分依然鄰近該選擇閘的 該第一邊緣、且在該控制閘之鄰近該選擇閘的該第一邊 20 緣的該離散電荷儲存層的一部分下面。 15. 如申請專利範圍第13項所述之方法，其中，該離散電荷 儲存層包含選自於一群組中的一者，該群組由包含複數 個捕獲位置的一奈米鎮層及一氮化物層組成。 16. —種形成***閘極記憶體元件之方法，其包含以下步驟： 200947627 在至少第一及第二部分中形成鄰近一基板的一上 表面的一反摻雜區，該反摻雜區被組配以改變在該基板 的該第一及第二部分内的一通道區的一工作函數； 形成覆在一基板的一第一部分上面的具有一第一 5 工作函數的一選擇閘，其中，形成該選擇閘包括⑴在該 基板的至少該第一部分上面形成一選擇閘電介質層，（ii) 形成覆在該選擇閘電介質層上面的一選擇閘材料層，及 (iii)將摻雜劑植入該選擇閘材料層，其中，該摻雜劑包 ® 含適於建立該第一工作函數的一導電型； 10 形成覆在該基板之鄰近該第一部分的一第二部分 上面的具有一第二工作函數的一控制閘，其中⑴對於一 - 第一多數載子類型***閘極記憶體元件，其中該第一多 .. 數載子類型包含電子，該第一工作函數大於該第二工作 函數，及（ii)對於一第二多數載子類型***閘極記憶體 15 元件，其中，該第二多數載子類型包含電洞，該第一工 作函數小於該第二工作函數； 在該基板中形成一第一電流電極；及 在該基板中形成藉由位於該控制閘及選擇閘下面 的一通道與該第一電流電極分離的一第二電流電極。 20 17.如申請專利範圍第16項所述之方法，其中，形成該選擇 閘進一步包含： 形成覆在該選擇閘材料層上面的一植入阻擋層； 在該選擇閘材料層中定義該選擇閘的一第一邊 緣，其中，定義該第一邊緣包括蝕刻以移除在關於該控 27 200947627 制閘打算使用的該基板的該第二部分的上面之至少一 區域中的該植入阻擋層、該選擇閘材料層及該選擇閘電 介質層；且其中，形成該控制閘進一步包含： 形成一離散電荷儲存層，該離散電荷儲存層覆在⑴ 5 該植入阻擋層、（ii)該選擇閘材料層、（iii)該選擇閘的該 第一邊緣、及(iv)藉由定義該選擇閘的該第一邊緣遭暴 露的該基板的一表面的上面； 形成覆在該離散電荷儲存層上面的一控制閘材料 層；及 10 在該控制閘材料層中定義該控制閘，其中，定義該 控制閘包括蝕刻以移除在未打算用作該控制閘的至少 一區域中的該控制閘材料層及該離散電荷儲存層，其 中，該控制閘的一部分覆在該基板的該第二部分上面。 18.—種***閘極記憶體元件，其包含： 15 覆在一基板的一第一部分上面的具有一第一工作 函數的一選擇閘； 覆在該基板之鄰近該第一部分的一第二部分上面 的具有一第二工作函數的一控制閘，其中⑴對於一第一 多數載子類型***閘極記憶體元件，其中該第一多數載 20 子類型包含電子，該第一工作函數大於該第二工作函 數，及(ii)對於一第二多數載子類型***閘極記憶體元 件，其中，該第二多數載子類型包含電洞，該第一工作 函數小於該第二工作函數； 在該基板中的一第一電流電極；及 200947627 在該基板中的一第二電流電極，藉由位於該控制閘 及選擇閘下面的一通道與該第一電流電極分離。 19.如申請專利範圍第18項所述之***閘極記憶體元件，其 進一步包含： 5 在至少該第一及第二部分中鄰近該基板的一上表 面的一反摻雜區，其中，該反摻雜區被組配以改變在該 基板的該第一及第二部分内的一通道區的一第三工作 函數，而且其中，對於一N-型***閘極記憶體元件，該 W 反摻雜區被組配以降低該通道區的該第三工作函數，且 10 其中，對於一P-型***閘極記憶體元件，該反摻雜區被 組配以提高該通道區的該第三工作函數。 - 20.如申請專利範圍第19項所述之***閘極記憶體元件，其 中，該選擇閘進一步包含： 在該基板的至少該第一部分上面的一選擇閘電介 15 質層；及 覆在該選擇閘電介質層上面的一選擇閘材料層，其 中，該選擇閘材料層包括具有一摻雜劑的一摻雜劑層，其 中，該摻雜劑包含適於建立該第一工作函數的一導電型。 29
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