TW200934133A - Delay-locked loop and method thereof - Google Patents

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200934133 九、發明說明： 【發明所屬之技術領域】 種t ==於一種延遲鎖定迴路，且特別是有關於 一種包含數位電路之延遲鎖定迴路。 【先前技術】 隨著半導體製程的進步，VLSIt路的操作頻率已大幅 增加》因此’電子設備需要升級他們的操作頻率，以跟上 不斷進步的半導ϋ製程。舉例來說，超高Μ㈣路，如 無線手機、光纖鏈接、微處理器以及系統級晶片（s〇c)等， 均已達到GHz的水平。 由於需要將眾多的電路整合在一個晶片内，故時脈信 號需要廣泛地分佈於整個晶片_，如此一來將會產生時脈 偏移的現象。例如，當一輸入時脈信號驅動晶片，由於晶 片内部時脈信號所經過的路徑長短不一，因此輸入時脈信 號與晶片内部時脈信號之間’以及晶片内部數個時脈信^ 之間會存在一個不確定的延遲時間，稱為時脈偏移（cl〇ck skew)，此一時脈偏移現象會導致晶片的工作不正確。 為了使系統晶片上的所有時脈同步化以解決此一時脈 偏移問題’鎖相迴路（PLL )與延時鎖定迴路（DLL )中已 應用在許多超高速電路與系統。 第1圖係繪示一傳統延遲鎖定迴路方塊圖。延遲鎖定 迴路包括電壓控制延遲線107、相位檢測器1〇1、迴路渡波 器105 ’以及電荷幫浦（Charge pump)l〇3。相位檢測器ιοί 200934133 _輸人時脈信號與⑽時脈信號之_相位差。迴路渡 波器105通常包括一電容，此一電容係由電荷幫浦1〇3來 控制充放電。迴路遽波器1〇5用來減少高頻噪音並提供一 個直流信號給電壓控制延遲線1〇7。相位檢測器1〇1輸出 的，滞信號UP和領先信號⑽輸入至電荷幫浦1〇3，提供 電荷幫浦103依據來產生控制電壓VCTX，此控制電壓 VCTL係用來控制延遲線107。 當输出時脈信號被鎖定，控制電壓VCTL·會是常數且 電壓控制延遲線1〇7具有最佳延遲時間以及最佳延遲路 徑’使晶片上的所有時脈信號同步。 然而在這傳統的延時鎖定迴路當中，控制電壓VCTL 跟不上的相位檢測器所輸出變化迅速的遲滯信號UP以及 領先信號DN，使得電壓控制延遲線1〇7無法產生正確的延 遲時間’因此無法正確鎖定時脈信號，導致晶片上的電路 不穩定。 因此’需要一個新的延遲鎖定迴路和一穩定方法，能 ® 在高速電路中鎖定時脈信號，以使晶片上的電路正確穩定 地工作。 【發明内容】 因此本發明之一方面提供一種延遲鎖定迴路，能在高 速電路中正確地鎖定時脈信號，使晶片上的電路能夠正 確、穩定地工作》 根據本發明之一實施例，延遲鎖定迴路包括一相位檢 200934133 測器、一移位暫存器、一數位濾波器、一數位類比轉換器、 一偏壓電路以及一延遲電路。相位檢測器依據一輸入時脈 信號與一回授時脈信號之相位差，產生一遲滯信號以及一 領先信號。移位暫存器依據此遲滯信號以及領先信號產生 一教位資料，此數位資料之一位元為邏輯一。 數位濾波器依據數位資料產生一選擇信號，其中數位 資料的位元數為選擇信號的整數倍。數位類比轉換器將選 擇信號轉換為一偏壓電壓，並由偏壓電路依據偏壓電壓產 生一第一控制電壓以及一第二控制電壓，接著由延遲電路 依據第一控制電壓以及第二控制電壓產生回授時脈信號。 本發明之另一方面提供一種時脈信號鎖定方法，能在 高速電路中正確地鎖定時脈信號，使晶片上的電路能夠正 確、穩定地工作。 根據本發明之另一實施例，時脈信號鎖定方法之步驟 包括偵測一輸入時脈信號與一回授時脈信號之一相位差； 依據此相位差產生一相位指標信號，並將相位指標信號轉 換為一數位資料’其中此數位資料之一位元為邏輯一。接 著將數位資料分為複數個資料組，其中各個資料組輸出選 擇信號之一位元，此選擇信號之總位元數小於數位資料之 總位元數；然後依據此選擇信號產生一偏壓電壓，以調整 一延遲時間。 根據上述實施例，延遲鎖定迴路之數位濾波器降低了 相位檢測器所輸出的相位指標信號的頻率，使數位類比轉 換器所輸出的電壓控制信號能夠跟上相位指標信號的頻 200934133 率，如此一來，便能夠即時地調整延遲時間，因而能在高 速電路中正確地鎖定時脈信號，以使晶片上的電路穩定正 確地工作。 【實施方式】 請參照第2圖，其係繪示本發明一實施例之延遲鎖定 迴路方塊圖。延遲鎖定迴路包括相位檢測器201、移位暫存 器203、數位濾波器205、數位類比轉換器207、偏壓電路 ❹ 209以及延遲電路211。 相位檢測器201依據輸入時脈信號CKIN與回授時脈 信號CKO之相位差來產生遲滯信號UP以及領先信號DN。 移位暫存器203依據遲滞信號UP以及領先信號DN產生數 位資料213,其中數位資料213之數位元中僅一位元為邏輯 一（logic 1)。數位濾波器205依據Μ位元的數位資料213 產生一 Ν位元的選擇信號215,其中數位資料213的位元 數Μ為選擇信號215位元數Ν的整數倍。 ❿ 數位類比轉換器207將選擇信號215轉換為偏壓電壓 VCTL，偏壓電路209則依據偏壓電壓VCTL產生第一控制 電壓VBP以及第二控制電壓VBN。延遲電路211依據第一 控制電壓VBP以及第二控制電壓VBN產生回授時脈信號 CK0。 請參照第3圖，其係繪示本發明一實施例之數位濾波 器示意圖。數位濾波器205包括數個或閘（ORgate)301，各 個或閘301接收數位資料213之至少兩位元，並輸出選擇 200934133 信號之一位元。在此第3圖的數位濾波器2〇5中，數位資 料213之總位元數是選擇信號215總位元數的四倍。 舉例來說’若移位暫存器203包括256個正反器 (flip-flop)並輸出256位元之數位資料，則數位濾波器2〇5 需要輸出64位元的選擇信號215，因此數位濾波器205會 需要64個或閘301，各個或閘301接收數位資料213的4 個位元’並輸出選擇信號215的1個位元。 當或閘301之输入端有一為邏輯1時，或閘3〇1會輸 出邏輯1’只有當或閘301之所有輸入端均為邏輯〇時，或 閘301才會輸出邏輯〇。由於所有（64個）或閘3〇1所接收之 數位資料213僅有一位元為邏輯1，因此只有接收到此邏輯 1位元之或閘301才會輸出邏輯1，直至此邏輯1移位至下 一或閘301為止，才改為輸出邏輯換言之，只有當邏輯 1之位元移位四次之後，選擇信號215(即所有或閘301之 輸出）才會改變。因此，選擇信號215的改變頻率會降低為 數位資料213的四分之一。 由於選擇信號215的改變頻率降低，依據選择信號215 而產生的偏壓電壓VCTL以及隨之改變的控制信號νΊΒΡ、 VBN就有足夠的時間來改變它們的狀態，因此能夠正確地 產生輸出時脈信號CK0，延遲鎖定迴路能夠正常穩定地工 作’並正確地鎖定時脈信號。 請參照第4圖，其係續·示本發明一實施例之數位類比 轉換器示意圖。數位類比轉換器207包括電性串接的電阻 Rl、R2、R3…Rn »選擇信號215所控制的開關SI、S2.·. 200934133

Sn用來選擇電阻R1、R2、R3...Rn，以分壓供應電壓VDD來 產生偏壓電壓VCTL。例如，如果只有開關S1導通，那麼 偏壓電壓 VCTL· 等於 〇%1 + /?2+ ° 請參照第5圖，其係繪示本發明一實施例之延遲電路 示意圖。延遲電路211包括數個電性串接的緩衝器501，每 一緩衝器501輸出回授時脈信號CKO的一位元，各個位元 的迴授信號之間存在相位差，第η個回授時脈信號CKO[n] 與第1個回授時脈信號CKO[l]之間存在最大相位差。各個 ® 緩衝器501的延遲時間受控於第一控制電壓VBP以及第二 控制電壓VBN。 由於第一控制電壓VBP以及第二控制電壓VBN係由 偏壓電路209依據偏壓電壓VCTL來產生，因此緩衝器501 的延遲時間也會跟著偏壓電壓VCTL改變。舉例來說，如 果回授時脈信號CKO[l]落後輸入時脈信號CKIN，則遲滯 信號UP以及領先信號DN會分別為邏輯1與邏輯0。如此 一來，偏壓電壓VCTL以及第一控制電壓VBP會上升，第 © 二控制電壓VBN以及緩衝器501的延遲時間則會下降，使 得回授時脈信號CKO[l]能夠跟上輸入時脈信號CKIN。 另一方面，若回授時脈信號CKO[l]領先輸入時脈信號 CKIN，則遲滯信號UP以及領先信號DN會分別為邏輯0 與邏輯1。如此一來，偏壓電壓VCTL以及第一控制電壓 VBP會下降，第二控制電壓VBN以及緩衝器501的延遲時 間則會上升，使得回授時脈信號CKO[l]能夠減缓至與輸入 時脈信號CKIN同步。 200934133 ❹ ❹ 請參照第6圖，其係繪示本發明一實施例之時脈信號 鎖定方法流程圖。此方法首先檢測輸入時脈信號和回授時 脈信號之間的相位差來產生領先/遲滞信號（步驟1 )，然 後將領先/遲滯信號轉變成數位資料，此只數位資料有j位 元為邏輯1 (步驟603)。在步驟603中，係採用移位暫存 器來轉換領先/遲滯信號。移位暫存器包括數個正反器 (flip-flop)，如256個正反器，這些正反器係由領先/遲滯信 號控制何者應該輸出邏輯1。 當數位資料已產生，時脈信號鎖定方法會繼續將數位 資料分為多個資料群組（步驟605)，其中各資料群組輸出 選擇信號的1位元，使得選擇信號的位元數小於數位資料 的位元數。在此步驟605當中，可採用或閘（〇R_gate)來進 行分組，其中各個或閘301接收數位資料的至少其中兩位 兀，並輸出選擇信號之一位元β藉著或閘來進行分組，可 以使得選擇信號的變化頻率小於數位資料的變化頻率。 接著，時脈信號鎖定方法會依據選擇信號來產生偏壓 電壓並調整緩衝器的延遲時間（㈣6G7>緩衝器接收輸 入時脈信號並產生回授時脈信號。舉例來說，#回授時脈 信號落後輸人時脈信號，緩衝器的延遲時間會下降，當回 授時脈信號領先輸人時脈信號，緩衝器的延遲時間則會增 加0 根據上述實施例，藉由將與時脈信號相位差大小相關 的數位資料分組，可使調整緩衝器延遲時_偏壓電壓/控 制電壓有足夠的時間改變狀態來回應時脈信號之間 11 200934133 差，因此能使延遲鎖定迴路保持穩定，並正確地鎖定時脈 信號。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何在本發明所屬技術領域中具有通常知 識者，在不脫離本發明之精神和範圍内，當可作各種之更 動與潤飾，因此本發明之保護範圍當視後附之申請專利範 圍所界定者為準。 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與實施例 能更明顯易懂，所附圖式之詳細說明如下： 第1圖係緣示一傳統延遲鎖定迴路方塊圖。 第2圖係繪示本發明一實施例之延遲鎖定迴路方塊圖。 第3圖係繪示本發明一實施例之數位濾波器示意圖。 第4圖係繪示本發明一實施例之數位類比轉換器示意 圖。 、 第5圖係繪示本發明一實施例之延遲電路示意圖。 第6圖係繪示本發明一實施例之時脈信號鎖定方法流 【主要元件符號說明】 101 :相位檢測器 105 :迴路濾波器 201 :相位檢測器 103 :電荷幫浦 107 :電壓控制延遲線 203 :移位暫存器 12 200934133 205 :數位濾波器 209 :偏壓電路 213 :數位資料 301 :或閘 601-607 :步驟 S1〜Sn :開關 207 :數位類比轉換器 211 :延遲電路 215 :選擇信號 501 :缓衝器 R1〜Rn :電阻 ❹

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Claims (1)

1. 200934133 十、申請專利範園： 1· 一種延遲鎖定迴路，包含： 一相位檢測器，依據一輸入時脈信號與一回授時脈信 號之相位差產生一遲滞信號以及一領先信號； 一移位暫存器，依據該遲滞信號以及該領先信號產生 一數位資料，其中該數位資料之一位元為邏輯一； 一數位濾波器，依據該數位資料產生一選擇信號，其 中該數位資料位元數為該還擇信號位元數的整數倍； 一數位類比轉換器，將該選擇信號轉換為一偏壓電壓； 一偏壓電路，依據該偏壓電壓產生一第一控制電壓以 及一第二控制電壓；以及 一延遲電路，依據該第一控制電壓以及該第二控制電 壓產生該回授時脈信號。 2. 如申請專利範圍第1項所述之延遲鎖定迴路，其中 該數位據波器包含複數個或閘，各個或閘接收該數位資料 之至少兩位元，並輸出該選擇信號之一位元。 3. 如申請專利範圍第1項所述之延遲鎖定迴路，其中 該數位資料位元數為該選擇信號位元數的四倍。 4·如申請專利範圍第1項所述之延遲鎖定迴路，其中 該移位暫存器包含256個正反器’以輸出256位元之該數 位資料。 200934133 圍第4項所述之延遲鎖定迴路，其 該數位濾波器包含64彻Α 、 或閘’以輸出64位元的該選擇信 6.如申咐專利範圍帛所述之延遲鎖定迴路，其中 該數位類比轉換器包含複數個電性串接之電阻，該些電阻 係由該選擇信號選擇以分壓-供應電壓，藉以產生該偏 ^ 壓電壓。 7·如申凊專利範圍第1項所述之延遲鎖定迴路，其中 該延遲電路包含複數個電性串接的緩衝器，各個緩衝器輸 出該回授時脈信號之一位元。 8. 如申請專利範圍第7項所述之延遲鎖定迴路，其中 該第一控制電壓以及該第二控制電壓係控制各個緩衝器的 β 延遲時間》 9. 如申請專利範圍第8項所述之延遲鎖定迴路，其中 第一控制電壓以及該第二控制電壓係於該回授時脈信號落 後該輪入時脈信號時，縮短各個緩衝器的延遲時間。 10·如申請專利範圍第8項所述之延遲鎖定迴路，其 中第一控制電壓以及該第二控制電壓係於該回授時脈信號 15 200934133 領先該輸入時脈信號時，延長各個緩衝器的延遲時間β 11. 一種時脈信號鎖定方法，包含： 偵測一輸入時脈信號與一回授時脈信號之一相位差； 依據該相位差產生一相位指標信號； 將該相位指標信號轉換為一數位資料，其中該數位資 料之一位元為邏輯一； 將該數位資料分為複數個資料組，其中各個資料組係 輸出一選擇信號之一位元，且該選擇信號位元數小於該數 位資料位元數；以及 依據該選擇信號產生一偏壓電壓，以調整一延遲時間。 12.如中請專利範圍第u項所述之時脈信號鎖定方 法’其中係由複數個或閘接收該數位資料並輸出該選擇信 號，各個或閉接收該數位資料之至少兩位元並輸出該選擇 信號之一位元* 13’如申π專利範圍第u項所述之時脈信號鎖定方 法，其中係由-移位暫存器接收該相位指標信號以產生該 14.如申請專利範圍第u項所述之時脈信號鎖定方 法’其t該選擇㈣係用以控制複數個開關以連接複數個 電阻端點的其中之-，藉以錢—供應電壓以產生該偏壓 16 200934133 電壓。 法，其中/請專利範圍第11項所述之時脈信號鎖定方 作辦祐▲Γ、有該延遲時間之—緩衝器接收該輸入時脈 號並產生該回授時脈信說。 6.如中請專利範圍第15項所述之時脈信號鎖定方 、、其中^該回授時脈仏號落後該輸入.時脈信號時，縮短 =緩衝器的延遲時間，當該回授時脈信號領先該輸入時脈 信號時，延長該緩衝器的延遲時間。

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