TW200819989A - Method and apparatus for conditional broadcast of barrier operations - Google Patents

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Jim Sullivan
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Description

200819989 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於電腦領i或，且牿宏_ v 杜々度祕 将疋έ之係關於用於 條件式廣播記憶體阻隔匯流排操作之方、 【先前技術】 衣 電腦及其他電子系祐Β 士 、他冤千糸統及叹備在許多應用 務。此等系統及設備，通常藉由整人 ^壬 電路戋模袓4 m 〇種獨立、特殊功能 Γ〇:Α 數學共處理器、視訊及圖形引 擎、DMA控制器、GPS接收器 ,λ ^难或加密電路及相 似物）而日益整合超出直接計算之功能性。此等設備2 ==以及設備自身之間的高頻寬資料轉移對於達成所 :位準的效能為關鍵的。資料通信匯流排為眾所周知之姓 構，其在處理系統中之設備或模组之間提供共用通信鏈 路0 % 共用匯流排上之設備之共同邏輯二分包含，，主”及”受，" 設備。主設備起始匯流排異動，並為存取該匯流排且在1 些糸統中為共用匯流排頻寬而通常在其自身之間仲裁。兵 控設備回應於由主設備起始之資料轉移匯流排異動，^ 回應於寫入匯流排異動而自主設備接受資料，並回應於讀 取匯流排異動而向主設傷提供資料。大多數受控設備以對 應之匯流排異動在共用匯流排上發生之次序執行資 操作。 在許多情況下’系統效能可藉由允許資料轉移操作（諸 如’例如’記憶體存取）無序執行而最優化。舉例而言， 124361.doc 200819989 一記憶體操作之序列可重新排序以允許記憶體中同一頁之 所有操作在打開新頁之前得以執行。允許重新排序記憶體 操作之處理系統通常稱作”弱有序”處理系統。 相反，需要記憶體操作看似以與其對應之匯流排異動相 同之-人序執行的處理系統稱作”強有序，，處理系統。應注 意，強有序系統中之受控設備實際上可不按照匯流排異動 人序執订5己憶體操作’只要記憶體片大態在任何時間對處理 器而了看似記憶體操作已經按序執行。此特性被稱為"全 2硯測性”。總是以接收之次序執行資料轉移操作之簡 早受控設備固有地為全域可觀測的。可無序執行資料轉移 操作之其他受控設備”窺探”資料轉移操作位址，並以匯： 排異動次序執行資料轉移操作至相同位址。此等類型^ 控設備亦可為全域可_、丨^ 、 一 的不考慮匯流排異動次序而勃 行貧料轉移操作之受控設備不是全域可觀測的。 〃在某些情況下，甚至在弱有序處理系統中，必須強 施資料轉移摔作戈庠 念 、 寻砂知作_人序以確保正確之操作。舉例而言， 用可需要處理哭在琴索审哭 ' 叩在°亥處理為自彼記憶體位置讀取之前將眘 料寫至記憶體。重新排序此等摔作將導致4 n 、、 回不正確之資料。 嫩將爾爾作中傳 在弱有序處理系統中，已利用各種習知之技 經排序之資料棘 用於執仃 排里動，作。—技術僅延遲特U料轉移匯流 一;:由 所有貧料轉移操作在其之前已執行。在先此 貫例中，處理器可延遲發出讀取請求，直至丁 =先别 入操作資料已寫至記憶 二接收保證寫 -位置之才曰不。強制實施資料轉移 124361,doc 200819989 ^作排序之停止程式執行對效能明顯具 用於在弱有序處理系統中執行料韓： -技術將執行同步匯流排異動貝科轉私刼作之另 ^ 14 Λ "^ m 一 ，疋為匯流排協定之部分， 體阻隔，|。記憶體阻隔為-匯流排異動，：確 保由主设備在發出記憶體阻隔、動其確 Μ M. f/, y- ^ S出之所有資料轉移匯 ”動在由主設備在記憶體阻 移匯流排異動之前得以執行或看 出之壬何— 貝料轉 阻隔為一匯产排显叙. 、、、工執仃。任何記憶體 任二不涉及主設備與受控設備之間的 “了貝科轉移。記憶體阻隔操作明確地可由主 或者，或此外，記憶體阻 又 。。 由主設備起始之強有序資料二“排控制器回應於 中，圮情"且F显番1呆作而產生。在先前實例 口己U體阻隔異動可由處 前發出。記憶體阻隔將確伴二讀取匯流排異動之 ^ ^ 保冩入刼作（以及任何其他先前 執行讀取操作前得以執行。同* ，申:中之吳國專利申請案中描述記憶體阻隔，該申請案為 n 〇rclng StrongIy.〇rdered ^ a =⑽序號為u/253,3g7,2⑽年Μ月㈣ 亚轉選至本申請案之受讓人’該美國專利申請荦以 引用的方式全部併入本文。 寻化月木以 記憶體阻隔在且古夕^ 效。在此等系統中、，為夕強制1控,設備之處理系統中可能無 為強制貫施排序約束，記憶體 Γ須傳播至可由發出強有序資料轉移匯流排異動或記憶 =隔操作之主設借存取之每一受控設備。記憶體阻隔之 應合必須在強有庠咨本、L ± 、；、轉私匯流排異動或記憶體阻隔操作 124361.doc 200819989 之後的匯流排異動發出之前，自每—受控設備接收。因 此，由記憶體阻隔施加之延遲由將回應得最緩慢之受控設 備確定。此可不利地影響效能’特別是較緩慢之受控設備 不考慮記憶體阻隔而以匯流排異動次序執行資料轉移操作 的情況下影響效能。
同在申請中之美國專利申請案”Minimizing W
Hers When Enf⑽ing Str〇ngly〇rdered Requests in a f
WealdyOrdered Processing 加⑽丨，（其序號為 ii/254,州， 在2〇05年1〇月2〇日提出，並轉讓至本申請案之受讓人，該 錢專财請案以引用的方式全部併人本文）揭示一動態 最小化記憶體阻隔之系統及方沬。命— ^ ϋ W及方去。與每—受控設備相關聯 之狀議器基於每一主設備指示受控設備當前是否且有 來二每-主㈣之申請中（未執行）之資料轉移操作，該受 幺:備可自母—主設備接收資料轉移匯流排異動。若特定 之受控设備指示，並X且古卡 、 丁 一不具有來自特定主設備之任何待決資 料轉移操作，則來自 、 又W I Z 體阻隔不需傳播至彼 受控設備。以此方式，記憶體阻 流排異動排序的情況下㈣〇 要地強制貫施匯 ^ Λ ^ φ ^ U體阻隔僅導向具 ，：之申請中(先前發出)之資料轉移操作的受控 '備需要強有序資料轉移匯流排異動或齋 阻隔操作。 初4 U月旦 大多數習知系# & 4x / , 全域可觀測性。、關=々些受控設備’其固有地提供 設備是否具有來自特控設傷’無需要動態監視受控 特疋主設備之待決資料轉移操作，以確 124361.doc 200819989 定是否將記憶體阻隔異動導向受控設備。 【發明内容】 根據本文所揭示之一或多個實施例，確保全域可觀測性 之受控設備許多選擇退出記憶體阻隔協定。在各種實施例 中’該選擇退出決定可藉由每一受控設備確定一信號而動 態做出’可藉由在受控設備中輪詢狀態暫存器以確認其全 域可觀測性而在開機自我測試（post)期間在系統範圍内設 定’可由軟體設定或者其可由系統設計者硬接線，使得只 有能夠執行無序資料轉移操作之受控設備參與該記憶體阻 隔協定。此選擇退出決定藉由僅僅將記憶體阻隔操作視需 要傳播至受控設備而改良系統效能並降低功率消耗，因此 消除與來自全域可觀測之受控設備之記憶體阻隔應答相關 聯之延遲。 貝％例係關於弱有序處理系統。該系統包括複數個受 控設備及兩個或兩個以上主設備，每一主設備經組態以將 資料轉移匯流排異動導向一或多個受控設備。該系統進一 步包括一匯流排互連件，該匯流排互連件經組態以實施在 主設備與受控設備之間的資料轉移匯流排異動，且進一步 經組態以回應於來自主設備之強有序資料轉移匯流排異動 請求而將執行同步匯流排異動導向並非全域可觀測之一或 多個受控設備。 另κ她例係關於匯流排互連件，該匯流排互連件操作 以在弱有序處理系統中將資料轉移匯流排異動自一或多個 主設備導向兩個或兩個以上受控設備。匯流排互連件包 124361.doc 10 200819989 括一匯流排暫存器，其操作以將資料轉移匯流排異動請 求排入符列；及一控制器，其操作以控制自匯流排暫存器 發出資料轉移匯流排異動並進一 ;1退步操作以回應於來自主設 備之強有序資料轉移匯流棑昱# 瓜排異動睛求而將執行同步匯流排 異動發出至並非全域可觀測 」銳判之或多個雙控設備。 又一實施例係關於在弱有序虛5糸 令斤慝理糸統中執行強有序資料 轉移匯流排異動之方法兮g古 万忐ϋ亥弱有序處理系統包括-或多個 r 主设備或者兩個或兩個以上受控設備。維持哪些受控設備 ;全域可觀測性的指示。回應於來自主設備之強有序資料 1匯流排異動請求而將執行同步匯流排異動向並非全域 可觀測之一或多個受控設備發出。 【實施方式】 下文結合所附圖式而陳 Μ方式意欲作為本發明之 各種貝％例之描述，且非音 士〜 心人表不本發明可得以實踐之僅 例貫=。詳言之，為闡釋目的，參考處理系統描述實施 二处理系統包含向兩個或兩個以上記憶體控制界發出 記憶體存取請求之一或多個處理哭 出 然而本發明適用於在庄用… 崎互連件。 設備發出資料轉移匯、户私 叹備向叉控 才平寻和匯机排異動，且並不限制於 憶體控制器。 、里-及吕己 圖Ϊ為弱有序處理系統 呌嘗έ Μ Μ 刀月塊圖。可在電腦或豆# 汁-糸、、充(包括攜帶型電子設 - 統或類似物）中安^統、分散式系 冗女置處理系統1〇〇。處理 積體電路、離散电杜$甘7 丁、4】00可貧施為 放，，且件或其任何組合。圖1僅描誇處理系統 124361.doc 200819989 1”00之對於闡釋本發明之實施例必要之彼等部分。彼等熟 “匕項技術者將認識到如何針對每一特定應用最好地實施 處理系統100。 士圖1所榣％之處理系統丨00包括經由共用匯流排1 與 。己怳體设備l〇4a-l〇4c通信之處理器1〇2a_1〇2c。任何特定 應用所需之處理器及記憶體設備之實際數目視所需之計算 月匕力及總設計約束而可有不同。匯流排互連件1〇8可用以 使用點至點切換連接而管理處理器1〇2^1〇及與記憶體設 備104a-l〇4c之間的匯流排異動。在匯流排互連之至少 貝％例中，可提供多個直接鏈路以允許兩個或兩個以上 匯流排異動同時發生。 一或多個處理器l〇2a-102c可經組態以在操作系統或其 他軟體之控制下執行指令。該等指令可駐留在—或多個記 憶體設備104a_l〇4c中。f料亦可儲存在記憶體設備n 104c中，並由處理器1〇2a-1〇2c擷取以執行某些指令。自執 灯此等指令所產生之新資料可寫回至記憶體設備1 l〇4c中。每一記憶體設備1〇4a-1〇4c可包括一記憶體控制器 (未圖示）及一儲存媒體（未圖示），其如此項技術中已知。 每一處理器102a-l〇2c可被供以在匯流排1〇6上之專用通 道106a-106c以用於與匯流排互連件1〇8通信。類似地，匯 流排互連件108可在匯流排上使用專用通道1〇6d_l〇6f而與 每一記憶體設備1〇4^1〇4。通信。藉由實例，第一處理器 102a可藉由經由匯流排106上之其專用通道1〇以發出資料 轉移匯流排異動請求而存取目標記憶體設備1〇4b。匯流排 124361.doc 12 200819989 互連件108自資料轉移匯流排異動請求之位址確定目標記 憶體設備104b，並經由匯流排1〇6上之合適通道1〇6e向目 標記憶體設備104b發出資料轉移匯流排異動。資料轉移匯 流排異動可為寫入異動、讀取異動或任何其他與資料轉移 有關之匯；排異動。源處理器1 〇2a-102c可藉由將合適位 址置以及有效負載放在匯流排106上及確定寫入啟用信號 而向目標記憶體設備l〇4a-l04c發出寫入異動。源處理器 102a-102c可藉由將合適位址置放在匯流排1〇6上及確定讀 取啟用信號而向目標記憶體設備1〇4a-1〇4c發出讀取異 動。回應於讀取請求，目標記憶體設備1〇4a_1〇4c將把有 效負載發回至源處理器102a_102c。源處理器1〇2心1〇以亦 可發出非資料轉移匯流排異動之匯流排異動，諸如記憶體 阻隔異動。
體存取睛求傳輸屬性。該屬性可為描述資料
設備之彼異動強制實施排序約束 則匯流排互連件1 08可對每一受控 非序約束，該受控設備接受來自彼 124361.doc 200819989 主設備之匯流排異動且能夠鉦 此夠無序執行資料轉移匯流棑異動 (除強有序之資料轉移匯、、六祕g 一 得私匯机排異動所導向之受控設備外）。 错由實例，自第_處理哭1〇 ., 。° 至目榼記憶體設備104a之資 料轉移匯流排異動請求可包括一 匕枯 屬性。匯流排互連件108 7自違屬性確定異動是 1ΛΟ ^ 古馮強有序的。若匯流排互連件 1〇8確定該異動為強有 ^ Ί 則其向弟一處理器i〇2a能夠 存取且可不按照匯流排显. / — ”動序執仃資料轉移匯流排異動 r 之母一記憶體設備l〇4b乃〗〇t ♦出記憶體阻隔（除目標記 k、肢設備l〇4a外）。匯流排連 F丘逆件108亦向目標記憶體104a 务出強有序資料轉移匯 F，、轫（無圮憶體阻隔），因為目 標記憶體設備l04a歸因於盥資 、〃貝科轉私匯流排異動相關聯之 屬性而將隱含地將盆處 八慝理為強有序請求。或者，處理器 1 0 2 a可在發出強有序資六 、轉私1排異動之前發出記憶體 阻隔匯流排異動。 圖2為說明弱有序處理夺统中 乐、、死T之匯；^排互連件1 〇8之實例 的功能區塊圖。f (I双管^& m、古 —/ 〃 H ^貝、軛匯流排互連件之方式視設計考慮 而疋。彼寺热習此項技術者將認識到各種設計之互換性， 及如何針對每—特定應用而最好地實施本文中所描述之功 能性。 二看圖'匯流排暫存器2〇2可用以接收並儲存來自匯流 之貝U流排暫存器202可為任何類型之儲存設 士(刪）記憶體或其他適當的儲存設備。 由匯&排暫存器202接收並儲存的資 關之資訊，作更特何匯流排相 -更特疋地可包括母一資料轉移匯流排異動請 I24361.doc 200819989 求之位址及屬性，以及在耷 在寫入刼作之情況下之有效負載。 匯流排暫存器202亦可儲存非杳 、 兩仔非貝枓轉移匯流排異動（諸如 主設備發出之記憶體阻隔摔作. 同私作Μ月况下之屬性。亦向解 器204提供每一資料轉移匯户 ▼砂進机排異動請求之位址。解碼哭
204可用以為匯流排暫存器202中之每一資料轉移匯流排I 動請求確定目標記憶體設備。此確定用以控制匯流排開關 206。匯流排開關206用以將來自匯流排暫存器202之每— 資料轉移匯流排異動解多工至匯流排1〇6之合適通道用於 其目標記憶體設備。批也丨$ 1 Λ。π 。 丨』又侑&制益2〇8可用以控制自匯流排暫存 器202釋放之資料轉移匯流排異動之時序。 ® 3為弱有序處理系統之匯流排互連件⑽中之控制器 2〇8之實施例的功能區塊圖。控制器2〇8基於其自解碼器: 2〇4接收之資訊而對記憶體操作強制實施排序約束。該； 訊可包括每-匯流排異動之屬性，其可儲存在第—輸二暫 存器302中。該資訊亦可包括識別源處理器能夠存取之每 一記憶體設備（除目標記憶體設備外）之資料。可由每一處 理DD存取之特定之記憶體設備可在設計階段期間預先組 ，，且因此可被程式化或硬接線至解碼器2〇4中。在任何 N况下，第二輸入暫存器3〇4可用以儲存此資訊。第一及 第二輸入暫存器302、3〇4可為分離之暫存器（如圖3所示之） 或替代性地為一單一暫存器。在控制器2〇8之一些實施例 中，來自解碼器2〇4之資訊可儲存在與其他匯流排互連件 功旎共用之暫存器中。每一暫存器可為FIFO或任何其他適 當的儲存媒體。 124361.doc 15 200819989 控制器2〇8藉由控制自匯流排塹 l机排暫存為2〇2釋放之資料轉移 匯流排異動的時序而對f料轉移操作強制實施排序約束。 首先將關於-屬性而描述該過程，該屬性指示強有序記情 體資料轉移匯流排異動準備自 干丨胥目遲机排暫存器2〇2釋放。在 此情況下，自第一輸入暫存哭 予cm 3 〇2將该屬性作為一啟用信 號提供至記憶體阻隔產生哭3 Λ 〇 口 座生為306。同時，向記憶體阻隔產 生裔306之輸入端提供儲存在 — 。 牡乐一輸入暫存斋304中之資 料。如上文所指示，儲在 > 馀— 、 在弟一輸入暫存器3 (Μ中之資料 包括硪別源處理器能夠存取 」仔取之除目標記憶體設備外之每一 吕己彳思體设備的貧料。办#彳立贼 一貝卄田5己诫體阻隔產生器3〇6由該屬性啟 用日$ ’此資訊用以為資料所 > 、丁寸所4別之母一記憶體設備產生記 憶體阻隔。可藉由私屮道& _ ^出V向經識別之記憶體設備之記憶體 阻隔異動而向合適之記愔轉< 己U脰故備提供每一記憶體阻隔，以 及一識別起始強有序靖、卡 β斤#衣之源處理器之屬性。或者，可使 用旁頻帶信號傳輸或葬由i 〆9 /、他適‘的方式而向合適之記憶 月且。又備提供體阻隔。記憶體阻隔產生器遍亦可回應 於自主π備之。己體阻隔Μ流排異動請求而產生記憶體阻 隔匯流排異動，盆亦约 /、 人上文所描述之方式類似之方式而 儲存在匯流排暫存器202中。 根據《夕個貫施例，記憶體阻隔產生器306可用以抑 制不必要之記憶體阻隔。舉例而纟，若記憶體設備為固有 地全域可觀測的，則由 、J田/原處理為可存取之記憶體設備之記 憶體阻隔為多餘的且 ^、 」破抑制。可以許多方式識別全域可 觀測之受控設備。 124361 .doc 16 200819989 在控制為2 0 8之一實施例中，邏輯全域可觀測性暫存界 3〇7包括用於系統中之每一受控設備之位元。全域可觀測 性暫存器位元之狀態指示相關聯之受控設備是否為全域可 觀則的且因此可免於$己憶體阻隔異動。全域可觀測性暫 存器307為記憶體阻隔產生器3〇6之輸入。全域可觀測性暫 存器307可包含由系統軟體在輪詢受控設備以關於匯流排 異動之全域可觀測性而確認其特性及性能（諸如藉由讀取 各別受控設備中之組態狀態暫存器（CSR))之後，在開機自 我測試（POST)期間設定之實體暫存器。 在於ASIC或晶片±系統（s〇c)環境中特別有利之實施例 中，邏輯全域可觀測性暫存器3〇7之一或多個位元可由設 。十者硬接線至預定狀態，該狀態指示對應受控設備之已知 全域可觀測性。此可降低p〇s丁軟體之複雜性及 間。 τ 在另一實施例中，邏輯全域可觀測性暫 元：包含來自受控設備之動態二進位信號:二: 又抆。又備扣不全域可觀測性之週期。舉例而言，受栌嗖備 器中將資料轉移操作排入仔列’並不按照二排 序心該等操作。當待決資料轉移操作駐留在緩衝 日屮$控設備會指示缺少全域可觀測性，因此若處理 。二序資料轉移匯流排異動或記憶體阻隔操作，則 二崎且隔匯流排異動導向受控設備。然巾，若緩衝 。。為工，則受控設備可為至少下一發生資 動保證全域可％、sl + 轉和匯k排異 —了威測性（亦即，受控設備保證已執行先前向 12436 l.doc 200819989 在此情況下， 記憶體阻隔異 受控設備可 動，並只要 其發出之所有資料轉移操作）。 經由二進位信號指示其不需接收 其缓衝'為空便可維持此指示。 在任何給定之實施中，邏輯 科王域可觀測性暫存器307可 匕έ由系統軟體、被硬接線之 > _ 70或來自受控設備之動態 ^[吕號設定之一或多個實體暫在 $存益的任何混纟，其如特定應 用中所需或所要。 蒼看圖1-3，現將提供—實例以說明全域可觀測性暫存 器位元可用以抑制記憶體阻隔之方式。在此實例中，處理 系統可經組態使得第—處理器1〇2&可存取第—、第二及第 三記憶體設備104a、1G4b、1G4e。當由第—處理器i〇2a將 強有序資料轉移匯流排異動發出至第—記憶體設備购時 (或者替代性地當由第一處理器丨〇2a發出之記憶體阻隔操 作在匯流排暫存器202之輸出端處時）’來自第—輸入暫存 器302之對應屬性啟用記憶體阻隔產生器3〇6。來自第二輸 入暫存器304向記憶體阻隔產生器3〇6提供之資料識別第一 處理器l〇4a可存取之除目標記憶體設備外之記憶體設備。 在此情況下，該資料識別第二及第三記憶體設備丨〇4b、 1 04c。a憶體阻隔產生器3〇6檢查邏輯全域可觀測性暫存 器307中對應於第二及第三記憶體設備l〇4b、1 (MC之位元 3〇7b、3 07c，以確定記憶體設備1〇4b、l〇4c中之任一者是 否為全域可觀測的。在此實例中，位元307b指示全域可觀 測性，且位元307c不指示。因此，記憶體阻隔匯流排異動 發出至第三記憶體設備丨04c，且第二記憶體設備〗〇4b之記 124361,doe -18 - 200819989 fe體阻隔得以抑制。 返回至圖3，n 上制器208中之邏輯308可用以紅地丄 阻隔應答監視來自々# ^針對記憶體 & t 记铖體設備之反饋。，，記憶體阻P庫艾Μ 為來自記憶體設備之㈣，其指示：了 料轉移匯流排異動或 自而要強有序貧 二欠袓絲妨π ^出圮脸阻隔刼作之處理器之每一 使用來自Hi 體阻隔）。邏輯308 暫存器307之位别-’日存器綱之資料及邏輯全域可觀測性 歧記”执備7!以確定應針對記憶體阻隔應答監視哪 - 邏輯3G8確定已接收所有 阻隔應答時，i遙 。己U肢 、,、 /、產生用以自匯流排暫存器202釋放對應資 枓轉移匯流排異動之觸發（或者若記憶體阻隔操作直接由 主，備發出則產生下一申請中資料轉移匯流排異動）。更 特：地’將來自第-輸入暫存器302之屬性提供至選擇多 工器310之輸入端。多工器31〇用以在該屬性指示資料轉移 匯流排異動為強有序的異動時’冑由邏輯3G8產生之觸發 搞口至匯飢排暫存器2〇2。自多工器3 1 〇之釋放信號輸出亦 耦合至解碼器，以使匯流排開關2〇6(見圖2)之時序同步。 一旦貢料轉移匯流排異動自匯流排暫存器釋放，則其經 由匯流排開關2〇6(見圖2)而被導引至目標記憶體設備。控 制器208中之第二多工器312可用以在指示強有序資料轉移 匯流排異動或主設備發出之記憶體阻隔操作之屬性應用至 選擇輸入日守，延遲自第一及第二暫存器302、304釋放資 料’直至自目標記憶體設備接收資料轉移應答。如上文所 讨淪，包括在匯流排異動中之屬性對目標記憶體設備強制 124361.doc 200819989
貫施排序約束。亦即，目標記憶體設備在執行強有序 轉移操作之前，執行由源處理器發出之所有未處理資料轉 移操作。資料轉移應答由目標記憶體設備在執行強有序： 料轉移操作後產生。資料轉移應答反镇至控制器2〇8中： 多工器312，#中其用以產生觸發以自第一及第二暫存哭 3〇2、3()4釋放對應於匯流排暫存器加中之下—資料_ 匯流排異動之新資料。若新資料包括指示匯流排暫存器 2〇2中之對應之資料轉移匯流排異動強有序的屬性，或2 含主设備發出之記憶體阻隔操作，則重複相同之過程。否 則，可自匯流排暫存益202立即釋放資料轉移匯流排異 動0 控制器208經組態以在第一輸入暫存器3〇2中之對應屬性 才曰示明求不疋強有序的或主設備發出之記憶體阻隔操作 時，立即自匯流排暫存器202釋放資料轉移匯流排異動。 在彼情況下，該屬性停用記憶體阻隔產生器3〇6。此外， 該屬性使多工器310強制進入將内部產生之觸發耦合至匯 流排暫存器202以釋放資料轉移匯流排異動之狀態中。資 料轉移匯流排異動自匯流排暫存器2〇2釋放，且經由匯流 排開關206(見圖2)而被耦合至目標記憶體設備。對應於下 一資料轉移匯流排異動之資料，藉由自控制器2〇8中之第 二多工器312之内部產生之觸發輸出，繼而自第一及第二 暫存器302、304釋放。 圖4為說明弱有序處理系統之匯流排互連件中之控制器 之另一實施例的功能區塊圖。在此實施例中，強有序資料 124361.doc -20- 200819989 轉私IC l排異動藉由控制器2 〇 8自匯流排哭 ㈣記憶體:,隔提供至合適之記憶體設備。更特定::放第 一輸入暫存器302用以向記憶體阻隔產生器306提供用於資 料轉私11 *排異動之屬十生。若該屬性指示對應之資料轉移 匯流排異動為強有序的’則記憶體阻隔產生器306得以啟 用。當記憶體阻隔產生器3〇6啟用時，來自第二輸入暫存 為3 04之貪料用以識別可由源處理器存取之除目標記憶體
&備外之每—記憶體設備。對於所識別之每-記憶體設 備’記憶體阻隔產生器3G6檢查邏輯全域可觀測性暫存器 3〇7之對應位疋。繼而為除目標記憶體設備外之（彼時）不指 不其具全域可觀測性的每一記憶體設備產生記憶體阻隔。 因記憶體阻隔產生器306得以啟用，控制器208中之邏輯 314可用以防止隨後之資料轉移匯流排異動自匯流排暫存 器2〇2釋放，直至強有序之資料轉移匯流排異動由目標記 L、to α備執行。延遲3丨6可用以允許内部產生之觸發在其 被屬性斷開之前，自匯流排暫存器202釋放強有序資料轉 移匯流排異動。以此方式’卩向目標記憶體設備提供資料 轉移匯流排異動，同時向剩餘之可由源處理器存取之非全 域可觀測之記憶體設備提供記憶體阻隔。 王 、遴輯3 1 8可用以針對來自目標記憶體設備之資料轉移應 答及圮憶體阻隔應答而監視來自記憶體設備之反饋。邏輯 3 18使用來自第二輸入暫存器3〇4之資料及邏輯全域可觀測 性暫存器307之位元，以確定需要針對記憶體阻隔應答監 視那些汜憶體設備。當邏輯3 1 8確定已接收各種資料轉移 124361 .doc 200819989 ί 及/或記憶體阻隔應答時，其產生一觸發以自第n 輸：暫存器3 02、304釋放對應於匯流排暫存器-中之； 一貝枓轉移匯流排異動之新資料。該觸發經由多工器咖 =耦二’來自第-輸入暫存器202之屬性使該多工器強制 2適之狀態。若新資料包括指示匯流排暫存器202中 之貧料轉移匯流排異動為強有序的，則重複相同之 過私。否則，可經由邏輯314藉由内部產生之觸發直接自 匯抓排暫存器202釋放資料轉移匯流排異動。 觸t亦可經由多工器-而搞合，以自第一及第二輸入^ 存為302、304釋放用於匯流排暫存器2〇2中之下—資 移匯流排異動的資料。 、/ 雖然本文已關於共用匯流排系統之匯流排互連件1 〇8中 之控制器2〇8而描述本發明，彼等熟習此項技術者將很容 易錢到本發明並不限制於此種實施。詳言之，用於每一 :控設備之全域可觀測指示符可傳播至每一主設備或可由 母:主没備存取’每一主設備可確定是否需要記憶體阻隔 匯*排異動’且若需要，其應導向哪些受控設備。 雖然本文中已關於本發明之特定特徵、態樣及實施例而 樯述本發明’但顯而易見的是在本發明之較寬範疇内無數 之變化、修改及其他實施例係可能的，且相應地，所有變 化、修改及實施例將被視為在本發明之範田壽内。因此本發 明在所有態樣上被理解為說明性及非限制性的，且直中^ 欲包含屬於所时請專利範圍之意義及等效範圍 2 變。 5队 124361 .doc 22- 200819989 【圖式簡單說明】 圖1為弱有序處理系統之功能區塊圖； 圖2為弱有序處理系統中之匯流排互連件之功 圖； 圖3為弱有序處理系統之匯流排互連件中之控制 施例的功能區塊圖；及
f κ 成區塊 器之實 器之另 圖4為弱有序處理系統之匯流排互連件中之控制 一實施例的功能區塊圖。 流排暫 【主要元件符號說明】 100 處理系統 102a 、 102b 、 102c 處理器 104a 、 104b 、 104c 記憶體設備 106 共用匯流排 106a 、 106b 、 106c 、 專用通道 106d 、 106e 、 106f 108 匯流排互連件 202 第一輸入暫存器 存器 204 解碼器 206 匯流排開關 208 控制器 302 第一輸入暫存器 304 第二輸入暫存器 306 記憶體阻隔產生 124361.doc -23 - 200819989 307 全域可觀測性暫存器 308 邏輯 310 選擇多工器 312 第二多工器 314 邏輯 316 延遲 318 邏輯 320 多工器 124361.doc -24-

Claims (1)

  1. 200819989 十、申請專利範圍·· 1 · 一種弱有序處理系統，其包含： 複數個受控設備； 至〆主投備，其經組態以將資料轉移匯流排異動導 向一或多個受控設備；及 匚",L排互連件，其經組態以實施在主設備與受控設 1間的資料轉移匯流排異動，且進—步經組態以回應 ::來自-主設備之執行同步匯流排異動請求而將—執 =μ流排異動導向並非全域可觀測之—或多個受控 5又備0 2.如請求項1之系統，i中兮兩、六=击 /、中°亥匯>;,L排互連件包括一邏輯全 域可觀測性暫存哭，兮 教 —°° "、耳王域可觀測性暫存器包含複 凡，每一位元對應於一受 ^ 借菩$ % # 又彳工叹備亚私示該受控設 備疋否維持全域可觀測性。 3·如請求項2之系統，苴中兮入 么 亥全域可硯測性暫存器包含由 ”統軟體在系統初始化期間 器。 汀又疋之一或多個實體暫存 4·如明求項3之系統’其中該系統欠^ ^ ^ έ日能紅+ f°司X控設備中之 組恶暫存器以確認其全域可觀測性。 *〒之 5·如請求項2之系統，其中該邏 „ -V . J規/貝丨J性暫存哭少 或夕個位元係經硬接線的。 f仔叩之 6·如請求項2之系統，其中兮、羅 六'夕 亥邏輯全域可觀測性暫在^ -或多個位元包含來自受控設備之動：“之 7·如請求項ό之系統，其中_ a 位化唬。 丁 一甲 文控設備在勃a次彳， 仃1料轉移操 124361.doc 200819989 作丽緩衝該等資料轉 衝器為空時經由 *。，且其中該受控設備在其緩 二進位信號而指示复輯全域可觀測性暫存器之動態 8· ,^ , /、為全域可觀測的。 如Μ未項1之系統，波 排異動請求包括—户_ “自名主6又備之資料轉移匯流 序之屬性。 W該資料轉移匯流排異動是否強有 9 h求項1之系統’其中接收該執行同步 上丨& 所有先w接收之來自發出兮％古广一 料轉移匯流排異動之 出。玄強有序貧 10.如請求们之***，： 備的資料轉移操作。 m導Θ 、 /、 /、中该強有序資料轉移匯流排里動 所V向之該受控設備 匕、動 改古广h 、主σ又備而5 ，看似在執行古亥 強有序賢料轉移匯流# 轨订口亥 之來自發出★亥強有 已執仃所有先前接收 ^ κ有序貝料轉移匯流排異動之至少嗲主# 備的資料轉移操作。 <至/。亥主5又 非員1之系統’其中該匯流排互連件將該執行同步 有匯：：異動僅導向非全域可觀測之受控設備，發出該強 m 料轉移匯流排異動請求之該主設備可將資料轉移 $ /瓜非異動導向該等受控設備。 12·如凊求項1之系統，其中該匯流排互連件進一步經組熊 以回應於-強有序資料轉移匯流排異動請求而將一執行 同步匯流排異動導向並非全域可觀測之一或多 備。 13·種在-弱有序處理系統中之匯流排互連件，其操作以 將資料轉移匯流排異動自一或多個主設備導向兩個或雨 I24361.doc 200819989 個以上受控設備，該匯流排互連件包含： 一匯流排暫❹’其操作以將資料轉移 求排入佇列；及 饼動6月 控制ι§ ’其操作以控制將資料轉移匯 匯流排暫存器發出，且進-步操作以回應於-來自： ==步匯流排異動請求將一執行同步匯流排-亚非為全域可觀測之一或多個受控設備。 ί Κ Η·如請求項13之匯流排互連件，其中該控 全域可觀測性暫存器，該邏輯全域可觀測性暫二Γ: 哪些受控設備為全域可觀測的。 存。“曰不 15. 如請求項14之匯流排互 暫存哭向人—^ 〃中。亥邏輯全域可觀測性 。。匕3 一由糸統軟體設定之實體暫存哭。 16. =項15之匯流排互連件，其中該系統軟體在物 王或可觀缝暫存m㈣ 〜 以確認其全域可觀測性。 .中…暫存器 17·如請求項14之匯流排 暫存哭之心午〃中遠邏輯全域可觀測性 ml：； 元係由系統設計者硬接線的。 一 ^項M之系統’其中該邏輯全域可觀測性暫存哭之 19.如請元包含來自受控設備之動態二進位信就。 執18之匯流排互連件’其中—受控設備操作以在 =轉移操作之前緩衝資料轉移操作，該受控設備 Si衝器為空的時經由-動態二進位信號指示全域可 2〇.如4们2之匯流排互連件，其進—步包含—解碼器， 124361.doc 200819989 器邏輯地連接至該控制器，且操作以確 貝^移匯流排異動導向哪—受控設備，且進—步= 以偵測強有序資料轉移匯流排異動。 ^ *乍 21·如請求項14之匯流排互連件，其進一步包含 排暫存器接收資料轉移匯ώ Μ匯流 爪排異動之匯流排開關，j陌 流排開關在該解碼器的控制 该匯 Η工制下刼作以將該等資 k排異動導向受控設備。 私匯 22. 如請求項丨3之匯流排 R運件，其中該控制器進一 以回應於一強有序資料轉移 乂昝作 丁十轉和匯流排異動請求而 同步匯流排異動發出至並非執仃 設備。 ^測之一或多個受控 23. —種在一弱有序處理系統中執行_ :異動之方法’該弱有序處理系統包括一:多 及兩個或兩個以上受控設備，該方法包人. 維持該等受控設備中之哪些受 3 . 又匕6又備具全域可觀測性 ·<- ?日不，及 回應於一來自一主設備之執行 ^ V匯流排異動請求而 將一執行同步匯流排異動發出至 多個受控設備。 ”非王域可觀測之一或 24. 如請求項23之方法，其進一步和八# ^包含错由解碼自一主設備 接收之每一資料轉移匯流排異動& 強有序資料轉移匯流排異動。 I屬性㈣測一 25·如請求項23之方法’其中將該執 T冋步匯流排昱動僅發 出至非全域可觀測之受控設備， /、 ^出一強有序資料轉移 124361.doc 200819989 匯流排異動請求之該主設備可將f料轉移匯流排異動導 向該等受控設備。 26. 如請求項23之方法，其中維持該等受控設備中之哪些受 控設備具全域可觀測性之一指示包含維持—邏輯全域可 觀測狀態暫存器’該邏輯全域可觀測狀態暫存器之一位 元對應於每一受控設備。 27. 如請求項26之方法，其進一步包含： 在初始化期間輪詢受控設備中之狀態暫存器以確認每 一受控設備之全域可觀測性；及 設定一實體全域可觀測狀態暫存器。 28. 如請求項26之方法’其中維持該等受控設備中之哪此受 控設備具全域可觀測性之一指示包含自一或多個受控設 備接收一指示該等受控設備之全域可觀測性之動態二^ 位信號。 ^ 叫，項23之方法，其進一步包含，對於接收一執行同 步匯流排異動之每一受控設備而言，執行來自發出該強 有序資料轉移匯流排異動請求之至少該主設備之所有 決資料轉移操作。 + 30.2求扣之方法，其進一步包含，對於接收該強有序 貝;:轉移匯流排異動之該受控設備而言，在執行該強有 序貧料轉移匯流排異動之前’執行來自發出該強有序次 :轉移匯流排異動請求之至少該主設備之所有二 轉移操作。 貝枓 3 1 ·如明求項23之方法，其進一步包含： 接收一強有序資料轉移匯流排異動請求。 12436 丨.doc
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TW (1) TW200819989A (zh)
WO (1) WO2008028101A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7237098B2 (en) * 2003-09-08 2007-06-26 Ip-First, Llc Apparatus and method for selectively overriding return stack prediction in response to detection of non-standard return sequence
US9026744B2 (en) * 2005-03-23 2015-05-05 Qualcomm Incorporated Enforcing strongly-ordered requests in a weakly-ordered processing
US7500045B2 (en) * 2005-03-23 2009-03-03 Qualcomm Incorporated Minimizing memory barriers when enforcing strongly-ordered requests in a weakly-ordered processing system
US7917676B2 (en) * 2006-03-10 2011-03-29 Qualcomm, Incorporated Efficient execution of memory barrier bus commands with order constrained memory accesses
US8352682B2 (en) 2009-05-26 2013-01-08 Qualcomm Incorporated Methods and apparatus for issuing memory barrier commands in a weakly ordered storage system
GB2474446A (en) * 2009-10-13 2011-04-20 Advanced Risc Mach Ltd Barrier requests to maintain transaction order in an interconnect with multiple paths
US8285937B2 (en) * 2010-02-24 2012-10-09 Apple Inc. Fused store exclusive/memory barrier operation
US8577986B2 (en) * 2010-04-02 2013-11-05 Microsoft Corporation Mapping RDMA semantics to high speed storage
US9350806B2 (en) * 2012-09-07 2016-05-24 International Business Machines Corporation Zero copy data transfers without modifying host side protocol stack parameters
US9489307B2 (en) * 2012-10-24 2016-11-08 Texas Instruments Incorporated Multi domain bridge with auto snoop response

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04190435A (ja) 1990-11-26 1992-07-08 Hitachi Ltd マルチプロセッサシステムのメモリアクセス順序保証方式
US5778438A (en) 1995-12-06 1998-07-07 Intel Corporation Method and apparatus for maintaining cache coherency in a computer system with a highly pipelined bus and multiple conflicting snoop requests
US5893165A (en) 1996-07-01 1999-04-06 Sun Microsystems, Inc. System and method for parallel execution of memory transactions using multiple memory models, including SSO, TSO, PSO and RMO
US6047334A (en) 1997-06-17 2000-04-04 Intel Corporation System for delaying dequeue of commands received prior to fence command until commands received before fence command are ordered for execution in a fixed sequence
US6088771A (en) 1997-10-24 2000-07-11 Digital Equipment Corporation Mechanism for reducing latency of memory barrier operations on a multiprocessor system
US6370632B1 (en) 1997-11-18 2002-04-09 Intrinsity, Inc. Method and apparatus that enforces a regional memory model in hierarchical memory systems
US6038646A (en) 1998-01-23 2000-03-14 Sun Microsystems, Inc. Method and apparatus for enforcing ordered execution of reads and writes across a memory interface
US6247102B1 (en) * 1998-03-25 2001-06-12 Compaq Computer Corporation Computer system employing memory controller and bridge interface permitting concurrent operation
US6073210A (en) 1998-03-31 2000-06-06 Intel Corporation Synchronization of weakly ordered write combining operations using a fencing mechanism
US6816934B2 (en) * 2000-12-22 2004-11-09 Hewlett-Packard Development Company, L.P. Computer system with registered peripheral component interconnect device for processing extended commands and attributes according to a registered peripheral component interconnect protocol
US6167492A (en) 1998-12-23 2000-12-26 Advanced Micro Devices, Inc. Circuit and method for maintaining order of memory access requests initiated by devices coupled to a multiprocessor system
US6275913B1 (en) 1999-10-15 2001-08-14 Micron Technology, Inc. Method for preserving memory request ordering across multiple memory controllers
US6708269B1 (en) * 1999-12-30 2004-03-16 Intel Corporation Method and apparatus for multi-mode fencing in a microprocessor system
US6609192B1 (en) 2000-06-06 2003-08-19 International Business Machines Corporation System and method for asynchronously overlapping storage barrier operations with old and new storage operations
US6963967B1 (en) 2000-06-06 2005-11-08 International Business Machines Corporation System and method for enabling weak consistent storage advantage to a firmly consistent storage architecture
JP3999943B2 (ja) * 2001-03-13 2007-10-31 株式会社東芝 マルチバンクアクセス制御装置及びマルチバンクアクセス制御方法
US7398376B2 (en) * 2001-03-23 2008-07-08 International Business Machines Corporation Instructions for ordering execution in pipelined processes
US6996812B2 (en) * 2001-06-18 2006-02-07 International Business Machines Corporation Software implementation of synchronous memory barriers
KR100624610B1 (ko) * 2001-08-24 2006-09-19 인텔 코오퍼레이션 데이터 무결성을 관리하는 범용 입출력 아키텍쳐 프로토콜및 관련 방법
US20030131175A1 (en) 2001-12-24 2003-07-10 Heynemann Tom A. Method and apparatus for ensuring multi-threaded transaction ordering in a strongly ordered computer interconnect
US6976115B2 (en) 2002-03-28 2005-12-13 Intel Corporation Peer-to-peer bus segment bridging
US7490218B2 (en) 2004-01-22 2009-02-10 University Of Washington Building a wavecache
WO2005121948A1 (en) 2004-06-02 2005-12-22 Sun Microsystems, Inc. Method and apparatus for enforcing membar instruction semantics in an execute-ahead processor
US7644409B2 (en) 2004-06-04 2010-01-05 Sun Microsystems, Inc. Techniques for accessing a shared resource using an improved synchronization mechanism
US7725618B2 (en) 2004-07-29 2010-05-25 International Business Machines Corporation Memory barriers primitives in an asymmetric heterogeneous multiprocessor environment
US7454570B2 (en) 2004-12-07 2008-11-18 International Business Machines Corporation Efficient memory update process for on-the-fly instruction translation for well behaved applications executing on a weakly-ordered processor
US9026744B2 (en) 2005-03-23 2015-05-05 Qualcomm Incorporated Enforcing strongly-ordered requests in a weakly-ordered processing
US7500045B2 (en) * 2005-03-23 2009-03-03 Qualcomm Incorporated Minimizing memory barriers when enforcing strongly-ordered requests in a weakly-ordered processing system
US7917676B2 (en) 2006-03-10 2011-03-29 Qualcomm, Incorporated Efficient execution of memory barrier bus commands with order constrained memory accesses
JP2009269935A (ja) 2008-04-30 2009-11-19 Sumitomo Metal Mining Co Ltd 金色系金属光沢を有する銀膜

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