TW200541051A - Semiconductor memory integrated circuit and layout method of the same - Google Patents

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200541051 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體積體電路（IC)，且特定 言之，係關於一種用於一球狀栅格陣列封裝之半導體記憔 體積體電路及其布局方法。 【先前技術】 半導體製造商製造半導體記憶體積體電路且接著將其封 裝成多種半導體封裝。舉例而言，許多半導體記憶體積體 電路封裝為一薄小輪廓封裝（TS0P)或者一球狀栅格陣列 (BGA) 〇 在封裝之後，測試半導體記憶體積體電路之特徵。當偵 測到一以TSOP或者BGA封裝之半導體記憶體積體電路有 故障時，半導體記憶體積體電路之特性藉由切斷一保險絲 而改變。忍即，打開封裝之一部分以切斷在保險絲電路中 之一保險絲，此保險絲電路為半導體記憶體電路之一部分。 然而’在半導體§己憶體裝置以B g A封裝之情況下，待打 開之區域比以TSOP封裝之半導體記憶體裝置要小。因此， 在習知半導體記憶體裝置以BGA封裝之情況下，保險絲電 路並不會曝露在打開區域中，且不能改變半導體記憶體積 體電路之特性。 圖1為說明一習知TSOP半導體記憶體裝置之平面圖。該 T S OP半導體δ己憶體農置1 〇〇包含：配置於封裳兩側上之插 腳10;及一半導體記憶體積體電路2〇〇,其具有配置在封裝 中之複數個單元陣列組20-1至20-4、周邊電路22-1及22-2及 97362.doc 200541051 焊墊24。 圖1之半導體記憶體積體電路2〇〇與焊墊24之一側相鄰配 置。然而，或者其可於烊墊24兩側附近排列成一條線。 圖2為說明一習知BGA封裝半導體記憶體裝置之平面 圖。該BGA封裝半導體裝置11〇包含配置在封裝底部之球狀 物12與配置在封裝中之半導體記憶體積體電路2〇〇。該半導 體記憶體積體電路200具有與圖}之積體電路相同的組態。 圖1之TSOP半導體記憶體積體電路1〇〇具有一相對寬之 打開區域，因為焊墊10配置在兩侧，所以該區域可於封裝 測試後打開。然而，圖2中之BGA封裝半導體記憶體積體電 路110具有一相對窄之區域16,因為球狀物12配置於封裝之 底部，所以該區域可於封裝測試後打開。 圖3為說明周邊電路在圖丨與圖2之半導體記憶體積體電 路中之配置的示意圖。 周邊電路22-1與22-2按如下方式配置。其上配置有電路之 區域30-1至30-3按順序以橫向方向配置在與焊墊μ相鄰之 位置上。施加電源電壓至區域30-1至30-3之上部分的金屬線 32-1至32-6按順序以橫向方向排列。訊號線34-1至34-3按順 序以橫向方向配置在區域30-1至30-3之間。 控制電路40-1至40-3分別配置在區域⑽-丨至儿」之相應 部分上。保險絲電路42-1至42-3分別配置在各自的訊號線 34-1至34-3之間。各自控制電路40_1至40-3與各自訊號線 34-1至34-3相互鄰近配置。 保險絲電路42-1至42-3於其保險絲斷開時分別產生控制 97362.doc 200541051 訊號CONI至CON3。控制電路40-1至40-3分別藉由回應控制 訊號CON1至CON3而延遲或者不延遲輸入訊號IN1至m3從 而產生輸出訊號OUT1至OUT3。 因此，當具有圖3所示之周邊電路配置的半導體記憶體積 體電路封裝成TSOP或BGA封裝時，圖1之TSop封裝半導體 記憶體裝置可在封裝測試之後改變其特性，因為每個周邊 電路22-1至22-3之所有保險絲電路42-1至42-3均可打開；而 BGA封裝中之半導體記憶體裝置則不能於封裝測試之後藉 由保險絲電路42-1及42-2改變其特性，因為每個周邊電路 22·1至22-3之所有保險絲電路““至“」均不可打開。改變 半導體記憶體積體電路之特性類似於降低或上升電壓位準 或類似於延遲或超前一感應放大器啟用控制訊號之啟用時 間點。 又，因為保險絲電路42-1至42-3配置在區域⑽-丨至⑽」之 間，所以習知半導體記憶體積體電路具有一相對大之布局 區域尺寸，且所以訊號線34-1至34-3不能排列於保險絲電路 42_1至42-3之上。 當習知半導體記憶體積體電路封裝成BGA封裝時，會產 生一個問題，即因為保險絲電路於封裝測試之後不會受到 曝露’所以其特性不能改變。 習知半導體記憶體積體電路還有一問題，即因為保險絲 電路配置在其上配置有電路的區域之間，因此其布局區域 尺寸會增大。 【發明内容】 97362.doc 200541051 本發明之一目標係提供一種半導體記憶體積體電路（ic) 及-種用於該積體電路之布局方法，纟中該積體電路之特 性可以改變。本發明亦減少了布局區域。 為達成上述目標，本發明提供一種半導體記憶體積體電 路，其包含：複數個焊墊；一周邊電路，其具有配置於焊 墊鄰近位置處之複數個控制電路：及配置於焊墊與周邊電 路之間的複數個保險絲電路。 本發明進一步提供一種半導體記憶體積體電路，其包 含·排列成一條線之複數個焊墊；一排列於該等複數個焊 墊鄰近位置處之周邊電路，該周邊電路具有複數個控制電 路，該等控制電路接收複數個輸入訊號以回應複數個控制 訊號而產生複數個輸出訊號；及用以產生複數個控制訊號 之複數個保險絲電路，該等保險絲電路位於複數個焊墊與 周邊電路之間。 本發明進一步提供一種用於半導體記憶體積體電路之布 局方法，其包含：使複數個焊墊排列成一條線；將一周邊 電路排列於與該等複數個焊墊相鄰之位置處，該周邊電路 具有複數個控制電路，該等控制電路接收複數個輸入訊號 以回應複數個控制訊號而產生複數個輸出訊號；以及在複 數個if·塾與周邊電路之間配置用以產生複數個控制訊號之 複數個保險絲電路。 【實施方式】 將參照其中展示本發明之較佳實施例的附圖來更充分地 描述本發明。然而，本發明可能以不同形態具體化，且不 97362.doc 200541051 應將本發明理解為受限於本文所陳述之實施例。相反地， 提供此等實施例以使得此揭示案是徹底且完整的，且孰習 此項技術者將完全理解本發明之料。在圖中，為清晰起 見而誇示層與區域之厚度。在本說明書全文中，類似數字 指示類似元件。 圖4為根據本發明之第一實施例之半導體記憶體積體電 路（ic)之配置的示意圖。實際上除了保險絲電路42·丨至42_3 以橫向方向配置於焊墊24附近外’圖4之半導體記憶體積體 電路具有與圖3之半導體記憶體積體電路相同的配置。 意即，保險絲電路42-1至42-3並不配置於訊號線34“至 34-3之間，而是在焊墊24附近排列成一條線。 使用圖4之半導體記憶體積體電路可在封裝測試之後改 變積體電路之特性，因為所有的保險絲電路42_ 1至42 — 3甚至 在電路封裝成BGA封裝時仍可打開。 又，圖4之半導體記憶體積體電路具有相對小之布局區域 尺寸’因為保險絲電路42-1至42-3並不配置在各自訊號線 34-1至34-3之間。 圖5為根據本發明之另一實施例之半導體記憶體積體電 路之配置的示意圖。在此實施例中，保險絲電路“^至“」 在焊墊24鄰近的訊號線34-3之間以橫向方向排列成一條 線。圖5之半導體記憶體積體電路具有與圖3之積體電路相 同之配置。然而，與圖4相比，圖5之保險絲電路42-1至42-3 與焊墊24的距離更遠。 與圖4所示之積體電路類似，圖5所示之積體電路之特性 97362.doc -10- 200541051 可在封裝測試之後改變。 總而言之，使用圖4及圖5之半導體記憶體積體電路可使 其特性改變，因為保險絲電路可藉由打開一小區域而受到 曝露。當積體電路封裝成TSOP封裝或BGA封裝時，此可於 封裝測試之後發生故障時達成。 圖6為說明根據本發明之一控制電路的方塊圖。圖6之控 制電路包含第一電路50及第二電路52。第一電路5〇包含反 相器11至13、反及閘ΝΑ 1至NA3以及一延遲電路DA1。第二 電路52包含一反相器14、反及閘NA4至NA6以及一延遲電路 DA2。儘管未圖示，但是每個延遲電路〇八1與〇八2均包含連 績連接之預定數目的反相器。 在圖6中，第一電路50為一用於延遲輸入訊號…之電路， 而第二電路52為一用於無延遲地輸出輸出訊號之電路。控 制訊號coni及c〇n2為圖4與圖5之控制訊號CON。 下文解釋圖6之控制電路之操作。 當施加一”低”邏輯位準之控制訊號00111時，反及閘NA1 產生一 ”高”邏輯位準訊號，且反及閘ΝΑ2反相並輸出反相器 12之輸出訊號。延遲電路DA1藉由一預定時間週期延遲並輸 出反及閘ΝΑ2之輸出訊號。反及閘ΝΑ3反相延遲電路DA1 之輸出戒以產生一輸出訊號〇ut。 另一方面，當施加一 ”高”邏輯位準之控制訊號c〇nl時， 反及閘NA1反相並輸出反相器π之輸出訊號，且反及閘NA2 產生一 ”高”邏輯位準之輸出訊號。反及閘NA3反相反及閘 NA1之輸出訊號以產生一輸出訊號out。 97362.doc -11 - 200541051 意即’當施加一”低，，邏輯位準之控制訊號conl時，第一 電路50藉由延遲電路DA1延遲並輸出輸入訊號IN，而當施 加一 ’’咼”邏輯位準之控制訊號c〇n丨時，第一電路5〇不會藉 由延遲電路DA1延遲並輸出輸入訊號IN。 當施加一 ’’低”邏輯位準之控制訊號c〇n2時，反及閘NA4 反相並輸出一輸出訊號out，而反及閘NA5產生一，，高，，邏輯 位準訊號。反及閘NA6反相反及閘NA4之輸出訊號以產生一 輸出訊號OUT。 另一方面，當施加一"高”邏輯位準之控制訊號c〇n2時， 反及閘NA4產生一 ”高”邏輯位準訊號，且反及閘na5反相並 輸出一輸出訊號。延遲電路DA2藉由一預定時間延遲並輸 出一輸出訊號，而反及閘NA6反相延遲電路DA2之輸出訊號 以產生一輸出訊號OUT。 當施加一”低’f邏輯位準之控制訊號con2時，第二電路52 不延遲並在電路DA2延遲之後輸出一輸出訊號。當施加一” 高11邏輯位準之控制訊號con2時，第二電路52延遲並自延遲 電路DA2輸出一輸出訊號。 圖7為說明根據本發明之保險絲電路的圖。圖7之保險絲 電路包含一保險絲F、一 PM0S電晶體P、NM0S電晶體N1 與N2以及反相器15與16。 在圖7中’訊號VCCH為電源開啟訊號（p0wer Up signai)。 VCCH訊號提昇至，，高”邏輯位準且當施加電源時，該訊號轉 變為”低”邏輯位準。 下文解釋圖7之保險絲電路之操作。 97362.doc -12- 200541051 當施加一電源電壓且保險絲F未斷開時，自電源電壓VCC 向節點A供給電流，以使得節點a變為"高”邏輯位準。反相 器15與16接收節點a之”高”邏輯位準訊號以輸出一控制訊號 conl(2)。當訊號VCCH升至，，高，，邏輯位準時，NMOS電晶體 N1開啟。此時，節點a變為”低”邏輯位準，因為儘管連續自 電源電壓向節點A供給電流，但是電流仍經由NMOS電晶體 N1流出至接地電壓。反相器15及16接收”低”邏輯位準以產生 一 ”低"邏輯位準之控制訊號eonl(2)。當訊號VCCH轉變至，， 低”邏輯位準時，NMOS電晶體N1關閉，且自電源電壓向節 點A供給電流，以使得節點A變為”高"邏輯位準。反相器15 及16接收’’鬲"邏輯位準訊號以產生一”高"邏輯位準之控制 訊號conl(2)。意即，當電源開啟訊號VCCH在保險絲F未斷 開之狀態下轉變至”低”邏輯位準時，產生一”高”邏輯位準之 控制訊號conl(2)。 另一方面，當訊號VCCH在保險絲F斷開之狀態下轉變至" 高’’邏輯位準時，NMOS電晶體N1開啟。因此節點a變為，，高 ”邏輯位準。反·相器15及16接收”低”邏輯位準訊號以產生一，， 低”邏輯位準之控制訊號coni(2)。當訊號vcch轉變至”低” 邏輯位準時，NMOS電晶體N1關閉，包含反相器I5&nm〇s 電晶體N2之鎖存器鎖存並輸出一 ”低”邏輯位準訊號。因 此，控制訊號conl(2)保持"低，，邏輯位準。 在半導體記憶體積體電路運作過程中，圖7之保險絲電路 在保險絲未斷開時產生一 ”高”邏輯位準之控制訊號，而在 保險絲斷開時產生一”低"邏輯位準之控制訊號。 97362.doc -13- 200541051 上述控制電路包含第一及第二電路，但其可僅包含第一 或第二電路。舉例而言，控制電路可包含複數個連續連接 之第一電路或複數個連續連接之第二電路。 根據本發明之半導體記憶體積體電路及其布局方法將保 險絲電路配置在焊墊鄰近位置處，因而即使在封裝測試之 後打開小區域，電路之特性仍可改變。因此，當半導體記 憶體積體電路封裝成BGA封裝時，電路特性可改變。 本發明提供一種半導體記憶體積體電路，其包含：複數 個焊墊；預定數目之電路區域，其具有按次序自與複數個 焊塾相鄰之位置排列至與複數個焊塾遠離之位置的複數個 控制電路，且該等控制電路接收複數個輸入訊號以分別回 應複數個控制訊號而產生複數個輸出訊號；複數個訊號線 區域，其具有配置於預定數目電路區域之間的複數個訊號 線；及配置於訊號線區域上之複數個控制電路，該等訊號 線配置在與複數個訊號線區域中之複數個焊墊相鄰之位置 處且分別產生複數個控制訊號。 本發明亦提供一種半導體記憶體積體電路之布局方法， 其包含：使複數個焊墊排列成一條線；將複數個電路區域 按次序自鄰近複數個焊墊之位置排列至與複數個焊墊遠離 之位置，該等複數個電路區域包含複數個控制電路，而該 等控制電路接收複數個輸入訊號以回應複數個控制訊號而 產生複數個輸出訊號；將複數個訊號線配置在預定數目之 電路區域之間；及將分別用於產生複數個控制訊號之複數 個控制電路排列於訊號線之間，而訊號線配置於與複數個 97362.doc -14- 200541051 訊號線中之複數個焊墊相鄰的位置處。 根據本發明之半導體記憶體積體電路及其布局方法。 少布局區域尺寸，因為保險絲電路並不配置於位於其2 配置電路之區域之間的各自訊號線之間。 雖然上文已相對於本發明之複數個實施例來描述本發 明，但是應理解：在不脫離本發明之精神與範疇的情況下 可對其進行各種形式及細節上之改變。本發明僅受限於附 加之專利申請範圍。 【圖式簡單說明】 圖1為說明習知TSOP半導體記憶體裝置之平面圖； 圖2為說明習知BGA封裝半導體記憶體裝置之平面圖； 圖3為圖1與圖2之半導體記憶體積體電路之周邊電路之 配置的不意圖； 圖4為根據本發明之一實施例之半導體記憶體積體電路 (1C)之配置的示意圖； 圖5為根據本發明之另一實施例之半導體記憶體積體電 路之配置的示意圖； 圖6為說明根據本發明之控制電路的方塊圖；且 圖7為說明根據本發明之保險絲電路的圖。 【主要元件符號說明】 10 插腳 12 球狀物 16 區域 20-1 單元陣列組 97362.doc • 15- 200541051 20-2 20-3 20-4 22-1 22-2 24 30-1 30-2 30-3 32-1 32-2 32-3 32-4 32-5 32-6 34-1 34-2 34-3 40-1 40-2 40-3 42-1 42-2 42-3 單元陣列組 單元陣列組 單元陣列組 周邊電路 周邊電路 焊墊 區域 區域 區域 金屬線 金屬線 金屬線 金屬線 金屬線 金屬線 訊號線 訊號線 訊號線 控制電路 控制電路 控制電路 保險絲電路 保險絲電路 保險絲電路 97362.doc •16- 200541051 50 52 100 110 200 A CONI CON2 CON3 conl(2) DAI DA2 F 11 12 13 14 15 16 IN INI IN2 IN3 第一電路 第二電路 TS0P半導體記憶體裝置/TS0P半導體記 憶體積體電路 BGA封裝半導體裝置 半導體記憶體積體電路 節點 控制訊號 控制訊號 控制訊號 控制訊號 延遲電路 延遲電路 保險絲 反相器 反相器 反相器 反相器 反相器 反相器 輸入訊號 輸入訊號 輸入訊號 輸入訊號 97362.doc -17- 200541051 N1 NMOS電晶體 N2 NMOS電晶體 ΝΑΙ 反及閘 NA2 反及閘 NA3 反及閘 NA4 反及閘 NA5 反及閘 NA6 反及閘 OUT 輸出訊號 OUT1 輸出5虎 OUT2 輸出訊號 OUT3 輸出訊號 P PMOS電晶體 VCC 電源電壓 VCCH 訊號 97362.doc -18 -

Claims (1)

1. 200541051 十、申請專利範圍： 1· 一種半導體記憶體積體電路，其包含： 複數個焊塾； 一周邊電路，其具有配置於該等複數個焊墊鄰近位置 處之複數個控制電路，該等複數個控制電路接收複數個 輸入訊號以分別回應複數個控制訊號而產生複數個輸出 訊號，及 配置於該等複數個焊墊與該周邊電路之間的複數個保 險絲電路。 2·如請求項1之電路，其中將該半導體記憶體積體電路封裝 成一 BGA封裝，且該等複數個保險絲電路配置於可在該 封裝之後打開之區域上。 3·如請求項丨之電路，其中該等複數個控制電路中之每一個 包含：

   一控制訊號而延遲該輸入訊號；及

   第 一第二電路，其回應該等複數個控制訊號中之一第二 控制訊號而不延遲並輸出該第一電路之一輸出訊號。 4·如請求項丨之電路，其中該等複數個控制電路中之每一個 均包含一第一電路，其用於回應該控制訊號而延遲該輸 入訊號。 5·如明求項1之電路，其中該等複數個控制電路中之每一個 均包含m其用於回應該控制訊號而不延遲並 輸出該輸入訊號。 97362.doc 200541051 6·如請求項1之電路，其中該複數個保險絲電路中之每一個 句匕3 —保險·絲並回應一電源開啟訊號而產生該控制訊 號。 7· 種半導體記憶體積體電路，其包含： 複數個焊墊； 預疋數目之電路區域，其具有按次序自鄰近該等複數 個焊墊之一位置排列至與該等複數個焊墊遠離之一位置 的複數個控制電路，該等複數個控制電路接收複數個輸 入几號以分別回應複數個控制訊號而產生複數個輸出訊 號； 複數個訊號線區域，其具有配置於該預定數目之電路 區域之間的複數個訊號線；及 複數個控制電路，其配置於該等訊號線區域上，而該 等區域配置於與該等複數個訊號線區域中之該等複數個 焊墊相鄰之位置處。 8_如印求項7之電路，其中將該半導體記憶體積體電路封裝 成 BGA封裝’且該等複數個保險絲電路配置於在封裝 後可打開之區域上。 9·如請求項7之電路，其中該等複數個控制電路中之每一 均包含： 一第一電路，其用以回應該等複數個控制訊號中之一 第一控制訊號而延遲該輸入訊號；及 一第二電路，其回應該等複數個控制訊號中之一第二 控制訊號而不延遲並輸出該第一電路之一輸出訊號。 97362.doc 200541051 月求項7之電路，其中該等複數個控制電路中之每一個 均包含~Φ #03 弟一逼路’其用於回應該控制訊號而延遲該輸 入訊號。 1 L如請求項7之電路， 均包含一第二電路 輸出該輸入訊號。 其中該等複數個控制電路中之每一個 ’其用於回應該控制訊號而不延遲並 12.如明求項7之電路，其中該等複數個保險絲電路中之每一 個均包含一保險絲並回應一電源開啟訊號而產生該控制 訊號。 13· —種半導體記憶體積體電路之布局方法，其包含： 使複數個焊墊排列成一條線； 將一周邊電路配置於該等複數個焊墊鄰近位置處，該 周邊電路具有複數個控制電路，該等控制電路接收複數 個輸入訊號以回應複數個控制訊號而產生複數個輸出訊 號；及 於該等複數個焊墊與該周邊電路之間配置用以產生該 等複數個控制訊號之複數個保險絲電路。 14·如請求項13之方法，其中將該半導體記憶體積體電路封 裝成一BGA封裝，且該等複數個保險絲電路配置於可在 該封裝之後打開之區域上。 15. —種半導體記憶體積體電路之布局方法，其包含： 使複數個焊墊排列成一條線； 將複數個電路區域按次序自鄰近該等複數個焊墊之一 位置排列至與該等複數個焊墊遠離之一位置，該等複數 97362.doc 200541051 個電路區域包含複數個控制電路，該等控制電路接收複 數個輸入訊號以分別回應複數個控制訊號而產生複數個 輸出訊號； 於預定數目之該等電路區域之間配置複數個訊號線；及 將分別用於產生該等複數個控制訊號之複數個控制電 路配置於該等訊號線之間，而該等訊號線配置在與該等 複數個訊號線中之該等複數個焊墊鄰近之位置處。 16.如請求項13之方法，其中將該半導體記憶體積體電路封 裝成一BGA封裝，且該等複數個保險絲電路配置在可於 該封裝之後打開之區域上。 97362.doc