элементы ИЛИ и элемент И-НЕ, приче в каждом канале анализа второй выход сдвигающего регистра соединен |с первым входом первого элемента ИЛИ этого канала анализа, выход ко Tqporo соединен с вторым входом эл мента И, выход которого соединен с первым входом второго элемента И данного канала анализа, выход кото го соединен с первым входом элемента И-НЕ этого канала анализа, в ход которого соединен с входом уст новки соответствующего разр да регистра позиции экстремального кода в нулевое состо ние и входом установки соответствующего сдвигающего регистра в нулевое состо ние, вторые входы сдвигающих регистров всех каналов анализа соединены соответс венно с входами первого элемента ИЛИ-НЕ, выход которого соединен с входом установки второго разр да сдвигающего регистра экстремального кода в единичное состо ние и с вто рыми входами первых элементов ИЛИ всех каналов анализа, выходы элементов И всех каналов анализа соединены соответственно с входами вто -рого элемента ИЛИ-НЕ, выход которо соединен с входом установки первого (младшего) разр да сдвигающего регистра экстремального кода в единичное состо ние и с ВТОЕЯЛМИ входами вторых элементов ИЛИ всех канало анализа, .На чертеже представлена структур на схема устройства. Устройство содержит п-разр дные сдвигающие (со сдвигом на два разр да в сторону старших раз р дов) регистры 1, .,., 1, где m - количество сравниваемых кодов, элементы ИЛИ 2 ,..., 2 и 3 , ..., Зщ, элементы И 4 ,..., , элементы И-Н 5 , ..., 5, п-раэр дный сдвигающий регистр € (со сдвигом на два разр да в сторону старших разр дов и цеп ми записи в два младцшх разр да - дл записи инверсного значени экстремального кода), элементы ИЛИ7 и 8, т-разр дный регистр 9 дл фиксации позиционного номера экстре мального кода, вход 10 и выходы 11 и 12 устройства. В исходном состо нии на регистрах 1 ,..., 1 наход тс коды, среди которых требуетс найти экстремальный , причем при отыскании наибольшего кода числа сравниваемые коды занос тс в пр мом,, а при отыс кании наименьшего - в обратном коде Разр ды регистра б установлены в нулевое состо ние, а разр ды регистра 9 - в единичное состо ние. Работа устройства начинаетс пос ле занесени информации. В первом такте анализир5потс два разр да всех m кодов. Если во всех старших (п-ных) разр дах регистров 1 содержитс код О, то на выходе эле (Мента ИЛИ-НЕ 7 имеетс сигнал логи ческой единицы, который вл етс разрешающим дл анализа последующих (п-1)-х разр дов всех кодов, так как он поступает на первые входа элементов ИЛИ 2, а затем на входы элементов И 4 и на входы элементов И-НЕ 5. Если хот бы на одном, например, i-м регистре 1 i () в (п-1) разр де содержитс код 1, то на выходе элемента И 4 имеетс сигнал логической единицы, который поступает на вход элемента ИЛИ-НЕ 8,на выходе этого элемента устанавливаетс сдагн .ал логического нул . Этот сигнал поступает на первые входы элементов ИЛИ 3, на вторые входы которых поступает сигнал с выхода соответствующего элемента И 4. Следов ательно, на выходах элементов И-НЕ 5,j , где устанавливаютс сигналы логической единицы, KOTOi ie поступают на вход установки соответствующих регистров 1 и на соответствующие им входы разр дов регистра 9, устанавлива их в нулевое состо ние, на выходе элемента 5 имеетс сигнгш логического нул .Одновретвенно сигнал логической единицы с выхода элемента ИЛИ-НЕ 7 устанавливает второй разр д регистра 6 в единичное состо ние , а сигнал логического нул с выхода элемента ИЛИ-НЕ 8 не измен ет состо ние первого разр да регистра б. Если во всех (n-l)-x разр дах регистров 1 также содержитс код О, то с выходов элементов И 4 сигнал логического нул поступа-ет на соответствующие входы элемента ИЛИ-НЕ 8, с выхода которого сигнал логической единицы поступает на первые входы элементов ИЛИ 3, с выходов которых на первые входы соответствующих элементов И-НЕ 5. На выходах элементов И-НЕ 5 в этом случае устанавли- ваетс сигнал логического нул , который не измен ет состо ние разр дов регистра 9. Сигнал логической единицы с выходов элементов ИЛИ-НЕ 7 и 8 устанавливают в еда1ничное состо ние соответственно второй и первый разр ды регистра б. Если в одном из регистров 1, например 1 (i 1, m), в старшем разр де содержитс код 1, то на,выходе элемента ИЛИ-НЕ 7 устанавливаетс сигнал логического нул , который поступает на первые входы элементов ИЛИ 2. Так как в эюм случае на оба входа элементов ИЛИ 2: (j) подгиотс сигналы логического нул , то и на первых входах элементов И 4 также логический нуль. Кроме того, этот сигнал поступает на вторые входы элементов И-НЕ 5j. С выхода элемента ИЛИ 2i сигнал логическойthe OR elements and the NAND element; in each analysis channel, the second output of the shift register is connected to the first input of the first OR element of this analysis channel; the output to Tqporo is connected to the second input of the AND element, the output of which is connected to the first input of the second AND element analysis channel, the output of which is connected to the first input of the NAND element of this analysis channel, which is connected to the installation input of the corresponding bit of the register of the position of the extreme code in the zero state and the installation input of the corresponding shift register into the zero state, the second inputs of the shift registers of all analysis channels are connected respectively to the inputs of the first OR-NOT element, the output of which is connected to the input of the second digit setting of the shift register of the extreme code to the single state and to the second inputs of the first OR elements of all analysis channels, the outputs of the elements AND of all analysis channels are connected respectively to the inputs of the second OR-NOT element, the output of which is connected to the installation input of the first (minor) bit of the shift register of the extreme the code in a single state and with the BELT inputs of the second elements OR of all the analysis channel. In the drawing there are structures on the circuit of the device. The device contains p-bit shift (with a shift by two bits in the direction of the higher order of the series) registers 1,.,., 1, where m is the number of compared codes, the elements OR 2, ..., 2 and 3,. .., Зщ, elements И 4, ...,, elements И И Н 5, ..., 5, n-pereddny shift register € (with a shift of two bits in the direction of the higher bits and chains of entries in two lower-order bits — to write the inverse value of the extremum code), elements OR7 and 8, t-bit register 9 for fixing the positional number of the extremal code, input 10, and outputs 11 and 12 of the device. In the initial state, registers 1, ..., 1 contain codes, among which it is necessary to find an extreme one, and when finding the largest code of a number, the compared codes are entered in the forward code, and in finding the smallest - in the reverse code b are set to the zero state, and register bits 9 are set to one. The operation of the device begins after the entry of information. In the first cycle, it analyzes two bits of all m codes. If all the upper (n-th) bits of registers 1 contain the code O, then at the output of the Element (MENT OR NOT 7) there is a logical unit signal, which is allowing for the analysis of the subsequent (n-1) -bits of all codes, as it arrives at the first inputs of elements OR 2, and then at the inputs of elements AND 4 and at the inputs of elements AND-NOT 5. If at least one, for example, the i-th register 1 i () in (n-1 ) the discharge contains code 1, then at the output of the AND 4 element there is a signal of a logical unit that is fed to the input of the element OR NOT 8, and at the output of this element sets from the output of the logical zero. This signal goes to the first inputs of the OR 3 elements, the second inputs of which receive a signal from the output of the corresponding AND 4 element. Consequently, the outputs of the AND-NOT elements 5, j, where the signals of the logical unit are set, KOTOi Ie arrives at the installation input of the corresponding registers 1 and at the corresponding inputs of the bits of register 9, sets them to the zero state, at the output of element 5 there is a signaling logic zero. A simultaneous signal of the logical unit from the output of the element OR NOT 7 sets the second bit of register 6 is in the one state, and the logical zero signal from the output of the element OR NOT 8 does not change the state of the first bit of the register b. If in all (nl) -x bits of registers 1 the code O is also contained, then from the outputs of the AND 4 elements the signal of the logical zero arrives at the corresponding inputs of the OR-NOT 8 element, from the output of which the signal of the logical unit goes to the first inputs of the OR elements 3, from the outputs of which to the first inputs of the corresponding AND-NOT elements 5. At the outputs of the AND-NOT elements 5, in this case, a logical zero signal is set, which does not change the state of the bits of the register 9. The logical one signal from the outputs of the OR elements -NOT 7 and 8 set in food 1some on of the second and first bits of the register b. If one of the registers 1, for example 1 (i 1, m), contains the code 1 in the higher order, then the output of the OR-NOT 7 element is set to a logical zero signal, which goes to the first inputs of the OR 2 elements. Since If the case on both inputs of the elements OR 2: (j) podgots signals of logical zero, then at the first inputs of the elements AND 4 there is also a logical zero. In addition, this signal enters the second inputs of the elements AND-NOT 5j. From the output of the element OR 2i signal logical
единицы поступает if а входы элемемтов И 4| и И-НЕ 5 .Если в (n-l)-x разр дах регистров 1 хранитс код О, то с выходов элементов И 4 сигналы логического нул поступают на соответствующие входы элемента ИЛИ-НЕ 8, на выходе которого - сигнал логической единишь, поступающий на первые входщ элементов ИЛИ 3. Следовательно , на первый вход элемента И-НЕ 5| также поступает сигнгш логической единицы. Таким образсм на выходах элементов И-НЕ 5; устанавливаетс сигнал логической единищ, KOTOfoiK соответствукюше разр ды регистра 9 устанавливает в нулевое состо ние и сбрасывает в нулевое CQCто ниё регистр Ь. А на выходе элемента И-НЁ 5 устанавливаетс сигнал логического нул / который не йэмен ет состо ни i-ro разр да 9. Одновременно на выходе элемента ИЛИ-НВ 7 устанавливаетс сигнал логического нул , который не измен ет состо ни второго разр да регистра 6, а на выходе элемента ИЛИ-НЕ 8 - сигнал логической единицы, КОТО1Х11Й устанавливает в единичное состо ние первый разр д регистра 6.units comes in if the inputs of the And 4 | and AND-NO 5. If the code O is stored in the (nl) -x bits of registers 1, then, from the outputs of the AND 4 elements, the logical zero signals are sent to the corresponding inputs of the OR-NOT 8 element, the output of which is the logical one signal that arrives the first inputs of elements OR 3. Therefore, the first input of the element AND-NOT 5 | also comes the sgng logical unit. Thus, at the outputs of the elements AND-NOT 5; a logical unity signal is set, KOTOfoiK corresponding to register bit 9 sets to the zero state and resets the zero register C to the zero CQ status. And at the output of the element I-EE 5 a logical zero signal is set / which is not in the i-bit 9 state. At the same time, the output of the OR-HB 7 element sets a logical zero signal which does not change the state of the second bit of the register 6 , and at the output of the element OR NOT 8, a signal of a logical unit KOTO1X11Y sets the first digit of register 6 to one state.
Если же в (n-l)-M разр де регистра 1 содержитс код 1, то с выхода элемента И 4| сигнал логической единицы поступает На соответствующий вход элемента ЙЛИ-ИЕ 8 и на второй вход элемента ИЛИ 3,-. С выхода элемента ИЛИ-НЕ 8 сигнал логического нул поступает на первые входы эле- MiBHTOB ИЛИ 3. В этом случае на оба входа эл хеитов И-НЕ 5 () поступают сигнал логического Нул , а сигналы логической единищ на их кгходах переключают соответствующие разр ды регистра 9 в нулевое состо ние и устанавливают соответствуювше регист 1 в нулевое состо ние. Одновременно с выходов .элементов ИЛИНЕ 7 и 8 по вл ютс сигналы логического иул , которые не измен- ют состо ни второго и первого разр дов регистра б.If in (n-l) -M bit de reg register 1 contains code 1, then from the output of the element And 4 | the signal of the logical unit is fed to the corresponding input of the element YLI-EE 8 and to the second input of the element OR 3, -. From the output of the OR-NOT 8 element, the logical zero signal is fed to the first inputs of the MiBHTOB OR 3. In this case, both the EHeITs of the AND-NOT 5 () receive a logical zero signal, and the logical unity signals on their kilograms switch the corresponding bits register 9 to the zero state and set the corresponding register 1 to the zero state. Simultaneously, from the outputs of the elements ILINE 7 and 8, signals of a logical or voltage appear, which do not change the state of the second and first bits of register b.
Дл анализа следующей пары разр дов сравниваемых кодов по управл ющему входу 10 подаетс тактовый сигнал, который сдвигает содержимое всех регистров 1 и регистра 6 на два разр да в сторону стахноих разр дов . Анализирование следующих разр дов аналогично.To analyze the next pair of bits of the compared codes, control input 10 is supplied with a clock signal, which shifts the contents of all registers 1 and register 6 by two bits towards the staggering bits. Analyzing the following bits is similar.
После окончани цикла работы инверсное значение экстремального кода нах:одйтс в регистре 6, а позиционные номера этих кодов (если их несколько ) фиксируютс в регистре. 9.After the end of the operation cycle, the inverse value of the extreme code is found: it is in register 6, and the positional numbers of these codes (if there are several of them) are fixed in the register. 9.
Таким образом, предлагаемое устройство обеспечивает выбор экстремального кода и определение его пози- . ционного номера, при этом быстродействие такого устройства в два раза вьЕие по сравнению с прототипом, поскольку производитс анализ одновре- . менно двух разр дов всех кодов.Thus, the proposed device provides a choice of an extremal code and determining its position. number, and the speed of such a device is twice as high as in the prototype, since the analysis is performed simultaneously. two different bits of all codes.